Синтез и реализация параллельного аналого-цифрового преобразователя со сниженными потерями в эффективной разрядности тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Буданов Дмитрий Олегович

• Буданов Дмитрий Олегович
• кандидат наук
• 2019

Оглавление диссертации кандидат наук Буданов Дмитрий Олегович

Введение

1 Обзор аналого-цифровых преобразователей

1.1 Классификация аналого-цифровых преобразователей

1.2 Параллельные аналого-цифровые преобразователи

1.3 Факторы, ограничивающие эффективную разрядность параллельных АЦП

1.4 Способы снижения влияния разброса номиналов элементов аналоговой части АЦП на эффективную разрядность

1.4.1 Параллельные АЦП с увеличенными размерами транзисторов в схеме компаратора

1.4.2 Параллельные АЦП с интерполяционной архитектурой

1.4.3 Параллельные АЦП со схемой калибровки и массивом избыточных компараторов

1.4.4 Сравнение способов реализации аналоговой части

1.5 Цель и задачи работы

2 Синтез аналоговой части аналого-цифрового преобразователя

2.1 Устройство выборки-и-хранения

2.2 Массив блоков формирования разрядов термометрического кода

2.3 Резистивная делительная цепочка

2.4 Методика синтеза аналоговой части аналого-цифрового преобразователя

2.5 Пример расчета

2.6 Выводы

3 Синтез цифровой части аналого-цифрового преобразователя

3.1 Обзор архитектур шифраторов термометрического кода в прямой двоичный код

3.1.1 Шифратор на основе мультиплексоров

3.1.2 Шифратор на основе древовидной архитектуры

3.1.3 Шифратор на основе ROM-архитектуры

3.2 Сравнение схем шифраторов термометрического кода

3.3 Модификации схемы шифратора на основе ЯОМ-архитектуры

3.4 Методика синтеза цифровой части аналого-цифрового преобразователя

3.5 Оценка влияния нарушений монотонности термометрического кода на результат преобразования

3.6 Пример расчета

3.7 Выводы

4 Схемотехническая реализация и моделирование параллельного аналого-цифрового преобразователя

4.1 Компаратор

4.2 Мажорирующий элемент

4.3 Блок формирования разряда термометрического кода

4.4 Шифратор термометрического кода в прямой двоичный код

4.5 Моделирование ядра АЦП

4.6 Устройство выборки-и-хранения

4.7 Б-триггер

4.8 Кольцо защиты от электростатического разряда

4.9 Моделирование параллельного АЦП с кольцом защиты от электростатического разряда

4.10 Выводы

5 Экспериментальное исследование характеристик кристалла параллельного аналого-цифрового преобразователя

5.1 Топология элементов АЦП

5.1.1 Аналоговая часть параллельного аналого-цифрового преобразователя

5.1.2 Цифровая часть аналого-цифрового преобразователя

5.1.3 Параллельный аналого-цифровой преобразователь с кольцом защиты от электростатического разряда

5.2 Измерение характеристик кристалла АЦП

5.3 Сравнение характеристик АЦП с известными аналогами

5.4 Выводы

Заключение

Список литературы

Введение

Актуальность темы исследования

Прогресс в развитии МОП технологий позволил обеспечить снижение длины канала транзисторов до десятых долей микрометра и менее, что позволило значительно увеличить плотность размещения элементов на кристалле. Как следствие, в современных системах телекоммуникаций широкое распространение получили интегральные схемы типа «система-на-кристалле», позволяющие интегрировать аналоговую и цифровую части схемы в рамках одного кристалла. Неотъемлемой частью подобных схем является аналого-цифровой преобразователь (АЦП), обеспечивающий преобразование входного аналогового сигнала в цифровой код. При этом, одним из ключевых параметров подобных систем является скорость обработки информации.

Основными типами аналого-цифровых преобразователей являются АЦП последовательного приближения, сигма-дельта АЦП и параллельные АЦП. Наиболее востребованными в системах телекоммуникаций являются параллельные аналого-цифровые преобразователи, имеющие наибольшее быстродействие среди всех видов преобразователей. Скорость преобразования параллельных АЦП, реализованных по технологиям с субмикронными технологическими нормами достигает единицы гигагерц, а разрядность - восьми бит. В ^-разрядном параллельном АЦП преобразуемый входной аналоговый сигнал подается одновременно на массив из 2N — 1 компараторов, которые производят сравнение с 2n — 1 уровнями опорного напряжения одновременно, за один период управляющего сигнала тактовой частоты.

Одним из основных требований к АЦП в телекоммуникационных системах является высокая эффективная разрядность (ENOB - effective number of bits). На данную характеристику оказывают влияние как разброс номиналов элементов схемы АЦП, так и нарушения монотонности термометрического кода с выхода массива компараторов. Так, для восьмиразрядных АЦП в работах [1, 37] значение эффективной разрядности составляет 6.9 бит и 6.5 бит при тактовых частотах

1.25 ГГц и 2 ГГц. В работе [34] при разрядности АЦП равной 7 бит эффективная разрядность составляет 6.04 бит при тактовой частоте 2 ГГц.

Введение диссертации (часть автореферата) на тему «Синтез и реализация параллельного аналого-цифрового преобразователя со сниженными потерями в эффективной разрядности»

Цель работы

Целью работы является синтез и реализация параллельного аналого-

цифрового преобразователя со сниженными потерями в эффективной разрядности.

Для достижения поставленной цели решаются следующие основные задачи:

1. Разработка методики синтеза аналоговой части параллельного АЦП, позволяющей снизить влияние разброса параметров элементов схемы на эффективную разрядность и не требующую внешних схем коррекции;

2. Разработка методики синтеза цифровой части параллельного АЦП со сниженным влиянием нарушений монотонности термометрического кода на выходную кодовую комбинацию;

3. Оценка влияния нарушений монотонности термометрического кода на значение выходной комбинации шифратора термометрического кода;

4. Разработка схемы параллельного АЦП со сниженными потерями в эффективной разрядности согласно предложенным методикам синтеза аналоговой и цифровой частей преобразователя;

5. Разработка топологии и изготовление тестовых кристаллов интегральной схемы параллельного аналого-цифрового преобразователя, проведение измерений основных характеристик АЦП, сравнение результатов моделирования и измерений с известными аналогами.

Научная новизна результатов диссертационной работы

1. Показано, что для снижения потерь в эффективной разрядности вследствие влияния разброса номиналов элементов аналоговой части АЦП следует использовать блоки формирования разрядов термометрического кода, состоящие из М компараторов и мажорирующего элемента.

2. Показано, что для повышения быстродействия цифровой части АЦП следует применять схему шифратора ЯОМ-архитектуры на основе элемента аЬ на

«проходных» транзисторах с учетом номеров входных разрядов и формированием младшего разряда на основе сигналов двух шин, к которым подключены транзисторы, управляемые промежуточными сигналами с нечетными номерами I = 1,3,... 2й-1 — 1 и I = 2й-1 + 1,2й-1 + 3, ...2й — 1 соответственно.

3. Проведен анализ влияния комбинаций термометрического кода с наиболее вероятными нарушениями монотонности ВЕ(И,К,1) и ВЕ(Ы,К,2) на выходную кодовую комбинацию для шифратора на основе ROM-архитектуры с учетом номеров входных разрядов, приведены оценки количества корректно обрабатываемых комбинаций с нарушениями монотонности вида ВЕ(И, К, 1) и ВЕ(Ы, К, 2) для базовой схемы ROM-шифратора и схемы на основе ROM-архитектуры с учетом номеров входных разрядов.

Практическая и теоретическая значимость результатов диссертационной

работы

1. Разработана методика синтеза аналоговой части аналого-цифрового преобразователя, позволяющая исключить схему калибровки, уменьшить занимаемую схемой площадь кристалла при сохранении эффективной разрядности и использовать упрощенные схемы компараторов, обладающие большим быстродействием и малой потребляемой мощностью.

2. Для увеличения быстродействия цифровой части аналого-цифрового преобразователя предложено использовать схему шифратора на основе ROM-архитектуры с учетом номеров входных разрядов с использованием элемента аЪ на «проходных» транзисторах и формированием младшего разряда на основе сигналов двух шин, к которым подключены транзисторы, управляемые промежуточными сигналами с нечетными номерами I = 1,3,... 2м-1 — 1 и I = 2Ы-1 + 1,2Ы-1 + 3, ...2Ы — 1 соответственно. Это позволило снизить время задержки в 1.3 раза по сравнению с базовой схемой шифратора на основе ROM-архитектуры при разрядности 5 бит. Разработана соответствующая методика синтеза шифратора.

3. Согласно результатам анализа влияния наиболее вероятных нарушений монотонности термометрического кода вида BE(N,K,1) и BE(N,K,2), где BE(N,K, 1) = 1011..1, а BE(N,K,2) = 1101 ...1, на выходной код шифратора установлено снижение как числа некорректно обрабатываемых комбинаций термометрического кода с нарушениями монотонности вида BE(N, К, 1) и BE(N, К, 2), так и величины возникающей при этом ошибки по сравнению с базовой схемой шифратора на основе ROM-архитектуры.

4. На основе разработанных методик изготовлен кристалл интегральной схемы восьмиразрядного параллельного аналого-цифрового преобразователя по технологии кремний-на-изоляторе X-FAB XT018 SOI с технологической нормой 180 нм с эффективной разрядностью 5.87 бит и быстродействием 50 миллионов выборок в секунду, отмечено, что при использовании АЦП в составе системы на кристалле совместно с другими устройствами эффективная разрядность составит 7.12 бит, что не менее, чем на 0.2 бит больше, чем для известных аналогов.

5. Предложен способ снижения интегральной нелинейности схемы, в котором на дополнительные выводы резистивной делительной цепочки подаются уровни напряжений, корректирующие верхний и нижний уровни опорного напряжения преобразователя.

Методология и методы исследования

При решении поставленных задач использовались методы анализа и синтеза линейных электрических цепей. Расчеты и моделирование проводились на ЭВМ с применением программных пакетов Cadence Virtuoso и MatLab (для всех указанных пакетов программ университет имеет лицензионные соглашения).

Положения, выносимые на защиту

1. Для снижения влияния разброса номиналов элементов схемы на эффективную разрядность необходимо использовать схему с M компараторами для

представления каждого разряда термометрического кода, причем М зависит от заданных потерь в эффективной разрядности и составляет 3 компаратора при разрядности 8 бит и средних потерях не более 0.5 бит.

2. Для увеличения быстродействия цифровой части АЦП шифратор термометрического кода в прямой двоичный код необходимо реализовывать по схеме на основе ROM-архитектуры с учетом номеров входных разрядов с использованием элемента alb на основе «проходных» транзисторах и формированием младшего разряда на основе сигналов двух шин, к которым подключены транзисторы, управляемые промежуточными сигналами Zt с нечетными номерами i = 1,3,... 1N-1 — 1 и i = 1N-1 + 1,1N-1 + 3, ...2N — 1 соответственно.

3. Применение шифратора на основе ROM-архитектуры с учетом номеров входных разрядов снижает как число некорректно обрабатываемых комбинаций термометрического кода с наиболее вероятными нарушениями монотонности вида BE(N, К, 1) и BE(N, К, 2), так и возникающую при этом ошибку преобразования термометрического кода.

4. Для шифратора на основе ROM-архитектуры с учетом номеров входных разрядов ошибка преобразования комбинации термометрического кода с наиболее вероятным нарушением монотонности вида BE(N, К, 1) не превосходит 2 МЗР, причем при нарастании уровня преобразуемого сигнала корректно преобразуются комбинации, соответствующие четным К, а при убывании - нечетным К.

5. Интегральная нелинейность может быть снижена при применении в схеме резистивной делительной цепочки дополнительных выводов, на которые подаются сигналы, корректирующие верхний и нижний уровни опорного напряжения.

Степень достоверности и апробация результатов

Достоверность результатов работы и обоснованность научных выводов подтверждается соответствием представленных аналитических расчетов и результатов моделирования параллельного АЦП на схемотехническом уровне и с учетом паразитных параметров топологии кристалла с данными экспериментальных исследований, проведенных на современном оборудовании.

Основные результаты работы докладывались и обсуждались на следующих научно-технических конференциях:

1. X международный научно-практический семинар «Проблемы современной аналоговой микросхемотехники», Шахты, ИСОиП (филиал) ДГТУ, 1-2 октября 2013.

2. VI всероссийская научно-практическая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2014 (МЭС-2014) » Москва, ИППМ РАН, 29 сентября - 03 октября 2014.

3. XVIII конференция молодых ученых «Навигация и управление движением» с международным участием, Санкт-Петербург, ГНЦ РФ АО «Концерн «ЦНИИ «Электроприбор», 15-18 марта 2016.

4. XIX конференция молодых ученых (с международным участием) «Навигация и управление движением», Санкт-Петербург, ГНЦ РФ АО «Концерн «ЦНИИ «Электроприбор», 14-17 марта 2017.

5. Международная конференция " 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus)", St. Petersburg, Russia, Jan. 29 - Feb.1, 2018.

6. Международная конференция "2018 IEEE International Conference on Electrical Engineering and Photonics (EExPolytech)", St. Petersburg, Russia, 22-23 Oct. 2018.

7. Международная конференция "Emerging Trends in Applied and Computational Physics 2019" (ETACP-2019), St. Petersburg, Russia, 21-22 March 2019.

По теме диссертации опубликовано 9 печатных работ, из них пять статей опубликованы в журналах, входящих в Перечень ведущих рецензируемых научных

журналов и изданий, в которых должны быть опубликованы результаты диссертаций на соискание ученой степени кандидата наук.

Структура и объем диссертации

Диссертация состоит из введения, пяти глав, заключения, списка литературы. Общий объем диссертационной работы составляет 136 страниц, в том числе 124 страницы основного текста, 98 рисунков, 10 таблиц, список литературы из 78 наименований на 9 страницах.

Вклад автора в разработку проблемы

Основные научные положения, теоретические выводы, практические рекомендации, расчеты, моделирование и экспериментальные результаты в диссертационной работе разработаны и выполнены автором самостоятельно.

1 Обзор аналого-цифровых преобразователей

1.1 Классификация аналого-цифровых преобразователей

Аналого-цифровой преобразователь (АЦП) - это устройство, преобразующее входной непрерывный аналоговый сигнал в цифровой, обычно двоичный, код. В зависимости от способа преобразования различаются следующие основные виды аналого-цифровых преобразователей:

• Последовательного приближения;

• На основе сигма-дельта преобразования (сигма-дельта АЦП);

• На основе параллельного преобразования (параллельные АЦП). Аналого-цифровые преобразователи (АЦП) являются неотъемлемой

интерфейсной частью устройств, выполняющих цифровую обработку сигналов в современных телекоммуникационных системах [1, 2], например, в оборудовании для сетей передачи данных, работающих по протоколам GSM [2, 3], LTE [4] и Ethernet [5]. При этом, одним из ключевых параметров подобных систем является скорость обработки информации.

Разрядность АЦП последовательного приближения обычно составляет 1116 бит [4, 6 - 16]. При этом быстродействие варьируется от десятков и сотен тысяч преобразований в секунду до единиц миллионов преобразований в секунду [4, 6, 7, 16], а потребляемая мощность при этом изменяется от десятков микроватт до десятков милливатт [8 - 16].

Сигма-дельта АЦП имеют разрядность 10 - 24 бит [17 - 23]. Быстродействие при этом составляет от тысяч преобразований в секунду до миллионов преобразований в секунду [19, 24, - 29]. Потребляемая мощность при этом обычно составляет единицы-сотни микроватт [19 - 21, 30 - 33].

Наиболее быстродействующими являются параллельные аналого-цифровые преобразователи, скорость преобразования которых достигает сотен миллионов -единиц миллиардов преобразований в секунду [1, 34 - 39]. Разрядность при этом составляет от четырех до восьми бит [1, 34 - 42], а потребляемая мощность - от десятков до сотен милливатт [1, 34 - 38, 42].

Также к основным параметрам аналого-цифровых преобразователей относятся эффективная разрядность (БКОБ), интегральная (ШЪ) и дифференциальная (ЭНЬ) нелинейности. Эффективная разрядность позволяет сравнить среднеквадратичное значение уровня шума реального АЦП со среднеквадратичным значением шума квантования идеального АЦП. Так, например, если аналого-цифровой преобразователь с разрядностью 10 бит имеет эффективную разрядность 9 бит, то среднеквадратичное значение шума данного преобразователя соответствует среднеквадратичному значению шума квантования идеального АЦП с разрядностью 9 бит [43]. Иными словами, эффективная разрядность показывает, какую разрядность имел бы идеальный АЦП если бы его среднеквадратичное значение шума квантования соответствовало среднеквадратичному значению уровня шума рассматриваемого реального преобразователя. Эффективная разрядность АЦП последовательного приближения [8, 13 - 15], сигма-дельта [21, 24] и параллельного преобразования [1, 34 - 38] обычно составляет 80-90% от номинальной разрядности.

Дифференциальная нелинейность (ЭНЬ) - это отношение разности между шириной текущей кодовой комбинации и идеальным значением ширины кодовой комбинации к идеальному значению ширины кодовой комбинации [43]. Под шириной кодовой комбинации понимается разность между уровнями переключения соседних компараторов. Дифференциальная нелинейность АЦП последовательного приближения обычно составляет от 0.4 до 2 бит [8, 13 - 15, 44]. Дифференциальная нелинейность сигма-дельта АЦП обычно не превосходит 0.8 бит [21, 45, 46]. Для параллельных преобразователей данный параметр варьируется от 0.1 до 1.3 бит [1, 34 - 39]. Значение дифференциальной и интегральной нелинейностей обычно приводятся в битах, подразумевая под одним битом изменение преобразуемого сигнала на величину, соответствующую идеальному значению шага квантования, т.е. такому изменению сигнала в идеальном случае, при котором выходной код АЦП изменится на один минимальный значащий разряд. Таким образом, значение дифференциальной нелинейности 0.5 бит означает, что ширина кодовой комбинации между соседними

уровнями переключения на 0.5Q больше расчетного значения, где Q - идеальное значение ширины кодовой комбинации, т.е. идеальное значение шага квантования.

Интегральная нелинейность (INL) - это максимальная разность между реальными и идеальными уровнями переключения компараторов, скорректированные по усилению и смещению [43]. Интегральная нелинейность АЦП последовательного приближения обычно составляет от 0.7 до 5.5 бит [8, 10, 11, 13 - 15]. Для сигма-дельта АЦП INL обычно не превосходит одного бита [19, 21, 45, 46]. Интегральная нелинейность параллельных АЦП обычно составляет от 0.2 до 1.1 бита [1, 34 - 39].

Для сравнения аналого-цифровых преобразователей различных видов часто используется комплексный параметр добротность (figure of merit, FoM), представляющий собой работу на одно переключение и включающий в себя все три ключевых параметра преобразователя: скорость преобразования, эффективную разрядность и потребляемую мощность [1, 39, 47]:

Р

F°M = 2ENOB.fcLK (11

где Р - потребляемая преобразователем мощность, ЕЫОВ - эффективная разрядность, - частота взятия выборок.

Для АЦП последовательного приближения добротность составляет единицы фемтоджоулей на преобразование [8, 9, 13]. Сигма-дельта преобразователи обладают добротностью десятки-сотни фемтоджоулей на преобразование [20, 21, 25, 31, 48]. Наибольшими затратами энергии на преобразование обладают параллельные АЦП, добротность которых составляет единицы пикоджоулей на преобразование [1, 35, 36].

1.2 Параллельные аналого-цифровые преобразователи

Аналого-цифровые преобразователи с параллельной архитектурой являются наиболее быстродействующим по сравнению с остальными видами АЦП благодаря одновременной работе компараторов, поскольку при этом аналого-цифровое преобразование выполняется за один период сигнала тактовой частоты [2]. Разрядность параллельных АЦП обычно составляет от четырех до восьми бит. Скорость преобразования параллельных АЦП при данной разрядности может достигать единиц миллиардов преобразований в секунду. Реализация параллельных аналого-цифровых преобразователей с разрядностью более восьми бит нецелесообразна вследствие экспоненциального роста числа элементов схемы [49].

Параллельный аналого-цифровой преобразователь с разрядностью N бит (рисунок 1.1) содержит: устройство выборки-и-хранения (УВХ), делитель, формирующий уровни опорного напряжения, 2Ы — 1 компаратор, шифратор термометрического кода в прямой двоичный код и выходные триггеры. Входной сигнал иВХ подается на устройство выборки-и-хранения, которое обеспечивает постоянство сигнала на протяжении всего времени преобразования. Сигнал с выхода УВХ поступает на компараторы, которые обеспечивают сравнение с 2Ы — 1 уровнями опорного напряжения иОП. Если опорное напряжение компаратора меньше уровня входного сигнала, то на выходе компаратора устанавливается напряжение высокого уровня, соответствующее логической единице. Таким образом, на выходах массива компараторов формируется термометрический код, который преобразуется в двоичный код посредством шифратора. Массив триггеров на выходе шифратора позволяет синхронизировать АЦП с последующими устройствами и уменьшить влияние задержек в элементах схемы на результат преобразования.

Рисунок 1.1 - Структура параллельного АЦП

1.3 Факторы, ограничивающие эффективную разрядность

параллельных АЦП

Основной вклад в потери в эффективной разрядности вносят точность исполнения элементов схемы и нарушения монотонности термометрического кода, поступающего на шифратор. Точность исполнения элементов схемы оказывает наибольшее влияние на элементы аналоговой части АЦП (компараторы и резисторы делительной цепочки) [50]. Разброс номиналов элементов аналоговой части АЦП, в основном компараторов [51], приводит к уходу уровней переключения компараторов от расчетных значений. Архитектура аналоговой части параллельных АЦП может быть модифицирована для снижения влияния

разброса номиналов элементов схемы на эффективную разрядность преобразователя [2, 5, 50].

На эффективную разрядность АЦП также оказывают влияние нарушения монотонности термометрического кода [52]. Нарушения монотонности термометрического кода приводят к появлению на выходе АЦП ошибочной кодовой комбинации и, как следствие, снижению эффективной разрядности. Нарушения монотонности термометрического кода, подаваемого с выходов массива компараторов на шифратор происходят вследствие различного времени преобразования компараторов, выполняющих сравнение с различными уровнями опорного напряжения, уходу уровней переключения компараторов от расчетных значений [53 - 57], влияния паразитных параметров элементов схемы и соединительных проводов [55, 56, 58].

Нарушением монотонности термометрического кода называется комбинация, в которой одно и более нулевое значение предшествует логическим единицам в более старших разрядах, либо, когда ненулевые значения находятся в более старших разрядах относительно нулей в более младших разрядах [59]. Нарушением монотонности термометрического кода первого типа является комбинация, в которой нулевой разряд предшествует логическим единицам в более старших разрядах, либо наоборот. Нарушением второго типа - в которой два нулевых разряда предшествуют логическим единицам в более старших разрядах и т.д. Например, в шифраторе на основе ЯОМ-архитектуры (рисунок 1.2), кодовая комбинация 10111 с нарушением монотонности первого типа, получаемая из кодовой комбинации 11111, соответствующей двоичному коду 101, преобразуется первой стадией шифратора в комбинацию 10100. Результатом преобразования данной комбинации второй стадией шифратора будет двоичный код 111.

Рисунок 1.2 - Шифратор на основе ROM-архитектуры

Для коррекции основных видов нарушений монотонности могут быть применены модифицированные схемы шифраторов. Например, для устранения влияния нарушения монотонности термометрического кода первого типа на результат преобразования в качестве первой стадии шифратора, то есть преобразователя термометрического кода в унитарный, можно применить схему,

представленную на рисунке 1.3 [60 - 62], в которой используется трехвходовой логический элемент «И» с двумя инверсными входами.

Рисунок 1.3 - Преобразователь термометрического кода в унитарный с коррекцией нарушений монотонности термометрического кода первого типа

1.4 Способы снижения влияния разброса номиналов элементов аналоговой части АЦП на эффективную разрядность

Для снижения потерь в эффективной разрядности вследствие ухода уровней переключения компараторов от расчетных значений могут быть применены следующие модификации архитектуры параллельного аналого-цифрового преобразователя:

• Увеличение размеров транзисторов в схеме компаратора [5, 35];

• Использование интерполяционной архитектуры [2, 36, 63];

• Использование массива избыточных компараторов и схемы калибровки [5, 50, 64].

1.4.1 Параллельные АЦП с увеличенными размерами транзисторов в

схеме компаратора

Одним из возможных способов уменьшения влияния разброса номиналов элементов схемы АЦП и, как следствие, уменьшения дифференциальной нелинейности и увеличения эффективной разрядности является подход, описанный в работе [5]. Увеличение размеров транзисторов схемы компаратора приводит к уменьшению среднеквадратичного отклонения уровней переключения

компараторов от идеальных значений, которое описывается как а ~ , где Ж и

Ь - ширина и длина транзисторов схемы компаратора [5].

При использовании данного метода эффективная разрядность шестиразрядного параллельного АЦП увеличивается на 0.7 бит при среднеквадратичном отклонении уровней переключения от идеальных значений на 2 МЗР, по сравнению с шестиразрядным параллельным АЦП без использования методов снижения потерь в эффективной разрядности (рисунок 1.4 [5]).

в

0 2 0.4 0.6 О.В 1 1.2 1.4 1.6 1.8 2

Рисунок 1.4 - Зависимость эффективной разрядности шестиразрядного АЦП от среднеквадратичного отклонения уровней переключения компараторов от идеальных значений для АЦП без использования методов снижения потерь в

эффективной разрядности ( — ) и АЦП с компараторами, в которых транзисторы

увеличены по площади в 4 раза ( ....... )

Недостатками данного способа построения аналоговой части АЦП являются:

• Увеличение площади кристалла;

• Увеличение входной емкости АЦП, причем Свх~ШЬ [36], что приводит к снижению быстродействия преобразователя.

1.4.2 Параллельные АЦП с интерполяционной архитектурой

Еще одним способом уменьшения влияния неидеальности элементов АЦП на результат преобразования и, как следствие, эффективную разрядность, является применение интерполяционной архитектуры [2, 36, 63].

При использовании интерполяционной архитектуры с помощью резистивного делителя формируется несколько (обычно 5 - 9) уровней опорного напряжения. Затем при помощи нескольких (обычно 3-4) каскадов предусилителей формируются недостающие уровни опорного напряжения как показано на рисунке 1.5. Потери в эффективной разрядности для интерполяционной архитектуры шестиразрядного АЦП составляют около 0.6 бита [36].

^к1(иВх-иоП1)

и

и

Вх

и

Оп-,

к1

-К1(ивх-иощ)

2К1К2(ивх-иощ)

К1

2К1Мивх - и°П+и°П2)

^К^иВх-ио*)

^мивх-ио^)

Рисунок 1.5 - Принцип интерполяционной архитектуры

К недостаткам интерполяционной архитектуры относятся:

• Увеличение занимаемой схемой площади;

• Увеличение потребляемой мощности вследствие увеличения количества предусилителей;

• Трудность в обеспечении требуемой точности изготовления предусилителей, что приводит к увеличению потерь в эффективной разрядности;

• Задержки сигнала в каскадах предусилителей.

1.4.3 Параллельные АЦП со схемой калибровки и массивом избыточных компараторов

В отличие от обычного ^-разрядного параллельного АЦП, в параллельном АЦП со схемой калибровки и массивом избыточных компараторов используются M компараторов и схема выбора компараторов с наиболее близкими к идеальным уровнями переключения [5, 50]. Общее число компараторов составляет M(2N — 1), где M некоторое натуральное число. Во время калибровки последовательность кодов, сформированных схемой калибровки, подается на весь массив компараторов и выбираются компараторы с наиболее близкими к расчетным уровнями переключения. Во время поиска подходящих компараторов ЦАП формирует тестовые входные напряжения для компараторов, а мультиплексор MUX соединяет выходы ЦАП и входы массива компараторов, в то время как при обычной работе аналоговый вход АЦП соединяется с компараторами (рисунок 1.6).

Рисунок 1.6 - Структурна параллельного АЦП со схемой калибровки и массивом

избыточных компараторов

После завершения калибровки и начала обычной работы АЦП, компараторы, которые не были выбраны отключаются. Поэтому, как и в N - разрядном параллельном АЦП без использования методов снижения потерь в эффективной разрядности активными являются только 2^-1 компаратор. При этом, поскольку нельзя предсказать, какой компаратор будет выбран в ходе калибровки для представления соответствующего разряда термометрического кода, в данной схеме не могут быть использованы классические схемы шифраторов. Вместо них используется шифратор, осуществляющий подсчет единиц в комбинации термометрического кода и преобразующий данное значение в двоичный код [5].

Потери в эффективной разрядности для шестиразрядного параллельного АЦП с четырьмя компараторами для представления каждого разряда при использовании данной технологии составляют не более 0.3 бит при значениях а не более 2 МЗР [5], в то время как для шестиразрядного АЦП с увеличенными в четыре раза размерами компараторов потери составляют до 1.5 бит (рисунок 1.7 [5]). При этом для обычного шестиразрядного параллельного АЦП потери в эффективной разрядности составляют до 2.2 бит.

6 -1-1-г-1-1-1-г-1-г

4.2—*-1-1--1-1-1-1-—'-1-

0,2 0.4 0.6 0.0 1 1-Й 1.4 1.6 1.8 2

(ТГМЗР

Рисунок 1.7 - Зависимость эффективной разрядности шестиразрядного АЦП от среднеквадратичного отклонения уровней переключения компараторов от

идеальных значений для АЦП с компараторами, в которых транзисторы увеличены по площади в 4 раза ( — ) и АЦП с массивом избыточных компараторов с М= 4 и схемой калибровки )

Как показано в [5] с ростом числа добавочных компараторов потери в эффективной разрядности уменьшаются. Начиная с М = 3 для шестиразрядного (рисунок 1.8 [5]) и восьмиразрядного АЦП (рисунок 1.9 [5]), средние потери в эффективной разрядности не превосходят 0.5 бита и слабо зависят от а. Дальнейшее увеличение числа компараторов приводят к уменьшению средних потерь в эффективной разрядности не более, чем на 0.2 бита. При этом средняя дифференциальная нелинейность схемы с использованием массива избыточных компараторов и схемы калибровки также снижена, относительно схемы с увеличенными размерами транзисторов (рисунок 1.10 [5]).

Список литературы диссертационного исследования кандидат наук Буданов Дмитрий Олегович, 2019 год

Список литературы

1 H. Yu, M.-C. F. Chang "A 1-V 1.25-GS/S 8-Bit Self-Calibrated Flash ADC in 90-nm Digital CMOS" / IEEE Transactions on Circuits and Systems II: Express Briefs, 2008, vol. 55, issue 7, pp 668 - 672.

2 A. Zjajo, J. Pineda de Gyvez, "Low - Power High -Resolution Analog to Digital Converter. Design, Test and Calibration" / Springer Science + Business Media B.V., 2011 - 315 p.

3 V. Timothy, A. Candra, K. Mufadli, A. F. Mas'ud, A. H. Salman, "Design and implementation of DCBOTA in Delta-Sigma ADC for communication system" / 2015 International Conference on Electrical Engineering and Informatics (ICEEI), 10-11 Aug. 2015, pp 7 - 12.

4 C.-C. Liu, M.-C. Huang, Y.-H. Tu, "A 12 bit 100 MS/s SAR-Assisted Digital-Slope ADC" / IEEE Journal of Solid-State Circuits, 2016, vol. 51 issue 12, pp 2941 - 2950.

5 M. P. Flynn, C. Donovan, and L. Sattler, "Digital calibration incorporating redundancy of flash ADCs" / IEEE Trans. Circuits Syst. II, Analog Digit. Signal Process., May 2003, vol. 50, no. 5, pp. 205-213.

6 W. Kim, H.-K. Hong, Y.-J. Roh, H.-W. Kang, S.-I. Hwang, D.-S. Jo, D.-J. Chang, M.-J. Seo, S.-T. Ryu, "A 0.6 V 12 b 10 MS/s Low-Noise Asynchronous SAR-Assisted Time-Interleaved SAR (SATI-SAR) ADC" / IEEE Journal of Solid-State Circuits, Aug. 2016, vol. 51, issue 8, pp 1826 - 1839.

7 Y. Cao, Y. Chen, Z. Ni, F. Ye, J. Ren, "An 11b 80MS/s SAR ADC With Speed-Enhanced SAR Logic and High-Linearity CDAC" / 2018 IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 26-30 Oct. 2018, pp 18-21.

8 S.-E. Hseih, C.-C. Hseih, "A 0.4V 13b 270kS/S SAR-ISDM ADC with an opamp-less time-domain integrator" / 2018 IEEE International Solid - State Circuits Conference -(ISSCC), 2018, pp 240 - 242.

9 S. Li, B. Qiao, M. Gandara, D. Z. Pan, N. Sun, "A 13-ENOB Second-Order Noise-Shaping SAR ADC Realizing Optimized NTF Zeros Using the Error-Feedback Structure" / IEEE Journal of Solid-State Circuits, 2018, vol. 53, issue 12, pp 3484 - 3496.

10 J. Shen, A. Shikata, A. Liu, F. Chalifoux, "A 12-Bit 31.1UW 1MS/S SAR ADC with On-Chip Input-Signal-Independent Calibration Achieving 100.4DB SFDR Using 256FF Sampling Capacitance" / 2018 IEEE Symposium on VLSI Circuits, 2018, pp 91 - 92.

11 J. Shen, A. Shikata, L. Fernando, N. Guthrie, B. Chen, M. Maddox, N. Mascarenhas, R. Kapusta, M. Coln, "A 16-bit 16MS/s SAR ADC with on-chip calibration in 55nm CMOS" / 2017 Symposium on VLSI Circuits, 2017, pp 282 - 283.

12 A. AlMarashli, J. Anders, J. Becker, M. Ortmanns, "A 107 dB SFDR, 80 kS/s Nyquist -rate SAR ADC using a hybrid capacitive and incremental DA DAC" / 2017 Symposium on VLSI Circuits, 2017, pp 240 - 241.

13 Y.-S. Hu, K.-Y. Lin, H.-S. Chen, "A 510nW 12-bit 200kS/s SAR-assisted SAR ADC using a re-switching technique" / 2017 Symposium on VLSI Circuits, 2017, pp 238 -239.

14 S.-E. Hseih, C.-C. Hseih, "A 0.44fJ/conversion-step 11b 600KS/s SAR ADC with semi-resting DAC" / 2016 IEEE Symposium on VLSI Circuits (VLSI-Circuits), 2016, pp 1 - 2.

15 M. Shim, S. Jeong, P. Myers, S. Bang, C. Kim, D. Sylvester, D. Blaauw, W. Jung, "An oscillator collapse-based comparator with application in a 74.1dB SNDR, 20KS/s 15b SAR ADC" / 2016 IEEE Symposium on VLSI Circuits (VLSI-Circuits), 2016.

16 M. M. Pilipko, M. E. Manokhin, "Design of a Low-Power 12-bit SAR ADC" / 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 2019, pp 129 - 131.

17 G. C. Y. You, W. Lu, X. Shi, Z. Chen, Y. Zhang, "A 16-bit 64-channel 2-order Incremental D-A ADC with On-Chip Decimator for X-ray Detections" / 2019 IEEE International Symposium on Circuits and Systems (ISCAS), 26-29 May 2019, pp 1 - 5.

18 D. S. Shylu, J. A. M. Helan, J. Moni, "Design of 12 Bit 100MS/s Low Power Delta Sigma ADC Using Telescopic Amplifier" / 2018 4th International Conference on Devices, Circuits and Systems (ICDCS), 16-17 March 2018, pp 263 - 265.

19 C. Chen, Z. Tan, M. A. P. Pertijs, "A 1V 14b self-timed zero-crossing-based incremental AD ADC" / 2013 IEEE International Solid-State Circuits Conference Digest of Technical Papers, 2013, pp 274 - 276.

20 G. Gagnon-Turcotte, C. Ethier, Y. D. Köninck, B. Gosselin, "A 13^m CMOS SoC for simultaneous multichannel optogenetics and electrophysiological brain recording" / 2018 IEEE International Solid - State Circuits Conference - (ISSCC), 2018, pp 466 - 468.

21 H. Chandrakumar, D. Markovic, "A 15.2-ENOB 5-kHz BW 4.5-^W Chopped CT ДЕ-ADC for Artifact-Tolerant Neural Recording Front Ends" / IEEE Journal of Solid-State Circuits, 2018, vol. 53, issue 12, pp 3470 - 3483.

22 А. С. Коротков, М. В. Теленков, "Аналого-цифровые преобразователи на основе дельта-сигма модуляторов" / Зарубежная радиоэлектроника. Успехи современной радиоэлектроники, 2002, № 12, с. 53 - 72.

23 D. S. Shylu, J. A. M. Helan, J. Moni, "Design of 12 Bit 100MS/s Low Power Delta Sigma ADC Using Telescopic Amplifier" / 2018 4th International Conference on Devices, Circuits and Systems (ICDCS), 2018, 263 - 265.

24 C. Kim, S. Joshi, H. Courellis, J. Wang, C. Miller, G. Cauwenberghs, "A 92dB dynamic range sub-^Vrms-noise 0.8^W/ch neural-recording ADC array with predictive digital autoranging" / 2018 IEEE International Solid - State Circuits Conference - (ISSCC), 2018, pp 470 - 473.

25 A. F. Yeknami, X. Wang, S. Imani, A. Nikoofard, I. Jeerapan, J. Wang, P. P. Mercier, "A 0.3 V biofuel-cell-powered glucose/lactate biosensing system employing a 180nW 64dB SNR passive ДХ ADC and a 920MHz wireless transmitter" / 2018 IEEE International Solid - State Circuits Conference - (ISSCC), 2018, pp 284 - 286.

26 P. Vogelmann, M.l Haas, M. Ortmanns, "A 1.1mW 200kS/s incremental ДХ ADC with a DR of 91.5dB using integrator slicing for dynamic power reduction" / 2018 IEEE International Solid - State Circuits Conference - (ISSCC), 2018, pp 236 - 238.

27 S.-J. Huang, Y.-Y. Lin, "A 1.2 V 2MHz BW 0.084mm2CT ДХ ADC with -97.7dBc THD and 80dB DR using low-latency DEM" / 2009 IEEE International Solid-State Circuits Conference - Digest of Technical Papers, 2009, pp 172 - 174.

28 C.-Y. Ho, C. Liu, C.-L. Lo, H.-C. Tsai, T.-C. Wang, Y.-H. Lin, "15.2 A 4.5mW CT self-coupled ДХ modulator with 2.2MHz BW and 90.4dB SNDR using residual ELD compensation" / 2015 IEEE International Solid-State Circuits Conference - (ISSCC) Digest of Technical Papers, 2015, pp 274 - 276.

29 A. Bandyopadhyay, R. Adams, K. Nguyen, P. Baginski, D. Lamb, T. Tansley, "A 97.3 dB SNR, 600 kHz BW, 31mW multibit continuous time AD ADC" / 2014 Symposium on VLSI Circuits Digest of Technical Papers, 2014.

30 S. Billa, A. Sukumaran, S. Pavan, "15.4 A 280^W 24kHz-BW 98.5dB-SNDR chopped single-bit CT ADM achieving <10Hz 1/f noise corner without chopping artifacts" / 2016 IEEE International Solid-State Circuits Conference (ISSCC), 2016, pp 276 - 278.

31 M.-H. Jang, S. Lee, Y. Chae, "A 55^W 93.1dB-DR 20kHz-BW single-bit CT AD modulator with negative R-assisted integrator achieving 178.7dB FoM in 65nm CMOS" / 2017 Symposium on VLSI Circuits, 2017, pp 40 - 41.

32 F. N. Buhler, A. E. Mendrela, Y. Lim, J. A. Fredenburg, M. P. Flynn, "A 16-channel noise-shaping machine learning analog-digital interface" / 2016 IEEE Symposium on VLSI Circuits (VLSI-Circuits), 2016.

33 I. Ahmed, J. Cherry, A. Hasan, A. Nafee, D. Halupka, Y. Allasasmeh, M. Snelgrove, "A low-power Gm-C-based CT-AD audio-band ADC in 1.1V 65nm CMOS" /2015 Symposium on VLSI Circuits (VLSI Circuits), 2015, pp 294 - 295.

34 J.-I. Kim, D.-R. Oh, D.-S. Jo, B.-R.-S. Sung, S.-T. Ryu, "A 65 nm CMOS 7b 2 GS/s 20.7 mW Flash ADC With Cascaded Latch Interpolation" / IEEE Journal of Solid-State Circuits, 2015, vol. 50, issue 10, pp 2319 - 2330.

35 Y.-Z. Lin, C.-W. Lin, S.-J. Chang, "A 5-bit, 3.2- GS/s Flash ADC With a Digital Offset Calibration Scheme" / IEEE Trans. VLSI Syst., March 2010, vol. 18, no. 3, pp 509 - 513.

36 A. Ismail, M. Elmasry, "A 6-bit 1.6 GS/s Low-Power Wideband Flash ADC Converter in 0.13 ^m CMOS Technology" / IEEE Journal of Solid-State Circuits, Sept 2008, vol. 43, no 9, pp 1982 - 1990.

37 S. Zhu, B. Wu, Y. Cai, Y. Chiu, "A 2-GS/s 8-bit Non-Interleaved Time-Domain Flash ADC Based on Remainder Number System in 65-nm CMOS" / IEEE Journal of SolidState Circuits, 2018, vol. 53, issue 4, pp 1172 - 1183.

38 D.-R. Oh, J.-I. Kim, D.-S. Jo, W.-C. Kim, D.-J. Chang, S.-T. Ryu, "A 65-nm CMOS 6bit 2.5-GS/s 7.5-mW 8 x Time-Domain Interpolating Flash ADC With Sequential Slope-Matching Offset Calibration" / IEEE Journal of Solid-State Circuits, 2019, vol. 54 issue 1, pp 288 - 297.

39 S. M. Mayur, R. K. Siddharth, Y. B. Nithin Kumar, M. H. Vasantha, "Design of Low Power 4-Bit 400MS/s Standard Cell Based Flash ADC" / 2017 IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 3-5 July 2017, pp 600 - 603.

40 D.V. Morozov, M.M. Pilipko, I.M. Piatak, "A 6-bit CMOS inverter based pseudo-flash ADC with low power consumption" / East-West Design & Test Symposium (EWDTS 2013), 2013.

41 D. O. Budanov, D. V. Morozov, M. M. Pilipko, "An 8-bit Analog-to-Digital Converter With a Novel Encoder Using 90 nm CMOS" / 2018 IEEE International Conference on Electrical Engineering and Photonics (EExPolytech), 2018, pp 56 - 59.

42 D. Budanov, A. Korotkov, "A design of flash analog-to-digital converter in 180 nm CMOS process with high effective number of bits" / International Conference "Emerging Trends in Applied and Computational Physics 2019" (ETACP-2019), 2019, vol 1236, pp 1 - 5.

43 IEEE Std 1241 IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters.

44 P. Harpe, E. Cantatore, A. van Roermund, "An oversampled 12/14b SAR ADC with noise reduction and linearity enhancements achieving up to 79.1dB SNDR" / 2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC), 2014, pp 194 - 196.

45 M. Ishizuka, K. Yamada, H. Ishikuro, "Design of resource sharing reconfigurable AD SAR-ADC" / 2018 23rd Asia and South Pacific Design Automation Conference (ASP-DAC), 2018, pp 317 - 318.

46 K. Yamada, Y. Toyama, H. Ishikuro, "A programmable AD SAR-ADC with charge shuttling technique" / 2016 International SoC Design Conference (ISOCC), 2016, pp 51 - 52.

47 A. S. Korotkov, "Calibration and correction methods for analog-to-digital converters: State of the art" / International Symposium on Signals, Circuits and Systems ISSCS2013, 2013.

48 J. Liu, S. Li, W. Guo, G. Wen, N. Sun, "A 0.029mm2 17-FJ/Conv.-Step CT AD ADC with 2nd-Order Noise-Shaping SAR Quantizer" / 2018 IEEE Symposium on VLSI Circuits, 2018, pp 201 - 202.

49 P. Pajeswari, R. Ramesh, A. R. Ashwatha, "An approach to design Flash Analog to Digital Converter for High Speed and Low power Applications" / International Journal of VLSI design & Communication Systems (VLSICS), 2012, vol. 3, №2, pp 125 - 131.

50 M. P. Flynn, I. Bogue, "Using Redundancy to Break the Link between Accuracy and Speed in an ADC" / Proceedings of the 20th IEEE Instrumentation Technology Conference (Cat. No.03CH37412), 2003, vol. 1, pp 850 - 853.

51 Y.-Z. Lin, C.-W. Lin, S.-J. Chang, "A 5-bit 3.2-GS/s Flash ADC With a Digital Offset Calibration Scheme" / IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2010, vol. 18, issue 3, pp 509 - 513.

52 E. Sall, M. Vesterbacka, "Thermometer-to-binary decoders for flash analog-to-digital converters" / 2007 18th European Conference on Circuit Theory and Design, 2007, pp 240 - 243.

53 M. Rahman, K. L. Baishnab, F. A. Talukdar, "A novel ROM architecture for reducing bubble and metastability errors in high speed flash ADCs" / 2010 20th International Conference on Electronics Communications and Computers (CONIELECOMP), 2010, pp 15 - 19.

54 N.Agrawal, R. Paily, "An improved ROM architecture for bubble error suppression in high speed flash ADCs" / 2008 Annual IEEE Student Paper Conference, 2008.

55 S. Kumar, M. K. Suman, K. L. Baishnab, "A novel approach to thermometer-to-binary encoder of flash ADCs-bubble error correction circuit" / 2014 2nd International Conference on Devices, Circuits and Systems (ICDCS), 2014.

56 C.-N. Yeh, Y.-T. Lai, C.-C. Kao, "A Novel Flash A/D Converter with Ultra Short Latency and High Bubble Error Tolerance" / 2007 International Conference on Communications, Circuits and Systems, 2007, pp 1048 - 1052.

57 S.M. Ali, R. Raut, M. Sawan, "Digital Encoders for High Speed Flash-ADCs: Modeling and Comparison" / 2006 IEEE North-East Workshop on Circuits and Systems, 2006, pp 69 - 72.

58 E. Sall, M. Vesterbacka,K.O. Andersson, "A study of digital decoders in flash analog-to-digital converters" / 2004 IEEE International Symposium on Circuits and Systems (ISCAS), 2004, pp 129 - 132.

59 S. Padoan, A. Boni, C. Morandi, F. Venturi, "A novel coding scheme for the ROM of parallel ADCs, featuring reduced conversion noise in the case of single bubbles in the thermometer code" / 1998 IEEE International Conference on Electronics, Circuits and Systems. Surfing the Waves of Science and Technology (Cat. No.98EX196), 1998, vol. 2, pp 271 - 274.

60 B. V. Hieu, S. Beak, S. Choi, J. Seon, T. T. Jeong, "Thermometer-to-binary Encoder with Bubble Error Correction (BEC) Circuit for Flash Analog-to-Digital Converter (FADC)" / Communications and Electronics (ICCE), 2010 Third International Conference on, 1113 Aug. 2010, pp. 102-106.

61 S. Comparative in, R. Kumar, G. Trivedi, "A Novel Low Power High Speed BEC for 2GHz Sampling Rate Flash ADC in 45nm Technology" / 2017 IEEE International Symposium on Nanoelectronic and Information Systems (iNIS), 2017, pp 133 - 138.

62 S. Kumar, M. K. Suman, K. L. Baishnab, "A novel approach to thermometer-to-binary encoder of flash ADCs-bubble error correction circuit" / 2014 2nd International Conference on Devices, Circuits and Systems (ICDCS), 2014, pp 1 - 6.

63 H. Tang, H. Zhao, S. Fan, X. Wang, L. Lin, Q. Fang, J. Liu, A. Wang, B. Zhao, "Design technique for interpolated flash ADC" / 2010 10th IEEE International Conference on Solid-State and Integrated Circuit Technology, Dec. 2010, pp 180 - 183.

64 H. Darwish, G. Leger, A. Rueda, "A 0.2pJ/conversion-step 6-bit 200MHz flash ADC with redundancy" / 27th Conference on Design of Circuits and Integrated Systems (DCIS 2012), 2012, pp 1 - 6.

65 M. Frey, H.-A. Loeliger, "On Flash A/D-Converters with Low-Precision Comparators" / 2006 IEEE International Symposium on Circuits and Systems (ISCAS), 2006, pp 39263929.

66 M. Frey, H.-A. Loeliger, "On the Static Resolution of Digitally Corrected Analog-to-Digital and Digital-to-Analog Converters With Low-Precision Components" / IEEE

Transactions on Circuits and Systems I: Regular Papers, 2007, vol. 54, issue 1, pp 229 -237.

67 T. Sundstrom, A. Alvandpour, "A 6-bit 2.5 GS/s Flash ADC using Comparator Redundancy for Low Power in 90nm CMOS" / Analog Integrated Circuits and Signal Processing, 2010, vol. 64, issue 3, pp 215 - 222.

68 В. И. Эннс, Ю. М. Кобзев Проектирование аналоговых КМОП-микросхем. Краткий справочник разработчика. / Под редакцией канд. техн. наук В. И. Эннса. - М.: Горячая линия-Телеком. 2005. - 454 с.

69 А. С. Коротков, М. М. Пилипко, Д. В. Морозов, Й. Хауэр, "Дельта-сигма модулятор с частотой дискретизации 50 МГц на основе 0.18 мкм КМОП технологии" / Микроэлектроника, 2010, т. 39, №3, с. 230 - 240.

70 R. J. Baker, "CMOS: Circuit Design, Layout, and Simulation" / Wiley-IEEE Press; 3rd edition, 2010, 1208 p.

71 D. Rennie, D. Li, M. Sachdev, B. L. Bhuva, S. Jagannathan, S. J. Wen, R. Wong, "Performance, Metastability, and Soft-Error Robustness Trade-offs for Flip-Flops in 40 nm CMOS" / IEEE Transactions on Circuits and Systems I: Regular Papers, 2012, vol. 59, issue 8, pp 1626 - 1634.

72 J. Lee, B. C. Michael, H.-J. Park, B.-H. Park, "A 7b 1GS/s 60mW folding ADC in 65nm CMOS" / 2010 International SoC Design Conference, 2010, pp 338 - 341.

73 М.М. Пилипко, Д.В. Морозов, Д.О. Буданов, "Сравнительный анализ КМОП-схем шифраторов термометрического кода в прямой двоичный код для параллельных АЦП в интегральном исполнении" / Микроэлектроника, 2017, т. 46, № 1, с. 50-60.

74 A. V. Kale, P. Palsodkar, P. K. Dakhole, "Comparative Analysis of 6 Bit Thermometer-to-Binary Decoders for Flash Analog-to-Digital Converter" / 2012 International Conference on Communication Systems and Network Technologies, 2012, pp 543 - 546.

75 M. P. Ajanya, G. T. Varghese, "Thermometer code to Binary code Converter for Flash ADC - A Review" / 2018 International Conference on Control, Power, Communication and Computing Technologies (ICCPCCT), 2018, pp 502 - 505.

76 Y.-J. Chuang, H.-H. Ou, B.-D. Liu, "A novel bubble tolerant thermometer-to-binary encoder for flash A/D converter" / 2005 IEEE VLSI-TSA International Symposium on VLSI Design, Automation and Test, 2005 (VLSI-TSA-DAT), 2005, pp 315 - 318.

77 V. Hiremath, S. Ren, "An ultra high speed encoder for 5GSPS Flash ADC" / 2010 IEEE Instrumentation & Measurement Technology Conference Proceedings, 2010, pp 1 - 6.

78 K. H. Abed, S. B. Nerurkar, "High speed flash analog-to-digital converter" / 48th Midwest Symposium on Circuits and Systems, 2005, pp 275 - 278.