Синтез и реализация параллельного цифро-аналогового преобразователя с повышенными динамическими характеристиками тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Енученко, Михаил Сергеевич

• Енученко, Михаил Сергеевич
• кандидат наук
• 2018

Оглавление диссертации кандидат наук Енученко, Михаил Сергеевич

Оглавление

Введение

1 Обзор текущего состояния в области разработки цифро-аналоговых преобразователей

1.1 Цифро-аналоговый преобразователь

1.2 Характеристики ЦАП

1.3 Архитектуры параллельных ЦАП

1.4 Типы взвешивающих элементов и способы формирования веса

1.5 Дешифраторы

1.6 Динамические характеристики

1.7 Цель и задачи работы

2 Синтез «термометрического» дешифратора

2.1 Обзор способов построения дешифраторов

2.1.1 Описание «термометрического» дешифратора

2.1.2 Каскадное построение

2.1.3 Двухмерное дешифрирование

2.1.4 Многомерное дешифрирование

2.1.5 Дешифратор на мультиплексорах

2.1.6 Индивидуальное формирование логических выходных функций

2.1.7 Сравнение способов построения

2.2 Методика синтеза «термометрического» дешифратора

2.3 Выводы

3 Анализ динамического диапазона, свободного от паразитных составляющих, с использованием функциональной модели ЦАП

3.1 Функциональная модель ЦАП

3.2 Входной код ЦАП

3.3 Идеальный ЦАП с бесконечно большим быстродействием

3.4 Идеальный ЦАП с фиксированной длительностью переходного процесса

3.5 Идеальный ЦАП с кодозависимой длительностью переходных процессов

3.6 Выводы

4 Анализ динамического диапазона, свободного от паразитных составляющих, с использованием схемы ЦАП на источниках тока

4.1 Известные способы факторы и методы анализа снижения уровня БРЭК

4.2 Определение требований к выходному сопротивления источника тока

4.3 Выбор схемы источника тока

4.4 Флуктуации напряжения смещения

4.5 Методика синтеза ЦАП с повышенными динамическими характеристиками

4.6 Выводы

5 Методика расстановки взвешивающих элементов

5.1 Систематическая ошибка

5.2 Обзор методик компенсации систематической ошибки в ЦАП

5.3 Анализ методик

5.3.1 Методики «строка-столбец»

5.3.2 Методики «с общим центром»

5.3.3 Методики «с полным распределением»

5.4 Сравнительный анализ методик расстановки

5.4.1 Методики для моделирования

5.4.2 Описание методики моделирования

5.4.3 Результаты моделирования

5.5 Рекомендации по выбору методики

5.6 Особенности расстановки взвешивающих элементов резистивного ЦАП

5.7 Методика «Шахматный конь»

5.8 Выводы

6 Разработка ЦАП с повышенным уровнем БРЭК

6.1 Выбор структуры ЦАП

6.2 Разработка топологии ЦАП

6.3 Методика измерений ЦАП

6.4 Результаты измерений

6.5 Сопоставительный анализ результатов работы

6.6 Выводы

Заключение

Список литературы

Введение диссертации (часть автореферата) на тему «Синтез и реализация параллельного цифро-аналогового преобразователя с повышенными динамическими характеристиками»

Введение

Актуальность темы исследования

В системах телекоммуникаций развитие цифровых способов управления и их интеграция с аналоговой частью вызывают потребность в интерфейсных устройствах таких, как цифро-аналоговые преобразователи. Цифро-аналоговый преобразователь (ЦАП) осуществляет преобразование цифрового кода в аналоговый сигнал. Требования, выдвигаемые к ЦАП, касаются разрядности, быстродействия, нелинейности, потребляемой мощности и динамического диапазона.

Наиболее востребованными в системах телекоммуникаций оказываются параллельные ЦАП. В параллельных ЦАП обработка всех разрядов цифрового кода, подаваемого на вход ЦАП, происходит одновременно (или параллельно). В ЦАП для формирования выходного аналогового сигнала используются так называемые «взвешивающие элементы». Взвешивающих элемент в зависимости от управляющего сигнала формирует аналоговый сигнал в виде тока или напряжения, пропорциональный по величине «весу» этого элемента. Для параллельных ЦАП существует две базовых архитектуры: бинарная и унарная. В бинарной архитектуре число взвешивающих элементов равно разрядности ЦАП N, а «веса» взвешивающих элементов представляют последовательность чисел 20, 21, .... , 2N-1. В унарной архитектуре число взвешивающих элементов равно 2N-1, а «веса» одинаковы и равны 1. В параллельных ЦАП используются три типа взвешивающих элементов: резистивные, ёмкостные и источники тока.

Одно из требований к ЦАП в телекоммуникационных системах - их динамические характеристики. Причём одной из наиболее востребованных характеристик является динамический диапазон, свободный от паразитных составляющих (SFDR - spurious free dynamic range). На данную характеристику влияют как скорость переключения при смене входного цифрового сигнала, так и характер переходного процесса при переключении, а статическая нелинейность определяет максимально достижимое значение SFDR в области низких частот.

Целью данной работы является разработка методики синтеза и реализация цифро-

аналогового преобразователя с повышенными динамическими характеристиками. Для

достижения поставленной цели были решены следующие задачи:

1. Разработка методики синтеза «термометрического» дешифратора;

2. Анализ динамического диапазона, свободного от паразитных составляющих, с использованием функциональной модели ЦАП;

3. Анализ динамического диапазона, свободного от паразитных составляющих, с использованием схемы ЦАП на источниках тока;

4. Разработка методики расстановки взвешивающих элементов на топологии кристалла ЦАП для компенсации влияния систематической ошибки и снижения нелинейности;

5. Разработка и экспериментальные исследования резистивного ЦАП для проверки основных теоретических выводов.

Научная новизна результатов диссертационной работы:

1. Предложена формализованное правило формирования логической функции произвольного выхода «термометрического» дешифратора произвольной разрядности для разработки дешифратора со сниженным числом логических элементов и сниженной задержкой;

2. Показано, что для повышения динамического диапазона, свободного от паразитных составляющих, следует использовать каскодную и широкодиапазонную схемы источника тока, а также схему коммутации с постоянными переключениями, исключающую кодовую зависимость длительности переходного процесса;

3. Установлено, что асимметричное размещение взвешивающих элементов на топологии кристалла ЦАП позволяет снизить интегральную нелинейность, причём без разделения взвешивающего элемента на части не обеспечить снижения дифференциальной нелинейности;

4. Предложена модифицированная структура ЦАП на основе линейки сопротивлений с вдвое меньшим числом ключей и использованием КМОП-транзисторов в качестве

взвешивающего элемента для повышения выхода годных микросхем и сокращения занимаемой площади кристалла ЦАП;

Практическая и теоретическая значимость результатов диссертационной работы:

1. Предложена методика структурного синтеза дешифратора, позволяющая полностью автоматизировать разработку дешифратора произвольной разрядности;

2. Предложена методика анализа с использованием функциональной модели ЦАП, позволяющая определять разрядность и соотношение частот для достижения требуемого динамического диапазона, свободного от паразитных составляющих;

3. Предложена методика параметрического синтеза ЦАП на источниках тока для заданного динамического диапазона, свободного от паразитных составляющих;

4. Предложена методика структурного синтеза «термометрического» дешифратора произвольной разрядности, позволяющая автоматизировать разработку «термометрического» дешифратора.

Методы исследования

При решении поставленных задач использовались методы анализа и синтеза электрических цепей, в том числе анализ во временной области, синтез кода на языке описания аппаратуры, функциональное и эквивалентное представление электрических схем, моделирование профиля систематической ошибки. Расчёты и моделирование проводились с применением программы MatLab и программного пакета Cadence Virtuoso. Для проведения экспериментальных исследований разработана программно-аппаратная платформа с использованием среды программирования LabVIEW и платы сбора данных от компании National Instruments.

Положения, выносимые на защиту:

1. Для уменьшения задержки «термометрического» дешифратора при многомерном построении дешифратора следует разбивать входной код на оптимальное число

групп одинаковой разрядности, определяемое при каскадном построении поддешифраторов как квадратный корень из разрядности дешифратора.

2. Для увеличения динамического диапазона, свободного от паразитных составляющих, необходимо либо исключить кодовую зависимость длительности переходного процесса, либо уменьшать частоту восстанавливаемого сигнала за счёт уменьшения отношения

3. Для получения достоверной оценки уровня БРЭК в ЦАП на источниках тока с учётом конечности выходного сопротивления источника тока необходимо учитывать отношение тока утечки к току источника тока;

4. Для полной компенсации систематической ошибки до 3 порядка аппроксимации ошибки включительно следует использовать методики размещения взвешивающих элементов ЦАП, в которых элемент разбит на 2Ы частей, находящихся в каждом столбце и каждой строке массива взвешивающих элементов;

5. Расстановка взвешивающих элементов на топологии кристалла ЦАП по методике «Шахматный конь», обеспечивающая одинаковое расстояние между взвешивающими элементами на топологии, позволяет повысить уровень БРЭК снижая максимальную и среднюю интегральную нелинейность ЦАП на 20%.

Степень достоверности и апробация результатов

Достоверность результатов работы и обоснованность научных выводов подтверждается соответствием представленных аналитических расчётов и результатов моделирования на схемотехническом уровне с данными экспериментальных измерений, проведённых на современном оборудовании.

Основные результаты работы докладывались и обсуждались на следующих научно-технических конференциях:

1. X международный научно-практический семинар «Проблемы современной аналоговой микросхемотехники», Шахты, ИСОиП (филиал) ДГТУ, 1-2 октября 2013.

2. VI Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2014 (МЭС-2014)», Москва, ИППМ РАН, 29 сентября - 03 октября 2014.

3. VIII Научно-технической конференции молодых специалистов по радиоэлектронике, Санкт-Петербург, ОАО «Авангард», 28 апреля 2015.

4. 2016 IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference (EIConRusNW), Санкт-Петербург, СПбГЭТУ, 2-3 февраля 2016.

5. Материалы XVIII конференции молодых учёных «Навигация и управление движением» с международным участием, Санкт-Петербург, ГНЦ РФ АО «Концерн «ЦНИИ «Электроприбор», 15-18 марта 2016.

6. 2017 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Санкт-Петербург, СПбГЭТУ, 1-3 февраля 2017.

7. 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Санкт-Петербург, СПбГЭТУ, 29 января - 1 февраля, 2018.

8. 2018 International Symposium on Consumer Technologies (ISCT), Санкт-Петербург, Российская Cеверо-Западная секция IEEE, 11-12 мая 2018.

Структура и объем диссертации

Диссертация состоит из введения, шести глав, заключения и списка литературы. Общий объём диссертационной работы составляет 150 страниц, в том числе 150 страницы основного текста, 99 рисунков, 25 таблиц и списка литературы из 97 наименований.

Вклад автора в разработку проблемы

Основные научные положения, теоретические выводы, практические рекомендации, расчёты, моделирование и экспериментальные результаты в диссертационной работе разработаны и выполнены автором самостоятельно.

1 Обзор текущего состояния в области разработки цифро-аналоговых

преобразователей

1.1 Цифро-аналоговый преобразователь

Цифро-аналоговый преобразователь (ЦАП) - устройство преобразования цифрового сигнала в аналоговый сигнал, представляемый в виде тока или напряжения. Пример трёхразрядного цифрового сигнала О, подаваемого на вход ЦАП, показан на рисунке 1.1, где О0-О2 - разряды этого цифрового сигнала, а период смены цифрового сигнала (период дискретизации). Эти разряды цифрового сигнала можно объединить в двоичный код и представить в виде последовательности двоичных чисел Рдв., где Ог будет старшим разрядом этого двоичного кода (находится слева), а Оо - младшим (находится справа).

О2' ч

0 0 0 0 1 ч

О1 ?

0 0 1 1 0 ч

Оо ?

0 1 0 1 0 ч

Одв. ?

000г 0012 0102 0112 1002 ч

Одес. ?

010 110 210 310 410 ->

0 и зи Ли 5и г

Рисунок 1.1 - Пример трёхразрядного цифрового сигнала, подаваемого на вход ЦАП

Например, на интервале времени от 3ts до 4ts разряды О2-О0 цифрового сигнала принимают следующие значения: О2 = 0, О1 = 1, Оо = 1. Объединение этих разрядов в один двоичный код можно записать, как Одв. = 0112. Для удобства цифровой сигнал О изображают в виде последовательности десятичных чисел, как Одес. на последней оси рисунка 1.1. Цифровой сигнал, подаваемый на вход ЦАП, называют входным кодом ЦАП. Кроме того, входной код ЦАП также принято изображать в виде отсчётов О(п) (рисунок 1.2), которые соответствуют значениям входного кода в моменты времени nts.

О(0

/ч

0 1 2 3 4

4

3

2

1 I

0 ) 1 ts

(0) (1)

2ts (2)

3ts (3)

4ts

(4)

Ч-

5ts (5)

->

t

(п)

Рисунок 1.2 - Представление входного кода ЦАП в виде последовательности отсчётов По способу обработки входного кода ЦАП можно разделить на последовательные и параллельные. В последовательных ЦАП обработка разрядов входного кода происходит последовательно, а в параллельных ЦАП - параллельно. К последовательным ЦАП относятся следующие схемы: счётные (ШИМ модуляция) и циклические [1.1 (§3.1)]. Данные ЦАП позволяют получать высокую разрядность (от 16 до 32 бит) и имеют низкое быстродействие (до единиц Мотчётов/с), поэтому находят своё применение в измерительных и аудио системах. Для задач телекоммуникаций используются параллельные ЦАП, которые и будут рассматриваться в дальнейшем.

1.2 Характеристики ЦАП

Для описания ЦАП используют три вида характеристик: общие, статические и динамические. К общим характеристикам относят:

1. Напряжение питания и потребляемая мощность;

2. Разрядность. К статическим:

1. Диапазон значений выходного аналогового сигнала - разность между наибольшим и наименьшим уровнями аналогового сигнала, которые способен воспроизвести ЦАП;

2. Характеристика преобразования - зависимость значения выходного сигнала от значения входного кода;

3. Шаг преобразования - величина тока или напряжения, показывающая насколько изменяется выходной сигнал при изменении входного кода на 1;

4. Дифференциальная нелинейность (DNL - differential nonlinearity) - относительное отклонение шага преобразования от среднего шага преобразования;

5. Интегральная нелинейность (INL - integral nonlinearity) - отклонение характеристики преобразования от линеаризованной характеристики преобразования, нормированное на средний шаг преобразования;

6. Монотонность - свойство, показывающее, что с увеличением входного кода ЦАП выходной сигнал не уменьшается;

7. Напряжение/ток смещение нуля - значение выходного сигнала ЦАП при входном коде равном 0;

К динамическим:

1. Максимальная частота смены входного кода - максимальная частота, с которой можно изменять входной код ЦАП, получая при этом корректный результат на

n w w

выходе. В некоторых случаях эта частота совпадает с тактовой частотой;

2. Динамический диапазон, свободный от паразитных составляющих (SFDR -spurious-free dynamic range) - отношение амплитуды основной гармоники восстанавливаемого сигнала к амплитуде другой наибольшей гармоники в рабочей полосе, выраженное в децибелах. Рабочей полосой ЦАП считается диапазон частот от 0 Гц до половины частоты смены входного кода;

3. Соотношение сигнал/шум и искажения (SNDR - signal-to-noise and distortion ratio) - отношение. амплитуды основной гармоники восстанавливаемого сигнала к сумме амплитуд всех остальных гармоник, выраженное в децибелах.

Архитектура ЦАП - это описание того, как устроен ЦАП. В зависимости от архитектуры изменяется способ формирования выходного сигнала ЦАП. Значение

выходного аналогового сигнала ЦАП s может быть в общем виде записано как:

к-1

где А - масштабный коэффициент, в, - базис архитектуры, К - размер базиса, di -коэффициенты, получаемые из входного кода ЦАП. Элементы схемы, выполняющие функцию базиса, называются «взвешивающими элементами», а «весом» называют значение элемента, нормированное на масштабный коэффициент. Размер базиса равен числу взвешивающих элементов. Весом называют значение элемента. Так как входной код ЦАП - это, как правило, двоичный код, то наиболее простой оказывается архитектура, где в качестве базиса выступают степени числа 2, то есть значение s представляется в виде:

При этом размер К базиса совпадает с разрядностью N входного двоичного кода, а в качестве коэффициентов выступают разряды Ь1 входного двоичного кода О. Такая архитектура называется бинарной. На рисунке 1.3 показана структура ЦАП на источниках тока с бинарной архитектурой. Разряды Ь, входного двоичного кода управляют ключами, которые подключают или отключают от выходного узла ЦАП источники тока с номиналами /о, 2/о, 4/о и т. д.

1.3 Архитектуры параллельных ЦАП

+Е

пито

Би н арн аяарх ите ктура

'вых

Ян

Ьы-1 \

N штук

^)/о (^)2/о (^)4/о --- (^)2N-1/o

Рисунок 1.3 - ЦАП на источниках тока с бинарной архитектурой Бинарная архитектура требует наименьшего числа взвешивающих элементов и не требует обработки входного кода. Как следствие, оказывается наиболее простой для разработки и имеет наибольшее быстродействие. Однако требования к точности взвешивающих элементов оказываются высоки, ведь взвешивающий элемент с наибольшим значением («весом») должен иметь отклонение от номинального значения не превосходящее 0,5 МЗР. Пусть /о соответствует значению МЗР. Тогда отклонение Д/ взвешивающего элемента с наибольшим весом должно удовлетворять следующему неравенству:

1

Д/<2'°.

Поделим это неравенство на вес взвешивающего элемента:

Д/ 1 /0 1

< ~ 1

2м-110 2 2м-110 2м' Согласно данному неравенству, для 8-ми разрядного ЦАП с бинарной архитектурой относительное отклонение от номинального значения для взвешивающего элемента с наибольшим весом не должно превышать 0,4%, а для 10-ти разрядного - 0,1%. Так как данные точности недостижимы (выходных годных микросхем оказывается нецелесообразно низким) без использования специальных цепей калибровки, то разрядность бинарных ЦАП без калибровки, как правило, ограничена 6-ью разрядами.

Существует альтернативный вариант базиса, когда все его элементы равны 1, тогда:

м

5 = А^щ.М = 2м - 1, ¿=1

где и - разряды унарного кода, полученного из входного кода ЦАП. Размер базиса равен М. Такая архитектура называется унарной. Для преобразования двоичного кода в унарный используется дешифратор термометра. На рисунке 1.4 показана структура ЦАП на источниках тока с унарной архитектурой. Разряды и унарного кода управляют ключами, которые подключают или отключают от выходного узла ЦАП источники тока с номиналом /о.

+ Е

пито

Уна рна.я .а рхитектура

'вых

Ян

Ы1 -> \ Ы2 -> \

им -> \

М = 2м-1 штук

¥)/о

¥)/о

¥)/о

Рисунок 1.4 - ЦАП на источниках тока с унарной архитектурой Использование унарной архитектуры позволяет снизить требования к точности взвешивающих элементов и гарантировать монотонность характеристики преобразования. Как следствие, повышается выходных годных микросхем. Однако степенной рост числа взвешивающих элементов в данной архитектуре значительно усложняет разработку устройства, а необходимость в преобразовании кода снижает быстродействие.

В литературе также можно встретить ещё один вариант архитектуры, когда элементы базиса представляют последовательность чисел Фибоначчи [1.2-1.3]. Такая архитектура называется архитектурой Фибоначчи и является промежуточным вариантом между

бинарной и унарной как по числу взвешивающих элементов, так и по требованиям к их точности.

Наибольшее распространение получила так называемая «сегментная архитектура», впервые использованная в работе [1.4]. Сегментная архитектура предполагает, что входной код ЦАП разбивается на несколько групп (как правило, две). Каждая из этих групп обрабатывается своим сегментом, выходной сигнал ЦАП получается комбинированием выходных сигналов всех сегментов. Преимущества сегментной архитектуры были рассмотрены в работе [1.5]. На рисунке 1.5 показана структура четырёхразрядного ЦАП на источниках тока с сегментной архитектурой.

+ Е

пито

Сегментная архитектура

П-

Ьо

Ь1

2/о

вых

Ян

и1

и2 —>

из^

4/о

1

4/о

4/о

Бинарный сегмент Унарный сегмент

Рисунок 1.5 - Четырёхразрядный ЦАП на источниках тока с сегментной архитектурой Предполагается, что входной код й разбит на две двухразрядные группы: группу старших разрядов и группу младших разрядов. Группа старших разрядов обрабатывается унарным сегментом, группа младших разрядов обрабатывается бинарным сегментом. Причём положительный эффект от использования сегментной архитектуры достигается том случае, когда старшие разряды обрабатываются унарным сегментом, так как сокращается диапазон значений взвешивающих элементов, а следовательно, снижаются требования к их точности. Так же можно встретить работы, где входной код разбит на три группы, при этом два сегмента оказываются унарными, а один - бинарным.

1.4 Типы взвешивающих элементов и способы формирования веса

В качестве взвешивающих элементов в ЦАП могут использоваться:

- ёмкостные элементы;

- резистивные элементы;

- источники тока.

Принципы построения ЦАП на ёмкостных и резистивных элементах идентичны. Для ёмкостных и резистивных элементов есть следующие способы формирования «веса» взвешивающего элемента:

- взвешивание номиналов;

- лестничная цепь;

- многоступенчатая цепь.

Многоступенчатая цепь является переходным вариантом от взвешивания номиналов к лестничной цепи. Примеры построения таких ЦАП можно найти в [1.1, 1.6-1.8]. Преимуществом таких ЦАП является простота построения. Так как конденсаторы и резисторы линейные компоненты, то линейность ЦАП будет определяться лишь точностью, с которой выдержано соотношение значений элементов. С другой стороны, линейность таких ЦАП чрезвычайно чувствительна к паразитным элементам, в том числе к неидеальностям ключей. Например, для резистивных ЦАП с делением токов доминирующим паразитным элементом является сопротивление коммутирующих ключей, а для ёмкостных ЦАП ёмкости на подложку и ёмкости проводников между взвешивающими элементами.

Для резистивных элементов взвешивание номиналов, практически, не используется, предпочтение отдаётся лестничными цепям (или Й-2Й цепям), которые за счёт удвоения числа элементов позволяют сократить диапазон значений взвешивающих элементов до 2 значений. Однако данное обстоятельство никак не снижает требований к точности взвешивающих элементов. Кроме того, широко распространено использование линейки сопротивлений (или Я-БЫпд цепей), когда последовательно соединяются одинаковые по номиналу резистивные элементы. Стоит заметить, что для резистивных цепей есть два режима работы: режим деления токов и режим деления напряжений. Для смены режима

работы цепи с одного на другой достаточно поменять вход с выходом местами. Особенности работы каждого из режимов для лестничных цепей были подробно рассмотрены в [1.9]. Публикуемые в последние годы работы о резистивных ЦАП посвящены вопросам повышения линейности и сокращения площади кристалла ИС ЦАП [1.10-1.12]. Преимуществами резистивных ЦАП являются:

- возможность лазерной подстройки (калибровки) резисторов, которая позволяет повысить реализуемую разрядность ЦАП выше 12 бит;

- простота реализации за счёт того, что нет необходимости в таких дополнительных специальных блоках, как: генераторы сигналов фаз и цепи сброса, цепи формирования напряжений смещения и т. д.;

- возможность получать для сегментной архитектуры гарантированную монотонность;

- широкий диапазон выходных напряжений и выходных нагрузочных сопротивлений, ограничиваемый только характеристиками буферного ОУ.

Недостатками резистивных ЦАП являются:

- большая рассеиваемая мощность из-за постоянного протекающего тока через резистивные элементы и ОУ;

- невысокие динамические характеристики, ограничиваемые свойствами ОУ. Разрядность резистивных ЦАП варьируется от 6 до 20 бит, а быстродействие до десятков Мотсчётов/с.

Для ёмкостных элементов, напротив, можно встретить все способы формирования «веса»: взвешивание номиналов [1.13], лестничная цепь (или С-2С цепь) [1.14], многоступенчатая цепь [1.15]. К преимуществам ёмкостных ЦАП можно отнести:

- отсутствие статического потребления ёмкостной цепи;

- более высокую достижимую разрядность без использования калибровки, так как в интегральном исполнении конденсаторы имеют большую точность, чем резисторы;

- широкий диапазон выходных напряжений и выходных нагрузочных сопротивлений, ограничиваемый только характеристиками буферного ОУ.

Недостатками ёмкостных ЦАП являются:

- быстродействие ниже, чем у резистивных;

- невысокие динамические характеристики, ограничиваемые свойствами ОУ и процессами заряда-разряда конденсаторов.

- необходимость в дополнительных блоках формирования фаз и цепях сброса; Разрядность ёмкостных ЦАП варьируется от 6 до 12 бит, а быстродействие до единиц Мотсчётов/с.

Существует ещё одна разновидность взвешивающих элементов. После публикации работы [1.16] и её развития в [1.17], где предлагалось использовать в качестве делителей тока транзисторы, получили распространение лестничные цепи, использующие вместо резисторов транзисторы (или М-2М цепи) [1.18-1.23]. Переход на транзисторы позволил уменьшить площадь, занимаемую ЦАП на кристалле.

Для формирования «веса» взвешивающих элементов, построенных на источниках тока, есть следующие способы:

- масштабирование геометрии;

- изменение напряжения смещения.

Масштабирование геометрии- самый распространённый способ формирования веса для источника тока. Изменение напряжения смещения встречается редко, в частности, в работах [1.24-1.28] предлагается схема на транзисторах с плавающими затворами, где формирование напряжения смещения осуществляется инжекцией заряда на плавающий затвор. Наличие таких транзисторов предполагает использование нестандартного технологического процесса, предназначенного для создания энергонезависимой памяти, и послепроизводственное программирование интегральной схемы. Преимущества использования взвешивающих элементов на источниках тока:

- наилучшее быстродействие и динамические характеристики;

- возможность работать без выходных буферов непосредственно на нагрузку; К недостаткам можно отнести:

- необходимость в дополнительных блоках для формирования напряжения смещения;

- линейность определяется не только согласованием взвешивающих элементов и паразитными элементами, но и свойствами источника тока;

- ограниченный диапазон нагрузочных сопротивлений, а чаще всего одно фиксированное значение;

Разрядность ЦАП на источниках тока варьируется от 6 до 16 бит, а быстродействие до единиц Готсчётов/с. При использовании в схеме разнородных взвешивающих элементов такая схема называется гетерогенной, такие схемы можно встретить в работах [1.15, 1.291.30].

1.5 Дешифраторы

Так как большинство ЦАП полностью или частично используют унарную архитектуру, то возникает необходимость в преобразовании входного кода или его части в другой код. Как правило, для управления элементами унарной архитектуры используется два вида кода унитарный и «термометрический». Для получения унитарного кода используется дешифратора адреса. Дешифратор адреса чаще всего можно встретить в устройствах памяти, где является неотъемлемой частью. Поэтому подходы к построению таких дешифраторов давно разработаны и общеизвестны.

Дешифратор для «термометрического» кода встречается редко и является специфичным блоком ЦАП. Подходы к проектированию таких дешифраторов не так хорошо развиты и общеизвестны, как для дешифратора адреса. Обзор таких подходов был сделан в работе [1.31]. Основными направления в этой области являются:

1. Упрощение разработки и, как следствие, сокращение сроков разработки;

2. Уменьшение задержки преобразования;

3. Сокращение числа транзисторов и занимаемой на кристалле площади. Особенно актуальными эти вопросы являются для разрядностей 6 и более, так как

Список литературы диссертационного исследования кандидат наук Енученко, Михаил Сергеевич, 2018 год

Список литературы

1.1. W. Kester. Data Conversion Handbook. Elsevier: Oxford, 2005.

1.2. R. Kubokawa, T. Ohshima, A. Tomar, P. Ramesh, H. Kanaya, K. Yoshida. Development of low power DAC with pseudo Fibonacci sequence / IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 2010, pp. 370-373.

1.3. K. Hokazono, D. Kanemoto, R. Pokharel, A. Tomar, H. Kanaya, K.Yoshida. A low-glitch and small-logic-area Fibonacci Series DAC / IEEE 54th International Midwest Symposium on Circuits and Systems (MWSCAS), 2011, pp. 1-4.

1.4. J. Schoeff. An inherently monotonic 12 bit DAC / IEEE Journal of Solid-State Circuits, 1979, vol. 14, no 6, pp 904-911.

1.5. Д. В. Морозов, М. С. Енученко. Цифро-аналоговые преобразователи с унарной и сегментной архитектурами / Научно-технические ведомости СПбГПУ Информатика. Телекоммуникации. Управление, 1 (164), 2013, с. 81-86.

1.6. R. Jacob Baker. CMOS Circuit Design, Layout, and Simulation, 3rd ed. IEEE Press: Piscataway, 2010.

1.7. A. Van den Bosch, M. S. J. Steyaert, W. Sansen. Static and dynamic performance limitations for high speed D/A converters. Springer Science+Business: New York, 2004.

1.8. L. Cong. Pseudo C-2C ladder-based data converter technique / IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 2001, vol. 48, no. 10, pp. 927-929.

1.9. D. Marche, Y. Savaria. Modeling R-2R Segmented-Ladder DACs / IEEE Transactions on Circuits and Systems I: Regular Papers, 2010, vol. 57, no. 1, pp. 31-43.

1.10. Y. Li, T. Zeng, D. Chen. A high resolution and high accuracy R-2R DAC based on ordered element matching / IEEE International Symposium on Circuits and Systems (ISCAS), 2013, pp. 1974-1977.

1.11. C.-C. Chen, N.-K. Lu. Nonlinearity analysis of R-2R ladder-based current-steering digital to analog converter / IEEE International Symposium on Circuits and Systems (ISCAS), 2013, pp. 833-836.

1.12. W. Guo, T. Abraham, S. Chiang, C. Trehan, M. Yoshioka, N. Sun. An Area and Power-Efficient Iref Compensation Technique for Voltage-Mode R-2R DACs / IEEE Transactions on Circuits and Systems II: Express Briefs, 2015, vol. PP, no. 99, pp. 1-5.

1.13. F. Burcea, H. Habal, H. E. Graeb. A New Chessboard Placement and Sizing Method for Capacitors in a Charge-Scaling DAC by Worst-Case Analysis of Nonlinearity / IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2016, vol. 35, no. 9, pp. 1397-1410.

1.14. M. A. M. Sodagar, R. Mohammadi, P. Adl. A novel multi-step C-2C DAC architecture / 19th IEEE International Conference on Electronics, Circuits, and Systems, 2012, pp. 189192.

1.15. C. Zhou, Z. Tao. A high accuracy DAC designed with low offset follower structure / IEEE Information Technology, Networking, Electronic and Automation Control Conference, 2016, pp. 356-360.

1.16. K. Bult, G. J. G. M. Geelen. An inherently linear and compact MOST-only current division technique / IEEE Journal of Solid-State Circuits, 1992, vol. 27, no. 12, pp. 1730-1735.

1.17. H. Fei, R. Geiger. Linear Current Division Principles / IEEE International Symposium on Circuits and Systems, 2007, pp. 2830-2833.

1.18. L. Wang, Y. Fukatsu, K. Watanabe. Characterization of current-mode CMOS R-2R ladder digital-to-analog converters / IEEE Transactions on Instrumentation and Measurement, 2001, vol. 50, no. 6, pp. 1781-1786.

1.19. C.-Y. Chen, C.-J. Cheng, C.-C. Yu. Design of current-mode digital-to-analog converter in hybrid architecture / The 3rd International IEEE-NEWCAS Conference, 2005, pp. 231234.

1.20. D. Karadimas, M. Papamichail, K. Efstathiou. A MOST-Only R-2R ladder-based architecture for high linearity DACs / 4th European Conference on Circuits and Systems for Communications (ECCSC), 2008, pp. 158-161.

1.21. H. Klimach; M. Schneider; C. Galup-Montoro. An M-2M digital-to-analog converter design methodology based on a physical mismatch model / IEEE International Symposium on Circuits and Systems, 2008, pp. 2254-2257.

1.22. T.-C. Lee, C.-H. Lin. Nonlinear R-2R Transistor-Only DAC / IEEE Transactions on Circuits and Systems I: Regular Papers, 2010, vol. 57, no. 10, pp. 2644-2653.

1.23. D. Arbet, G. Nagy, V. Stopjakova, G. Gyepes. A self-calibrated binary weighted DAC in 90nm CMOS technology / 29th International Conference on Microelectronics Proceedings (MIEL), 2014, pp. 383-386.

1.24. G. Serrano, M. Kucic, P. Hasler. Investigating programmable floating-gate digital-to-analog converter as single element or element arrays / The 2002 45th Midwest Symposium on Circuits and Systems, 2002, vol. 1, pp. I-75-7.

1.25. G. Serrano, P. Hasler. A floating gate DAC array, ISCAS '04 Proceedings of the International Symposium on Circuits and Systems, 2004, vol. 1, pp. I-357-I-360.

1.26. E. Ozalevli, P. Hasler, F. Adil. Programmable voltage-output, floating-gate digitalanalog converter / Proceedings of the 2004 International Symposium on Circuits and Systems, 2004, vol. 1, pp. I-1064-7.

1.27. E. Ozalevli, C. M. Twigg, P. Hasler. 10-bit programmable voltage-output digital-analog converter / IEEE International Symposium on Circuits and Systems, 2005, vol. 6, pp. 5553-5556.

1.28. E. Ozalevli, Haw-Jing Lo, P. E. Hasler. Binary-Weighted Digital-to-Analog Converter Design Using Floating-Gate Voltage References / IEEE Transactions on Circuits and Systems I: Regular Papers, 2008, vol. 55, no. 4, pp. 990-998.

1.29. Dongwon Seo. A Heterogeneous 16-Bit DAC Using a Replica Compensation / IEEE Transactions on Circuits and Systems I: Regular Papers, 2008, vol. 55, no. 6, pp. 14551463.

1.30. C. Chuen-Yau, C. Chi-Jung, Y. Chien-Cheng. Design of current-mode digital-to-analog converter in hybrid architecture / The 3rd International IEEE-NEWCAS Conference, 2005, pp. 231-234.

1.31. M. S. Yenuchenko. Thermometric decoders for high resolution digital-to-analog converters / IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference (EIConRusNW), 2016, pp. 379-384.

1.32. D. Yao, Y. Sun, M. Higashino, S. Nizam Mohyar, T. Yanagida, T. Arafune, N. Tsukiji, H. Kobayashi. DAC linearity improvement with layout technique using magic and latin

squares / 2017 International Symposium on Intelligent Signal Processing and Communication Systems (ISPACS), 2017, pp. 616-621.

1.33. M. Nazari, L. Sharifi, A. Aghajani, O. Hashemipour. A 12-bit high performance current-steering DAC using a new binary to thermometer decoder / 2016 24th Iranian Conference on Electrical Engineering (ICEE), 2016, pp. 1919-1924.

1.34. B. Liu, Y. Wang, G. Guo, Song Jia, Xing Zhang. A novel dynamic element match technique in current-steering DAC / 2013 IEEE 10th International Conference on ASIC, 2013, pp. 1-4.

1.35. X. Li; Q. Wei, H. Yang. Code-independent output impedance: A new approach to increasing the linearity of current-steering DACs / 2011 18th IEEE International Conference on Electronics, Circuits, and Systems, 2011, pp. 216-219.

1.36. W.-T. Lin, T.-H. Kuo. A Compact Dynamic-Performance-Improved Current-Steering DAC With Random Rotation-Based Binary-Weighted Selection / IEEE Journal of Solid -State Circuits, 2012, vol. 47, no. 2, pp. 444-453.

2.1. V. Shen, D. Hodges. A 60ns glitch free NMOS DAC / IEEE International Solid-State Circuits Conference. Digest of Technical Papers, 1983, vol. XXVI, pp. 188-189.

2.2. T. Miki, Y. Nakamura, M. Nakaya, S. Asai, Y. Akasaka, Y. Horiba. An 80-MHz 8-bit CMOS D/A converter / IEEE Journal of Solid-State Circuits, 1986, vol. 21, no. 6, pp. 983-988.

2.3. K. Kyaw, R. L. Geiger. Multi-dimensional approach to high resolution and high speed binary-to-thermometer decoding / Proceedings. The 16th International Conference on Microelectronics, 2004, pp. 509-512.

2.4. P. Aliparast, N. Nasirzadeh. Very high-speed and high-accuracy current-steering CMOS D/A converter using a novel 3-D decoder / Analog Integrated Circuits and Signal Processing, 2009, vol. 60, pp. 195-204.

2.5. P. Aliparast, Z. D. Koozehkanai, J. Sobhi, N. Nasirzadeh, B. A. Soltany. Design of a 10-bit low power current-steering digital-to-analog converter based on a 4-D thermometer decoding matrix / Proceedings of the 17th International Conference Mixed Design of Integrated Circuits and Systems, 2010, pp. 243-246.

2.6. Van Der Plas, A. M. Geert, J. Vandenbussche, W. Sansen, M. S. J. Steyaert, G. G. E. Gielen. A 14-bit intrinsic accuracy Q2 random walk CMOS DAC / IEEE Journal of Solid-State Circuits, 1999, vol. 34, no. 12, pp. 1708-1718.

2.7. P. Palmers, M. Steyaert. A 11 mW 68dB SFDR 100 MHz bandwidth M-DAC based on a 5-bit 1GS/s core in 130nm / 34th European Solid State Circuits Conference (ESSCIRC), 2008, pp. 214-217.

2.8. P. Palmers, M. S. J. Steyaert. A 10-Bit 1.6-GS/s 27-mW Current Steering D/A Converter With 550-MHz 54-dB SFDR Bandwidth in 130-nm CMOS / IEEE Transactions on Circuits and Systems I: Regular Papers, 2010, vol. 57, no. 11, pp. 2870-2879.

2.9. A. Van den Bosch, M. Borremans, J. Vandenbussche, G. Van der Plas, A. Marques, J. Bastos, M. Steyaert, G. Gielen, W. Sansen. A 12 bit 200 MHz low glitch CMOS D/A converter / Proceedings of the IEEE 1998 Custom Integrated Circuits Conference, 1998, pp. 249-252.

2.10. M. S. Enuchenko, D. V. Morozov, M. M. Pilipko. An 8-bit Parallel DAC with Segmented Architecture / Journal of Communications Technology and Electronics, 2017, vol. 62, no. 1, pp. 89-100.

3.1. P. Hendriks. Specifying communication DACs / IEEE Spectrum, vol. 34, pp. 58-69, July 1997.

3.2. M. S. O. Alink, A. B. J. Kokkeler, E. A. M. Klumperink, K. C. Rovers, G. J. M. Smit, B. Nauta. Spurious-Free Dynamic Range of a Uniform Quantizer / IEEE Transactions on Circuits and Systems II: Express Briefs, 2009, vol. 56, no. 6, pp. 434-438.

3.3. N. Ghittori, A. Vigna, P. Malcovati. Analysis of the ideal SFDR limit for an N bit digital-to-analog converter / 12th IEEE International Conference on Electronics, Circuits and Systems, 2005, pp. 1-4.

4.1. A. V. den Bosch, M. Steyaert, W. Sansen. SFDR-bandwidth limitations for high-speed high-resolution current-steering CMOS D/A converters / In Proc. IEEE ICECS, 1999, vol. 3, pp. 1193-1196.

4.2. S. Luschas, H.-S. Lee. Output impedance requirements for DACs / Proc. IEEE Int. Symp. Circuit and Systems (ISCAS), vol. 1, pp. 1 -861-1 -864, May 2003.

4.3. P. Palmers, M. Steyeart. A 11 mW 68 dB SFDR 100 MHz bandwidth SD-DAC based on a 5-bit 1 GS/s core in 130 nm / in Proc. ESSCIRC, Sep. 2008, pp. 214-217.

4.4. C.-H. Lin, F. M. L. van der Goes, J. R. Westra, J. Mulder, Y. Lin, E. Arslan, E. Ayranci, X. Liu, K. Bult. A 12 bit 2.9 GS/s DAC with IM3 < -60 dBc beyond 1 GHz in 65 nm CMOS / IEEE Journal of Solid-State Circuits, vol. 44, no. 12, Dec. 2009, pp. 3285—3293.

4.5. W.-H. Tseng, C.-W. Fan, J.-T. Wu. A 12-Bit 1.25-GS/s DAC in 90 nm CMOS With>70 dB SFDR up to 500 MHz / IEEE Journal of Solid-State Circuits, 2011, vol. 46, no. 12, pp. 2845-2856.

4.6. N. Pal, P. Nandi, R. Biswas, A. G. Katakwar. Placement-Based Nonlinearity Reduction Technique for Differential Current-Steering DAC / IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2016, vol. 24, no. 1, pp. 233-242.

4.7. S. M. McDonnell, V. J. Patel, Luke Duncan, Brian Dupaix, Waleed Khalil. Compensation and Calibration Techniques for Current-Steering DACs / IEEE Circuits and Systems Magazine, 2017, vol. 17, no. 2, pp. 4-26.

4.8. J. Bastos, A. M. Marques, M.S.J. Steyaert, W. Sansen. A 12-Bit Intrinsic Accuracy HighSpeed CMOS DAC / IEEE Journal of Solid-State Circuits, vol. 33, no. 12, pp. 1959-1969, Dec. 1998.

4.9. M. Clara; A. Wiesbauer; W. Klatzer. Nonlinear distortion in current-steering D/Aconverters due to asymmetrical switching errors / IEEE International Symposium on Circuits and Systems, 2004, vol. 1, pp. I-285-I-288.

4.10. K. O. Andersson; M. Vesterbacka. Modeling of glitches due to rise/fall asymmetry in current-steering digital-to-analog converters / IEEE Transactions on Circuits and Systems I: Regular Papers, 2005, vol. 52, no. 11, pp. 2265-2275.

4.11. D. A. Mercer. Low-Power Approaches to High-Speed Current-Steering Digital-to-Analog Converters in 0.18-^m CMOS / IEEE Journal of Solid-State Circuits, 2007, vol. 42, no. 8, pp. 1688-1698.

4.12. A. van den Bosch, M. A. F. Borremans, M. S. J. Steyaert, W. Sansen. A 10-bit 1-GSample/s Nyquist current-steering CMOS D/A converter / IEEE J. Solid-State Circuits, vol. 36, no. 3, pp. 315-324, Mar. 2001.

4.13. D. Mercer. A Study of Error Sources in Current Steering Digital-to-Analog Converters / 2004 IEEE Custom Integrated Circuits Conference, May 2004.

4.14. Свизев Григорий Альбертович. Методы снижения уровня статических и динамических искажений выходного сигнала быстродействующих КМОП ЦАП. Дисс. соиск. канд. техн. н-к, ФГАОУ ВО «Южный федеральный университет», 2018.

4.15. A. Razavi. Design of Analog CMOS Integrated Circuits. 2nd edition. McGraw-Hill Education, 2016.

4.16. J. H. Kim; K. S. Yoon. An 8-bit CMOS 3.3-V 65-MHz digital-to-analog converter with a symmetric two-stage current cell matrix architecture / IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 1998, vol. 45, no. 12, pp. 1605-1609.

4.17. S. Park, G. Kim, S.-C. Park, Wonchan Kim. A digital-to-analog converter based on differential-quad switching / IEEE Journal of Solid-State Circuits, 2002, vol. 37, no. 10, pp. 1335-1338.

5.1. Y. Cong, R. L. Geiger. Switching sequence optimization for gradient error compensation in thermometer-decoded DAC arrays / IEEE Trans. Circuits Syst. II, Analog Digit. Signal Process, 2000, vol. 47, no. 7, pp. 585-595.

5.2. D.-H. Lee, Y.-H. Lin, and T.-H. Kuo. Nyquist-Rate Current-Steering Digital-to-Analog Converters With Random Multiple Data-Weighted Averaging Technique and QN Rotated Walk Switching Scheme / IEEE Transactions on Circuits and Systems II: Express Briefs, 2006, vol. 53, no. 11, pp. 1264-1268.

5.3. Z. Yu, D. Chen, R. Geiger. 1 -D and 2-D switching strategies achieving near optimal INL for thermometer-coded current steering DACs / Proceedings of the 2003 International Symposium on Circuits and Systems (ISCAS), 2003, pp. 909-912.

5.4. H. Chen, L. Liu, D. Li, Z. Chun, Z. Wang. A 12-bit current steering DAC with 2-dimensional gradient-error tolerant switching scheme / Journal of Semiconductors, 2010, vol. 31, no. 10, pp. 105006-1-105006-6.

5.5. J. A. Starzyk, R. P. Mohn. Cost-Oriented Design of a 14-bit Current Steering DAC Macrocell / Proceedings of the 2003 International Symposium on Circuits and Systems (ISCAS), 2003, vol. 1, pp. 965-968.

5.6. R. K. Srivastava, A. Vellathu, S. V. R. Kaipu; H. S. Jattana; A. Rampal. A Systematic method to find an optimized quad-quadrant random walk sequence for reducing the mismatch effect in current steering DAC / 2017 International conference on Microelectronic Devices, Circuits and Systems (ICMDCS), 2017, pp. 1-6.

5.7. A. I. Konstantinov, M. S. Yenuchenko. Switching sequences for a systematic error compensation in unary DACs / IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 2017, pp. 309-313.

5.8. Y. Nakamura, T. Miki, A. Maeda, H. Kondoh, N. Yazawa. A 10-bit 70 MS/s CMOS D/A converter / IEEE J. Solid-State Circuits, 1991, vol. 26, pp. 637-642.

5.9. B. Henriques, J. Franca. A high-speed programmable CMOS interface system combining D/A conversion and FIR filtering / IEEE J. Solid-State Circuits, 1994, vol. 29, pp. 972-977.

5.10. B. G. Henriques, K. Kananen, J. E. Franca, J. Rapeli. A 10 bit low-power CMOS D/A converter with on-chip gain error compensation / Proceedings of the IEEE 1995 Custom Integrated Circuits Conference, 1995, pp. 215-218

5.11. C. Lin, K. Bult. A 10-b, 500-Msamples/s CMOS in 0.6um / IEEE J. Solid-State Circuits, 1998, vol. 33, pp. 1948-1958.

5.12. H.-H. Bae, J.-S. Yoon, M.-J. Lee, E.-S. Shin, S.-H. Lee. A 3 V 12b 100 MS/s CMOS D/A converter for high-speed system applications / Proceedings of the 2003 International Symposium on Circuits and Systems, 2003, vol. 1, pp. I-869-I-872.

5.13. M. Vadipour. Gradient error cancellation and quadratic Error Reduction in Unary and Binary D/A Converters / IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 2003, vol. 50, no. 12, pp. 1002-1007.

5.14. C.-Y. Huang, T.-T. Hou, H.-Y. Wang. 12-bit 250-MHz Current-Steering DAC / 6th International Conference on ASIC, 2005, pp. 451 - 454.

5.15. P. Palmers, X. Wu, M. Steyaert. A 130 nm CMOS 6-bit Full Nyquist 3GS/s DAC / IEEE Asian Solid-State Circuits Conference, November 2007, pp. 348-351.

5.16. Z. Junlei, W. Yuan, Z. Zhihui, J. Song. A 14-bit 300MHz pipelined DEM DAC with enhanced dynamic linearity / 2010 Asia Pacific Conference on Postgraduate Research in Microelectronics and Electronics (PrimeAsia), 2010, pp. 85-88.

5.17. D.-H. Lee, T.-H. Kuo, K.-L. Wen. Low-Cost 14-Bit Current-Steering DAC With a Randomized Thermometer-Coding Method / IEEE Transactions On Circuits And Systems—II: Express Briefs, 2009, vol. 56, no. 2, pp. 137-141.

5.18. T.-C. Yu, S.-Y. Fang, C.-C. Chen, Y. Sun, P. Chen. Device Array Layout Synthesis With Nonlinear Gradient Compensation for a High-Accuracy Current-Steering DAC / IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2018, vol. 37, no. 4, pp. 717-728.

5.19. J. Deveugele, G. Van der Plas, M. Steyaert, G. Gielen, W. Sansen. A gradient-error and edge-effect tolerant switching scheme for a high-accuracy DAC / IEEE Transactions on Circuits and Systems I: Regular Papers, 2004, vol. 51, no. 1, pp. 191-195.

5.20. T. Zeng, D. Chen. New Sequence Switching and Layout Technique for High-Speed High-Accuracy Current-Steering DACs / Aerospace & Electronics Conference (NAECON), 2009, pp. 256-259.

5.21. A. I. Konstantinov, M. S. Yenuchenko, A. S. Korotkov. Efficiency Analysis of Techniques for Weighting Elements Arrangement on the Chip of Unary Digital-to-Analog Converter / Radioelectronics and Communications Systems, 2017, vol. 60, no. 5, pp. 225-232.

5.22. J. Bastos, M. S. J. Steyaert, A. Pergoot, W. M. Sansen. Influence of die attachment on MOS transistor matching / IEEE Transactions on Semiconductor Manufacturing, 1997, vol. 10, no. 2, pp. 209-218.

5.23. J. Bastos, M. Steyaert, W. Sansen. A high yield 12-bit 250-MS/s CMOS D/A converter / Proceedings of Custom Integrated Circuits Conference, 1996, pp. 431-434.

5.24. L. Euler. Solution d'une question curieuse qui ne paroit soumise a aucune analyse / Memoires de l'Academie Rovale des Sciences et Belles Lettres de Berlin, 1766, vol. 15, pp. 310-337.

5.25. H. C. von Warnsdorff. Des Rösselsprunges einfachste und allgemeinste Löjsung, Schmalkalden, 1823.

5.26. J. Delei, B. Sen, D. Wenming. An Ant Colony Optimization Algorithm for Knight's Tour Problem on the Chessboard with Holes / 2009 First International Workshop on Education Technology and Computer Science, 2009, vol. 1, pp. 292-296.

5.27. H. Jian, B. Sen. An Efficient Algorithm for the Generalized (1, k)-Knight's Tours Problem / 2009 First International Workshop on Education Technology and Computer Science, 2009, vol. 1, pp. 697-701.

5.28. A. Philip. A Generalized Pseudo-Knight's Tour Algorithm for Encryption of an Image / IEEE Potentials, 2013, vol. 32, no. 6, pp. 10-16.

5.29. S. Bai, G.-B. Zhu, J. Huang. An Intelligent Algorithm for the (1,2,2)-Generalized Knight's Tour Problem / 2013 Ninth International Conference on Computational Intelligence and Security, 2013, pp. 583-588.

5.30. A. Ghosh, U. Bhaduri. A simple recursive backtracking algorithm for knight's tours puzzle on standard 8x8 chessboard / 2017 International Conference on Advances in Computing, Communications and Informatics (ICACCI), 2017, pp. 1195-1200.

6.1. M. S. Yenuchenko, M. M. Pilipko, D. V. Morozov. A 10-bit segmented M-string DAC / IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 2018, pp. 265-268.