Синтез и реализация дельта-сигма АЦП двоичного и троичного кода с расширенной полосой рабочих частот и малой потребляемой мощностью тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат технических наук Пилипко, Михаил Михайлович

• Пилипко, Михаил Михайлович
• кандидат технических наук
• 2010

Оглавление диссертации кандидат технических наук Пилипко, Михаил Михайлович

Введение

1 Основные положения теории аналого-цифрового преобразования сигналов

1.1 Аналого-цифровые преобразователи систем связи

1.1.1. Назначение и характеристики аналого-цифровых преобразователей

1.1.2 Типы аналого-цифровых преобразователей

1.1.3 Аналого-цифровые преобразователи на основе дельта-сигма модуляторов

1.1.4 Особенности моделирования дельта-сигма модуляторов

1.2 Двоичная и троичная системы представления данных

1.3 Основные функции троичной логики

1.4 Особенности построения троичных устройств

1.5 Цель и задачи работы

2 Построение устройств двоичной логики

2.1 Инвертор

2.2 Элемент «И-НЕ»

2.3 Одноразрядный сумматор

2.3.1 Особенности построения одноразрядных сумматоров

2.3.2 КМОП-сумматор

2.3.3 РТЬ-сумматор

2.3.4 Методика моделирования одноразрядных сумматоров

г ,4

2.4 Триггер задержки (О-триггер)

2.5 Функциональное моделирование двоичных устройств

2.5.1 Обоснование выбора среды моделирования

2.5.2 Моделирование двоичных устройств в БипиПпк

2.6 Выводы

3 Синтез устройств троичной логики

3.1 Синтез базового троичного вентиля

3.2 Синтез одноразрядного троичного умножителя

3.3 Синтез одноразрядных троичных сумматоров

3.3.1 Особенности построения и функционирования одноразрядных

троичных сумматоров

3.3.2 Синтез полусумматора

2

3.3.3 Синтез неполного сумматора на основе блоков троичного вентиля

3.3.4 Синтез неполного сумматора с использованием характеристических функций

3.3.5 Синтез неполного сумматора с использованием двоичных сумматоров

3.3.6 Синтез полного сумматора

3.3.7 Моделирование одноразрядных троичных сумматоров

3.4 Троичный триггер задержки (D-триггер)

3.4.1 Троичный D-триггер на основе троичных инверторов

3.4.2 Троичный D-триггер с использованием двоичных D-триггеров

3.5 Функциональное моделирование троичных устройств в ПО Simulink

3.5.1 Обоснование выбора среды моделирования

3.5.2 Реализация и моделирование троичного вентиля

3.5.3 Реализация и моделирование одноразрядного троичного умножителя

3.5.4 Реализация и моделирование троичного полусумматора

3.5.5 Реализация и моделирование неполного троичного сумматора

3.5.6 Реализация и моделирование полного троичного сумматора

3.5.7 Реализация и моделирование троичного D-триггера

3.6 Выводы

4 Синтез дельта-сигма модуляторов двоичного и троичного кода

4.1 Общие положения теории синтеза дельта-сигма модуляторов

4.1.1 Свойства дельта-сигма модулятора

4.1.2 Анализ схемы дельта-сигма модулятора второго порядка

4.1.3 Моделирование дельта-сигма модулятора на функциональном уровне

4.1.4 Методика синтеза двоичного и троичного дельта-сигма модуляторов АЦП

4.2 Схемная реализация двоичного и троичного дельта-сигма модуляторов

второго порядка

4.2.1 Структуры дельта-сигма модуляторов

4.2.2 Моделирование двоичного и троичного дельта-сигма модуляторов

на схемном уровне

4.3 Разработка операционного усилителя

4.3.1 Двухкаскадный операционный усилитель

4.3.2 Телескопический каскодный операционный транскондуктивный усилитель

4.3.3 Операционный транскондуктивный усилитель по схеме «свернутый каскод»

4.3.4 Операционный транскондуктивный усилитель по схеме «свернутый каскод»

с расширенным диапазоном амплитуд

/

4.3.5 Дифференциальный ОТУ по схеме «свернутый каскод» с расширенным диапазоном амплитуд и пониженной потребляемой мощностью

4.4 Схемотехническая реализация дельта-сигма модулятора

4.4.1 Разработка компонентов схемы дельта-сигма модулятора

4.4.2 Моделирование двоичного и троичного дельта-сигма модуляторов

на схемотехническом уровне

4.5 Выводы

5 Синтез децимирующего фильтра

5.1 Особенности построения децимирующего фильтра

5.2 Каскадные интеграторно-гребенчатые фильтры

5.2.1 Основные положения процедуры синтеза интеграторно-гребенчатых фильтров

5.2.2 Методика синтеза интеграторно-гребенчатых фильтров

5.3 Синтез интеграторно-гребенчатых фильтров двоичного и троичного дельта-сигма АЦП

5.3.1 Реализация двоичного интеграторно-гребенчатого фильтра дельта-сигма АЦП

5.3.2 Реализация троичного интеграторно-гребенчатого фильтра дельта-сигма АЦП

5.4 Общие положения синтеза фильтра с БИХ

5.5 Синтез БИХ-фильтра для двоичного и троичного дельта-сигма АЦП

5.5.1 Реализация двоичного БИХ-фильтра для дельта-сигма АЦП

5.5.2 Реализация троичного БИХ-фильтра для дельта-сигма АЦП

5.6 Выводы

6 Экспериментальные исследования разработанных устройств

6.1 Постановка задачи экспериментальной проверки теоретических результатов

6.2 Экспериментальные исследования двоичного дельта-сигма модулятора

6.3 Экспериментальные исследования двоичного децимирующего фильтра

6.3.1 Общие характеристики фильтра

6.3.2 Разработка и моделирование схемы фильтра на транзисторном уровне

6.3.3 Разработка и моделирование кристалла фильтра

6.3.4 Измерения характеристик микросхемы

6.4 Выводы

Заключение

Список литературы

Введение диссертации (часть автореферата) на тему «Синтез и реализация дельта-сигма АЦП двоичного и троичного кода с расширенной полосой рабочих частот и малой потребляемой мощностью»

Введение

Актуальность темы диссертации:

Перспективы развития современных радиоэлектронных систем в первую очередь определяются достижениями микроэлектронных технологий, позволяющих реализовывать новейшие методы обработки сигналов. Интенсивное развитие мобильной связи (сотовой и спутниковой), цифрового телевидения и различных мультимедиа приложений невозможно без совершенствования технологии изготовления интегральных схем. В настоящее время развитие МОП технологии позволило уменьшить длину канала МОП транзистора до 0.18 мкм и менее, в результате чего стала возможной интеграция высокочастотного, низкочастотного трактов и аналого-цифровой части радиоустройства в виде единой МОП микросхемы, то есть реализация концепции «система на кристалле» («зу51ет-оп-а-сЫр»), Для преобразования аналогового сигнала в цифровой код служит аналого-цифровой преобразователь (АЦП), являющийся неотъемлемой частью любой системы обработки сигналов. Аналого-цифровое преобразование сигналов представляет совокупность операций дискретизации непрерывного сигнала по времени, квантования дискретных значений сигнала по уровню и кодирования квантованных дискретных значений сигнала. Развитие цифровой части радиоэлектронной аппаратуры приводит к повышению требований к аналого-цифровым преобразователям.

Известно несколько основных классов преобразователей, среди которых АЦП

параллельного типа, многокаскадные (конвейерные) АЦП, преобразователи

последовательного приближения, следящие АЦП. Каждый из указанных типов

преобразователей обладает как преимуществами, так и некоторыми недостатками. Это

обстоятельство определяет области применения АЦП различных типов. Например, для

кодирования высокочастотных сигналов (до единиц гигагерц) используются АЦП

параллельного типа, однако такие преобразователи редко имеют разрядность выше 10. В

звуковом диапазоне частот при количестве разрядов от 18 до 24 оказываются вне

конкуренции так называемые следящие АЦП с использованием дельта-сигма модуляции

(ДЕ АЦП). Современный Д£ АЦП состоит из Д£ модулятора и кодирующего устройства,

как правило, это цифровой децимирующий фильтр [1,2]. В общем случае, модулятор

содержит один или несколько интеграторов и квантователь, охваченные отрицательной

обратной связью, подключенной к сумматору на входе модулятора. Схема модулятора

осуществляет тактируемое следящее преобразование с интегрированием и

уравновешиванием заряда непрерывного входного сигнала в последовательность

импульсов высокого и низкого уровней. Кодирующее устройство преобразует

5

полученную импульсную последовательность в многоразрядный цифровой код. Промышленно выпускаемые преобразователи используются в диапазоне частот до сотен килогерц. Известны также экспериментальные разработки для преобразования сигналов в диапазоне рабочих частот до десятков МГц. АЦП данного типа обладают малым потреблением мощности, высокой точностью и линейностью характеристик, малыми габаритами по сравнению с преобразователями иных принципов действия. В мобильных системах связи последнего поколения используются приемники с однократным гетеродинированием (а не двукратным, как ранее) и преобразованием на нулевую промежуточную частоту. В связи с этим возникает задача передачи постоянной составляющей по каналу связи. Для использования в подобных телекоммуникационных системах необходим АЦП, осуществляющий преобразование постоянных уровней входного сигнала и обладающий хорошими динамическими свойствами для обеспечения высокого качества приема. Дельта-сигма АЦП удовлетворяют этим требованиям. Дельта-сигма АЦП могут быть выполнены как интегральные схемы на переключаемых конденсаторах (SC) или на переключаемых токах, элементная база которых (операционные усилители (ОУ), конденсаторы и транзисторы, работающие в ключевом режиме) является полностью совместимой с современной МОП технологией.

Анализ и синтез современного радиотехнического устройства невозможен без

использования систем автоматизированного проектирования на базе ЭВМ,

осуществляющих моделирование разрабатываемого устройства на основе данных об

элементах его схемы. В настоящее время существует специальное программное

обеспечение (ПО), предназначенное для анализа различных радиотехнических схем.

Среди самых известных в последнее время программ можно отметить SPICE, Micro-Cap,

OrCad, Workbench, Multisim. Однако использование программ общего назначения,

например SPICE, в ряде случаев оказывается неэффективным. Так, схема ДЕ модулятора

или ДЕ АЦП работает с двумя сильно отличающимися частотами: тактовая частота может

превосходить частоту входного сигнала в сто и более раз. Основным параметром

модулятора является отношение сигнал-шум, которое определяет динамический

диапазон, а, следовательно, и разрешающую способность АЦП в целом. Для расчета

отмеченного параметра необходимо построить спектр выходного сигнала модулятора по

рассчитанному во временной области отклику устройства. В этом случае анализ схемы с

использованием стандартных программных средств, например SPICE, занимает очень

большое время, так как интегрирование дифференциальных уравнений, описывающих

схему во временной области, идет с шагом, соответствующим наименьшей постоянной

времени в схеме. Проблемы моделирования дискретных радиотехнических схем на

6

переключаемых конденсаторах привели к созданию специализированных методов и программных продуктов. Потребность рассмотрения влияния линейных искажений в схеме радиотехнического устройства привела к созданию программ анализа на основе метода узловых потенциалов (или модифицированного метода узловых потенциалов). В этом случае становится возможным рассмотрение таких эффектов как влияние внутреннего сопротивления ключей, конечной площади усиления активных элементов.

Применение двоичной системы представления чисел в цифровых системах обработки сигналов является традиционным. В то же время, ежегодно проводимые под эгидой IEEE тематические симпозиумы (IEEE Symposium on Multiple Valued Logic) подтверждают пристальное внимание специалистов к разработкам на основе других систем счисления. Анализ опубликованных материалов позволяет утверждать, что основные усилия на сегодняшний день сосредоточены в части построения алгоритмов и методов обработки данных на основе троичной логики. Данное обстоятельство обусловлено следующим.

Критерием эффективности системы счисления является удельная информационная плотность представления данных, которая определяется произведением основания системы счисления на количество используемых разрядов. Оптимальным основанием системы счисления в рамках указанного критерия является число Эйлера, округление которого до ближайшего целого равно трем. Для представления чисел с одинаковой точностью требуется в 1,58 раза меньше троичных разрядов, чем двоичных, что позволяет сократить время выполнения арифметических операций и, возможно, уменьшить потребляемую схемой мощность при заданном динамическом диапазоне. В отличие от двоичного случая, балансное троичное представление данных —1,0,+1 позволяет непосредственно представлять как положительные, так и отрицательные числа. Необходимость введения дополнительного кода отсутствует.

Известны различные способы реализации троичных устройств, в числе которых устройства на основе схем двоичной логики, на основе квантовых эффектов, на основе туннельных диодов и транзисторов, МОП-транзисторов обогащенного типа, на основе стандартной МОП технологии. Наиболее перспективно построение статических цифровых схем с использованием стандартной МОП технологии, поскольку данные схемы не требуют специальных условий эксплуатации и усложнения технологического процесса, в них отсутствуют дополнительные тактовые генераторы.

Цель диссертационной работы:

Целью работы является решение проблемы синтеза дельта-сигма аналого-цифровых преобразователей двоичного и троичного кода с расширенной полосой рабочих частот при малой потребляемой мощности.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Синтез базового троичного вентиля с малой потребляемой мощностью и цифровых устройств на его основе.

2. Реализация операционного усилителя с расширенной полосой рабочих частот при малой потребляемой мощности.

3. Разработка методики синтеза и реализация двоичного и троичного дельта-сигма модуляторов АЦП.

4. Разработка методики синтеза и реализация двоичного и троичного децимирующих фильтров АЦП.

5. Разработка методики моделирования и моделирование троичных цифровых устройств.

6. Синтез дельта-сигма АЦП двоичного и троичного кода с разрешением, соответствующим 8-10 двоичным разрядам, и экспериментальные исследования АЦП.

Положения, выносимые на защиту:

1. Для снижения потребляемой мощности универсального троичного вентиля необходимо уменьшить статические токи между шинами питания в схеме управления вентиля от значений единиц микроампер до уровня токов утечки МОП транзисторов при любом логическом состоянии на входе вентиля.

2. Снижение потребляемой мощности дифференциального по входу и выходу операционного транскондуктивного усилителя при сохранении полосы рабочих частот достигается применением однокаскадной каскодной КМОП схемы с комплементарными входными транзисторами, в которой на затворы транзисторов, являющихся источниками тока, подается выходное напряжение цепи обратной связи по синфазному сигналу.

3. Применение симметричного троичного кодирования данных в дельта-сигма АЦП за счет использования напряжения земляной шины двуполярного источника питания в качестве третьего логического состояния позволяет без увеличения потребляемой мощности обеспечить выигрыш в динамическом диапазоне 6 дБ по сравнению с дельта-сигма АЦП с двоичным кодированием на основе модулятора того же порядка.

4. Для уменьшения затрат машинного времени целесообразно проводить структурный синтез устройств троичной логики на функциональном уровне, применяя

8

разработанные модели троичных устройств, а последующее моделирование схем на транзисторном уровне использовать для определения основных параметров логических элементов.

Методы исследования:

При решении поставленных задач использовались методы анализа и моделирования линейных схем на переключаемых конденсаторах, метод одномерного и многомерного преобразования Лапласа, методы синтеза цифровых устройств. Расчеты и моделирование проведены на ЭВМ с использованием программ MATLAB, Simulink, Cadence Virtuoso.

Научная новизна:

1. Разработана методика расширения полосы рабочих частот дельта-сигма модуляторов АЦП двоичного и троичного кода, с применением которой синтезированы АЦП с полосой рабочих частот 1 МГц.

2. Разработана методика синтеза двоичного и троичного дельта-сигма АЦП, особенностью которой является сочетание структурного синтеза на основе функциональных моделей и параметрического синтеза на основе схемных и схемотехнических моделей, что позволяет сократить время синтеза устройств.

3. Разработана методика синтеза троичных устройств, в частности троичного инвертора, одноразрядного троичного умножителя, троичных сумматоров, троичного D-триггера на основе предложенной в работе схемы универсального троичного вентиля с малой потребляемой мощностью.

4. Предложена методика структурного синтеза КИХ-фильтров для двоичной и троичной систем представления данных, с применением которой синтезированы децимирующие фильтры двоичного и троичного дельта-сигма АЦП.

Практическая значимость работы:

1. Разработаны инженерно-ориентированные методики синтеза двоичного и троичного дельта-сигма модуляторов АЦП с расширенной до 1 МГц полосой рабочих частот. Для решения задач структурного синтеза устройств троичной логики созданы модели троичных устройств в программном средстве Simulink.

2. Представлены практические рекомендации по снижению потребляемой мощности и повышению быстродействия устройств с использованием схем двоичной и троичной логики.

3. Предложена схема базового троичного вентиля со статическими токами, уменьшенными до уровня токов утечки МОП транзисторов. Данное схемное решение защищено патентом РФ на изобретение № 2373639 «Троичный инвертор на КМОП

9

транзисторах». На основе троичного вентиля разработаны схемы троичного инвертора, троичных сумматоров, троичных умножителей, троичного D-триггера.

4. Разработана схема дифференциального по входу и выходу операционного транскондуктивного усилителя с полосой рабочих частот до 500МГц, коэффициентом усиления бОдБ и потребляемой мощностью 4 мВт.

5. На основе 0,18 мкм МОП технологии компании UMC изготовлены опытные образцы микросхем двоичного АЦП в виде двух компонентов: дельта-сигма модулятора и децимирующего фильтра АЦП. В полосе частот до 1 МГц АЦП обеспечивает разрешение 9 разрядов.

6. Результаты диссертации использованы при проведении работ по Государственным контрактам «Программно-аппаратное обеспечение телекоммуникационных систем нового поколения, использующих логико-алгебраические операции на основе троичной позиционной системы счисления» и «Наноэлектронные компоненты телекоммуникационных систем с представлением данных в троичном коде», в рамках ФЦП «Исследования и разработки по приоритетным направлениям развития научно-технологического комплекса России на 2007-2012 годы». Разработанная в ходе диссертационной работы методика измерений параметров децимирующих фильтров АЦП используется в Институте Фраунгофера, отделении интегральных схем (Эрланген, Германия), что подтверждается письмом начальника отдела разработки аналоговых микросхем Й. Зауэрера (J. Sauerer) и начальника лаборатории измерений X. Хауэра (Н. Hauer).

Апробация результатов исследования:

Основные результаты работы докладывались на следующих конференциях:

- Всероссийская межвузовская научная конференция «XXXIV Неделя науки СПбГПУ», секция "Радиотехника и телекоммуникации", 28 ноября-3 декабря 2005, СПбГПУ.

- Всероссийская межвузовская научная конференция «XXXV Неделя науки СПбГПУ», секция "Радиотехника и телекоммуникации", 20-25 ноября 2006, СПбГПУ.

- VI Международный научно-практический семинар «Проблемы современной аналоговой микросхемотехники», Шахты, 3-5 октября 2007.

- III Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2008», октябрь 2008.

По теме диссертации опубликовано 10 работ, из них: две статьи опубликованы в журналах, входящих в Перечень ВАК ведущих рецензируемых научных журналов и изданий, в которых должны быть опубликованы результаты диссертаций на соискание

10

ученой степени кандидата наук; шесть статей опубликованы в сборниках материалов семинаров и конференций, одна статья опубликована в сборнике трудов СПбГПУ, один патент РФ на изобретение. Результаты диссертации также вошли в отчеты по НИР по Госконтрактам федеральных целевых программ.

Структура и объем диссертации

Диссертация состоит из введения, шести глав, заключения и списка литературы. Основной текст диссертации содержит 224 машинописные страницы, 182 рисунка и 36 таблиц. Список литературы содержит 99 наименований.

Вклад автора в разработку проблемы

Основные научные положения, теоретические выводы, математические модели, практические рекомендации и расчеты в диссертации разработаны автором самостоятельно.

1 Основные положения теории аналого-цифрового преобразования сигналов

1.1 Аналого-цифровые преобразователи систем связи

1.1.1 Назначение и характеристики аналого-цифровых преобразователей

Неотъемлемой частью любой системы обработки сигналов является аналого-цифровой преобразователь (АЦП). Аналого-цифровое преобразование сигналов представляет совокупность операций дискретизации непрерывного сигнала по времени, квантования дискретных значений сигнала по уровню и кодирования квантованных дискретных значений сигнала. Развитие цифровой части радиоэлектронной аппаратуры приводит к повышению требований к аналого-цифровым преобразователям.

К основным параметрам АЦП относятся: разрядность - количество разрядов выходного цифрового кода; разрешающая способность - наименьшее приращение входного сигнала, вызывающее изменение выходного кода; время преобразования - время от момента подачи запускающего тактового импульса на дискриминатор до момента появления сигнала на выходе устройства; динамический диапазон — отношение мощности максимального входного сигнала к мощности входного синусоидального сигнала, для которого отношение сигнал/шум равно единице. Время преобразования определяет быстродействие, с которым может функционировать преобразователь.

1.1.2 Типы аналого-цифровых преобразователен

По принципу работы АЦП делятся на несколько основных типов [1, 2]: параллельные АЦП, конвейерные АЦП, АЦП последовательного приближения, следящие АЦП (преобразователи на основе дельта-сигма модуляторов). Каждый из указанных типов преобразователей обладает как преимуществами, так и недостатками и имеет область применения, которой в наибольшей степени отвечают его свойства.

Параллельные АЦП (рис. 1.1) позволяют обрабатывать сигналы с частотой до единиц гигагерц, поскольку решение в них принимается за один цикл. При этом разрядность таких АЦП составляет 4-8, редко 10 разрядов [3-10]. Схемы занимают значительную площадь на кристалле, а потребляемая мощность может составлять до нескольких ватт. Указанные свойства параллельных АЦП определяются их структурой:

схема содержит 2п -1 компараторов (п - разрядность АЦП) на основе операционных усилителей, каждому из которых требуется точная отстройка уровня сравнения, иначе преобразование окажется нелинейным, и декодирующее устройство.

Рис. 1.1. Обобщенная структура АЦП параллельного типа.

Конвейерные АЦП (рис. 1.2) содержат несколько каскадов преобразования: на первом каскаде определяются старшие биты цифрового кода, а на последующих - менее значимые биты. Использование нескольких каскадов позволяет обеспечить разрядность преобразования до 12-14 бит. При этом АЦП вносит задержку между подачей сигнала на вход и появлением кода на выходе в р тактов (р - количество каскадов конвейера). Тем не менее, скорость преобразования по-прежнему высока, поскольку на р каскадах АЦП обрабатываются одновременно р отсчетов и задержка между обрабатываемыми отсчетами входного сигнала составляет 1 такт. Таким образом, конвейерные АЦП позволяют производить преобразование сигналов с частотами до сотен мегагерц [11-18] с

Рис. 1.2. Каскад конвейерного АЦП.

АЦП последовательного приближения (рис. 1.3) используют подбор уровня

опорного сигнала, соответствующего уровню входного. Для этого необходим один

компаратор, простой 1-разрядный цифро-аналоговый преобразователь (ЦАП) и регистр

13

для хранения цифрового кода. Недостатком АЦП данного типа является длительность преобразования, поскольку для получения «-разрядного кода необходимо п циклов сравнения. Такие преобразователи используются для преобразования сигналов с частотами до десятков мегагерц при разрядности 10-14 и потреблении порядка нескольких десятков милливатт [19-22].

Рис. 1.3. Обобщенная структура АЦП последовательного приближения.

АЦП на основе принципа дельта-сигма (ДЕ) модуляции (рис. 1.4) обладают высокой разрешающей способностью (до 24 бит), малым потреблением мощности, занимают на кристалле микросхемы малую площадь. ДЕ АЦП осуществляет следящее преобразование входного сигнала с интегрированием и уравновешиванием с тактовой частотой, намного превышающей частоту Котельникова [23]. Последовательность импульсов цифрового кода с высокой частотой следования поступает с выхода дельта-сигма модулятора на цифровой децимирующий фильтр. Цифровой фильтр осуществляет подавление высокочастотного шума за пределами рабочей полосы частот. Децимация заключается в преобразовании высокочастотной последовательности бит в сигналы, следующие с частотой Котельникова. Далее осуществляется преобразование последовательного кода в параллельный код с использованием регистра сдвига.

ИНТЕГРАТОР КОМПАРАТОР

ЦИФРОВОЙ О ПОТОК

<

1-РАЗР. ЦАП

ЦИФРОВОЙ ФИЛЬТР/ ДЕЦИМАТОР

ЦИФРОВОЙ КОД

»

Рис. 1.4. Обобщенная структура ДЕ АЦП.

В течение последних лет дельта-сигма АЦП нашли широкое применение в мобильных системах телекоммуникаций [24, 25]. Например, в приемниках с однократным гетеродинированием и преобразованием на нулевую промежуточную частоту используют дельта-сигма АЦП, осуществляющий преобразование постоянных уровней сигнала в канале связи при разрешающей способности 8—12 бит. Дельта-сигма АЦП могут быть реализованы в интегральном исполнении как схемы на переключаемых конденсаторах (БС) или схемы с переключением токов, элементная база которых (операционные

усилители (ОУ), конденсаторы и транзисторы, работающие в ключевом режиме) является полностью совместимой с современной КМОП технологией.

Обобщим результаты обзора АЦП, выпускаемых ведущими производителями (Analog Devices, National Semiconductor, Texas Instr, Linear Tech, Maxim и др.). Для обзора выбраны АЦП с числом разрядов 8-12 и частотой выходного кода 0.5-5 миллионов выборок в секунду. Для сравнения различных реализаций АЦП в статье [26] приведен следующий критерий:

zw 1012

2n -BW

где Power - потребляемая мощность, N - количество разрядов АЦП, BW - частота следования сигналов выходного кода, измеряемая числом выборок в секунду. Заметим, что указанная формула не позволяет учесть параметры технологии (в частности, напряжение питания и диапазон входных напряжений) и другие особенности конкретного устройства (стабильность характеристик в широком температурном диапазоне и т.п.). Тем не менее, данный критерий достаточно широко используется при сопоставлении АЦП по эффективности на один разряд преобразования [26, 27]. Результаты обзора приведены в табл. 1.1.

Таблица 1.1. Характеристики АЦП ведущих производителей.

Производитель Прибор Число Частота, млн. Потребляемая Критерий,

разрядов выборок в секунду мощность, мВт пДж

Analog Devices AD7478 8 1.00 17.5 68.36

AD7478-2 8 1.20 17.5 56.97

AD7278 8 3.00 19.8 25.78

AD7440 10 1.00 9.0 8.79

AD7441 10 1.00 9.3 9.08

AD7477 10 1.00 17.5 17.09

AD7470 10 1.75 12.0 6.70

AD9221 12 1.50 70.0 11.39

AD7482 12 3.00 90.0 7.32

AD9223 12 3.00 130.0 10.58

Texas Instr ADS7885 8 3.00 15.0 19.53

ADS7888 8 1.25 3.8 11.88

TLV571 8 1.25 12.0 37.5

TLV1571 10 1.25 12.0 9.38

ADS7882 12 3.00 85.0 6.92

National SC adc081s051 8 0.50 1.6 12.50

adc081sl01 8 1.00 2.0 7.81

ade12081 12 5.00 105.0 5.13

Maxim Dallas тахІЗП 12 1.08 175.0 39.74

max 1276 12 1.80 55.0 7.46

max 1077 10 1.50 21.9 14.26

шах 1070 10 1.50 18.0 11.72

maxi 076 10 1.80 50.0 27.13

max 1072 10 1.80 45.0 24.41

Linear Tech ltcl402 12 2.20 90.0 9.99

ltc 1410 12 1.25 160.0 31.25

ltc 1412 12 3.00 150.0 12.21

ltc 1415 12 1.25 55.0 10.74

EXAR Tech xrd87175 8 6.00 26.0 16.93

xrd8794 12 2.00 175.0 21.36

Intersil Ы5805 12 5.00 300.0 14.65

1.1.3 Аналого-цифровые преобразователи на основе дельта-сигма модуляторов

В основу работы дельта-сигма АЦП заложен принцип дельта модуляции, который представляет метод тактируемого следящего преобразования непрерывного сигнала в последовательность импульсов с напряжением высокого и низкого уровней (при двоичном кодировании), отображающих в моменты тактирования знак приращения преобразуемого сигнала относительно предыдущего значения. Для обработки сигнала, обладающего равномерным спектром или содержащего постоянную составляющую, используют дельта-сигма модулятор.

Дельта-сигма модулятор первого порядка состоит из интегратора, одноразрядного дискретизирующего устройства (компаратора) и цепи обратной связи, которая содержит в общем случае цифро-аналоговый преобразователь (ЦАП) (рис. 1.5). В простейшем случае в качестве ЦАП используется одно из двух опорных напряжений, в зависимости от полярности выходного сигнала компаратора. На вход интегратора подается разностный сигнал, величина которого остается в определенных пределах, и, следовательно, такой интегратор практически реализуем.

ЦАП

Рис. 1.5. Обобщенная схема ДЕ модулятора первого порядка.

Основным параметром модулятора является отношение сигнал-шум, которое определяет динамический диапазон, а, следовательно, и разрешающую способность АЦП в целом. Спектральная плотность шума и среднеквадратичное шумовое напряжение в полосе сигнала на выходе ДЕ модулятора определяются выражениями [23]:

Sn(/) = 4e2.(2rs)sin:

со Те

= ґп f Аг

л/3

Ч S /

На рис. 1.6 представлен общий вид зависимостей спектральной плотности для шума квантования Sc(f) и спектральной плотности шума на выходе ДЕ модулятора Sn(f). Видно, что ДЕ модулятор преобразует спектр так, что шумы в низкочастотной области уменьшаются, за счет чего увеличивается динамический диапазон и повышается разрядность АЦП. Данный эффект (noise shaping) является принципиальным следствием процесса передискретизации входного сигнала в ДЕ модуляторе. Отношение частоты дискретизации Fs к частоте Котельникова 2/о получило название коэффициента передискретизации (oversampling ratio - OSR).

S eCO

snCO

fo Fs/l f

Рис. 1.6. Частотная зависимость спектральной плотности шума квантования. Максимально допустимая амплитуда входного сигнала в ДЕ модуляторе ограничена величиной амплитуды напряжения на выходе ЦАП - д/2

£ Л

max «

Тогда, отношение сигнал-шум для ДЕ модулятора имеет вид Е„

SNRAz = max

2 2 7Г Д 7Г

п

Расширение полосы рабочих частот модулятора приводит к увеличению числа шумовых спектральных компонентов, а, следовательно, к ухудшению отношения сигнал-шум. Таким образом, необходим компромисс между шириной полосы и разрешающей способностью устройства.

Улучшения характеристик ДЕ модулятора традиционно достигают двумя путями. Повышение разрядности ДЕ модулятора возможно за счет увеличения порядка схемы и за счет увеличения разрядности квантователя. Увеличение порядка модулятора заключается

во введении в схему дополнительных интеграторов для повышения порядка подавления шума квантования в низкочастотной области спектра. Структура ДЕ модулятора второго порядка приведена на рис. 1.7. Отношение сигнал-шум в этой схеме определяется выражением [23]

snrat2 =

А7і27?(2/оГ8Г=#(2/0Г8)

п 2 А V •'WS/ 2

2 2 Я А 7Г

<5(0

§1(0

J ^ i

квантователь

Л "2

Рис. 1.7. ДЕ модулятор второго порядка.

Данный подход может быть использован и при создании схем ДЕ модуляторов более высокого, чем второй, порядка [28-30]. Однако реализация структур 3-го и более высоких порядков делает схему модулятора потенциально неустойчивой, особенно в случае одноразрядного квантователя.

Для расширения динамического диапазона ДЕ модулятора используется также многокаскадная структура модулятора, называемая MASH (Multi-stAge noise SHaping) структурой [31]. Такое устройство состоит из каскадного соединения ДЕ модуляторов низкого порядка, каждый из которых преобразует ошибку квантования предыдущего каскада [31, 32]. На рис. 1.8 приведена схема двухкаскадного MASH ДЕ модулятора с каскадами первого порядка [32]. Для описания структуры MASH ДЕ модуляторов вводятся обозначения вида: "1-1". В таком названии отражается количество каскадов и порядок каждого из них. Как правило, многокаскадные модуляторы используют меньший коэффициент передикретизации OSR, чем структуры соответствующего порядка с одной петлей обратной связи.

<±ЪК

Рис.1.8. Структурная схема многокаскадного ДЕ модулятора 1-1.

Недостатком МАБН структур можно назвать высокие требования к точности исполнения элементов схемы, необходимость точного согласования коэффициентов усиления различных каскадов для предотвращения просачивания шума квантования начальных каскадов на выход модулятора.

Для увеличения максимально достижимого динамического диапазона без увеличения коэффициента передискретизации в схеме ДЕ модулятора, и соответственно без значительного увеличения потребляемой мощности, увеличивают разрядность квантователя. Отношение сигнал-шум для 1<Г-разрядного ДЕ модулятора первого порядка имеет вид [23]

Однако использование многоразрядных квантователей требует добавления в схему специальных блоков, обеспечивающих линейность характеристик АЦП в квантователе и ЦАП в петлях обратных связей. В литературе [33, 34] предлагается использование методов цифровой коррекции и подстройки элементов ЦАП для уменьшения погрешности преобразования и повышения линейности.

При заданном динамическом диапазоне расширение полосы рабочих частот возможно за счет повышения тактовой частоты схемы, т.е. за счет сохранения коэффициента передискретизации OSR неизменным. Однако повышение тактовой частоты невозможно без увеличения быстродействия компонентов схемы, в частности, операционных усилителей (ОУ), что в свою очередь приводит к росту потребляемой мощности и требует рассмотрения вопросов устойчивости аналоговых компонентов.

В связи с указанными сложностями при реализации схем AS модуляторов высокого порядка, многокаскадных и многоразрядных структур целесообразно рассмотреть схему 2-го порядка с одноразрядным квантователем. Такая схема не требует применения специальных мер для обеспечения устойчивости и повышенной линейности. Тем не менее, путем повышения тактовой частоты модулятора можно расширить полосу рабочих частот одноразрядного ДЕ модулятора 2-го порядка до единиц мегагерц при сохранении динамического диапазона, соответствующего 10-12 битам разрешающей способности.

Наиболее распространенным схемотехническим решением для реализации модуляторов с расширенным диапазоном рабочих частот является применение схем «непрерывного времени» (continuous-time ДЕ modulator [35]) на транскондуктивных усилителях. Однако данные схемы имеют ряд существенных недостатков. В частности,

для транскондуктивного усилителя требуется специальная система автоподстройки. Кроме того, схемы «непрерывного времени» имеют повышенную чувствительность к относительной нестабильности тактовой частоты (Ю-8), и реализация стабильного тактового генератора для таких схем представляет отдельную сложную задачу. Таким образом, целесообразно реализовать AS модулятор в виде схемы «дискретного времени», то есть схемы на переключаемых конденсаторах.

1.1.4 Особенности моделирования дельта-сигма модуляторов

В настоящее время существует программное обеспечение (ПО), предназначенное для анализа и моделирования различных радиотехнических схем. Однако использование программ общего назначения для моделирования схем на элементном уровне (например, SPICE) оказывается неэффективным при моделировании AS АЦП. Как отмечено выше, основным параметром модулятора является отношение сигнал-шум, которое определяет динамический диапазон, а, следовательно, и разрешающую способность АЦП в целом. Для расчета данного параметра необходимо построить спектр выходного сигнала модулятора по рассчитанному во временной области отклику устройства. При этом интервал времени моделирования составляет тысячи периодов входного сигнала. Схема AS мод улятора работает с двумя сильно отличающимися частотами: тактовая частота может превосходить частоту входного сигнала в сто и более раз. Поскольку модулятор описывается дифференциальными уравнениями, а интегрирование проводится с шагом, определяемым наименьшей постоянной времени схемы, то построение спектра выходного сигнала требует значительного машинного времени.

Проблемы моделирования дискретных радиотехнических схем на переключаемых конденсаторах, особенно с использованием AS модуляции, привели к созданию специализированных методов и программных продуктов TOSCA [36], SCNAP5 [37], DAISY [38]. Самый распространенный вариант моделирования схем на переключаемых конденсаторах — анализ эквивалентных функциональных моделей в Z-области, построенных на основе идеализированных схем. Метод узловых потенциалов является универсальным для анализа схем радиотехнических устройств. Решение формируемых данным методом дифференциальных уравнений может быть проведено во временной или в частотной области. Как было указано выше, решение уравнений, описывающих схему AS модулятора во временной области стандартными методами неэффективно, поэтому в используемом ПО [23] проводится анализ в частотной области с последующим переводом

полученных результатов во временную область с помощью обратного численного преобразования Лапласа. Преимуществом такого моделирования является малое машинное время.

При моделировании на уровне принципиальной схемы методом узловых потенциалов определение отклика схемы требует решения системы дифференциальных уравнений, которые описывают математическую модель схемы во временной области:

Ск1-ик(!)+Скик(!) = м>к{[),к = \,...,М (1.1)

Ш

где Ск и Сжк - матрицы емкостей и проводимостей схемы в к—ой фазе, ик - вектор неизвестных узловых потенциалов в &-ой фазе, м>к - вектор независимых источников, преобразованных к источникам тока, Ы— количество фаз. Использование операционного метода позволяет перейти от задачи интегрирования системы линейных дифференциальных уравнений к задаче решения алгебраического уравнения в матричной форме. После применения преобразования Лапласа, решение уравнения (1.1) в частотной области записывается в виде

= +С,]-1 -(С^й+и^))}. (1.2)

где оператор £"'{.} обозначает обращение матрицы, «¿(0) - начальные условия для вектора узловых потенциалов в к—ой фазе, что эквивалентно значению вектора узловых потенциалов сразу перед окончанием (/Ы)—ой фазы. Все операционные усилители в эквивалентной схеме представляются в виде источников тока управляемых напряжением (ИТУН). Выбран известный метод приближенного численного обращения преобразования Лапласа (ОПЛ), не требующий специального определения полюсов и вычетов рассматриваемой функции комплексного переменного (выражение (1.2)), что позволяет избежать дополнительных расчетов [39].

1.2 Двоичная и троичная системы представления данных

Символы цифрового кода на выходе АЦП могут иметь два или более значений. Традиционно в цифровых системах обработки сигналов применяется двоичная система представления данных. Простота двоичных арифметических и логических операций способствует высокой скорости их выполнения вычислительным устройством. Доминирование двоичных устройств обусловлено и технологическими ограничениями.

В середине XX века ограничения были связаны с низкой надежностью и слабой

помехоустойчивостью электронной базы — электронных ламп и, позднее, магнитных

элементов. Очевидно, что обеспечить два устойчивых состояния электронного прибора

21

существенно проще, чем три или более. В троичной ЭВМ «Сетунь», созданной в МГУ в 1959 г., логические состояния определялись направлением тока в двух ферритовых сердечниках, то есть фактически использовались 3 состояния из 4 возможных [40]. Тем не менее, быстродействие ЭВМ «Сетунь» было существенно выше, чем ЭВМ «Урал-2», которая была построена на той же элементной базе и использовала два сердечника для представления только двух состояний.

На современном этапе технологические ограничения выражаются в том, что основной полупроводниковый элемент — транзистор — применительно к цифровым устройствам эквивалентен ключу, то есть имеет два устойчивых состояния: замкнут либо разомкнут. Таким образом, любая система счисления с основанием большим, чем 2, требует реализации комбинации транзисторов для представления всех устойчивых состояний. Надежных устройств, неделимых в радиотехническом смысле, которые бы имели три или более устойчивых состояния, на данный момент не существует.

В то же время, ежегодно проводимые под эгидой IEEE тематические симпозиумы (IEEE Symposium on Multiple Valued Logic) подтверждают пристальное внимание специалистов к разработкам на основе других систем счисления. Анализ опубликованных материалов позволяет утверждать, что основные усилия на сегодняшний день сосредоточены в части построения алгоритмов и методов обработки данных на основе троичной логики. Данное обстоятельство обусловлено следующим.

Критерием эффективности системы счисления является удельная информационная плотность представления данных [41], которая определяется произведением основания системы счисления на количество используемых разрядов. Например, удельная информационная плотность представления десятичных чисел в диапазоне от 0 до 999 определяется как произведение 10*3, что равно 30. Такая же удельная плотность достигается в случае использования двоичной системы счисления с 15-ю разрядами для представления данных, при этом оказывается возможным кодировать десятичные числа в диапазоне от 0 до 32767. Оптимальным основанием системы счисления в рамках указанного критерия является число Эйлера е - 2,7182818..., округление которого до ближайшего целого равно трем [41]. Удельная информационная плотность величиной 30 обеспечивается 10-ю разрядами троичного кода. При этом осуществляется кодирование десятичных чисел в диапазоне от 0 до 59048 (либо от -29524 до +29524), что существенно больше, чем для двоичного представления. На рис. 1.9 показана зависимость числа представимых чисел от основания системы счисления для различных значений удельной информационной плотности (К=12, 18, 24, 30), при этом количество чисел в двоичной

системе принято за единицу. Видно, что с ростом разрядности выигрыш троичной системы увеличивается.

1 2 е 3 4 5 6 7 8 9 10 Основание системы счисления

Рис. 1.9. Количество представимых целых чисел при различных значениях удельной

информационной плотности (по отношению к двоичной системе)

Преимущество троичного представления данных по сравнению с двоичным можно

проиллюстрировать на примере преобразования аналогового сигнала в цифровой код.

Сравним динамический диапазон троичного и двоичного аналого-цифровых

преобразователей [42]. Интервал квантования определяется как:

а2=иге//(2»Д3 =£7^/(3*-1) (1.3)

ДЛЯ ДВОИЧНОГО И для троичного АЦП, соответственно, где \Jref - опорное напряжение, Ы— разрядность АЦП. Мощности шума квантования соответственно для двоичного и для троичного АЦП имеют вид:

2 12

3 12

(1.4)

Среднеквадратичный шум троичного АЦП на основе формул (1.3), (1.4) определяется как:

(1-5)

Максимально возможный сигнал для троичного АЦП есть:

(1.6)

На основании соотношений (1.5) и (1.6) динамический диапазон троичного АЦП можно оценить следующим выражением:

Для динамического диапазона двоичного АЦП справедливо известное соотношение:

На основании выражений (1.7) и (1.8) можно сделать следующий вывод: для представления чисел с одинаковой точностью требуется в 1,58 раза меньше троичных разрядов, чем двоичных, что позволяет сократить время выполнения арифметических операций и, возможно, уменьшить потребляемую схемой мощность при заданном динамическом диапазоне. Снижение числа разрядов в устройстве последовательного действия за счет троичного представления данных приводит к уменьшению времени выполнения операций примерно в 1,5 раза по сравнению с двоичным кодированием, что, например, в случае матричного умножителя обусловлено уменьшением числа последовательных сложений.

Минимальная единица информации в троичной системе счисления получила название трит. Значения трита могут быть различны: 0,1,2 либо -1,0,+1. Использование троичных значений 0,1,2 требует введения знакового разряда и определения дополнительного кода для выполнения операции вычитания. Напротив, балансное троичное представление -1Д+1 [43] за счет наличия положительной и отрицательной цифр имеет преимущество и позволяет непосредственно представлять как положительные, так и отрицательные числа. Для изменения знака числа достаточно заменить все значения -1 на +1 и наоборот, т.е. провести операцию инвертирования. При этом вычитание представляет собой выполнение операции сложения первого и предварительно инвертированного второго операндов. Необходимость введения дополнительного кода отсутствует. Логическим состояниям +1 и —1 целесообразно сопоставить положительный и отрицательный уровни двуполярного питания, а логическому состоянию 0 — уровень земляной шины.

£>£>3 =ЗЛМл/б =3"л/2Тз ,

что в логарифмической шкале записывается в виде:

£>£>3 =9,54ЛГ-1,76 [дБ].

(1.7)

£)£)2 = 6,027»/ +1,76 [дБ].

(1.8)

Важным преимуществом системы счисления с основанием три (и более) является отсутствие проблемы округления чисел: абсолютная величина части числа, представленной отбрасываемыми младшими цифрами, никогда не превосходит половины абсолютной величины младшего из сохраняемых разрядов. Следовательно, в результате отбрасывания младших цифр числа всегда получается наилучшее при данном количестве оставшихся цифр приближение этого числа, и реализации специальной операции округления не требуется. В двоичном случае указанное условие не выполняется, в связи с чем необходимо создание дополнительных арифметических блоков цифрового устройства.

Преимущества балансного троичного представления данных могут привести также и к упрощению реализации технических устройств за счет использования в качестве блока цифровой обработки информации схемы с троичным представлением данных. Применение троичного кодирования информации в сочетании со схемами, сигналы в которых квантуются по трем уровням, в цифровых устройствах управления, контроля и прогнозирования неисправностей в сложных системах может оказать влияние на структурную организацию цифровых устройств [44]. Возможные преимущества в данном случае возникают в связи с применением более простых и надежных устройств сопряжения цифровых следящих систем, цифровых систем передачи информации и исполнительных устройств, сигналы в которых, как правило, имеют троичный характер: уменьшить - не менять - увеличить и т.п.

1.3 Основные функции троичной логики

Многозначная логика применяется при анализе и синтезе устройств с несколькими логическими уровнями. В литературе [45] дано общее определение функций многозначной алгебры логики, а также определения многозначных автоматов, входные и выходные сигналы которых квантуются по многим уровням. Там же отмечено, что, несмотря на широкое использование таких автоматов в различных системах телемеханики, связи, автоматики и вычислительной техники, логический аппарат, используемый при синтезе и анализе подобных устройств, находится еще в стадии становления. Вместе с тем, удается ввести некоторые из важных многозначных логических функций для произвольной значности логики, в частности при количестве возможных значений, равном трем. Необходимо подчеркнуть, что двухзначная и трехзначная логики являются частными случаями многозначной логики при соответствующем числе принимаемых значений.

Рассмотрим основные трехзначные логические функции, применяемые при синтезе и анализе трехуровневых устройств:

1. Константы, т.е. функции, для которых все аргументы являются фиктивными. В трехзначной логике имеется три функции ГО = -1, А = 0, £2 = +1. Отметим, что «-1» здесь соответствует логическому значению «ложь», «О» - значению «неопределенно, неизвестно», «+1» - значению «истина».

2. Характеристические функции - наиболее важные функции одной переменной; их число равно числу значений истинности используемой логики, в данном случае - трем (табл. 1.2). Характеристическая функция (р1, называемая характеристической функцией /го порядка, определяется следующим образом:

Г+ 1, если X — I [-1, если X Ф 1

Таблица 1.2. Характеристические функции.

X <Р-\ (*) <Ро(х) <р+1<»

-1 +1 -1 -1

0 -1 +1 -1

+1 -1 -1 +1

3. Обобщенная характеристическая функция представленная в табл. 1.3, задается следующим образом: Г у, если х = /

Заключение диссертации по теме «Радиотехника, в том числе системы и устройства телевидения», Пилипко, Михаил Михайлович

6.4 Выводы

В данной главе приведены основные результаты, полученные при экспериментальном исследовании образцов двоичного дельта-сигма модулятора и децимирующего фильтра. Микросхемы модулятора и фильтра разработаны согласно методикам, изложенным в предыдущих главах. В схеме модулятора использованы ОТУ из библиотеки стандартных компонентов с потребляемой мощностью 11 мВт. Компоновка кристаллов выполнена в соответствии с правилами 0.18 мкм КМОП технологии компании иМС, микросхемы изготовлены в рамках программы Еигоргасйсс. Экспериментальные исследования модулятора проводились при частоте тактового сигнала 50 МГц для входного балансного гармонического сигнала с частотой 200 кГц.

По результатам экспериментов динамический диапазон модулятора составил 56 дБ, что обеспечивает разрешающую способность 9 двоичных разрядов. Несмотря на то, что модулятор и фильтр реализованы отдельно, примененная методика измерений позволяет рассматривать полученные характеристики как характеристики двоичного дельта-сигма АЦП в целом. Потребляемая мощность АЦП составляет 33 мВт. Моделирование показывает, что уменьшение номиналов конденсаторов в схеме модулятора и использование ОТУ, разработанного в главе 4, позволит снизить потребляемую мощность примерно в 3 раза.

Заключение

В диссертационной работе рассмотрен синтез дельта-сигма АЦП: двоичного и троичного кода с расширенной полосой рабочих частот и малой потребляемой мощностью. В ходе работы получены следующие основные результаты.

1. Предложен базовый троичный вентиль со сниженной потребляемой мощностью. Вентиль состоит из двух блоков: схемы управления и схемы мультиплексирования,- и реализован на основе МОП-технологии. В отличие от известных схем, в устройстве уменьшены статические токи между шинами питания в схеме управления вентиля от значений единиц микроампер до уровня токов утечки МОП-транзисторов при любом логическом состоянии на входе вентиля. Данное схемное решение защищено патентом РФ на изобретение [70]. При использовании 0.18 мкм МОП-технологии компании UMC статический ток троичного вентиля не превышает 185 пА. На основе троичного вентиля разработаны схемы троичного инвертора, одноразрядного троичного умножителя, троичных сумматоров, троичного D-триггера.

2. Разработан дифференциальный по входу и выходу операционный транскондуктивный усилитель. При сохранении полосы рабочих частот достигается снижение потребляемой мощности за счет применения однокаскадной каскодной КМОП схемы с комплементарными входными транзисторами, в которой входной сигнал подается на оба транзистора каждой каскодной пары, а на затворы транзисторов, являющихся источниками тока, подается напряжение смещения нулевого уровня по переменному току. При использовании 0,18 мкм МОП технологии компании UMC, нагрузочных конденсаторах 4 пФ, полосе рабочих частот до 500 МГц и коэффициенте усиления 60 дБ потребляемая мощность составляет 4 мВт, что на 20% меньше, чем в лучших из известных реализаций.

3. Разработана методика синтеза двоичного и троичного дельта-сигма модуляторов

АЦП. Показано, что целесообразно проводить исследования модулятора последовательно на функциональном, схемном и схемотехническом уровнях. На функциональном уровне проводится структурный синтез модулятора. Параметрический синтез модулятора осуществляется в два этапа. На первом этапе с помощью моделирования на схемном уровне определяются основные требования к характеристикам компонентов схемы и начальные значения^ параметров. На втором этапе путем моделирования на схемотехническом уровне контролируются заданные характеристики модулятора. На основе предложенного подхода при использовании 0,18 мкм МОП технологии компании

UMC для тактовой частоты 100 МГц разработаны схемы двоичного и троичного

216 модуляторов 2-го порядка с расширенной до 1 МГц полосой рабочих частот, в то время как в большинстве известных реализаций аналогичный модулятор имеет полосу рабочих частот не более 200 кГц. Потребляемая мощность синтезированных модуляторов составляет не более 11 мВт, что является типичным значением. При этом двоичная схема обеспечивает динамический диапазон 60 дБ, а троичная — динамический диапазон 66 дБ.

4. При синтезе децимирующих фильтров АЦП снижение динамической мощности по сравнению с традиционной реализацией в виде фильтра, работающего с высокой тактовой частотой, достигается за счет уменьшения числа переключений в схеме фильтра. Последнее реализуется на практике применением структуры, состоящей из двух частей: КИХ-фильтра на основе интеграторно-гребенчатых фильтров, осуществляющего снижение тактовой частоты и формирующего параллельный код, и БИХ-фильтра с пониженной тактовой частотой, обеспечивающего необходимое подавление за пределами полосы рабочих частот. Предложена методика структурного синтеза КИХ-фильтра для двоичной и троичной систем представления данных. Представлены структуры фильтров: двоичного с коэффициентом децимации 8, троичного с коэффициентом децимации 9.

5. Для уменьшения затрат машинного времени при структурном синтезе и оценке характеристик устройств троичной логики целесообразно проводить построение структуры на функциональном уровне, применяя разработанные модели троичных устройств в программном средстве БтиНпк, а моделирование схем на транзисторном уровне использовать для определения параметров схемы, в том числе времени задержки и потребляемой мощности устройств. Так, на одной и той же вычислительной машине моделирование троичного умножителя 10x5 при смене 100 комбинаций входных сигналов на транзисторном уровне занимает 5 часов, а на функциональном уровне - 45 секунд.

6. Разработаны микросхемы двоичного и троичного дельта-сигма модуляторов и децимирующих фильтров. Компоновка кристаллов выполнена на основе 0,18 мкм МОП технологии компании иМС. Изготовлены микросхемы двоичного дельта-сигма модулятора и децимирующего фильтра. По результатам экспериментов динамический диапазон модулятора составил не менее 56 дБ, что обеспечивает разрешающую способность 9 двоичных разрядов. Децимирующий фильтр с коэффициентом децимации 9 формирует 10-разрядный параллельный код. Средняя потребляемая мощность фильтра при тактовой частоте 10 МГц составила 160 мкВт, что пренебрежимо мало по сравнению с потребляемой мощностью дельта-сигма модулятора, типичное значение которой составляет единицы-десятки милливатт. Результаты эксперимента подтвердили основные теоретические положения диссертационной работы.

Список литературы диссертационного исследования кандидат технических наук Пилипко, Михаил Михайлович, 2010 год

Список литературы

1. М.М. Гельман. Системные аналого-цифровые преобразователи и процессоры сигналов. М.: Мир, 1999.-559с.

2. В. Голуб. Цифровая обработка сигналов: сигма-дельта АЦП, Электроника: Наука, Технология, Бизнес, №4, 2001, стр. 22-26.

3. Ying-Zu Lin, Yu-Chang Lien, Soon-Jyh Chang. A 0.35-1 V 0.2-3 GS/s 4-bit low-power flash ADC for a solar-powered wireless module // Int. Symp. VLSI Design Automation and Test, 2010, pp. 299-302.

4. Ying-Zu Lin, Cheng-Wu Lin, Soon-Jyh Chang. A 5-bit 3.2-GS/s Flash ADC With a Digital Offset Calibration Scheme // IEEE Trans. VLSI, 2010, vol. 18, no. 3, pp. 509-513.

5. Lianhong Wu, Fengyi Huang, Yang Gao, Yan Wang, Jia Cheng. A 42 mW 2 GS/s 4-bit flash ADC in 0.18-|im CMOS // Int. Conf. Wireless Communications and Signal Processing, 2009, pp. 1-5.

6. Chen-Kang Ho, Hao-Chiao Hong. A 6-GS/s, 6-bit, at-speed testable ADC and DAC pair in 0.13|im CMOS // Int. Symp. VLSI Design Automation and Test, 2009, pp. 207-210.

7. B. Verbruggen, J. Craninckx, M. Kuijk, P. Wambacq, G. Van der Plas. A 2.2 mW 1.75 GS/s 5 Bit Folding Flash ADC in 90 nm Digital CMOS // IEEE J. Solid-State Circuits, 2009, vol. 44, no. 3, pp. 874-882.

8. M.O. Shaker, S. Gosh, M.A. Bayoumi. A 1-GS/s 6-bit flash ADC in 90 nm CMOS // 52nd IEEE Int. Midwest Symp. Circuits and Systems, 2009, pp. 144-147.

9. D. Ferenci, M. Grazing, M. Berroth. Design of a 3 Bit 20 GS/s ADC in 65 nm CMOS // Ph.D. Research in Microelectronics and Electronics, 2009, pp. 1-3.

10. Chun-Chieh Chen, Yu-Lun Chung, Chen-I Chiu. 6-b 1.6-GS/s flash ADC with distributed track-and-hold pre-comparators in a 0.18um CMOS // Int. Symp. Signals, Circuits and Systems,

2009, pp. 1-4.

11. J. Oliveira, J. Goes, M. Figueiredo, E. Santin, J. Fernandes, J. Ferreira. An 8-bit 120-MS/s

Interleaved CMOS Pipeline ADC Based on MOS Parametric Amplification // IEEE Trans.

/

Circuits and Systems II: Express Briefs, 2010, vol. 57, no. 2, pp. 105-109.

12. Heijim Wu, Zhengping Li, Huabin Zhang, Yongping Wang. A 12-bit 50MS/s Low-Power Pipeline ADC for WiMAX // Int. Conf. Measuring Technology and Mechatronics Automation,

2010, vol. l,pp. 11-13.

13. M. Trojer, W. Pribyl, J.-M. Garcia-Gonzalez. A lObit 1.1V 130MS/s 0.125mm2 pipeline ADC for flat-panel display applications in 65nm CMOS // Ph.D. Research in Microelectronics and Electronics, 2009, pp. 4—7.

14. S. Devarajan, L. Singer, D. Kelly, S. Decker, A. Kamath, P. Wilkins. A 16-bit, 125 MS/s, 385 mW, 78.7 dB SNR CMOS Pipeline ADC // IEEE J. Solid-State Circuits, 2009, vol. 44, no. 12, pp. 3305-3313.

15. K.-H. Lee, Y.-J. Kim, K.-S. Kim, S.-H. Lee. 14 bit 50 Ms/s 0.18 um CMOS pipeline ADC based on digital error calibration // Electronics Letters, 2009, vol. 45, no. 21, pp. 1067-1069.

16. H. Van de Vel, B.A.J. Buter, H. van der Ploeg, M. Vertregt, G.J.G.M. Geelen, E.J.F. Paulus. A 1.2-V 250-mW 14-b 100-MS/s Digitally Calibrated Pipeline ADC in 90-nm CMOS // IEEE J. Solid-State Circuits, 2009, vol. 44, no. 4, pp. 1047-1056.

17. J.A.Diaz-Madrid, H. Neubauer, H. Hauer, G. Domenech-Asensi, R.Ruiz-Merino. Power reduction of a 12-bit 40-MS/s pipeline ADC exploiting partial amplifier sharing // Design, Automation and Test in Europe Conf. and Exhibition, 2009, pp. 369-373.

18. M. Trojer, M. Cleris, U. Gaier, T. Hebein, P. Pridnig, B. Kuttin, B. Tschuden, C. Krassnitzer, C. Kuttin, W. Pribyl. A 1.2V 56mW 10 bit 165Ms/s pipeline-ADC for HD-video applications // 34th European Solid-State Circuits Conference, 2008, pp. 270-273.

19. M. Yoshioka, K. Ishikawa, T. Takayama, S. Tsukamoto. A 10b 50MS/s 820pW SAR ADC with on-chip digital calibration // IEEE Int. Solid-State Circuits Conf. Digest of Technical Papers, 2010, pp. 384-385.

20. Yanfei Chen, S. Tsukamoto, T. Kuroda. A 9b lOOMS/s 1.46mW SAR ADC in 65nm CMOS // IEEE Asian Solid-State Circuits Conf., 2009, pp. 145-148.

21. Zhiheng Cao, Shouli Yan, Yunchu Li. A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13 um CMOS // IEEE J. Solid-State Circuits, 2009, vol. 44, no. 3, pp. 862-873.

22. He Yong, Wu Wuchen, Meng Hao, Zhou Zhonghua. A 14-bit successive-approximation AD converter with digital calibration algorithm // IEEE 8th Int. Conf. ASIC, 2009, p. 234 - 237.

23. Коротков A.C., Теленков M.B. Аналого-цифровые преобразователи на основе дельта-сигма модуляторов // Зарубежная радиоэлектроника. Успехи современной радиоэлектроники. 2002. №12. С. 53-72.

24. I. Galton. Delta-sigma data conversion in wireless transceivers // IEEE Trans. Microwave Theory Tech., vol. 50, no. 1, pp.302-316, Jan. 2002.

25. G. Gielen, E. Goris. Reconfigurable front-end architectures and A/D converters for flexible wireless transceivers for 4G radios // Proc. 7th IEEE Emerging Technologies Workshop, St. Petersburg, Russia. June 2005. P. 13-18.

26. R. del Rio, F. Medeiro, B. Perez-Verdu, J.M. de la Rosa, A. Rodriguez-Vazquez. A 2.5-V ZA modulator in 0.25-цт CMOS for ADSL // Proc. IEEE ISCAS, May 2002, vol. 3, pp.301-304.

27. M. Safí-Harb, G.W. Roberts. Low Power Delta-Sigma Modulator for ADSL Applications in a Low-Voltage CMOS Technology // IEEE Trans Circuits and Syst. I, vol. 52, no. 10, pp.20752089, Oct. 2005.

28. F. Medeiro, B. Perez-Verdu, J.M. de la Rosa, A. Rodriguez-Vazquez. Fourth-order cascade SC AS modulators: A comparative study // IEEE Trans Circuits and Syst. I, vol. 45, no. 10, pp.1041-1051, Oct. 1998.

29. Г.Б. Гублер. Анализ методов построения дельта-сигма модуляторов // Микропроцессорные средства измерений: Сб. тр. - СПб.: СПбГТУ, 1998. - С. 12-23.

30. Э.К. Шахов. SA-АЦП: многоконтурные структуры // Датчики и системы. 2006. №12. С.69-76.

31. Y. Matsuya, К. Uchimura, A. Iwata, Т. Kobayashi, М. Ishikawa and Т. Yoshitome. A 16-bit oversampling A-to-D conversion technology using triple integration noise shaping // IEEE Journal of Solid-State Circuits, vol. SC-22, no. 6, Dec. 1987, pp.921-929.

32. Xuesheng Wang, Wei Qin, and Xieting Ling. Cascaded parallel oversampling sigma-delta modulators // IEEE Trans Circuits and Syst. II, vol. 47, no. 2, Feb. 2000, pp. 156-161.

33. A. Yasuda, H. Tanimoto, T. Iida. A third-order sigma-delta modulator using second-order noise-shaping dynamic element matching // IEEE Journal of Solid-State Circuits, vol. 33, no.12, Dec. 1998, pp. 1879-1886.

34. P. Rombouts, L. Weyten. A study of dynamic element-matching techniques for 3-level unit elements // IEEE Transactions on Circuits And Systems II, vol. 41, no. 11, Nov. 2000, pp. 11771187.

35. S. Patón, A. Di Giandomenico, L. Hernández, A. Wiesbauer, T. Potscher, M. Clara. A 70-mW 300-MHz CMOS continuous-time AS ADC with 15-MHz bandwidth and 11 bits of resolution // IEEE Journal of Solid-State Circuits, Vol. 39, pp. 1056-1063, July 2004.

36. V. Liberali, V.F. Dias, M. Ciapponi, and F. Maloberti. TOSCA: A simulator for switched-capacitor noise-shaping A/D converters // IEEE Trans. Computer-Aided Design of Integrated Circuits and Syst., vol. 12, no. 9, Sept. 1993, pp. 1376-1386.

37. Z.Q. Shang and J.I. Sewell. Development of efficient switched network and mixed-mode simulators // IEE Proc. Circuits Devices Syst., vol.145, no.l, Feb 1998, pp.24-34.

38. K. Francken, G. Gielen. High-level simulation and synthesis environment for AS modulators // IEEE Trans. Computer-Aided Design of Integrated Circuits and Syst., vol. 22, no. 8, Aug. 2003, pp. 1049-1061.

39. И. Влах, К. Сингхал. Машинные методы анализа и проектирования электронных схем. Пер. с англ. — М.: Радио и связь, 1988, 560 с.

40. Брусенцов Н.П. Заметки о троичной цифровой технике // Сборник научных трудов Юбилейной Международной научно-технической конференции «50 лет модулярной арифметике», ноябрь 2005. — М., Зеленоград, 2006. — С. 618-641.

41. Hayes В. Third base // American Scientist. - 2001. - V. 89. - № 6. - P. 490-494.

42. A.S. Korotkov, D.V. Morozov, M.M. Pilipko, A. Sinha. Delta-Sigma ADC for Ternary Code System (Part I: Modulator Realization) // Proc. Int. Symposium Signals, Circuits and Syst., Iasi, Romania. July 2007. P. 1-4.

43. Кнут Д. Искусство программирования для ЭВМ. Т.2: Получисленные алгоритмы. - М.: МИР, 1977.-724 с.

44. Иваськив Ю.Л. Принципы построения многозначных физических схем. — Киев: Наукова думка, 1971.-316 с.

45. Поспелов Д.А. Логические методы анализа и синтеза схем. Изд. 3-е, перераб. и доп. — М.: Энергия, 1974.-368 с.

46. Ji-Zhong Shen, Mao-Qun Yao, Xie-Xiong Chen, Hua-Hua Chen. Ternary BiCMOS circuit structure and its design at switch level // Proc. 5th Int. Conf. ASIC. Oct. 2003. V. 1. P. 581-585.

47. Xunwei Wu, Penjun Wang, Yinshui Xia. Design of ternary Schmitt triggers based on its sequential characteristics // Proc. 32nd IEEE Int. Symp. Multiple-Valued Logic. May 2002. P. 156-160.

48. Waho Т., Chen K.J., Yamamoto M. Resonant-tunneling diode and HEMT logic circuits with multiple thresholds and multilevel output // IEEE J. Solid-State Circuits. Feb. 1998. V. 33. № 2. P. 268-274.

49. Waho Т., Hattori K., Takamatsu Y. Flash analog-to-digital converter using resonant-tunneling multiple-valued circuits // Proc. 31st IEEE Int. Symp. Multiple-Valued Logic. May 2001. P. 94-99.

50. Nunez J., Quintana J.M., Avedillo M.J. Limits to a Correct Evaluation in RTD-based Ternary Inverters // ICECS'06. Dec. 2006. P. 403-406.

51. Dhande A.P., Ingole V.T. Design of 3-Valued R-S & D Flip-Flops Based on Simple Ternary Gates // 2nd World Enformatika Conference, WEC*05. Feb. 2005. P. 62-65.

52. Патент Германии DE 198 32 101 Al, Realisierung Ternarer Grundschaltungen in CMOS Technologie, J. Stackelberg. 27.01.2000.

53. Патент Японии № 2005036757, Ternary logic inverter circuit, N. Kazuto. 08.02.2007.

54. Toto F., Saletti R. CMOS dynamic ternary circuit with full logic swing & zero-static power consumption//Electronics Letters. May 1998. V. 34. №. 11. P. 1083-1084.

55. D.Mateo, A.Rubio. Design and implementation of a 5x5 trits multiplier in a quasi-adiabatic ternary CMOS logic // IEEE J. Solid-State Circuits. July 1998. V. 33. №. 7. P. 1111-1116.

56. H.Gundersen, R.Jensen, Y.Berg. A novel ternary switching element using CMOS recharge semi floating-gate devices // Proc. 35th Int. Symp. Multiple-Valued Logic. May 2005. P. 54-58.

57. Connell C.L., Balsara P.T. A novel single-rail variable encoded completion detection scheme for self-timed circuit design using ternary multiple valued logic // Proc. IEEE 2nd Dallas CAS Workshop Low Power/Low Voltage Mixed Signal Circuits Systems. March 2001. P. 7-10.

58. C.N. Rozon, H.T.Moufitah. Realization of a three-valued logic built-in testing structure // IEEE J. Solid-State Circuits. June 1990. V. 25. №. 3. P. 814-820.

59. Патент Японии № 2005080257, CMOS driver circuit and CMOS inverter circuit, Japan Radio CO Ltd (F. Hideki). 24.03.2005.

60. Патент Японии № 2007208512 (WO 2007 088901), Three-valued logic function circuit, Japan Advanced Inst of Science and Tech (H. Yasushi, S. Masaaki). 09.08.2007.

61. Д.В.Морозов, М.М.Пилипко, А.С.Коротков. Реализация устройств троичной логики на основе стандартной МОП технологии // Микроэлектроника. Том 38, часть 3, с. 224-236. М.: Наука, 2009.

62. R.J. Baker, H.W. Li, D.E. Воусе. CMOS circuit design, layout, and simulation / IEEE Press, New York, 1997, 902 p.

63. N.H.E. Weste, K. Eshraghian. Principles of CMOS VLSI Design / Addison-Wesley, Reading, MA, 1985.

64. K. Navi et al. A Novel CMOS Full Adder // 20th Int. Conf. VLSI Design, Jan. 2007, p. 303307.

65. R. Zimmermann, W. Fichtner. Low-power logic styles: CMOS versus pass-transistor logic // IEEE Journal of Solid-State Circuits, 1997, Vol. 32, Issue 7, p. 1079-1090.

66. H. Lee, G.E. Sobelman. A new low-voltage full adder circuit // Proc. 7th Great Lakes Symp. VLSI, 1997, p. 88-92.

67. F. Moradi, D.T. Wisland et al. Ultra low power full adder topologies // IEEE Int. Symp. Circuits and Systems, 2009, p. 3158-3161.

68. K. Yano, Y. Sasaki, K. Rikino, K. Seki. Top-down pass-transistor logic design // IEEE J. Solid-State Circuits, vol. 31, pp. 792-803, June 1996.

69. K. Shimohigashi, K. Seki. Low-voltage VLSI design // IEEE J.Solid-State Circuits, vol. 28, pp. 408-413, Apr. 1993.

70. Патент №2373639. Троичный инвертор на КМОП транзисторах // Морозов Д.В., Пилипко М.М., Короткое А.С. - опубл. 20.11.2009 - Бюл. № 32.

71. A. Heung, Н.Т. Moufitah. Depletion/enhancement CMOS for a lower power family of three-valued logic circuits // IEEE J. Solid-State Circuits. April 1985. V. 20. № 2. P. 609-616.

72. R. del Rio, J.M. de la Rosa, F. Medeiro, B. Perez-Verdu, A. Rodriguez-Vazquez. Top-down design of a xDSL 14-bit 4MS/s Sigma-Delta modulator in digital CMOS technology // Proc. Design, Automation and Test in Europe Conf, 2001, p. 348-352.

73. A. Marques, V. Peluso, M.S. Steyaert, W.M. Sansen. Optimal parameters for ДЕ modulator topologies // IEEE Trans. Circuits and Systems II, 1998, vol. 45, no. 9, pp. 1232-1241.

74. S.R. Norsworthy, R. Schreier, G.C. Temes. Delta-Sigma Data Converters: Theory, Design, and Simulation. NewYork: IEEE Press, 1997.

75. А.Г. Остапенко. Анализ и синтез линейных радиоэлектронных цепей с помощью графов // М.: Радио и связь, 1985.

76. A. Opal. Simulation of oversampled sigma-delta convertors // IEEE Int. Symp. Circuits and Syst, 1996, vol. 4, p. 727-730.

77. J. Silva, U. Moon, J. Steensgaard, G.C. Temes. Wideband low-distortion delta-sigma ADC topology // Electronics Letters, 2001, vol. 37, no. 12, p. 737-738.

78. J.M. Carrillo, M.A. Montecelo, H. Neubauer, H. Hauer, J.F. Duque-Carrillo. 1.8-V second-order EA modulator in 0.18-pm CMOS technology // Proc. European Conference Circuit Theory and Design. 28 Aug.-2 Sept. 2005. V. 1. P. 197-200.

79. T. Salo, S. Lindfors, K. Halonen. A low-voltage single-Opamp 4th-order band-pass ДЕ-modulator // IEEE Int. Symp. Circuits and Systems, 2001, vol. 1, p. 352—355.

80. Коротков A.C., Пилипко M.M. Дельта-сигма модулятор АЦП с расширенным диапазоном рабочих частот // Научные исследования на РФФ — Труды СПбГПУ, №500. -СПб.: Изд-во СПбГПУ, 2006. С. 73-78.

81. Лайонс Р. Цифровая обработка сигналов: Второе издание. Пер. с англ. М.: ООО «Бином-Пресс». 2006. 656 с.

82. Пилипко М.М., Коротков А.С. Моделирование дельта-сигма модулятора АЦП с учетом неидеальностей элементов схемы // Материалы Всероссийской межвузовской НТК студентов и аспирантов «XXXV неделя науки СПБГПУ». Ч. VI- СПб.: Изд-во СПбГПУ, 2007. С.23-25.

83. А.С.Коротков, М.М.Пилипко, Д.В.Морозов, Й.Хауэр. Дельта-сигма модулятор с частотой дискретизации 50 МГц на основе 0.18 мкм КМОП технологии // Микроэлектроника. Том 39, часть 3, с. 230-240. М.: Наука, 2010.

84. Д.В.Морозов, М.М.Пилипко, А.С.Коротков. Дельта-сигма модулятор аналого-цифрового преобразователя^ с троичным кодированием данных // Микроэлектроника. Т. 40, часть 1. М.: Наука, 2011. Готовится к печати.

85. U.-K.Moon. CMOS High-Frequency Switched-Capacitor Filters for Telecommunication Applications // IEEE Journal of Solid-State Circuits, vol. 35, no.2, Feb.2000, pp. 212-220.

86. Коротков А.С. Микроэлектронные аналоговые фильтры на преобразователях импеданса / А.С. Коротков. - СПб.: Наука, 1999. - 416 е.: ил.

87. P. Mandal, V. Visvanathan. A self-biased high performance folded cascode CMOS op-amp // 10th Int. Conf. VLSI Design, 1997, p. 429^134.

88. H. Lampinen, O. Vainio. An optimization approach to designing OTAs for low-voltage sigma-delta modulators // Proc. 17th IEEE IMTC, 2000, vol. 2, p. 1066-1070.

89. B.L. Hart, R.W.J. Barker. DC matching errors in Wilson current source / Electronic Letters, 1976, vol. 12, no. 515, p. 389-390.

90. O. Choksi, L.R. Carley. Analysis of Switched-Capacitor Common-Mode Feedback Circuit // IEEE Trans, on Circuits and Systems II. Dec. 2003. V. 50. № 12. P. 906-917.

91. C. Eichenberger, W. Guggenbuhl. On charge injection in analog MOS switches and dummy switch compensation technique, IEEE Trans. Circuits Syst. 1990, vol.37, no.2, pp.256-264.

92. J.C. Candy. Decimation for Sigma-Delta Modulation // IEEE Trans. Telecommunications, vol. com-34, №1, 1986.

93. R.E. Crochiere and L.R. Rabiner. Optimum FIR digital filter implementations for decimation, interpolation, and narrowband filtering // IEEE Trans. Acoust., Speech, Signal Processing, vol. ASSP-23, pp. 444-456, Oct. 1975.

94. E.B. Hogenauer. An economical class of digital filters for decimation and interpolation // IEEE Trans. Acoust., Speech, Signal Processing, vol. ASSP-29, no. 2, pp. 155-162, Apr. 1981.

95. Y. Gao, L. Jia, J. Isoaho and H. Tenhunen. A comparison design of comb decimators for sigma-delta analog-to-digital converters // Analog Integrated Circuits and Signal-Processing, no. 22, pp. 51-60, Kluwer, 1999.

96. Y. Jang, S. Yang. Non-recursive Cascaded Integrator-Comb Decimation Filters with Integer Multiple Factors // 44th IEEE Midwest Symp. Circuits and Syst, Aug. 2001, vol. 1, pp. 130-133.

97. H.-K. Yang, W.M. Snelgrove. High speed polyphase CIC decimation filters // IEEE Int. Symp. Circuits and Systems, 1996, vol. 2, pp.229-232.

98. M.H. Уткин, А.С. Коротков. Синтез децимирующего фильтра дельта-сигма аналого-цифрового преобразователя с малой потребляемой мощностью // Научно-технические ведомости СПбГПУ: Информатика. Телекоммуникации. Управление, 4(82), 2009, с. 91—97.

99. S. Mirabbasi, К. Martin. IIR Digital Filter For Delta-Sigma Decimation, Channel Selection, and Square-Root Raised Cosine Nyquist Filtering // Int. Solid-State Circuits Conf., 2002. Digest of Technical Papers. Vol. 1. P. 96^117.