Исследование и разработка сверхвысокочастотного БиКМОП SiGe аналого-цифрового преобразователя с пониженной потребляемой мощностью тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Алексеев Герман Владимирович

• Алексеев Герман Владимирович
• кандидат наук
• 2021

Оглавление диссертации кандидат наук Алексеев Герман Владимирович

ВВЕДЕНИЕ

1. АНАЛИЗ МЕТОДОВ ПОСТРОЕНИЯ ВЫСОКОЧАСТОТНЫХ АЦП

1.1. АЦП параллельного типа

1.1.1. АЦП полностью параллельного типа

1.1.2. АЦП параллельного типа с интерполяцией

1.1.3. АЦП с предварительной аналоговой сверткой

1.1.4. АЦП с предварительной аналоговой сверткой с интерполяцией

1.2. Двухкаскадные АЦП

1.3. АЦП конвейерного типа

1.4. Многоканальные АЦП

1.5. Исследование энергоэффективности высокочастотных АЦП

1.6. Обоснование предлагаемой архитектуры

1.7. БиКМОП SiGe технологический процесс

1.8. Выводы

2. ПОГРЕШНОСТИ В АЦП И МЕТОДЫ ПРОЕКТИРОВАНИЯ КЛЮЧЕВЫХ СТРУКТУРНЫХ БЛОКОВ

2.1. Параметры АЦП

2.1.1. Статические параметры

2.1.2. Динамические параметры

2.2. Погрешности в АЦП

2.3. УВХ

2.3.1. УВХ на переключаемых эмиттерных повторителях

2.3.2. УВХ с улучшенным подавлением пролезания входного сигнала

2.3.3. Квазидифференциальная УВХ на переключаемых эмиттерных повторителях

2.3.4. Выбор архитектуры УВХ

2.3.4.1. Входной буфер

2.3.4.2. Переключающий элемент

2.3.4.3. Выходной буфер

2.3.5. Метод проектирования СВЧ УВХ

2.4. Компаратор

2.5. ЦАП

2.5.1. Параметры ЦАП

2.5.2. Термометрический ЦАП

2.5.3. Двоичновзвешенный ЦАП

2.5.4. Гибридный ЦАП

2.5.5. ЦАП с передискретизацией

2.5.6. Методы проектирования токовых ключей ЦАП

2.6. Выводы

3. ИССЛЕДОВАНИЕ ЗАВИСИМОСТИ ТОЧНОСТИ ПРЕОБРАЗОВАНИЯ ОТ СООТНОШЕНИЯ ЧАСТОТ ТАКТОВОГО И АНАЛОГОВОГО СИГНАЛОВ АЦП

3.1. Шум квантования при целочисленном соотношении частот РСЬКРШ

3.2. Шум квантования при дробном соотношении частот РСЬКР1И

3.1. Оценка зависимости соотношения сигнал-шум от соотношении частот РСЬМШ

3.2. Выводы

4. РАЗРАБОТКА СВЕРХВЫСОКОЧАСТОТНОГО БиКМОП SiGe АЦП С ПОНИЖЕННОЙ ПОТРЕБЛЯЕМОЙ МОЩНОСТЬЮ

4.1. УВХ

4.2. Предусилители

4.3. Компаратор

4.4. 4,5-разрядный каскад. Реализация декодера

4.5. ЦАП и аналоговый сумматор

4.6. Выходной каскад

4.7. Топология

4.8. Результаты измерений

4.1. Выводы

ЗАКЛЮЧЕНИЕ

Список литературы

Приложение 1 - Акты внедрения результатов диссертационной работы

Введение диссертации (часть автореферата) на тему «Исследование и разработка сверхвысокочастотного БиКМОП SiGe аналого-цифрового преобразователя с пониженной потребляемой мощностью»

ВВЕДЕНИЕ Актуальность темы

За последние три десятилетия наблюдается постоянный рост производительности и усложнения структур систем обработки сигналов, обусловленный преимуществами использования технологий интегральных схем. В данных системах производится непрерывный прием сигналов, включающих в себя голосовую речь, изображения, результаты измерений, проводные и беспроводные данные, и их последующая обработка сверхбольшими интегральными схемами (СБИС), где за дело берется разветвленная цифровая схемотехника.

Важнейшую роль в преодолении барьера между аналоговым и цифровым мирами играют аналого-цифровые преобразователи (АЦП), преобразуя аналоговые сигналы реального мира в более удобные для обработки компьютерами виды данных. Как следствие, АЦП являются устройством, определяющим качество работы всей системы в целом. Особенно требовательны к параметрам АЦП приемопередающие модули (ППМ) общего или специального назначения [1].

Наибольшую популярность в ППМ имеет супергетеродинная архитектура с двойным понижением частоты [2] (Рисунок 1). Однако, недостатки такой архитектуры ограничивают возможность улучшения точности обработки: аналоговые блоки понижения частоты неизбежно привносят искажения, требующие значительных калибровок, что приводит к громоздкости схемы, увеличению стоимости и сильной температурной зависимости [3].

Эффективным решением данной проблемы является уменьшение либо полный отказ от блоков понижения частоты входного сигнала, передвигая АЦП и цифровые интерфейсы как можно ближе к антенне/сенсору, тем самым получая архитектуру прямого преобразования [4] [5]. Кроме преимущества в физическом размере кристаллов, потребляемой мощности и стоимости, данная архитектура имеет улучшенную возможность

подстройки/программирования модуля благодаря тому, что основная обработка сигнала происходит в цифровом виде. Например, подавление побочных гармоник эффективнее реализуется при помощи цифровой фильтрации [6].

Рисунок 1 Структуры приемников (ЛУ - линейный усилитель, Г1-Г2 - гетеродины, ПЧ - усилитель промежуточной частоты) Чем ближе АЦП находится к антенне/сенсору, тем сигнал большей частоты ему необходимо обрабатывать, что накладывает серьезные требования к точности, частоте преобразования, частотному и динамическому диапазонам используемого АЦП.

Традиционно, при проектировании высокочастотных АЦП используется полностью параллельная архитектура построения. Обладая неоспоримым преимуществом в частоте преобразования, такие АЦП имеют существенные недостатки в энергопотреблении. Примером служит

микросхема MAX1150 [7], представляющая собой 8-разрядный параллельный АЦП с частотой преобразования до 500МГц, однако потребляющая при этом свыше 5Вт энергии.

В нынешнее время технологии производства КМОП интегральных схем претерпевают существенное развитие. Наиболее явно это выражается в уменьшающихся проектных нормах и, как следствие, уменьшении уровня напряжения питания микросхем. Также существенно увеличился частотный диапазон работы КМОП устройств. Таким образом, наряду с параллельной архитектурой в области высоких частот широкое распространение получила конвейерная структура АЦП. Например, микросхема ADC10D1000 [8]. Данный 10-разрядный АЦП компании Texas Instrument при частоте преобразования до 1ГГц потребляет менее 2Вт энергии.

Однако достижение высокой точности преобразования в многокаскадных конвейерных АЦП практически во всех разработках происходит только при использовании различных методов калибровки погрешностей, неизбежно возникающих при передаче сигнала от одного конвейерного каскада следующему. Детальное описание этих методов калибровки является конфиденциальной информацией фирм-разработчиков. Следовательно, появляется необходимость в разработке собственных алгоритмов калибровки, что является трудоемкой задачей.

Альтернативным решением является разработка структуры, позволяющей достигнуть точности преобразования и потребляемой мощности, незначительно уступающих конвейерным АЦП с калибровкой. При этом по быстродействию данная структура должна быть сравнима с АЦП полностью параллельной архитектуры. Также должны подвергнуться исследованию составные блоки устройства. Ключевым из них является устройство выборки и хранения (УВХ). Являясь входным каскадом, УВХ играет определяющую роль в быстродействии и точности всего АЦП.

Таким образом, необходим поиск и развитие новых методов и подходов в проектировании высокочастотных АЦП. Исследованию и разработке этих методов проектирования посвящена данная диссертация.

Цель и задачи диссертации

Целью диссертации является разработка метода проектирования и реализация высокочастотных АЦП с пониженной потребляемой мощностью и заданной точностью преобразования.

Для достижения данной цели необходимо решить следующие задачи:

1. Выполнить анализ методов проектирования высокочастотных АЦП, определить достоинства и недостатки известных архитектур АЦП.

2. Разработать методику сравнительной оценки энергоэффективности архитектур СВЧ АЦП.

3. Исследовать методы проектирования ключевых структурных блоков АЦП.

4. Разработать алгоритм проектирования СВЧ УВХ для АЦП средней разрядности.

5. Установить зависимость точности преобразования АЦП от соотношения частот тактового и аналогового сигналов.

6. Спроектировать АЦП с частотой преобразования до 1 ГГц на базе технологического процесса БиКМОП и исследовать опытные образцы АЦП.

На защиту выносятся следующие положения:

1. Методика сравнительной оценки энергоэффективности архитектур СВЧ АЦП.

2. Методика оценки точности преобразования АЦП в зависимости от соотношения частот тактового и аналогового сигналов.

3. Метод проектирования СВЧ УВХ для АЦП средней разрядности с согласованными параметрами потребляемой мощности, быстродействия и разрядности.

4. Структурные схемы СВЧ АЦП и УВХ.

5. Результаты апробации методов проектирования на базе микросхемы высокочастотного АЦП с пониженной потребляемой мощностью 5408НВ015 выполненной по технологии БиКМОП.

Научная новизна диссертации:

1. Установлена закономерность влияния конфигурации ключевых составных блоков АЦП на общую потребляемую мощность устройства.

2. Предложена методика сравнительной оценки энергоэффективности схем СВЧ АЦП, позволяющая на ранних этапах проектирования сравнить потребляемую ими мощность в зависимости от выбранной конфигурации.

3. Разработан метод проектирования СВЧ УВХ для АЦП средней разрядности, позволяющий снизить уровень потребляемой им мощности при заданных значениях быстродействия и точности в 0.5 шага квантования.

4. Разработана методика оценки точности аналогово-цифрового преобразователя в зависимости от соотношения частот тактового и аналогового сигналов, позволяющая оценить соотношение сигнал-шум во всем диапазоне обрабатываемых частот по предложенному выражению, а именно: БИЯ = 2 0 ^РСьК/Рш — 8 ,1 8 , при РСьК/Рш « п2ы.

Практическая значимость работы

1. Разработанная методика оценки энергоэффективности архитектур высокочастотных АЦП, позволяет определять количество потребляющих элементов архитектур АЦП и оптимизировать конфигурацию соответствующей архитектуры АЦП.

2. Разработанная методика оценки энергоэффективности архитектур СВЧ АЦП, позволяет определить количество потребляющих элементов архитектур АЦП и оптимизировать конфигурацию соответствующей архитектуры.

3. Разработан метод проектирования СВЧ УВХ для АЦП средней разрядности. Спроектированный по предложенному методу УВХ обладает требуемыми быстродействием и точностью при пониженном энергопотреблении.

4. Предложенная методика оценки точности преобразования АЦП позволяет оценивать соотношение сигнал-шум АЦП во всем диапазоне обрабатываемых частот, а не только при выбранном соотношения частот тактового и аналогового РС1К/РШ = п2ы.

5. Спроектированный с использованием разработанного метода АЦП обладает эффективной точностью преобразования (отношение эффективной разрядности к разрядности выходного кода) сопоставимой с конвейерными АЦП с калибровкой (~ 0.9). По быстродействию данная структура сравнима с АЦП полностью параллельной архитектуры при существенном выигрыше в потребляемой мощности (~ 30%).

6. Результаты работы использованы при выполнении опытно-конструкторских работ в АО «НИИМА «Прогресс». Предложенная структура высокочастотного АЦП применена в разработке микросхемы 5408НВ015.

7. Материалы диссертационной работы использованы в федеральном государственном автономном образовательном учреждении высшего образования «Национальный исследовательский университет «Московский институт электронной техники» при выполнении НИР «Разработка и исследование элементов приемо-передающих устройств в субтерагерцовом диапазоне на основе кремний-германиевых транзисторов», по Соглашению о предоставлении Гранта с Российским научным фондом № 20-19-00521 от 27.05.2020.

Апробация результатов.

Материалы диссертации представлены на следующих российских и международных конференциях:

1. 2017 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

2. Фундаментальные проблемы радиоэлектронного приборостроения. Международная научно-техническая конференция 2017г., МИРЭА, г. Москва.

3. Международный форум "Микроэлектроника-2017". 3-я научная конференция "Электронная компонентная база и электронные модули". Республика Крым, г. Алушта, 2017 г.;

4. 25-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика -2018», НИУ «МИЭТ», г. Москва, Россия, 2018 г.;

5. Международная научно-практическая конференция «Интеллектуальные системы и микросистемная техника» Россия, Кабардино-Балкария, пос. Эльбрус, 2018 г.;

6. Актуальные вопросы разработки и применения широкополосных активных фазированных и многолучевых антенных решеток в системах радиолокации, связи, радиопротиводействия, АО"Микроволновые системы", г. Москва, Россия, 2018 г.;

7. 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering

Основные публикации.

По материалам диссертационной работы опубликованы 15 печатных работ, в том числе 7 работ опубликованы в изданиях, входящих в перечень рецензируемых научных изданий ВАК Минобрнауки РФ, 2 работы - в изданиях, входящих в базу Scopus.

1. АНАЛИЗ МЕТОДОВ ПОСТРОЕНИЯ ВЫСОКОЧАСТОТНЫХ АЦП

Для дальнейшего выбора структуры высокочастотного АЦП с пониженным энергопотреблением необходимо провести анализ известных архитектур.

В данной главе рассматриваются принципы работы основных вариантов исполнения высокочастотных АЦП, их архитектурные и схемотехнические особенности, выявляются структурные блоки, вносящие основной вклад в энергопотребление. Также производится сравнительный анализ по трем ключевым параметрам - быстродействие, точность и энергоэффективность.

1.1. АЦП параллельного типа

Наиболее распространенной областью применения высокочастотных АЦП являются радарные устройства, сенсоры чтения жестких дисков, а также гигагерцовые системы связи. Необходимая разрядность выходного кода в таких приложениях 6-8 бит. Параллельная архитектура для этих целей является наиболее подходящей [13]. Принципы построения полностью параллельного АЦП, а также варианты, призванные нивелировать недостатки исходной архитектуры, будут разобраны далее.

1.1.1. АЦП полностью параллельного типа

Принципиальная схема полностью параллельной архитектуры (Flash) представлена на рисунке 1.1.

Рисунок 1.1 АЦП полностью параллельного типа Входной аналоговый сигнал сравнивается с набором опорных сигналов, сгенерированных резистивным делителем напряжения. Прежде чем попасть на входы блока принятия решения (далее - компаратор (К)) входной и опорный сигналы складываются с помощью дифференциального разностного усилителя (далее - предусилителя (ПУ)). Передаточная характеристика данного сложения и соответствующие эпюры выходных сигналов компараторов представлены на рисунке 1.2.

В зависимости от значения опорного сигнала изменяется точка пересечения нуля сигнала на выходе предусилителя относительно входного сигнала, тем самым определяя момент переключения последующего компаратора. Сформированный набором компараторов цифровой код, ввиду характера зависимости от входного сигнала, называется термометрическим. Термометрический код с выходов компараторов поступает на декодер, где происходит преобразование в двоичный. Для получения N разрядного

двоичного кода необходим 2^ — 1 разрядный термометрический код, соответственно 2^ — 1 пар компараторов и предусилителей.

Увых А

■ / / / / / / / ■ / / / ПУ1 ПУ2 ПУЗ ПУД ПУ5

/ 1 Г

J

Рисунок 1.2 Передаточные характеристики предусилителей и

компараторов

Большое количество предусилителей, подключенных напрямую к входному сигналу, увеличивает входную емкость АЦП, которая пагубно влияет на максимальную частоту входного сигнала. Кроме увеличенной входной емкости большое количество компараторов ведет к ухудшению точности преобразования. В идеальном случае тактовые сигналы приходят на компараторы одновременно. Однако в реальности неизбежна разница во времени срабатывания, обусловленная разной длиной разводки, по которым распространяется тактовый сигнал. Соответственно, разные величины паразитных импедансов вносят отличающиеся значения временной задержки. Уменьшить возникающую погрешность позволяет устройство выборки и хранения (УВХ). УВХ в течение такта преобразования сохраняет входной аналоговый сигнал на постоянном уровне. Таким образом, даже если

компараторы сработают с задержкой друг относительно друга, сравниваться будет один и тот же сигнал.

1.1.2. АЦП параллельного типа с интерполяцией

Интерполяция призвана уменьшить входную емкость АЦП полностью параллельного типа. На рисунке 1.3 представлен АЦП параллельного типа с интерполяцией (Interpolated), имеющим фактор интерполяции Fint = 4 . Входная емкость в данной архитектуре уменьшается кратно фактору интерполяции. Восстановление необходимого количества точек пересечения нуля происходит с помощью резистивных делителей между выходами предусилителей.

Использование интерполяции накладывает жесткие требования к линейности входных предусилителей по входу. На рисунке 1.4 продемонстрировано влияние линейности на точность преобразования для . Для того, чтобы точки пересечения нуля были равноудалены друг от друга (на рисунке снизу) необходима линейность входных предусилителей в пределах зоны интерполяции. На верхнем рисунке из-за изгибов передаточной характеристики предусилителей выходы резистивного делителя не имеют равноудаленные точки пересечения нуля.

Рисунок 1.3 АЦП параллельного типа с интерполяцией Несмотря на то, что данный вариант архитектуры позволяет уменьшить входную емкость, количество компараторов остается таким же, как и в полностью параллельном АЦП. Как следствие, остается проблема одновременного срабатывания компараторов, обусловленная разными длинами проводников. Варианты решения предложены в [15] и [16].

Увых А

О

Рисунок 1.4 - Передаточные характеристики интерполяции

1.1.3. АЦП с предварительной аналоговой сверткой В полностью параллельном АЦП каждый компаратор отвечает за один единственный диапазон входного сигнала. Основная идея использования аналоговой свертки заключается в изменении диапазона входного сигнала так, чтобы одни и те же компараторы обрабатывали разные участки шакалы (Рисунок 1.5). На рисунке представлена передаточная характеристика 4-х кратной аналоговой свертки Ff = 4 (Folding factor). Таким образом, каждый из задействованных компараторов участвует в определении выходного кода для 4-х диапазонов входного сигнала.

Рисунок 1.5 - Передаточная характеристика аналоговой свертки Определение конкретного диапазона производится дополнительным параллельным АЦП, разрядность Ыс которого определяется из формулы 2ыс — /у . Так как данный АЦП производит преобразование старших разрядов, то его называют грубым. АЦП разрядностью , обрабатывающий свернутый сигнал - точным. На Рисунке 1.6 представлена принципиальная схема АЦП с предварительной аналоговой сверткой. Полный выходной код устройства собирается в декодере и имеет разрядность N — + Ыс.

Рисунок 1.6 - АЦП с предварительной аналоговой сверткой

Блок аналоговой свертки представляет собой несколько соединенных параллельно усилителей, с чередующейся полярностью (Рисунок 1.7). На один из входов каждого усилителя подается входной сигнал, а на второй -опорные напряжения, относительно которых будет производиться свертка. Как можно видеть на передаточных характеристиках, при изменении входного сигнала от -ПШ/2 до +ПШ/2 сигнал на выходе блока аналоговой свертки пересекает нулевую отметку Ту раз. Соответственно, частотный диапазон входящих в него усилителей должен быть не менее чем в ^ раз больше, чем частотный диапазон входного сигнала.

Рисунок 1.7 - Блок аналоговой свертки Для получения необходимой передаточной характеристики дифференциальные пары усилителей должны быть линейны по входу в диапазоне ПШ/Ту и резко переходить в ограничение за его пределами (Рисунок 1.8, а). Однако на практике такой результат недостижим и реальные дифференциальные пары имеют плавный переход зоны линейности в зону ограничения, что приводит к существенным погрешностям на краях свернутого сигнала (Рисунок 1.8, б).

а б

Рисунок 1.8 - Передаточная характеристики аналоговой свертки: а -

идеальная, б - реальная

Исключить возникающие погрешности возможно с помощью дополнительного канала (Рисунок 1.9) [19].

Рисунок 1.9 - АЦП с двухканальной аналоговой сверткой.

Опорные напряжения аналоговой свертки между каналами будут сдвинуты на ПШ//у так, чтобы в момент, когда сигнал входит в зону нелинейности в одном канале, во втором канале начинался линейный участок передаточной характеристики (Рисунок 1.10). Так как зоны нелинейности полностью исключаются, то количество компараторов также уменьшается вдвое. Таким образом, общее количество компараторов остается таким же, как и в предыдущем варианте. Оцифрованный код каждого из точных АЦП

подвергается обработке в декодере и добавляется к результату преобразования грубого АЦП.

Рисунок 1.10 - Передаточные характеристики двухканальной свертки и

соответствующих точных АЦП

Предельным случаем двухканальной свертки является архитектура параллельной свертки (Рисунок 1.11). В этом варианте вместо двух обособленных точных АЦП, обрабатывающих сигнал с двух блоков аналоговой свертки, используется набор компараторов. На входы каждого компаратора подается свой собственный свернутый сигнал. При этом опорные напряжения, относительно которых происходит свертка, между собой сдвинуты так, чтобы точки пересечения нуля выходных сигналов равномерно расположились на входной шкале.

Рисунок 1.10 - АЦП с параллельной аналоговой сверткой. Существенным недостатком данной архитектуры, как и в полностью параллельном АЦП, является большая входная емкость.

1.1.4. АЦП с предварительной аналоговой сверткой с интерполяцией Также, как и с полностью параллельной архитектурой, интерполяция применима к АЦП с параллельной аналоговой сверткой (Рисунок 1.11). С помощью использования резистивных делителей количество блоков аналоговой свертки уменьшается кратно фактору интерполяции /¿пС. Таким образом, если разрядность точного АЦП равна NF, то количество блоков аналоговой свертки будет определяться соотношением . В сравнении

с АЦП с двухканальной аналоговой сверткой происходит уменьшение

количества предусилителей, но при этом увеличивается входная емкость. Выбор предпочтительного варианта исполнения в данном случае зависит от конкретных значений Ыс, и F¿nt, а также приоритетности частотного диапазона входного сигнала или потребляемой мощности [21] [22] [23] [24].

Рисунок 1.11 - АЦП с предварительной аналоговой сверткой с

интерполяцией

1.2. Двухкаскадные АЦП

Наряду с параллельными архитектурами широко распространены АЦП, состоящие из последовательных каскадов, каждый из которых определяет значение определенную часть разрядов результирующего выходного кода [25] [26]. Особенность многокаскадных АЦП заключается в том, что каждый последующий каскад использует данные преобразования предыдущего. На рисунке 1.12 представлен пример двухкаскадного АЦП.

Рисунок 1.12 - Двухкаскадный АЦП Входной аналоговый сигнал сохраняется на выходе УВХ. Преобразование Nс старших разрядов производится в первом каскаде. Выходной код отправляется на выходной декодер, а также на ЦАП. Аналоговый сигнал ЦАП вычитается из исходного сигнала с выхода УВХ в аналоговом сумматоре (Рисунок 1.13).

Рисунок 1.13 - Передаточные характеристики двухкаскадного АЦП Результат вычитания преобразуется вторым каскадом в NF младших разряда и добавляется к старшим разрядам в декодере. Общая разрядность

выходного кода складывается из разрядностей каскадов N = NF + Nc. Таким образом, за один период тактового сигнала УВХ должны успеть отработать поочередно два каскада, при этом выходной код обновляется с частотой тактового сигнала УВХ. Вследствие этого, в данной архитектуре различаются частота работы АЦП и частота обновления выходного кода ^, и для того чтобы получить определенное быстродействие составные элементы АЦП должны поддерживать вдвое большую частоту. Существенным преимуществом перед параллельными архитектурами является уменьшенная потребляемая мощность. Для двухкаскадного АЦП уменьшение в количестве предусилителей и компараторов составляет 2м/2_1 раз по сравнению с N разрядным параллельным АЦП.

1.3. АЦП конвейерного типа

Развитием идеи многокаскадных АЦП стала архитектура конвейерного типа. Отличием от рассмотренной двухкаскадной структуры является то, что УВХ включено в каждый каскад (Рисунок 1.14). Соответственно, первые каскады после того как произведут преобразование не ждут окончания работы всех оставшихся, а принимаются за новое значение входного аналогового сигнала. При этом для выравнивания по времени выходные коды каскадов подвергаются потактовым сдвигам. Также для удобства проектирования остаток после вычитания усиливается до ПШ.

Рисунок 1.14 - АЦП конвейерного типа Разрядность каскадов может быть разной и зависит от общей разрядности АЦП, допустимой задержки и потребляемой мощности [28]. Неоспоримым преимуществом конвейерных АЦП является низкое энергопотребление даже при 12-16 -разрядном выходном коде [29]. Тем не менее, использование конвейерной архитектуры имеет место быть и в малоразрядных АЦП [30] [31].

В данной архитектуре частота работы АЦП и частота обновления выходного кода fs равны, однако присутствует задержка между моментом поступления входного аналогового сигнала и получением выходного кода. Величина задержки состоит из количества периодов тактового сигнала, равное количеству каскадов. В некоторых областях применения АЦП такая задержка бывает недопустимой.

Одним из ключевых недостатков конвейерной архитектуры являются погрешности, возникающие при переходе аналогового сигнала от одного каскада к следующему. В частности, погрешности возникают из-за недостаточной точности многочисленных усилительных каскадов в УВХ и аналоговых сумматорах. Существуют методы калибровок, призванных увеличить точность преобразования [32] [33] [34]. Однако большинство из них требуют сложные математические вычисления, как следствие выливающиеся в разветвленную сеть цифровых блоков, которые при высокой тактовой частоте также имеют существенную потребляемую мощность.

На выходе каждого каскада преобразования аналоговый сигнал «складывается» в 2К раз, где К - разрядность каскада. На рисунке 1.15 представлены примеры передаточных характеристик 6- разрядного 3-каскадного конвейерного АЦП. Соответственно, с каждым последующим каскадом в конвейере, частотные диапазоны усилительных каскадов должны увеличиваться пропорционально 22 . Для достижения таких параметров требуются дополнительные затраты потребляемой мощности.

Рисунок 1.15 - Передаточные характеристики каскадов конвейерного АЦП

1.4. Многоканальные АЦП

Помимо архитектурного разнообразия известны различные системные решения, направленные на улучшение качества обработки сигналов. Одним из таких является распараллеливание обрабатываемого сигнала по каналам. Если раньше данный прием проводился в отдельно стоящих микросхемах, то с увеличением степени интеграции технологических процессов, стало возможным производство многоканальных АЦП в составе одного кристалла (Рисунок 1.16).

Рисунок 1.16 - Многоканальный АЦП Структура многоканальных АЦП стоит из нескольких идентичных преобразователей, тактовые сигналы которых разнесены между собой во времени. На рисунке 1.17 представлены примеры эпюр четырехканального АЦП.

Рисунок 1.17 - Эпюры тактовых сигналов многоканальных АЦП Результаты преобразования всех N каналов могут собираться в один канал с помощью декодера, выходная частота которого будет в N раз больше, чем одного канала в отдельности.

Недостатком данного приема является повышенное энергопотребление и большая занимаемая площадь на кристалле. В большинстве случаях в состав многоканальных АЦП входят относительно малопотребляющие конвейерные архитектуры высокой разрядности. Современные преобразователи спроектированные по данной схеме достигают 2-3ГГц быстродействия при 10-12 разрядном выходном коде.

Список литературы диссертационного исследования кандидат наук Алексеев Герман Владимирович, 2021 год

СПИСОК ЛИТЕРАТУРЫ

[1] J. Wepman, "Analog-to-digital converters and their applications in radio receivers," IEEE Communication Mag., vol. 33, pp. 39-45, May. 1995.

[2] B. Razavi, RF Microelectronics. Upper Saddle River, NJ: Prentice Hall PTR, 1998.

[3] A. Abidi, "Direct-conversion radio tranceivers for digital communications," IEEEJournal of Solid-State Circuits, vol. 30, no. 12, pp. 13991410, Dec. 1995.

[4] A. Loke, and F. Ali, "Direct conversion radio for digital mobile phones-designissues, status, and trends," IEEE Trans. Microwave Theory and Techniques, vol.50, no. 11, pp. 2422-2435, Nov. 2002.

[5] B. Razavi, IEEE Solid-State Circuits Magazine, pp. 9-13, 2017.

[6] Z. Fu, A. Hornbostel, J. Hammesfahr, and A. Konovaltsev, "Suppression of multipath and jamming signals by digital beamforming for GPS/Galileo applications,"GPS Solutions, vol. 6, no. 4, pp. 257-264, Mar. 2003.

[7] MAX1150. Datasheet / Maxim Integrated Products. S., - 1996.

[8] ADC10D1000. Datasheet / Texas Instrument. - 2013

[9] C.-Y. Chen, et al., "A low power 6-bit flash ADC with reference voltage and common-mode calibration," IEEE J. Solid-State Circuit, vol. 44, no. 4, pp. 1041-1046, Apr. 2009.

[10] K. Deguchi, et al., "A 6-bit 3.5GS/s 0.9-V 98-mW flash ADC in 90-nm CMOS," IEEE J. Solid-State Circuits, vol. 43, no. 10, pp. 2303-2310, Oct. 2008.

[11] Priyanka Dhage, Pradnya Jadhav, "Design of power efficient hybrid flash-successive approximation register analog to digital converter", Communication and Signal Processing (ICCSP) 2017 International Conference on, pp. 0462-0466, 2017.

[12] Gabriel Puech, "An 8 bits 2GS/s ADC in 180 nm CMOS process for healthcare multichannel instruments", Electronics Circuits and Systems (ICECS) 2017 24th IEEE International Conference on, pp. 13-16, 2017.

[13] C. Sander, M. Clara, A. Hartig, and F. Kuttner, \A 6-bit 1.2-GS/s low-power flash-ADC in 0.13'm digital CMOS technology," IEEE J. Solid-State Circuits, vol. 40,no. 7, pp. 1499-1505, July 2005.

[14] K. N. Hosur, Dariyappa, Shivanand, Vijay, Nagesha, Girish V. Attimarad, Harish M. Kittur, "Design of 4 bit flash ADC using TMCC & NOR ROM encoder in 90nm CMOS technology", Trends in Automation Communications and Computing Technology (I-TACT-15) 2015 International Conference on, pp. 1-6, 2015.

[15] P. Vorenkamp and R. Roovers, \A 12-b, 60-MSample/s cascaded folding and inter-polating ADC," IEEE J. Solid-State Circuits, vol. 32, no. 12, pp. 1876{1886, Dec.1997.

[16] R. J. V. de Plassche and P. Baltus, \An 8-bit 100-MHz full-nyquist analog-to-digital converter," IEEE J. Solid-State Circuits, vol. 23, no. 6, pp. 1334{1344, Dec. 1988.

[17] Saleh Abdel-Hafeez, Ali Shatnawi, "High-Speed Low-Power Flash ADC Architecture Using Switched-Capacitor Positive Feedback Comparator and Parallel Single-Gate Encoder", Circuits, Systems, and Signal Processing, vol. 37, pp. 2492, 2018.

[18] R Raghavendra and SA Hariprasad, "Implementation of Flash ADC using Multisim Technology", International Journal of Computer Trends and Technology (IJCTT), vol. 4, no. 6, pp. 1825-1830, 2013.

[19] Bram Nauta, Member and Ardie G. W. Venes IEEE A 70-MS/S 110-mW 8-b CMOS Folfingg and Interpolating A/D Converter.

[20] Roman Mikheev and Artem Malygin, "Formalization of folding and interpolating ADC architecture", Proc. of the IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), pp. 1401-1403, 2018.

[21] A. G. W. Venes and R. V. de Plassche, \An 80-MHz, 80mW,8-b CMOS Folding A/D Conveter with distributed Track-and-Hold Preprocessing," IEEE J. Solid-State Circuits, vol. 31, no. 12, pp. 1846{1853, Dec. 1996.

[22] P. Vorenkamp and R. Roovers, \A 12-b, 60-MSample/s cascaded folding and interpolating ADC," IEEE J. Solid-State Circuits, vol. 32, no. 12, pp. 1876{1886, Dec.1997.

[23] K. Bult and A. Buchwald, \An embedded 240-mW 10-b 50-MS/s CMOS ADC in 1-mm2," IEEE J. Solid-State Circuits, vol. 32, no. 12, pp. 1887{1895, Dec. 1997.

[24] R. Taft, C. Menkus, M. Rosaria, O. Hidri, and V. Pons, \A 1.8-V 1.6-GSamples/s 8-b Self-Calibrating Folding ADC with 7.26 ENOB at Nyquist Frequency," IEEE J. Solid-State Circuits, vol. 39, no. 12, pp. 2107{2115, Dec. 2004.

[25] D. A. Johns and K. Martin, Analog Integrated circuit design. USA: John Wiley andsons, Inc, 1997.

[26] B. Razavi and B. Wooley, \Design Techniques for High-Speed, HighResolution Comparators," IEEE J. Solid-State Circuits, vol. 27, no. 12, pp. 1916{1926, Dec. 1992.

[27] K. Muroya et al., "900-MHz 3.5-mW 8-bit Pipelined Subranging ADC Combining Flash ADC and TDC", IEEE RFIT, pp. 7-9, Aug. 2017.

[28] Lewis S.H. Optimizing the Stage Resolution in Pipelined, Multistage, Analog-to-Digital Converters for Video-Rate Applications. // IEEE Trans. Circuits and Systems - II. 1992. V. 39. № 8. P. 516-523.

[29] P. Bogner, F. Kuttner, C. Kropf, T. Hartig, M. Burian, and H. Eul, \ A 14b 100MS/s digitally self-calibrated pipelined ADC in 0.13-7m CMOS," in Proc. ISSCCDig. Tech. Papers, Feb. 2006, pp. 224{225.

[30] A. Varzaghani and C.-K. K. Yang, \A 600-MS/s 5-Bit Pipeline A/D Converter Using Digital Reference Calibration," IEEE J. Solid-State Circuits, vol. 41, no. 2, pp. 310{319, Feb. 2006.

[31] D.-L. Shen and T.-C. Lee, \A 6-bit 800-MS/s Pipelined A/D Converter With Open-Loop Ampli ers," IEEE J. Solid-State Circuits, vol. 42, no. 2, pp. 258{268, Feb. 2007.

[32] Murmann B., Boser B.E., Background calibration for low-power highperformance A/D conversion / Department of Electrical Engineering and Computer Sciences University of California, Berkeley, California, Project Report. - 2001 - 02.

[33] Lin Y.-M., Kim B., Gray P. A 13-b 2,5-MHz self-calibrated pipelined A/D converter in 3-^m CMOS // IEEE Journal of solid-state circuit. - 1991. - Vol. 26. - № 4. - P. 628 - 636.

[34] Siragusa E., Galton I. Gain error correction technique for pipelined analogue-to-digital converters // IEE Electron. Lett. - 2000. - Vol. 36. - № 3. - P. 617 - 618.

[35] C. Y. Lin, et al, "A 10b 2.6GSs Time-Interleaved SAR ADC with Background Timing-Skew Calibration", ISSCC 2016, pp.468-469, Feb. 2016.

[36] J. Doernberg, H. Lee, and D. Hodges, \Full-Speed testing of A/D Converters," IEEE J. Solid-State Circuits, vol. 19, no. 6, pp. 820{827, Dec. 1984.

[37] R. V. de Plassche, CMOS Integarted Analog-to-Digital and Digital-to-Analog Converters. MA, USA: Kluwer Academic Publishers, 2003.

[38] Быстродействующие интегральные микросхемы ЦАП и АЦП и измерение их параметров / Марцинкявичюс А.-Й. К., Багданскис Э.-А.К., Пошюнас Р.Л., Драган Б.В. и др. Под ред. Марцинкявичюса А.-Й.К., Багданскиса Э.-А.К. - М.: Радио и связь. - 1988.

[39] X. Yang and J. Liu, "A 10 GS/s 6b Time-Interleaved Partially Active Flash ADC", IEEE Trans. Circuits Syst. I, vol. 61, no. 8, pp. 2272-2280, Aug. 2014.

[40] Sample-and-Hold Amplifiers, Analog Devices, www.analog.com/static/importedfiles/tutorials/MT-090.pdf.

[41] P. Vorenkamp and J. P. M. Verdaasdonk, "Fully bipolar, 120-Msample/s 10-b Track-and-Hold Circuit," IEEE Journal of Solid-State Circuits, vol. 27, no. 7, pp. 988-992, 1992

[42] J. C. Jensen and L. E. Larson, "A Broadband 10-GHz Track-and-Hold in Si/SiGe HBT Technology," IEEE Journal of Solid-State Circuits, vol. 36, no. 3, pp. 325-330, 2001.

[43] F. Maloberti, Data Converters. Springer, 2007.

[44] P. Thomas, M. Buck, M. Grözing, M. Berroth, J. Rauscher, M. Epp, M. Schlumpp, "An Adaptable 6.4 - 32 GS/s Track-and-Hold Amplifier with TrackMode Masking for High Signal Power Applications in 55 nm SiGe-BiCMOS", BiCMOS and Compound Semiconductor Integrated Circuits and Technology Symposium (BCICTS) 2018 IEEE, pp. 60-63, 2018.

[45] B. Pregardier, "Schnelle Folge/Halte-Verstärker und ihre Anwendung in mehrstufigen Analog/Digital-Umsetzern für Auflösung bis 10 bit," Ph.D. dissertation, Ruhr-Universität Bochum, 1996.

[46] T. Baumheinrich, B. Pregardier, and U. Langmann, "A 1-GSample/s 10-b full Nyquist Silicon Bipolar Track&Hold IC," IEEE Journal of Solid-State Circuits, vol. 32, no. 12, pp. 1951-1960, 1997.

[47] M. Buck, M. Grazing, M. Berroth, M. Epp and S. Chartier, " A 6 GHz input bandwidth 2 V pp-diff input range 6.4 GS/s track-and-hold circuit in 0.25mu BiCMOS ", Proc. IEEE Radio Freq. Integr. Circuits Symp. (RFIC), pp. 159-162, Jun. 2013.

[48] C. Fiocchi, U. Gatti, and F. Maloberti, "Design Issues on High-Speed HighResolution Track-and-Holds in BiCMOS Technology," IEE Proceedings -Circuits, Devices and Systems, vol. 147, no. 2, pp. 100-106, 2000.

[49] J. Lee, P. Roux, U.-V. Koc, T. Link, Y. Baeyens, and Y.-K. Chen, "A 5-GSample/s A/D Converter for 10-Gb/s Optical Receivers," IEEE JournaState Circuits, vol. 39, pp. 1671-1679, 2004.

[50] Y. Yao, X. Yu, D. Yang, F. Dai, J. D. Irwin, and R. C. Jaeger, "A 3-bit 2 Interleaved Flash Analog-to-Digital Converter in SiGe Technology," in P IEEE Asian Solid-State Circuits Conf. ASSCC '07, 2007, pp. 420-423.

[51] W. Cheng, W. Ali, M.-J. Choi, K. Liu, T. Tat, D. Devendorf, L. Linder, and R. Stevens, "A 3b 40GS/s ADC-DAC in 0.12um SiGe," in Proc. Digest of

Technical Papers Solid-State Circuits Conf. ISSCC. 2004 IEEE Int, 2004, pp. 262-263.

[52] P.-H. Chen and M. Peckerar, "A 5-bit Interpolating Flash ADC in 0.13-um SiGe BiCMOS," in Proc. IEEE Int. Conf. Integrated Circuit Design and Technology ICICDT '07, 2007, pp. 1-3.

[53] V. E. Garuts, Y.-C. S. Yu, E. O. Traa, and T. Yamaguchi, "A Dual 4-bit 2-Gs/s Full Nyquist Analog-to-Digital Converter Using a 70-ps Silicon Bipolar Technology with Borosenic-Poly Process and Coupling-Base Implant," IEEE Journal of Solid-State Circuits, vol. 24, pp. 216-222, 1989.

[54] T. Wakimoto, Y. Akazawa, and S. Konaka, "Si Bipolar 2-GHz 6-bit Flash A/D Conversion LSI," IEEE Journal of Solid-State Circuits, vol. 23, pp. 1345-1350, 1988.

[55] Y. Lu, W.-M. L. Kuo, X. Li, R. Krithivasan, J. D. Cressler, Y. Borokhovych, H. Gustat, B. Tillack, and B. Heinemann, "An 8-bit, 12 GSample/sec SiGe Trackand-Hold Amplifier," in Proc. Bipolar/BiCMOS Circuits and Technology Meeting, 2005, pp. 148-151

[56] R. Walden, "Analog-to-digital converter survey and analysis," IEEE J. Sel. Areas in Comm., vol. 7, no. 4, pp. 539-550, April 1999.

[57] D. Selle, et al., "8 GHz full Nyquist HBT comparator," Electronics Letters, vol.26, no. 13, pp. 919-921, June 1990.

[58] V. E. Garuts, "Design and evaluation of a 5 GHz HBT strobed comparator,"1992 IEEE Proc. BCTM, pp. 143-146, Oct. 1992.

[59] Rajeev Ratna Vallabhuni, D.V.L. Sravya, M. Sree Shalini, G.Uma Maheshwararao, "Design of Comparator using 18nm FinFET Technology for Analog to Digital Converters", Smart Structures and Systems (ICSSS) 2020 7th International Conference on, pp. 1-6, 2020.

[60] Solis, C..I. and Ducoudray, G.O., "High resolution low power 0.6 um CMOS 40MHz dynamic latch comparator," 53rd IEEE MWSCAS Conference, pp. 1045-1048, Aug. 2010.

[61] R Megha and KA Pradeepkumar, "Implementation of low power flash ADC by reducing comparators", 2014 International Conference on Communication and Signal Processing, pp. 443-447, 2014.

[62] Fathi, Amir, Abdollah Khoei, and Khayrollah Hadidi, "High Speed Min/Max Architecture Based on a Novel Comparator in 0.18-)tm CMOS Process," Journal of Circuits, Systems and Computers 24, no. 04 (2015): 1550048.

[63] Samaneh Babayan-Mashhadi, and Reza Lotfi, "Analysis and Design of a Low-Voltage Low-Power Double-Tail Comparator," IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 22, No. 2, February 2014.

[64] Rasoul Dehghani, Design of CMOS Operational Amplifiers, Artech House, 2013.

[65] D. Jackuline Moni, and P. Jisha, "High-speed And Low-power Dynamic Latch Comparator," IEEE International Conference on Devices, Circuits and Systems (ICDCS), page 259-263, March 2012.

[66] C. Yang et al., "A 3 mW 6b 4GS/s Subranging ADC with Adaptive Offset-Adjustment Comparators", Proc. IEEE Custom Integrated Circuits Conference, pp. 1-4, 2019.

[67] W. Gao, W. M. Snelgrove, and S. J. Kovacic, "A 5-GHz SiGe HBT return-tozero comparator for RF A/D conversion," IEEE J. Solid-State Circuits, vol. 31,no. 10, pp. 1502-1506, Oct. 1996.

[68] J. C. Jensen and L. E. Larson, "A 16-GHz ultra-high-speed Si-SiGe HBT comparator," IEEE J. Solid-State Circuits, vol. 38, no. 9, pp. 1584-1589, Sept. 2003

[69] M. Hotta, et al., "A 150-mW, 8-bit video-frequency A/D converter," IEEE J. Solid-State Circuits, vol. 21, no. 2, pp. 318-323, April 1986.

[70] G.A. Al-Rawi, "A new offset measurement and cancellation technique for dynamic latches," ISCAS Conference, 2002.

[71] R Megha and KA Pradeepkumar, "Implementation of low power flash ADC by reducing comparators", 2014 International Conference on Communication and Signal Processing, pp. 443-447, 2014.

[72] Digel 1., Grozing M., Berroth M. et ai, "High-Speed Comparators for SAR ADCs in 130 nm BiCMOS," 2010 Conference on Ph.D. Research in Microelectronics and Electronics (PRIME), pp. 1-4, July 2010.

[73] B. Razavi, Principles of Data Conversion System Design, New York : IEEE Press, 1995

[74] T. Miki, Y. Nakamura, et al., "A 10it 50MS/s CMOS D/A Converter with 2.7V Power Supply," in Proc. International VLSI Circuits Symposium, 1992, pp. 92-93.

[75] L. Letham, B.K. Ahuja, et al., "A High-Performance CMOS 70-MHz Palette/DAC," IEEE Journal of Solid State Circuits, SC-22(6), December 1987, pp. 1041-47.

[76] V. Shen and D.A. Hodges, "A 60ns Glitch-Free NMOS DAC," in International Solid State Circuits Conf. Dig. of Tech Papers, Feb. 1983, pp. 188-9.

[77] B.M.J. Kup, E. C. Dijkmans, P.J.A. Naus and J. Sneep, "A Bit-Stream Digital-to-Analog Converter with 18-b Resolution," IEEE Journal of Solid State Circuits, SC-26(12), December 1991, pp. 1757-1763.

[78] D. W. J. Groeneveld, J. Schouwenaars, J. Termeer, and C. Bastiaansen, "A Self-Calibration Technique for Monolithic High-Resolution D/A Converters," IEEE Journal of Solid State Circuits, SC-24(6), December 1989, pp. 1517-1522.

[79] R.G. Lerch et al., "A Monolithic XA A/D and D/A converter with Filter for Broad-Band Speech Coding," IEEE Journal of Solid State Circuits, SC-26(12), December 1991, pp. 1920-7.

[80] "Data Converter Reference Manual, Vol. I," Analog Devices Inc, 1992.

[81] P.H. Saul and J. S. Urquhart, "Techniques and Technology for HighSpeed D-A Conversion," IEEE Journal of Solid State Circuits, SC-19(1), Feb. 1984, pp. 62-68.

[82] W. R. Bennett, "Spectra of Quantized Signals", Bell System Technical Journal, No. 27, July 1948, pp. 446-472.

[82] Алексеев Г.В, Репин В.В., Мухин И.И., Каленов А.А. Определение оптимального соотношения между дискретизацией и квантованием для СВЧ АЦП // ЭЛЕКТРОНИКА НТБ №6 2019, с 72 - 74.

[83] Алексеев Г.В. Разработка монолитного устройства выборки и хранения с частотой выборки 250МГц на SiGe БиКМОП технологии // 22-ю Всероссийскую межвузовскую научно-техническую конференцию студентов и аспирантов «Микроэлектроника и информатика-2015», МИЭТ, Москва 2015 г., с.128.

[84] Siragusa E., Galton I. Gain error correction technique for pipelined analogue-to-digital converters // IEE Electron. Lett. - 2000. - Vol. 36. - № 3. - P. 617 - 618.

[85] W Li, F Li, C Yang et al., "A power-efficient reference buffer with wide swing for switched-capacitor ADC[J]", Microelectronics Journal, vol. 46, no. 5, pp. 410-414, 2015.

[86] LVDS owner's manual - 2nd edition / National Semiconductor Corp., -2004. - 98 p.

[87] Y. Chi, Y. Mi, M. Sano, K. Koyamal, T. Suzuki, K. Hamashital, et al., "Adaptive cancellation of gain and nonlinearityerrors in pipelined ADCs" in IEEE Solid-State Circuits Conforence Digest of Technical Papers, pp. 282-283, 2013.

[88] Analog/mixed-signal products/Texas Instruments. W., - 2002. - 268 p.

[89] Алексеев Г.В., Репин В.В., Мухин И.И., Дроздецкий М.Г. Разработка и результаты исследования высокочастотного 8 разрядного БиКМОП АЦП // ЭЛЕКТРОНИКА НТБ №1 2019, с 88 - 91.

[90] Alekseev H., Morozov D., Mukhin I., Repin V. The development of a high speed 8-bit pipelined ADC on 0.25um // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), IEEE, 2019, MIET. - P. 1334 - 1337.

[91] IEEE Standard 1241-2000: IEEE standard for terminology and test methods for analog-todigital converters, Institute of Electrical and Electronics Engineers Inc., 2000

ПРИЛОЖЕНИЕ 1 - АКТЫ ВНЕДРЕНИЯ РЕЗУЛЬТАТОВ ДИССЕРТАЦИОННОЙ РАБОТЫ

Прыяажгмие

УТВЕРЖДАЮ Директор по научной работе АО «НИИМА «I lpoipccc»,

Председатель ГЩТК

/¿^ ,

/

И.Л. Корнеев

юг

г.

МП

АКТ

о внедрении результатов диссертационной работы Алексеева Германа Владимировича на тему «Исследование и разработка свсрхвысокочастотнога БиКМ011 аналого-цифрового преобразователя с пониженной потребляемой мощностью»

Постоянно действующая техническая комиссия

АО «НИИМА «Прогресс», в составе Корнеева И.Л.. Татаринова A.B., Чикваркина И.Б, Куликова Д.В., Александрова A.B., Мухина И.И., Бородина И.А., Вольнова Р.В., Белова А.Е. составила настоящий акт о том, что диссертационная работа Алексеева Г.В.. посвященная исследованию и разработке сверхвысокочастного БиКМОП аналого-цифрового преобразователя с пониженной потребляемой мощностью, включает результаты, которые использовались при разработке изделий в рамках опытно-конструкторской работы «Разработка комплекта

сверхвысокочастотных монолитных интегральных схем приемного канала цифровой активной фазированной антенной решетки Х- диапазона по технологии "кремний-германий"» шифр «Многоцветник-47», выполняемой по государственному контракту от 07 марта 2014 года № 14411.169999.11.078 (ОКР выполнялась на основании постановления Правительства Российской

Федерации от 26 декабря 2013 г. № 1250-63 «О государственном оборонном заказе на 2014 год и плановый период 2015 и 2016 годов»). Результаты, полученные в диссертационной работе, были использованы для разработки и отладки микросхем 5408НВ01Н4, 5408НВ015 сверхвысокочастиого 8-разрядною аналого-цифрового преобразователя с частотой преобразования до 1 ГГц.

АО «11ИИМА «Прогресс» заинтересовано в развитии методов проектирования сперхвысокочастотных аналого-цифровых преобразователей, которые способствуют упрощению процесса разработки, а также улучшению производительности изделий и уменьшению потребляемой мощности путем увеличения эффективности использования структурных блоков устройства.

Члены ПДТК:

В. Татаринов

И.Б. Чикваркии

И.А. Бородин

А.Е.Белов

«УТВЕРЖДАЮ»

I Тпгтрнтпп пп ий\лШПЙ работе

«/Ц» ь^сал. 2021 г.

"'■-. —йи---

__С.А.Гаприлов

; {У» ^сал, 2021 г.

АКТ

об использовании результатов диссертационной работы Алексеева Германа Владимировича

Настоящим актом подтверждается, что методики проектирования сверхвысокочастотных аналого-цифровых преобразователей, полученные Алексеевым Г. В, в ходе работы над кандидатской диссертацией «Исследование и разработка сверхвысокочастотного БиКМОП 8Юе аналого-цифрового преобразователя с пониженной потребляемой мощностью», а именно, методики расчета и проектирования устройства выборки-хранения в составе АЦП, использованы в федеральном государственном автономном образовательном учреждении высшего образования «Национальный исследовательский университет «Московский институт электронной техники» при выполнении НИР «Разработка и исследование элементов приемо-передающих устройств в субтерагерцовом диапазоне на основе кремний-германиевых транзисторов», по Соглашению о предоставлении Гранта с Российским научным фондом № 20-19-00521 от 27.05.2020.

Заместитель заведующего кафедрой ИЭМС, Крупки на Т.Ю.

доктор технических наук, профессор