Синтез и реализация конвейерного аналого-цифрового преобразователя со сниженной потребляемой мощностью тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Пятак, Иван Михайлович

• Пятак, Иван Михайлович
• кандидат наук
• 2016

Оглавление диссертации кандидат наук Пятак, Иван Михайлович

Введение

1 Текущее состояние проблемы, перспективы, задачи

1.1 Основные характеристики аналого-цифровых преобразователей

1.2 Конвейерные аналого-цифровые преобразователи: структурная схема, основные структурные блоки

1.2.1 Устройство выборки-хранения

1.2.2 Полуторабитный каскад конвейера

1.2.3 Мультипликативный цифро-аналоговый преобразователь

1.3 Методы снижения потребляемой мощности аналого-цифровых преобразователей

1.4 Калибровка и коррекция конвейерных аналого-цифровых преобразователей

1.5 Цель и задачи работы

2 Параметрический синтез конвейерного аналого-цифрового преобразователя со сниженной потребляемой мощностью

2.1 Общие положения

2.2 Анализ схемы мультипликативного цифро-аналогового преобразователя

в z-области

2.2.1 Анализ с учетом конечного коэффициента усиления ОУ по постоянному току и площади усиления

2.2.2 Анализ с учетом конечного коэффициента усиления ОУ по постоянному току и площади усиления в режиме мультиплексирования

2.3 Методика синтеза конвейерного аналого-цифрового преобразователя на основе полуторабитных каскадов

2.4 Моделирование конвейерного аналого-цифрового преобразователя на функциональном уровне в программе МА^АВ^тиНпк

2.4.1 Постановка задачи

2.4.2 Построение модели конвейерного аналого-цифрового преобразователя с

учетом конечности коэффициента усиления и площади усиления ОУ по постоянному току

2.4.3 Моделирование на функциональном уровне конвейерного аналого-цифрового преобразователя

2.4.4 Моделирование цифровой калибровки и коррекции конвейерного аналого-цифрового преобразователя в МА^АВ^тиНпк

2.5 Выводы

3 Реализация и моделирование конвейерного аналого-цифрового преобразователя на схемном уровне

3.1 Реализация и моделирование структурных блоков конвейерного аналого-цифрового преобразователя

3.1.1 Вводная часть и постановка задачи

3.1.2 Реализация и моделирование компараторов на основе КМОП инверторов

3.1.3 Реализация и моделирование ОУ

3.1.4 Реализация и моделирование входного УВХ конвейерного аналого-цифрового преобразователя

3.1.5 Реализация и моделирование полуторабитного каскада конвейера

3.1.6 Реализация и моделирование схем синхронизации

3.2 Моделирование конвейерного аналого-цифрового преобразователя с учетом паразитных параметров топологии

3.2.1 Схема конвейерного аналого-цифрового преобразователя разрядностью

14 бит

3.2.2 Результаты моделирования интегральной схемы конвейерного аналого-цифрового преобразователя разрядностью 14 бит

3.3 Выводы

4 Экспериментальное исследование характеристик кристалла конвейерного аналого-цифрового преобразователя

4.1 Кристалл интегральной схемы конвейерного АЦП

4.2 Разработка тестовой оснастки (измерительной платы)

4.3 Измерительная установка

4.4 Исследований статических характеристик конвейерного аналого-цифрового преобразователя

4.5 Исследований динамических характеристик конвейерного аналого-цифрового преобразователя

4.5.1 Экспериментальное исследование динамических характеристик конвейерного АЦП

4.5.2 Реализация калибровки и коррекции конвейерного АЦП

4.6 Выводы

Заключение

Список литературы

Введение диссертации (часть автореферата) на тему «Синтез и реализация конвейерного аналого-цифрового преобразователя со сниженной потребляемой мощностью»

ВВЕДЕНИЕ

Актуальность темы диссертации

Развитие микроэлектронных технологий во многом определяет современный рынок телекоммуникаций. Прогресс в совершенствовании МОП технологий позволил снизить длину канала транзистора до 180 нм и менее, обеспечив значительную плотность размещения элементов на кристалле. Как следствие, широко распространены и востребованы интегральные схемы типа «система-на-кристалле» или «система-в-корпусе», позволяющие объединить аналоговую и цифровую части устройства. Аналого-цифровой преобразователь (АЦП), являющийся неотъемлемой составляющей такого рода схем, обеспечивает преобразование сигналов из аналоговой части в цифровой код для дальнейшей обработки. При этом возрастающие требования со стороны потребителей стимулируют развитие рынка телекоммуникаций, характеристик системы и, следовательно, характеристик АЦП в их составе.

Основными типами аналого-цифровых преобразователей являются параллельный АЦП, конвейерный АЦП, дельта-сигма АЦП и АЦП последовательного приближения. В современных телекоммуникационных приложениях востребованы АЦП с эффективной разрядностью от 9 бит и быстродействием от 30 МВыб/с, что достижимо при использовании АЦП конвейерной архитектуры построения [1, 2, 3]. Конвейерные АЦП состоит из нескольких каскадов (или стадий), осуществляющих последовательное преобразование входного аналогового сигнала в выходной цифровой код. Проектирование таких преобразователей связано с поиском компромиссных решений между количеством каскадов, их разрядностью, быстродействием и, как следствие, потребляемой мощностью.

Каскад конвейера, как правило, содержит устройство выборки-хранения (УВХ), АЦП и цифро-аналоговый преобразователь (ЦАП) малой разрядности, а также усилитель выходного напряжения каскада. Как правило, преобразователи в составе каскада конвейера реализуются в виде параллельных АЦП, потребляющих значительную мощность. Усилитель, УВХ и ЦАП, как правило,

выполняются с помощью схемы на переключаемых конденсаторах (БС-схема) на основе операционного усилителя (ОУ), ), называемой мультипликативным ЦАП (МЦАП). Достижение высоких характеристик такого рода схем требует применения ОУ с высоким коэффициентом усиления по постоянному току и площадью усиления, что также ведет к росту потребляемой мощности ОУ и, следовательно, всего АЦП. Таким образом, несмотря на успехи в области разработки микроэлектронных устройств, снижение потребляемой мощности конвейерных АЦП является актуальной задачей.

Одним из важных этапов реализации конвейерного АЦП является выбор требуемых параметров операционных усилителей для БС-схем в составе каскадов. Анализ литературы показывает, что параметры ОУ в большинстве работ выбираются либо эвристически, без указания какой-либо связи с характеристиками разрабатываемого конвейерного АЦП, либо учитывается только коэффициент усиления по постоянному току. Данное обстоятельство определяется отсутствием оценок влияния параметров ОУ на свойства АЦП, в частности частотных свойств ОУ. Развитие методик анализа БС-схем в 2-области с учетом параметров ОУ и получение результатов в аналитическом виде позволит однозначно определить требования к ОУ в БС-схемах каскадов конвейерного АЦП. В свою очередь, обоснованный выбор параметров ОУ позволит снизить энергопотребление АЦП.

Распространенным способом снижения потребляемой мощности конвейерных АЦП является мультиплексирование ОУ в составе каскадов. При использовании данного способа один и тот же операционный усилитель задействован в разных каскадах конвейера в разные моменты времени, что позволяет вдвое сократить количество ОУ. Одним из недостатков мультиплексирования ОУ является внесение дополнительной ошибки усиления каскада конвейера, рассматриваемой в большинстве работ без учета совокупности параметров ОУ в составе БС-схем каскада конвейера. Для корректного учета данной ошибки в ходе реализации конвейерного АЦП требуется построение

каскада с временным мультиплексированием с учетом совокупности параметров ОУ.

Переход к субмикронным технологическим нормам ведет к увеличению влияния технологического разброса, краевых эффектов на характеристики как активных, так и пассивных элементов [4, 5, 6]. Как следствие, реализация ОУ с высоким коэффициентом усиления по постоянному току и площадью усиления требует, например, применения дополнительных усилителей, потребляющих дополнительную мощность. При субмикронных технологических нормах производства интегральной схемы АЦП целесообразно ориентироваться на ослабление требований к аналоговой части АЦП, а коррекцию ошибок выходного кода проводить в цифровой части АЦП, что позволит снизить потребляемую мощность устройства в целом. Так, например, потребляемая мощность на одно переключение у АЦП разрядностью 10 бит, выполненному по КМОП 130 нм технологическому процессу, будет эквивалентна энергопотреблению примерно 1,66-105 логических вентилей 2И-НЕ, выполненных по той же технологии [7].

Цель работы

Целью работы является синтез и реализация конвейерного аналого-цифрового преобразователя со сниженной потребляемой мощностью. Для достижения поставленной цели в работе решаются следующие задачи:

1. Развить методику и провести анализ схем на переключаемых конденсаторах в 2-области для оценки влияния неидеальностей операционного усилителя (ОУ), а именно коэффициента усиления по постоянному току и частоты единичного усиления, на параметры основных блоков конвейерного аналого-цифрового преобразователя (АЦП).

2. Разработать методику и провести параметрический синтез конвейерного АЦП на основе полуторабитных каскадов с учетом совокупности требований на допустимую ошибку усиления каскада конвейера, величины коэффициента усиления по постоянному току и частоты единичного усиления ОУ.

3. Разработать функциональную модель конвейерного АЦП с учетом неидеальностей основных функциональных блоков, включая мультипликативный цифро-аналоговый преобразователь и устройство выборки-хранения для оценки характеристик синтезированного конвейерного аналого-цифрового преобразователя.

4. Разработать алгоритм цифровой калибровки и коррекции для компенсации ошибки усиления каскадов конвейерного АЦП, возникающей вследствие неидеальностей компонентов каскада.

5. Разработать схему и компоновку кристалла конвейерного АЦП на основе разработанной функциональной модели, провести компьютерное моделирование.

6. Изготовить интегральную схему АЦП, разработать методику измерений, подготовить оснастку, провести измерение основных характеристик и сравнить результаты теоретических расчетов, моделирования и эксперимента.

Положения, выносимые на защиту

1. Для снижения потребляемой мощности конвейерного АЦП на основе полуторабитных каскадов следует использовать в качестве компараторов КМОП инверторы с заданными напряжениями порогов переключения, при этом изменение напряжений порогов переключения вследствие разброса параметров транзисторов при изготовлении и влияния температуры компенсируется информационной избыточностью полуторабитного каскада.

2. Коэффициент усиления по постоянному току ¡л0 и частоту единичного усиления /1 ОУ при заданной ошибке усиления мультипликативного ЦАП полуторабитного каскада следует определять с учетом порядка следования каскадов, заданной тактовой частоте и разрядности АЦП, причем комбинация параметров ¡л0 и /[ выбирается из допустимой области значений, ограниченной асимптотическими значениями ошибки усиления при предельных переходах ¡л0 и/[ к бесконечности.

3. Ошибка усиления МЦАП, обусловленная инерционностью элементов при использовании принципа временного мультиплексирования ОУ в конвейерных АЦП, может быть устранена только калибровкой и коррекцией, поскольку

паразитные входные емкости ОУ входят в коэффициент передачи петли обратной связи МЦАП каскада.

4. Для достижения параметров «сигнал-шум и искажения» и «динамического диапазона, свободного от гармоник» не менее минус 3 дБ от их идеальных значений, определяемых разрядностью АЦП, требуется выдерживать отношения конденсаторов мультипликативного ЦАП с точностью не хуже 0,02% и 0,005% соответственно, что требует применения алгоритмов коррекции ошибок преобразования при построении конвейерных АЦП с разрядностью выше 12 бит.

Научная новизна

1. Развита методика анализа мультипликативного ЦАП полуторабитного каскада конвейера для учета как коэффициента усиления по постоянному току, так и частоты единичного усиления ОУ в 2-области с использованием моделей Лэйкера, позволившая определить требуемые параметры ОУ при заданной ошибке усиления каскада конвейерного АЦП.

2. Ошибка усиления мультипликативного ЦАП полуторабитного каскада конвейерного АЦП имеет вид суммы двух составляющих, первая из которых обратно пропорциональна коэффициенту усиления по постоянному току ОУ, а вторая обратно пропорциональна экспоненте отношения частоты единичного усиления ОУ к тактовой частоте АЦП, что позволяет независимо осуществлять учет влияния быстродействия и разрядности при построении функциональной модели конвейерного АЦП.

3. Согласно результатам анализа МЦАП с мультиплексированием ОУ по предложенной методике, величина ошибки усиления МЦАП, обусловленной паразитной входной емкостью ОУ, при постоянной частоте единичного усиления неизменна даже при снижении коэффициента усиления по постоянному току, что позволяет уменьшить потребляемую мощность каскада конвейера путем оптимального выбора коэффициента усиления.

Практическая значимость работы

1. Разработана методика параметрического синтеза конвейерного АЦП на основе полуторабитных каскадов со сниженной потребляемой мощностью благодаря мультиплексированию ОУ в составе мультипликативных ЦАП полуторабитных каскадов и применению КМОП инверторов как компараторов.

2. Разработана функциональная модель конвейерного АЦП, позволяющая проводить анализ характеристик во временной и частотной области с учетом неидеальностей основных блоков АЦП, в том числе входного УВХ и мультипликативного ЦАП каскадов преобразователя, причем учитывать как коэффициент усиления по постоянному току, так и частоту единичного усиления ОУ.

3. Для расширения динамического диапазона разработанного конвейерного АЦП предложено использовать калибровку и коррекцию, основанную на принципе использования информации о статических характеристиках, что позволило увеличить отношение «сигнал-шум и искажения» и «динамический диапазон, свободный от гармоник», на 3 дБ и 10 дБ соответственно по сравнению со схемой без коррекции.

4. На основе разработанных методик и функциональной модели изготовлена интегральная схема конвейерного аналого-цифрового преобразователя по КМОП-технологии с технологической нормой 180 нм, линейностью, соответствующей 69 дБ и быстродействием 70 МВыб/с при потребляемой мощности 145 мВт; для АЦП с близкой эффективной разрядностью и быстродействием потребляемая мощность лежит в пределах от 190 мВт до 1,1 Вт [8, 9, 10, 11].

Результаты диссертации использованы при выполнении работ в рамках Федеральной целевой программы "Исследования и разработки по приоритетным направлениям развития научно-технологического комплекса России на 2014-2020 годы" по теме «Разработка и экспериментальное исследование интегральной схемы фазовращателя СВЧ диапазона частот с уменьшенной погрешностью

установки фазы на основе кремниевой КМОП-технологии для приемопередающих трактов телекоммуникационных систем»

Методология и методы исследования

При решении поставленных задач использовались методы анализа и синтеза линейных электрических цепей. Расчеты и моделирование проводились на ЭВМ с применением программ Matlab, Simulink и Cadence Virtuoso (для всех указанных пакетов программ университет имеет лицензионные соглашения).

Степень достоверности и апробация результатов

Достоверность результатов работы и обоснованность научных выводов подтверждается соответствием представленных аналитических расчетов и результатов моделирования конвейерного АЦП на функциональном и схемотехническом уровнях с данными экспериментальных измерений, проведенных на современном оборудовании.

Основные результаты работы докладывались и обсуждались на следующих конференциях: Всероссийская научно-практическая конференция МЭС-2012, Москва, 8-12 октября 2012 г.; International IEEE conference EUROCON 2013, Загреб, Хорватия, 1-4 июля 2013 г.; International IEEE сonference IEEE East-West Design & Test Symposium (EWDTS) 2013, Ростов-на-Дону, 27-30 сентября 2013 г.; Всероссийская научно-практическая конференция МЭС-2014, Москва, 29 сентября - 3 октября 2014 г.; 2015 IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference (EIConRusNW), Санкт-Петербург, 2-3 февраля 2015 г.; International Siberian Conference on Control and Communications (SIBCON) 2015, Омск, 21-23 мая 2015 г.; Научный форум с международным участием «Неделя науки СПбПУ» 2015 г., Санкт-Петербург, 30 ноября - 4 декабря 2015 г.; Digitally Enhanced Mixed Signal Systems conference, Telecom ParisTech, Париж, 16 декабря 2015 г.; 2016 IEEE NW Russia Young Researchers in Electrical and Electronic Engineering Conference (EIConRusNW), Санкт-Петербург, 2-3 февраля 2016 г.; Всероссийская научно-практическая конференция МЭС-2016, Москва, 3 -7 октября 2016 г.

По теме диссертации опубликовано 13 печатных работ, из них семь статей опубликованы в журналах, входящих в Перечень ведущих рецензируемых научных журналов и изданий, в которых должны быть опубликованы результаты диссертаций на соискание ученой степени кандидата наук.

Структура и объем диссертации.

Диссертация состоит из введения, четырех глав, заключения, списка литературы. Общий объем диссертационной работы составляет 132 страницы, в том числе 124 страницы основного текста, 92 рисунка, 1 таблица, список литературы из 77 наименований на 8 страницах.

Вклад автора в разработку проблемы.

Основные научные положения, теоретические выводы, практические рекомендации, расчеты и моделирование в диссертации разработаны и выполнены автором самостоятельно.

1 Текущее состояние проблемы, перспективы, задачи

1.1 Основные характеристики аналого-цифровых преобразователей

Аналого-цифровое преобразование представляет процесс преобразования сигнала, при котором при заданном шаге дискретизации функция непрерывного множества возможных значений сигнала данных заменяется функцией конечного множества соответствующих значений этого сигнала [12]. Соответственно, аналого-цифровым преобразователем является устройство, представляющее входные аналоговые величины в пределах заданного входного диапазона единственным образом в виде конечного числа цифровых выходных кодов, каждый из которых соответствует только одной части заданного входного диапазона. Существует большое число характеристик АЦП, приведенных, например, в [13, 14, 15], из которых выделим основные, наиболее часто встречающиеся в спецификациях к аналого-цифровым преобразователям в интегральном исполнении. Аналого-цифровой преобразователь производит преобразование непрерывного аналогового сигнала в дискретный цифровой сигнал, при этом входной аналоговый сигнал квантуется не только по уровню, но и по времени. Соответственно, различают статические и динамические характеристики АЦП. Основными статическими характеристиками АЦП являются разрядность, интегральная нелинейность и дифференциальная нелинейность. Разрядность АЦП есть число N символов (бит) выходного цифрового кода в выбранной (как правило, двоичной) системе счисления, необходимое для выражения общего числа частей входного аналогового диапазона. Дифференциальная нелинейность определяется как максимальное отклонение разности значений двух аналоговых сигналов, соответствующих последовательной смене кодов, от значения, соответствующего единице младшего значащего разряда (шагу квантования):

БЫЬк = (1.2)

иМЗР

где - дифференциальная нелинейность к-го шага квантования, ик+1, ик -

напряжения к-го и к+1-го шага квантования. Интегральная нелинейность

определяется как отклонение реальной характеристики преобразования в точках, делящих шаг квантования пополам, от точек на прямой линии, которая аппроксимирует характеристику преобразования через крайние точки диапазона преобразования, и выражается согласно:

I NЬк = * 1 о о о/о , (1.3)

V ^опор /

где ШЬк - интегральная нелинейность к-го шага квантования, икидеал- напряжение к-го шага квантования идеального АЦП, ик - напряжение к-го шага квантования реального АЦП.

Основными динамическими характеристиками АЦП являются быстродействие (скорость преобразования), отношение «сигнал-шум и искажения», эффективное количество бит и динамический диапазон, свободный от гармоник. Быстродействие определяется количеством аналого-цифровых преобразований (или выборок) в единицу времени (секунда). Отношение «сигнал-шум и искажения» (8ЫОК) определяется как:

(I ТНР \

+ 1 0^"), (1.4)

где 8ЕОЯ - «отношение сигнал-шум и искажения», выраженное в дБ, и ТИО - «отношение сигнал-шум и коэффициент нелинейных искажений», вычисляемые стандартным образом. Эффективное количество бит определяется как:

EN о В = (1.5)

6,02 4 '

Динамический диапазон, свободный от гармоник, (БЕОЯ) выражается как отношение среднеквадратичного значения амплитуды основного тона сигнала на выходе АЦП к среднеквадратичному значению амплитуды наивысшей гармонической составляющей сигнала на выходе АЦП. Отметим, что потребляемая мощность (энергопотребление) также является одной из основных характеристик АЦП и не принадлежит ни к статическим, ни к динамическим характеристикам.

Требования к значениям вышеперечисленных характеристик зависят от решаемой задачи. В первую очередь, интересны требования к разрядности и быстродействию. Так, для многоканальных систем сбора данных при проведении физических экспериментов требуются АЦП с разрядностями 8-10 бит и быстродействием 10-30 МВыб/с [2]. В работе [3] обобщены требования по быстродействию и разрядности для АЦП, используемых в различных телекоммуникационных системах. Например, в сетях сотовой связи технологии UMTS требуются АЦП быстродействием 40-50 МВыб/с, разрядность варьируется в пределах 8-14 бит; для систем цифрового телевидения DVB-H требуются АЦП с быстродействием 70-150 МВыб/с и разрядностью 11-14 бит. В современных сетях передачи данных LTE 4G с полосой рабочих частот 20 МГц требуются АЦП разрядностью 9-10 бит и быстродействием от 40 МВыб/с; в стандарте LTE 4G с полосой рабочих частот 10 МГц требуется АЦП разрядностью 9-12 бит и быстродействием от 80 МВыб/с [1, 16, 17]. Таким образом, для использования в современных телекоммуникационных требуются АЦП разрядностью от 8-10 бит и быстродействием от 30-50МВыб/с.

1.2 Конвейерные аналого-цифровые преобразователи: структурная схема, основные структурные блоки

Как отмечалось, аналого-цифровые преобразователи, как правило, делят на 4 основных типа: параллельные, конвейерные, последовательного приближения и дельта-сигма АЦП [18, 19]. Параллельные преобразователи используются для решений, в которых требуется невысокая разрядность (до 8 бит) и значительное быстродействие - свыше 250-300 МВыб/с. Аналого-цифровые преобразователи последовательного приближения применяют при требуемой разрядности 8-18 бит и быстродействии до 8-10 МВыб/с. Дельта-сигма АЦП обеспечивают до 24 бит выходного кода при быстродействии до 1-2 МВыб/с. Максимальную потребляемую мощность из рассмотренных выше типов АЦП имеют параллельные преобразователи, минимальную - дельта-сигма и последовательного приближения АЦП. Конвейерная архитектура построения

аналого-цифровых преобразователей способна обеспечить разрядность в пределах 8-16 бит и быстродействие до 1 ГВыб/с, что наиболее широко удовлетворяет требованиям современных телекоммуникационных систем.

Конвейерный АЦП, структурная схема которого показана на рисунке 1.1, является двухкаскадным параллельным АЦП с увеличенным количеством каскадов (или стадий) преобразования. Каждый каскад в общем случае состоит из устройства выборки-хранения (УВХ), «-разрядного АЦП, «-разрядного цифро-аналогового преобразователя (ЦАП), аналогового вычитателя и усилителя с коэффициентом усиления К. Как правило, на входе АЦП устанавливается отдельное УВХ.

Рисунок 1.1 -Структурная схема конвейерного АЦП

На вход каскада подается напряжение ивх, напряжение остатка каскада иост=К иошибки полученное путем вычитания из ивх величины выходного напряжения ЦАП, усиливается и подается дальше на следующие каскада конвейера. Усиление напряжения остатка используется для снижения требований по точности к последующей каскада преобразователя. Код с каждого каскада конвейера обрабатывается блоком выходной логики, которая осуществляет цифровую коррекцию и перевод последовательного кода в параллельный (при необходимости). Все каскада конвейера напоминают некий сдвиговый регистр, в котором биты подаются на выход последовательно, начиная со старшего

значащего разряда. Следует отметить, что каждый каскад конвейера может быть различной разрядности и схемотехнической реализации, при этом зачастую последний каскад конвейера выполняется в виде параллельного АЦП.

Так как каскада конвейерного АЦП работают одновременно, то скорость преобразования в основном ограничивается быстродействием одной каскада. Время появления последнего бита выходного кода определяется задержкой каждого каскада и их общим количеством. Для дополнительного повышения быстродействия каскада конвейера могут быть реализованы на основе параллельных преобразователей. При этом, АЦП конвейерной структуры с количеством каскадов Я, каждая с «-разрядным АЦП параллельного преобразования, может иметь разрядность М=Я« бит, используя Я(2п-1) компараторов. Например, в конвейерном АЦП разрядностью 8 бит с двумя каскадами преобразования используется 30 компараторов, в то время как для параллельного АЦП с такой же разрядностью требуется 255 компараторов. Таким образом, достигается одинаковая разрядность при меньшем числе компараторов, что ведет к снижению потребляемой мощности и уменьшению площади схемы на кристалле.

Рассмотрим обобщенную структурную схему идеального Я-разрядного конвейерного АЦП, представленную на рисунке 1.2. На рисунке Еф - ошибка квантования, К - коэффициент усиления, - выходной код /-го каскада преобразователя; усилители с коэффициентом усиления 1/К необходимы для «обратного» масштабирования (демасштабирования) выходного сигнала каскада, иэст(р - напряжение остатка /-го каскада.

Рисунок 1.2 - Обобщенная схема идеального Я-разрядного конвейерного АЦП

Выходной код Лвых в соответствии со структурной схемой АЦП выражается как: п -£, + Е (1-—

Пвых и вх + С " Ч 1 К 1 7+ К1 Ч 1 К- 2 7+ + П?-2К 'Л 1 К (^-1 ) ',

Таким образом, ошибка квантования, входящая в сумму, по мере удаления от первой каскада преобразования делится на произведение коэффициентов усиления предыдущих каскадов. При условии равенства коэффициентов обратного масштабирования и усиления каскада получим:

= и + ——— (1 7)

пвых ивх т п^ - 1^' V 1 ■ ' )>

Таким образом, выходной код АЦП содержит ошибку квантования только последнего каскада, деленную на произведение демасштабирующих коэффициентов (которые в идеальном случае равны коэффициентам усиления каскадов). Следует отметить, что выражение (1.6) справедливо для ошибки каскада в общем смысле, и определяет требования по точности для каждого каскада, т.е. требования по необходимой точности выполнения каскадов снижаются по мере удаления от входа АЦП.

С другой стороны, выходной код АЦП Лвых может быть представлен как сумма разрядностей каждого каскада

к

Пвых < ^ П ( 1 ■ 8) ,

1

Количество компараторов «-разрядного параллельного АЦП в составе в общем случае может быть не равно 2и-1. Каскады, включающие в себя такого рода АЦП, называют каскадами с нецелой разрядностью или же каскадами с информационной избыточностью. При равенстве выходной разрядности сумме разрядностей каждого каскада избыточность в выходном коде каскадов отсутствует. Если выходная разрядность АЦП меньше, чем сумма разрядностей

18

каждого каскада, то в каждой или в нескольких каскадах АЦП присутствует информационная избыточность. Избыточность выходного кода каскада может быть использована для компенсации ошибок, вызванных отклонением напряжений порогов переключения компараторов от номинальных значений [20]. Обозначим избыточность Xi. Тогда для каскада с избыточностью:

Вещ =Di-Xi (1.9),

где Beffi - эффективная разрядность i-ой каскада преобразования, которая может быть нецелым числом. Выходной код АЦП, таким образом, равен

JV-1

Авыых =BN+ ^ Ввт ( 1 . 1 0) .

1

В случае наличия избыточности в выходном коде каскада коэффициент усиления каскада Ki выбирается равным

щ = гв°т (1.11),

Откуда эффективная разрядность также может быть определена как:

Bern = 1°9 2 Ki (1.12).

1.2.1. Устройство выборки-хранения

Рассмотрим основные структурные блоки конвейерного АЦП подробнее. Входное устройство выборки-хранения осуществляет фиксацию (запоминание) аналогового сигнала (как правило, напряжения) в определенный момент времени и сохранение уровня зафиксированного сигнала на время, требуемое для его обработки. В конвейерном АЦП входное УВХ служит для расширения полосы рабочих частот и улучшения динамических параметров при работе в режиме субдискретизации, во многом определяя линейность всего преобразователя в данном режиме. Каждый каскад конвейера также содержит УВХ, функционально совмещенное с усилителем-вычитателем.

Список литературы диссертационного исследования кандидат наук Пятак, Иван Михайлович, 2016 год

Список литературы

1. Н. О'Риордан. Конвейерные или дельта-сигма АЦП для телекома // Электронные компоненты. 2010. №2. С. 44-46.

2. Бутузов В.А., Бочаров Ю.И., Гуменюк А.С., Осипов Д.Л., Симаков А.Б., Аткин

3.В. СФ-блок быстродействующего микромощного АЦП для многоканальной системы на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем - 2010. Сборник трудов / под общ. ред. академика А.Л.Стемпковского. М.:ИППМ РАН, 2010. С. 517-520.

3. S. Rodriguez-Parera; A. Bourdoux; F. Horlin; J. Carrabina; L. Van der Perre // FrontEnd ADC Requirements for Uniform Bandpass Sampling in SDR, 2007 IEEE 65th Vehicular Technology Conference, 2007, pp. 2170 - 2174.

4. W. Sansen, Challenges in analog IC design submicron CMOS technologies // Proceedings of the IEEE-CAS Region 8 Workshop on Analog and Mixed IC Design, 1996, pp. 72 - 78.

5. D. Bekiaris; A. Papanikolaou; G. Stamelos; D. Soudris; G. Economakos; K. Pekmestzi, A standard-cell library suite for deep-deep sub-micron CMOS technologies // Proceedings of the 6th International Conference on Design & Technology of Integrated Systems in Nanoscale Era (DTIS), 2011, pp. 1 - 6.

6. A. Fahim, Challenges in Low-Power Analog Circuit Design for sub-28nm CMOS Technologies // IEEE/ACM International Symposium on Low Power Electronics and Design (ISLPED), 2014, pp. 123 - 126.

7. B. Murmann, Digitally assisted analog circuits // IEEE Hot Chips XVII Symposium (HCS), 2005, pp. 1 - 29.

8. А. Гуменюк, Конвейерный АЦП компании «Миландр» // Компоненты и технологии. 2014. №5. С. 66-69.

9 Спецификация на интегральную схему LTC2238 [Электронный ресурс]. - Режим доступа: http://cds.linear.com/docs/en/datasheet/223876fa.pdf

10 Спецификация на интегральную схему AD9214 [Электронный ресурс].- Режим доступа: http: //www.analog.com/media/en/technical-documentation/data-

sheets/ AD9214 .pdf

11. Спецификация на интегральную схему ADC12L080 [Электронный ресурс].-Режим доступа: http://www.ti.com/lit/ds/symlink/adc12l080.pdf

12 ГОСТ 17657-79. Передача данных. Термины и определения: издание официальное. - Введ. 1980-07-01. -. Государственный комитет СССР по стандартам, 1979. - 25 с.

13 ГОСТ 29109-91. Приборы полупроводниковые. Микросхемы интегральные. Часть 4 - Интерфейсные интегральные схемы: издание официальное. - Введ. 1992-07-01. -Технический комитет МЭК №47 «Полупроводниковые приборы», 1992. - 39 с.

14 ГОСТ 30605-98. Преобразователи измерительные напряжения и тока цифровые. Общие технические условия: издание официальное. - Введ. 2004-0101. - Межгосударственный совет по стандартизации, метрологии и сертификации, 1998. - 7 с.

15 IEEE Standard for Terminology and Test Methods for Analog-to-Digital Converters [Электронный ресурс]. - Режим доступа: http://ieeexplore.ieee.org/servlet/opac7punumbeF5692954

16 Navigate the AFE and data converter maze in mobile wireless terminals -Application Note [Электронный ресурс]. - Режим доступа: https: //www. maximintegrated.com/en/app-notes/index.mvp/id/5 519

17 M. Connolly, New application areas are driving need for converters with higher dynamic range [Электронный ресурс]. - Режим доступа: http://www.eetimes.com/document.asp7doc id=1276422&

18 B. Klein, SIGNAL CHAIN BASICS Series (Part 4): Introduction to analog/digital converter (ADC) types [Электронный ресурс]. - Режим доступа: http://www.eetimes.com/document.asp7doc id=1272411&

19 W.Kester, Which ADC Architecture Is Right for Your Application? [Электронный ресурс]. - Режим доступа: http://www.analog.com/en/analog-dialogue/articles/the-ri ght-adc-architecture .html

20 S. H . Lewis, Optimizing the Stage Resolution in Pipelined, Multistage, Analog-to-

Digital Converters for Video-Rate Applications // IEEE Transactions on Circuits and

126

Systems II: Analog and Digital Signal Processing, 1992, Vol.: 39, Issue: 8, pp. 516 -523.

21 B. Razavi, Design of sample-and-hold amplifiers for high-speed low-voltage A/D converters // Proceedings of CICC 97 - Custom Integrated Circuits Conference, 1997, pp. 59 - 66.

22 А.С. Гуменюк, Ю.И. Бочаров, Проектирование дифференциальных КМОП усилителей для АЦП // Схемотехника. 2006. №12. С. 1-9.

23 V. Hakkarainen, M. Aho, L. Sumanen, M. Waltad, K. Halonen, A 14b 200MHz IF-Sampling A/D Converter with 79.9dB SFDR // Proceedings of the Norchip Conference, 2004, pp. 171-174.

24 J. H. Eo, S. H. Kim, M. Kim, Y.Ch. Jang, A 1.8 V 40-MS/sec 10-bit 0.18-цт CMOS Pipelined ADC using a Bootstrapped Switch with Constant Resistance // Journal of Information and Communication. Convergence. Engineering, 2012, vol. 10, pp. 85-90.

25 Chi-Ch. Lu, T. S. Lee, A 10-bit 60-MS/s Low-Power CMOS Pipelined Analog-to-Digital Converter // IEEE Transactions on Circuits and Systems II: Express Briefs, 2007, Vol.: 54, Issue: 8, pp. 658 - 662.

26 P. P. Rao, K. L. Kishore, Optimizing the Stage Resolution of a 10-Bit, 50 Ms/Sec Pipelined A/D Converter & Its Impact on Speed, Power, Area, and Linearity // Circuits and Systems, 2012, Vol. 3, pp. 166-175.

27 O. A. Adeniran,. A. Demosthenous, Optimization of Bit-per-Stage for Low-Voltage Low-Power CMOS Pipeline ADCs // Proceedings of the 2005 European Conference on Circuit Theory and Design, 2005, pp. 1-4.

28 St. H. Lewis, H. S. Fetterman, G. F. Gross, Jr., R. Ramachandran, T. R. Viswanathan, A 10-b 20-Msample/s Analog-to-Digital Converter // IEEE Journal of Solid-State Circuits, 1992, Vol.: 27, Issue: 3, pp. 351 - 358

29 V. Kledrowetz, J. Haze, Basic Block of Pipelined ADC Design Requirements // Radioengineering, 2011, Vol. 20, № 1, pp. 234-238.

30 X.-L. Huang, Y.-Ch. Yu, J.-L. Huang, Calibrating Capacitor Mismatch and

Comparator Offset for 1-Bit/Stage Pipelined ADCs // IEEE 14th International Mixed-

Signals, Sensors, and Systems Test Workshop, 2008, pp. 1 - 6.

127

31 M. Taherzadeh-Sani, A. A. Hamoui, Digital Background Calibration of Capacitor-Mismatch Errors in Pipelined ADCs // IEEE Transactions on Circuits and Systems II: Express Briefs, 2006, Vol.: 53, Issue: 9, pp. 966 - 970

32 Коротков А.С. Микроэлектронные фильтры на преобразователях импеданса // СПб., Наука, 1999/2000, 414 c.

33 A. M. Abo, P. R. Gray, A 1.5 V, 10-bit, 14MS/s CMOS Pipeline Analog-to-Digital Converter // Symposium on VLSI Circuits, Digest of Technical Papers, 1998, pp. 1-4.

34 J. Xin et al., A power-efficient 12-bit analog-to-digital converter with a novel constant-resistance CMOS input sampling switch // Journal of Semiconductors, 2014, Vol. 35, No. 2, pp. 1-10.

35 Zh. Nan, W. Qi, Y. Huazhong, W. Hui, A 14-bit 100-MS/s CMOS pipelined ADC featuring 83.5-dB SFDR // Journal of Semiconductors, 2014, Vol. 35, No. 9, pp. 1-8.

36 D. W. Cline, P. R. Gray, A power optimized 13-b 5 Msamples/s pipelined analog-to-digital converter in 1.2 ^m CMOS // IEEE Journal of Solid-State Circuits, 1996, Vol.: 31, Issue: 3, pp. 294 - 303.

37 D. Y. Chang, Design Techniques for a Pipelined ADC Without Using a Front-End Sample-and-Hold Amplifier // IEEE Transactions on Circuits and Systems I: Regular Papers, 2004, Vol.: 51, Issue: 11, pp. 2123 - 2132.

38 B. D. Sahoo, B. Razavi, A 12-Bit 200-MHz CMOS ADC // IEEE Journal of SolidState Circuits, 2009, Vol.: 44, Issue: 9, pp. 2366 - 2380.

39 Zh. Lei, Y. Yintang, Zh. Zhangming, L. Lianxi, SHA-less architecture with enhanced accuracy for pipelined ADC // Journal of Semiconductors, 2012, Vol. 33, No. 2, pp. 1-5.

40 I. Ahmed, D. A. Johns, A high bandwidth power scaleable sub-sampling 10-bit pipelined ADC with embedded sample and hold // ESSCIRC 2007 - 33rd European Solid-State Circuits Conference, 2007, pp. 159 - 162.

41 J.Yool, K. Choi, A. Tange1, A 1-GSPS CMOS Flash A/D Converter for System-on-Chip Applications // Proceedings IEEE Computer Society Workshop on VLSI 2001. Emerging Technologies for VLSI Systems, 2001, pp. 135 - 139.

42 Д.В. Морозов, М.М. Пилипко, И.М. Пятак, Двухразрядный параллельный преобразователь для конвейерного АЦП // В сб. трудов V-Всероссийская научно-практическая конференция МЭС-2012, 2012. с 350-356.

43 Д.В. Морозов, М.М. Пилипко, И.М. Пятак, Псевдопараллельный АЦП со сниженной потребляемой мощностью на основе КМОП инверторов // В сб. трудов VI-Всероссийская научно-практическая конференция МЭС-2014, часть III, 2014, C. 25-28.

44 D.-L. Shen, T. Ch. Lee, A 6-bit 800-MS/s Pipelined A/D Converter With Open-Loop Amplifiers // IEEE Journal of Solid-State Circuits, 2007, Vol.: 42, Issue: 2,

pp. 258 - 268.

45 I. Ahmed, J. Mulder, D. A. Johns, A Low-Power Capacitive Charge Pump Based Pipelined ADC // IEEE Journal of Solid-State Circuits, 2010, Vol.: 45, Issue: 5, pp. 1016 - 1027.

46 T. Miki, T. Morie, T. Ozeki, Sh. Dosho, An 11-b 300-MS/s Double-Sampling Pipelined ADC With On-Chip Digital Calibration for Memory Effects // IEEE Journal of Solid-State Circuits, 2012, Vol.: 47, Issue: 11, pp. 2773 - 2782.

47 Ракитин В.В. Конвейерные аналогово-цифровые преобразователи с цифровой калибровкой // Проблемы разработки перспективных микро- и наноэлектронных систем - 2010. Сборник трудов / под общ. ред. академика А.Л.Стемпковского. М.:ИППМ РАН, 2010. С. 493-496.

48 А. С. Коротков, Методы калибровки и коррекции аналого-цифровых преобразователей (обзор) // Микроэлектроника, 2014, том 43, № 3, с. 228-240.

49 I. Ahmed, D. A. Johns, An 11-Bit 45 MS/s Pipelined ADC With Rapid Calibration of DAC Errors in a Multibit Pipeline Stage // IEEE Journal of Solid-State Circuits, 2008, Vol.: 43, Issue: 7, pp. 1626 - 1637.

50 M. Taherzadeh-Sani, A. A. Hamoui, Area and Power Optimization of High-Order Gain Calibration in Digitally-Enhanced Pipelined ADCs // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2010, Vol.: 18, Issue: 4, 652 - 657.

51 T. Nieminen, K. Halonen, Single and Two-stage OTAs for High-Speed CMOS Pipelined ADCs // 20th European Conference on Circuit Theory and Design (ECCTD), 2011, pp. 877 - 880.

52 A. Verma, B. Razavi, A 10-Bit 500-MS/s 55-mW CMOS ADC // IEEE Journal of Solid-State Circuits, 2009, Vol.: 44, Issue: 11, pp. 3039 - 3050.

53 X. Wang, P. J. Hurst, St. H. Lewis, A 12-Bit 20-Msample/s Pipelined Analog-to-Digital Converter With Nested Digital Background Calibration // IEEE Journal of SolidState Circuits, 2004, Vol.: 39, Issue: 11, pp. 1799 - 1808.

54 Yin Xiumei, Zh. Nan, S. B.Kobenge, Y. Huazhong, A robust and simple two-mode digital calibration technique for pipelined ADC // Journal of Semiconductors, 2011, Vol. 32 No. 3, pp. 1-7.

55 Y. Lin, V. Katyal, R. Geiger, M. Schlarmann, kT/C Constrained Optimization of Power in Pipeline ADCs // IEEE International Symposium on Circuits and Systems, 2005, Vol. 3, pp. 1968 - 1971.

56 A. Purushothaman, MINLP based Power Optimization for Pipelined ADC // IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2016, pp. 508 - 511.

57 J. Kim, S. Limotyrakis, Ch.-K. Ken Yang, Multilevel Power Optimization of Pipelined A/D Converters // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2011, Vol.: 19, Issue: 5, pp. 832 - 845.

58 P. Delizia, G. Saccomanno, S. D'Amico, A. Baschirotto, A 10-b 100-MS/s Pipelined ADC with an optimized bit-stage resolution in 65nm CMOS Technology // Proceedings of 2010 IEEE International Symposium on Circuits and Systems, 2010, pp. 4033 -4036.

59 K. R. Laker, Equivalent circuits for the analysis and synthesis of switched capacitor networks // The Bell System Technical Journal, 1979, Vol.: 58, Issue: 3, pp. 729 - 769.

60 K. Martin, S. Sedra, Effects of the Op-Amp Finite Gain and Bandwidth on the Performance of Switched-Capacitor Filters // IEEE Transactions on Circuits and Systems, 1981; Vol. 28 № 8, pp. 822-829.

61 B.B. Bhattacharyya, R. Raut, Analysis of switched-capacitor networks containing operational amplifiers with finite DC gain and gain-bandwidth product values, // Electronic Circuits and Systems, 1983; Vol. 130 Issue 4, pp. 114-124.

62 H. Okawara, Mixed Signal Lecture Series: DSP-Based Testing Fundamentals 18 -Histogram Method in ADC Linearity Test, Verigy university, 2009 [Электронный ресурс] - Режим доступа: https://www.advantest.com/documents/11348/27fd03db-3c5d-49e7-afb9-e0bcb6861cee

63 J. Blair, Histogram Measurement of ADC Nonlinearities Using Sine Wave // IEEE Transactions on Instrumentation and Measurement, 1994, Vol. 43, No. 3, pp. 373-383.

64 I. Piatak, M. Pilipko, D. Morozov, Design Considerations for Pipelined ADCs // In proc. of ElConRusNW 2016, Saint-Petersburg, Russia, 2-3 Feb. 2016, pp.685-687

65 A. C. Dent; C. F. N. Cowan, Linearization of analog-to-digital converters // IEEE Transactions on Circuits and Systems, 1990, Vol.: 37, Issue: 6, pp. 729 - 737.

66 U. Gatti, G. Gazzoli, F. Maloberti, S. Mazzolen, A calibration technique for highspeed high-resolution A/D converters // Advanced A/D and D/A Conversion Techniques and their Applications. IEE Conference Publication, 1999 No. 466, pp. 168-171.

67 И.М.Пятак, Д.В.Морозов, М.М.Пилипко, Схемное решение блока компараторов двухразрядной ячейки конвейерного АЦП // Научно - технические ведомости СПбГПУ. Информатика. Телекоммуникации. Управление. №5 (133), 2011. с.49-53.

68 I. Piatak, D. Morozov, J. Hauer, An inverter-based 6-bit Pipelined ADC with low power consumption // In proc. of EUROCON 2013, Zagreb, Croatia, July 2013, Page(s): 1951- 1954.

69 I.Piatak, D.Morozov, M. Pilipko, A 6-bit CMOS inverter based pseudo-flash ADC with low power consumption// In proc of EWDTS 2013, 27-30 Sept. 2013, p1-4

70 Д.В. Морозов, М.М. Пилипко, И.М. Пятак, Псевдопараллельный АЦП со сниженной потребляемой мощностью на основе КМОП инверторов// В сб. трудов VI-Всероссийская научно-практическая конференция МЭС-2014, часть III, 2014, c.25-28.

71 Y. Sun; F. Lai, Low Power High Speed Switched Current Comparators for Current Mode ADC // International Symposium on Communications and Information Technologies, 2007, pp. 222 - 225.

72 A. Korotkov , I. Piatak, «The Effect from Finite DC Gain and Gain-Bandwidth of an Op-amp on Pipelined Analog-to-Digital Converter Errors», Indian Journal of Science and Technology, 2016, Vol. 9, Issue 4, pp. 1-4.

73 Д. В. Морозов, М. М. Пилипко, А. С. Коротков, Дельта-сигма модулятор аналого-цифрового преобразователя с троичным кодированием данных // Микроэлектроника, 2011, том 40, № 1, с. 64-75.

74 N. Kurosawa; H. Kobayashi; K. Maruyama; H. Sugawara; K. Kobayashi, Explicit analysis of channel mismatch effects in time-interleaved ADC systems // IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, 2001, Vol. 48, Issue: 3, pp. 261 - 271.

75 Пятак И.М., Морозов Д.В., Пилипко М.М. 14-разрядный конвейерный АЦП с быстродействием 100 МВыб/с // Проблемы разработки перспективных микро- и наноэлектронных систем - 2016. Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть III. С. 73-78.

76 Wei Qi, Y. Xiumei, H. Dandan, Y. Huazhong, A 12-bit 40 MS/s pipelined ADC with over 80 dB SFDR // Journal of Semiconductors, 2010, Vol. 31 No. 2, pp. 1-6.

77 B. Razavi, Design Considerations for Interleaved ADCs // IEEE Journal of SolidState Circuits, 2013, Vol.: 48, Issue: 8, pp. 1806 - 1817.