КМОП элементы ассоциативной памяти для микропроцессорных систем с повышенной сбоеустойчивостью тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Антонюк Артем Владимирович

• Антонюк Артем Владимирович
• кандидат наук
• 2019

Оглавление диссертации кандидат наук Антонюк Артем Владимирович

Введение

1. КМОП элементы сопоставления ассоциативной памяти

1.1. Элементы на основе шести-транзисторной ячейки памяти

1.2. Элементы троичной ассоциативной памяти

1.2.1. Варианты элементов

1.2.2. Моделирование характеристик сбоя

1.3. Схемы выходной логики элемента

1.3.1. Варианты схем

1.3.2. Моделирование параметров схем

1.3.3. Моделирование передаточных характеристик элемента на инверторах с третьим состоянием

Выводы

2. Базовый элемент ассоциативной памяти на основе триггера БТО БГСЕ

2.1. Структура

2.2. Эффекты воздействия заряда с трека частицы на узлы триггера элемента

2.3. Эффекты воздействия заряда на выходной узел комбинационной логики элемента

2.3.1. Импульсы фототока на выходе элемента

2.3.2. Аппроксимация импульсов фототока двухэкспоненциальными импульсами

2.3.3. Схемотехническое моделирование воздействия импульсов тока

Выводы

3. Суммирование сигналов сопоставления в регистрах ассоциативной памяти

3.1. Варианты схем суммирования на основе проводной линии

3.2. Потребляемая мощность схем суммирования на основе проводной линии и комбинационной логики

3.3. Моделирование импульсов помех на входе схем суммирования

Выводы

4. Буфер ассоциативной трансляции по 65-нм КМОП объемной технологии

4.1. Структура буфера ассоциативной трансляции

4.2. Базовые элементы регистров ассоциативной памяти

4.2.1. Элемент сопоставления с чередованием транзисторных блоков

4.2.2. Комбинационный логический элемент суммирования с мерами по компенсации импульсных помех

4.2.3. Элемент маскирования с чередованием транзисторных блоков

4.3. Однобайтные блоки в составе накопителя ассоциативной памяти

4.3.1. Блок сопоставления

4.3.2. Блок сопоставления и маскирования

4.3.3. Параметры блоков

4.4. Параметры буфера ассоциативной трансляции

Выводы

Заключение

Литература

Приложение А. Копии патента РФ на изобретение и свидетельства о государственной регистрации топологии интегральной микросхемы

Приложение Б. Копия акта о внедрении результатов диссертации

Список сокращений

АЗУ ассоциативное запоминающее устройство;

САМ content-addressable memory;

TCAM ternary content-addressable memory;

RAM random access memory;

МОП структура металл-оксид-полупроводник;

^МОП структура металл-оксид-полупроводник с электронной проводимостью;

РМОП структура металл-оксид-полупроводник с дырочной проводимостью;

КМОП комплементарная структура металл-оксид-полупроводник;

ИМС интегральная микросхема;

ОЗУ оперативное запоминающее устройство;

СОЗУ статическое оперативное запоминающее устройство;

САПР система автоматизированного проектирования;

СБИС сверхбольшая интегральная схема;

DICE dual interlocked storage cell;

STG DICE spaced transistor groups dual interlocked storage cell;

XOR exclusive OR;

Inv inverter;

TRInv tristate inverter;

TCAD technology computer aided design;

6Т шести-транзисторный;

BL bit line;

WL word line;

SL search line;

ML match line;

TLB translation lookaside buffer;

NAND NOT AND;

SPICE simulation program with integrated circuit emphasis;

CL combinational logic;

CLK clock;

BM block of matching;

BMM block of matching and masking;

tt typical-typical;

Введение

Введение диссертации (часть автореферата) на тему «КМОП элементы ассоциативной памяти для микропроцессорных систем с повышенной сбоеустойчивостью»

Актуальность темы диссертации

Ассоциативная память используется для решения задач поиска, маршрутизации, распознавания в режиме реального времени и находит применение в высокопроизводительных системах потоковой обработки данных, в том числе в сетевом, телекоммуникационном оборудовании и в составе микропроцессоров. В ближайшие годы прогнозируется рост сетевого трафика в системах космической связи. Примеры проектов в этой отрасли - «Starlink» (компания SpaceX) и «Loon» (компания Google), направленные на обеспечение интернет-доступа по всему земному шару за счет создания сети из низкоорбитальных космических аппаратов и высотных аэростатов-ретрансляторов. В России в рамках проекта «Сфера» до 2028 года планируется создать глобальную спутниковую систему для обеспечения телефонной связи, доступа в интернет, в том числе для интернета вещей (Internet of things), мониторинга транспорта и беспилотных аппаратов. Этот факт делает актуальной задачу разработки элементной базы высокопроизводительных электронных систем космического назначения.

К микросхемам космического и авиационного назначения предъявляются требования по радиационной стойкости и сбоеустойчивости. К эффектам воздействия одиночных ядерных частиц относятся: одиночные и множественные сбои в блоках памяти, временные импульсы помех в комбинационных логических схемах, тиристорный эффект. В настоящее время радиационно-стойкие технологические процессы на несколько поколений отстают от коммерчески доступных объемных КМОП технологий, которые, к тому же, более чем на порядок дешевле. Из-за растущего объема обрабатываемых данных к вычислительным системам предъявляются все более жесткие требования по производительности, что вынуждает разработчиков идти по пути уменьшения проектных норм.

Уменьшение проектных норм интегральных микросхем приводит к снижению эффективности известных методов повышения сбоеустойчивости в виду появления эффекта разделения заряда, увеличения кратности сбоев в блоках памяти, увеличения влияния импульсов помех в комбинационной логике с ростом частоты синхронизации. В результате сбоеустойчивые элементы памяти с традиционной топологией теряют свои преимущества, снижается эффективность применения помехоустойчивого кодирования. Это делает актуальной задачу пересмотра известных и поиска новых методов и средств повышения сбоеустойчивости интегральных микросхем.

Ассоциативная память имеет ряд архитектурных и конструктивных особенностей, в виду чего методы, успешно используемые в традиционных ОЗУ, - мультиплексирование

столбцов, периодическое считывание для проверки и перезаписи (scrubbing) - напрямую не применимы в блоках ассоциативной памяти. Существуют методы проектирования регистров с дополнительными проверочными битами, предназначенные для обеспечения безошибочной работы выходной логики регистров, однако, они не решают проблемы сбоев в элементах памяти. Блоки ассоциативной памяти характеризуются повышенным (более чем на порядок величины) энергопотреблением по сравнению с блоками статических ОЗУ. Снижение потребляемой мощности - приоритетная задача при проектировании блоков ассоциативной памяти, следовательно, методы повышения сбоеустойчивости должны характеризоваться минимальными издержками по площади и энергопотреблению. По этим причинам в качестве объекта исследования выбраны элементы КМОП ассоциативных запоминающих устройств повышенной устойчивости к воздействию одиночных ядерных частиц. Предметом исследования являются схемотехнические и топологические способы повышения сбоеустойчивости элементов КМОП ассоциативной памяти.

Состояние исследований по проблеме

Физические основы радиационных эффектов в полупроводниковых структурах исследованы в работах Messenger G.C. [1, 2], обобщенные сведения о влиянии ионизирующего излучения на интегральные схемы приведены в работах Чумакова А.И. [3], Dodd P.E. [4]. В трудах Гамкрелидзе С.А. [5, 6], Громова Д.В. [7] исследовано влияние ионизирующих излучений на монолитные интегральные схемы СВЧ диапазона.

Изучению одиночных эффектов в КМОП ИС под действием протонов, нейтронов и тяжелых ионов посвящены работы Seifert N., Massengill L.W. [8], Dodd P.E. [9], Rodbell K.P. [10]. Проблеме кратных сбоев, характерной для суб-100-нм блоков СОЗУ, посвящены труды Baumann R.C. [11], Black J.D. [12, 13]. В работах коллектива авторов под руководством Горбунова М.С. [14, 15] представлены результаты экспериментальных исследований сбоев в кэш-памяти микропроцессоров по 0.5 мкм КНИ технологии и 65-нм КМОП объемной технологии. Данные о кластерах сбитых ячеек в накопителях 65-нм КМОП ОЗУ позволяют оценить размеры областей диффузии индуцированного заряда и необходимое расстояние между взаимно чувствительными узлами ячейки памяти. В работах Seifert N. и Gill B. [16, 17], Dodd P.E. [18], Amusan O.A. [19] обобщены результаты моделирования и экспериментов по сбоям в суб-100 нм КМОП триггерах, отмечено снижение эффективности сбоеустойчивых элементов памяти при уменьшении проектных

норм. Gaspard N.J. [20] исследовал зависимость сечения сбоев триггеров от расстояния между взаимно чувствительными узлами.

Результаты моделирования и экспериментальных исследований импульсов помех в комбинационной логике приведены в работах Massengill L.W. [21], Ferlet-Cavrois V. [22], Benedetto J. [23]. В работе Mitra S. [24] предложен способ защиты от импульсных помех -двойное модульное резервирование с С-элементом на выходе. Автором Benedetto J. [25] исследована зависимость сечения сбоев в триггерах из-за помех в комбинационной логике от тактовой частоты. В работах Bhuva B.L., Massengill L.W. [26-28] исследована возможность компенсации импульсных помех в 65 нм КМОП комбинационных логических элементах, предложена методика проектирования топологии элементов для усиления эффекта компенсации. Amusan O.A. [29] исследовал влияние расположения и размеров контактов к подложке на длительность импульсов помех.

Работы Dodd P.E. [30-32], Sexton F.W. [31, 32] посвящены развитию методов трехмерного приборного моделирования одиночных эффектов в КМОП ячейках памяти. Работы Ferlet-Cavrois V. [33], Garg R. [34] посвящены схемотехническому моделированию сбоев элементов памяти и импульсов помех в цепях логики под воздействием одиночных частиц. Среди российских авторов приборное и схемотехническое моделирование КНИ/КНС и объемных КМОП структур проведено в трудах Петросянца К.О., Харитонова И.А. [35, 36]. В трудах Стенина В.Я. предложена оригинальная помехоустойчивая КМОП ячейка памяти и проведен ее анализ [37, 38], которая обладает более высокой сбоеустойчивостью по сравнению с известной ячейкой DICE, предложенной ранее в работе авторов Calin T., Nicolaidis M., Velazco R. [39].

Обобщенные сведения об ассоциативных ЗУ, существующих архитектурах, способах реализации блоков ассоциативной памяти представлены в работах Кохонена Т. [40]. В работе Schultz K.J. [41] исследованы базовые варианты схемотехники КМОП ячеек ассоциативной памяти. Большое количество работ зарубежных авторов посвящено проблеме снижения энергопотребления блоков ассоциативной памяти, наиболее распространенные на практике решения предложены в трудах Arsovski I. [42, 43], Pagiamtzis K. [44], Do A.T. [45]. Среди российских разработчиков опыт проектирования блоков ассоциативной памяти изложен в работах Кириченко П.Г. [46], Сысоевой О.В. [47], Потовина Ю.М. [48].

В работе Biswas A. [49] исследована чувствительность микропроцессора к сбоям в блоках ассоциативной памяти, предложен программный метод уменьшения чувствительности. Труды Pagiamtzis K. [50], Abbas S.M. [51], Lee H.J. [52] посвящены методам проектирования регистров с избыточными битами для исключения влияния сбоев

7

на сигналы выходной логики регистров. Автором Noda H. [53] предложена архитектура блока ассоциативной памяти со встроенным блоком динамического ОЗУ, дублирующего записи в основном блоке. В работе Azizi N. [54] исследован метод построения элементов троичной ассоциативной памяти, позволяющий уменьшить частоту сбоев всего на 40% при незначительной аппаратной избыточности. В работе Eftaxiopoulos N. [55] предложена схема элемента сопоставления с коммутацией обратных связей триггеров, исследована устойчивость к воздействию заряда на один узел, однако отсутствует анализ устойчивости при кратном воздействии, характерном для современных проектных норм.

Цели и задачи диссертации

Целью диссертации является исследование и обоснование перспективных вариантов схем и топологии элементов ассоциативной памяти для микропроцессорных систем с повышенной сбоеустойчивостью по 65-нм КМОП объемной технологии.

Достижение указанной цели обеспечено решением следующих задач:

1. Анализ существующих схем КМОП элементов сопоставления (ячеек ассоциативной памяти), моделирование логических элементов XOR в составе элементов сопоставления.

2. Разработка схемы и топологии элемента сопоставления для ассоциативной памяти с повышенной сбоеустойчивостью. Анализ нестационарных состояний элемента. Определение параметров импульсов воздействия на выходе элемента сопоставления. Моделирование воздействия импульсов помех на выходной узел элемента.

3. Сравнительный анализ энергопотребления и быстродействия схем суммирования сигналов сопоставления в регистрах ассоциативной памяти. Моделирование воздействия импульсов помех на входы схем суммирования. Определение пороговых значений параметров воздействия, при которых выход схем суммирования сохраняет правильные значения при воздействии помех на ячейки ассоциативной памяти.

4. Проектирование и анализ топологии базовых блоков в составе регистров ассоциативной памяти по проектным нормам 65-нм и 28-нм КМОП объемной технологии.

Научная новизна диссертации

Обосновано преимущество КМОП ячейки ассоциативной памяти на основе триггера STG DICE и логического элемента XOR на двух инверторах с третьим состоянием над традиционными КМОП ячейками ассоциативной памяти, заключающееся в существенном

повышении помехо- и сбоеустойчивости в режимах сохранения неизменными значений логических уровней на всех четырех узлах триггера STG DICE, а также в режиме нестационарного состояния триггера STG DICE.

Практическая значимость диссертации

1. Предложен базовый вариант топологии блока из двух КМОП элементов сопоставления ассоциативной памяти с чередованием групп транзисторов двух элементов для увеличения расстояния между взаимно чувствительными узлами триггера STG DICE с целью повышения сбоеустойчивости. Блок использован для изготовления ассоциативной памяти по 65-нм КМОП объемной технологии. Для 65-нм КМОП традиционной 6-транзисторной ячейки памяти пороговое значение линейного переноса энергии сбоя LETnop составляет 3 МэВ*см2/мг, а оценочные значения для предложенной ячейки ассоциативной памяти: 60-70 МэВ*см2/мг для триггера STG DICE и 30 МэВ*см2/мг для логического элемента XOR на двух инверторах с третьим состоянием.

2. Предложены конструктивно-топологические варианты однобайтных базовых блоков элементов ассоциативной памяти как основы топологических структур многоразрядных регистров ассоциативной памяти. Минимальные расстояния между взаимно чувствительными узлами ассоциативных элементов блока сопоставления и блока сопоставления с возможным маскированием по 65-нм КМОП объемной технологии составили 4.15 мкм и 3.0 мкм соответственно, а по 28-нм КМОП объемной технологии -2.6 мкм и 2.1 мкм соответственно.

3. Базовые блоки ассоциативных элементов использованы как основа элементной базы буфера ассоциативной трансляции по 65-нм КМОП объемной технологии. По сравнению с подобным 28-нм КМОП буфером ассоциативной трансляции без принятия мер по повышению сбоеустойчивости удалось ограничить издержки по площади в пределах 35%, а снижение быстродействия в пределах 40% при равной потребляемой мощности. Предложенный 65-нм КМОП буфер ассоциативной трансляции реализован в составе ядра микропроцессора в рамках ОКР «Обработка-И8-РК» и ОКР «Схема-ИЗ-Т» в ФГУ ФНЦ НИИСИ РАН.

4. Предложена методика аппроксимации импульсов фототока на выходе элемента сопоставления при сборе заряда транзисторами с трека на основе использования данных, полученных при приборном физическом моделировании средствами TCAD, с

сохранением значений амплитуд, постоянных времени спада фототока, а также значений собранного заряда при линейном переносе энергии частицей на трек в диапазоне LET = 10-50 МэВ*см2/мг. Использование аппроксимирующих импульсов тока позволяет рассчитывать пороговые значения параметров импульсного ионизирующего воздействия при схемотехническом моделировании средствами SPICE. 5. Технические решения КМОП элемента сопоставления (КМОП ячейки ассоциативной памяти) и буфера ассоциативной трансляции защищены Патентом РФ на изобретение № 2621011 (2017 г., Бюлл. №16) и Свидетельством РФ № 2018630052 о государственной регистрации топологии интегральной микросхемы (2018 г., Бюлл. № 4).

Положения, выносимые на защиту

1. Элемент КМОП ассоциативной памяти на основе триггера STG DICE и логического элемента XOR на двух инверторах с третьим состоянием обеспечивает как повышенную сбоеустойчивость, так и сохранение правильного логического состояния выхода при нестационарных состояниях триггера STG DICE.

2. Базовый конструктивно-топологический вариант блока из двух КМОП элементов сопоставления с чередованием транзисторных групп этих элементов обеспечивает при минимальном увеличении площади высокую сбоеустойчивость ассоциативной памяти за счет необходимого разнесения узлов, взаимно чувствительных к импульсным помехам.

Апробация диссертации

Результаты работы доложены на всероссийских научно-технических конференциях «Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)» (2016 г., 2018 г.), «Электроника, микро- и наноэлектроника» (2017 г., 2018 г.); на научно-технических конференциях международного уровня: «Telecommunications Forum (TELFOR)» (2016 г., 2017 г.), «International Siberian Conference on Control and Communication (SIBCON)» (2017 г.), «Moscow Workshop on Electronic and Networking Technologies (MWENT)» (2018 г.), «IEEE East-West Design & Test Symposium (EWDTS)» (2018 г.); а также на молодежных научных конференциях «Современные проблемы физики и технологий» (2018 г.), «Актуальные проблемы информатизации в науке и образовании (АПИНО)» (2018 г.).

Публикации

Общее число работ, опубликованных по теме диссертации - 20 (в период с 2015 г. по 2019 г.), в том числе 4 в журналах и сборниках из перечня ВАК и 9 в журналах и изданиях, индексируемых в базе данных Scopus, 4 работы опубликованы без соавторов. Получен патент Российской Федерации на изобретение и свидетельство о государственной регистрации топологии интегральной микросхемы.

Структура диссертации

Диссертация состоит из введения, четырех разделов, заключения, списка терминов, списка литературы и двух приложений. Общий объем диссертации составляет 128 страниц. Диссертация содержит 61 рисунок и 20 таблиц. Список литературы содержит 159 пунктов.

1. КМОП элементы сопоставления ассоциативной памяти

1.1. Элементы на основе шести-транзисторной ячейки памяти

Основой блоков ассоциативной памяти являются элементы сопоставления (ячейки ассоциативной памяти), осуществляющие хранение одного бита данных и сопоставление его с последовательностью данных на входе. На рис. 1.1 - рис 1.3 представлены схемы нашедших применение элементов сопоставления ассоциативной памяти типа NOR на основе традиционных 6-транзисторных (6Т) ячеек памяти. Операции считывания и записи производятся так же, как и в традиционных ОЗУ. На рис. 1.1 приведена схема традиционного 10-транзисторного элемента сопоставления [56]. В цикле сопоставления на битовые линии BL и nBL подается бит данных в прямой и инверсной форме соответственно. При несовпадении входного бита с битом в ячейке предварительно заряженная проводная линия ML разряжается до потенциала общей шины через пару ^МОП транзисторов. При совпадении битов элемент не изменяет потенциал линии ML. Недостатком ячейки является необходимость разряда битовых линий до потенциала общей шины на этапе предварительного заряда ML при сопоставлении данных, чтобы исключить сквозной ток через линию ML.

На рис. 1.2 приведена схема 9Т элемента ассоциативной памяти [57]. Уменьшение количества транзисторов приводит к уменьшению площади элемента. Недостатком такого элемента является зависимость емкости битовых линий от состояния ячейки, поскольку узел Х подключен к шине BL или nBL в зависимости от логической переменной в ячейке памяти. В виду этой зависимости увеличивается задержка считывания и сопоставления данных.

В патенте [58] предложена схема 8Т элемента ассоциативной памяти. Количество транзисторов в ячейке уменьшено до восьми, однако разряд ML в цикле сопоставления осуществляется транзисторами триггера, что уменьшает помехоустойчивость элемента.

Вышеописанные элементы обладают следующим недостатком. При считывании из ячейки линия ML должна быть разряжена до потенциала общей шины, чтобы исключить сквозные токи через транзисторы ячейки. Необходимость разряда ML приводит к увеличению потребляемой мощности. На рис. 1.3 приведена схема элемента ассоциативной памяти с разделенными портами чтения и записи [59]. Такой элемент имеет увеличенную площадь, но позволяет одновременно производить считывание и сопоставление данных, а также не требует предварительного разряда ML при считывании, что уменьшает потребляемую мощность.

основе 6Т ячейки памяти

ячейки памяти

разделенными портами считывания и записи

памяти

Рис. 1.5. КМОП элемент сопоставления на основе 6Т ячейки памяти с логическим элементом XOR из восьми транзисторов

На рис. 1.4 представлена схема традиционного элемента сопоставления типа NAND со схемой сопоставления на ЖМОП транзисторах [60]. В патенте [61] описаны варианты NAND элемента сопоставления со схемой сопоставления на ^МОП и РМОП транзисторах. Также в элементах, представленных в [61], входной бит данных для сопоставления поступает со специальных линий поиска, а не с битовых линий. Такое решение увеличивает площадь металлизации, но позволяет производить сопоставление одновременно с записью или считыванием из ячейки.

При увеличении количества разрядов в слове быстродействие регистра из элементов типа NAND уменьшается квадратично [62]. По этой причине в настоящее время элементы типа NAND используются только в гибридных регистрах [63] и регистрах, разделенных на сегменты [64, 65].

Также применение получили ячейки ассоциативной памяти, включающие комбинационный логический элемент XOR на выходе [66, 67]. Схема элемента сопоставления со схемой XOR представлена на рис. 1.5. Схема XOR состоит из восьми транзисторов, что больше, чем в предыдущих вариантах, но не требует цепи предварительного заряда, и выходные сигналы сопоставления могут быть объединены с помощью комбинационной схемы суммирования.

1.2. Элементы троичной ассоциативной памяти 1.2.1. Варианты элементов

Троичная ассоциативная память [62] позволяет осуществлять поиск в содержимом накопителя с маскированием результата сравнения отдельных бит слова. Элемент троичной ассоциативной памяти может находится в одном из трех состояний - логическая "1", логический "0", "не важно". В последнем состоянии выход элемента сопоставления всегда находится в состоянии совпадения данных независимо от значения логической переменной на входе. На рис. 1.6 приведена схема традиционного элемента ТСАМ.

В литературе представлены варианты элементов сопоставления для троичной ассоциативной памяти на основе обычных D-триггеров, позиционируемые как сбоеустойчивые. В работе [54] предложен метод построения элементов сопоставления, заключающийся в добавлении дополнительных транзисторов и связей между двумя D-триггерами одного элемента. Метод позволяет уменьшить частоту сбоев на величину от 33% до 40% при увеличении площади от 10% до 18%, оценка произведена на основе анализа одиночного воздействия и схемотехнического моделирования. Предложенный метод не решает проблемы сбоев.

Рис. 1.6. Традиционный КМОП элемент сопоставления троичной ассоциативной памяти ТСАМ на основе обычных D-триггеров

Рис. 1.7. КМОП элемент сопоставления троичной ассоциативной памяти ТСАМ на основе обычных D-триггеров с коммутацией обратной связи в триггерах

В работе [55] предложен элемент сопоставления троичной ассоциативной памяти с разрывом обратной связи триггеров, схема элемента приведена на рис. 1.7. Предполагаемые сбоеустойчивые свойства обусловлены разрывом обратной связи в триггерах, препятствующим распространению помехи, и введением дополнительных транзисторов, управляемых вторым триггером элемента. С использованием моделирования средствами SPICE авторами исследована устойчивость к воздействию заряда на один узел элемента. Однако отсутствует анализ устойчивости при кратном воздействии, характерном для современных проектных норм.

1.2.2. Моделирование характеристик сбоя

Проведен анализ эффектов одновременного воздействия заряда на два узла элемента. В каждом из двух логических состояний элемента: "01" (где 0 - состояние первого триггера, а 1 - состояние второго триггера) и "10" (где 1 - состояние первого триггера, а 0 - состояние второго триггера) - присутствуют четыре пары взаимно чувствительных узлов: b-d1, b-d2, nd2-d1, nd2-d2 в состоянии "01"; a-d1, a-d2, nd1-d1, nd1-d2 в состоянии "10" (см. рис. 1.7). Воздействие заряда с трека частицы моделировалось в среде SPICE импульсами тока двухэкспоненциальной формы с постоянными времени нарастания и спада: тн =10 пс, тсп = 30 пс. Параметры моделирования: проектная норма - КМОП 65 нм, ширина каналов ^МОП и РМОП транзисторов элемента - 150 нм, напряжение питания - 1 В, модели транзисторов - tt, температура - 25°С.

На рис. 1.8 приведены критические характеристики сбоя элемента при одновременном воздействии на два узла ячейки. Рассчитаны критические значения собранного заряда, при которых наблюдается сбой состояния ячейки памяти. На рис. 1.8а приведены зависимости критических зарядов узлов d1 и d2 от заряда, собранного узлом а; на рис. 1.8б - зависимости критических зарядов узлов d1 и d2 от заряда, собранного узлом nd1 в логическом состоянии элемента " 10". В противоположном логическом состоянии "01" зависимости критических зарядов соответствующих пар узлов аналогичны представленным. Минимальные значения сумм критических зарядов составили: 1 фКл для пары узлов a-d1, 5 фКл для пары узлов a-d2, 9 фКл для пары узлов nd1-d1, 14 фКл для пары узлов nd1-d2. В противоположном логическом состоянии элемента минимальные суммы критических зарядов для соответствующих пар узлов имеют такие же значения.

03

Ц

&

4 п; сР го

со

о си т

СР

0.1

1 2 Критический заряд узла а, фКл

(а)

10

л

К ф

а,

л зу

д

я р

а з

к с е ч

р К

0.1

0 5 10 15 20

Критический заряд узла пб1, фКл

(б)

Рис. 1.8. Критические характеристики сбоя элемента сопоставления на основе 6Т ячеек памяти с разрывом обратной связи для троичной ассоциативной памяти при одновременном воздействии на два узла ячейки двухэкспоненциальных импульсов тока с постоянными времени тн = 10 пс, тсп = 30 пс: (а) зависимости критических зарядов узлов и от заряда, собранного узлом а; (б) зависимости критических зарядов узлов и ё2 от заряда, собранного узлом пё1

1

0

3

1

1.3. Схемы выходной логики элемента 1.3.1. Варианты схем

Элемент сопоставления ассоциативной памяти для хранения логической переменной включает в себя КМОП триггер, а для операции сопоставления - логический элемент ХОК На рис. 1.9 - рис. 1.13 приведены схемы логического элемента ХОЯ, нашедшие применение в элементах сопоставления ассоциативной памяти. Входы А и пА подключаются к узлам триггера, соответствующим прямому и инверсному логическому состоянию триггера, а на входы В и пВ поступает последовательность входных переменных для сопоставления. Логическое состояние на выходе элементов, приведенных на рис. 1.9 - рис. 1.12, описывается таблицей истинности 1.1.

Таблица 1.1. Состояние входов и выхода логического элемента ХОЯ

Логическая переменная в 1 1 0 0

триггере

Логическая переменная на 1 0 1 0

входе для сопоставления

А 1 1 0 0

nA 0 0 1 1

B 1 0 1 0

nB 0 1 0 1

Выход 1 0 0 1

На рис. 1.9а приведена схема элемента ХОЯ на двух инверторах с третьим состоянием [68], нашедшая применение в статических элементах сопоставления [69], [70] и элементах сопоставления с динамическим управлением [66]. Схема включает восемь транзисторов, имеет четыре входа, два из которых управляются узлами обычного D-триггера. Схема обладает хорошей нагрузочной способностью и обеспечивает на выходе стабильный уровень логического "0" или "1" в стационарных состояниях ячейки памяти. Вариант схемы на рис. 1.9б отличается тем, что имеет шесть входов, четыре из которых управляются четырьмя узлами двухфазного триггера [38].

На рис. 1.10 приведена схема XOR на двух инверторах и двух проходных ключах на основе пары ^МОП и РМОП транзисторов. Такая схема применяется в элементах сопоставления на проектных нормах 65 и 28 нм [46, 71]. Данная схема получается из схемы XOR на двух инверторах с третьим состоянием (рис. 1.9а) добавлением двух связей между

стоками соответствующих ^МОП и РМОП транзисторов и обладает теми же преимуществами.

На рис. 1.11 приведена схема XOR на двух проходных ключах на основе пары ^МОП и РМОП транзисторов, используемая в регистрах ассоциативной памяти с синхронным управлением [72-74]. Количество транзисторов уменьшено до четырех, однако выходной ток элемента зависит от нагрузочной способности буферов шин данных (шин поиска). Кроме того, емкости шин, подключенных ко входам B и nB, различаются при разных состояниях на входах A и nA, что создает дополнительные трудности при проектировании буферов шин данных накопителя ассоциативной памяти.

Список литературы диссертационного исследования кандидат наук Антонюк Артем Владимирович, 2019 год

Литература

1. Messenger G.C. Radiation Effects on Microcircuits // IEEE Transactions on Nuclear Science. 1966. V. 13. № 6. Р. 141-159.

2. Messenger G.C. A summary review of displacement damage from high energy radiation in silicon semiconductors and semiconductor devices // IEEE Transactions on Nuclear Science. V. 39. № 3. 1992. Р. 468 - 473.

3. Чумаков А.И. Действие космической радиации на интегральные схемы. - М.: Радио и связь, 2004. - 320 с.

4. Dodd P.E., Massengill L.W. Basic mechanisms and modeling of single-event upset in digital microelectronics // IEEE Transactions on Nuclear Science. V. 50. № 3. 2003. P. 583-602.

5. Кагирина К.А., Федоров Ю.В., Лаврухин Д.В., Гамкрелидзе С.А., Гнатюк Д.Л., Зуев А.В., Рубан О.А., Громов Д.В. Анализ устойчивости МИС преобразователя сигнала СВЧ диапазона к воздействию специальных факторов // Микроэлектроника. 2017. Т. 46. № 3. С. 164-169.

6. Арутюнян С.С., Кагирина К.А., Лаврухин Д.В., Гамкрелидзе С.А., Иванова Н.Е. Устойчивость нитридных СВЧ монолитных интегральных схем преобразователя сигнала к облучению потоком нейтронов и гамма-излучению // Известия высших учебных заведений. Электроника. 2016. Т. 21. № 5. С. 435-441.

7. Громов Д.В., Мальцев П.П., Полевич С.А. Лазерное моделирование переходных радиационных эффектов в гетероструктурных элементах на полупроводниковых соединениях АШВУ // Физика и техника полупроводников. 2016. Т. 50. № 2. С. 223228.

8. Seifert N., Zhu X., Massengill L.W. Impact of scaling on soft-error rates in commercial microprocessors // IEEE Transactions on Nuclear Science. 2002. V. 49. № 6. P. 3100-3106.

9. Dodd P.E., Shaneyfelt M.R., Schwank J.R., Felix J.A. Current and Future Challenges in Radiation Effects on CMOS Electronics // IEEE Transactions on Nuclear Science. 2010. V. 57. № 4. P. 1747-1763.

10. Rodbell K.P., Heidel D.F., Tang H.K., Gordon M.S., et al. Low-Energy Proton-Induced Single-Event-Upsets in 65 nm Node, Silicon-on-Insulator, Latches and Memory Cells // IEEE Transactions on Nuclear Science. 2007. V. 54. № 6. Р. 2474-2479.

11. Baumann R.C. Radiation-induced soft errors in advanced semiconductor technologies // IEEE Transactions on Device and Materials Reliability. 2005. V. 5. № 3. Р. 305-316.

12. Black J.D., Dodd P.E., Warren K M. Physics of Multiple-Node Charge Collection and Impacts on Single-Event Characterization and Soft Error Rate Prediction // IEEE

Transactions on Nuclear Science. 2013. V. 60. № 3. P.1836-1851.

111

13. Black J.D., Sternberg A.L., Alles M.L., Witulski A.F., Bhuva B.L., Massengill L.W., Benedetto J.M., Baze M.P., Wert J.L., Hubert M.G. HBD layout isolation techniques for multiple node charge collection mitigation // IEEE Transactions on Nuclear Science. 2005. V. 52. № 6. P. 2536-2541.

14. Горбунов М.С., Долотов П.С., Антонов А. А., Зебрев Г.И., Емельянов В.В., Боруздина А.Б., Петров А.Г., Уланова А.В. Сравнительный анализ сбоеустойчивости ячеек 65 нм КМОП СОЗУ // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. 2014. № 3. С. 47-55.

15. Gorbunov M.S., Vasilegin B.V., Antonov A.A., Osipenko P.N., Zebrev G.I., Anasin V.S., Emiliyanov V.V., Ozerov A.I., Useinov R.G., Chumakov A.I., Pechenkin A.A., Yanenko A.V. Analysis of SOI CMOS Microprocessor's SEE Sensitivity: Correlation of the Results Obtained by Different Test Methods // IEEE Transactions on Nuclear Science. 2012. V. 59. № 4. P. 1130-1135.

16. Seifert N., Gill B., Foley K., Relangi P. Multi-cell upset probabilities of 45nm high-k + metal gate SRAM devices in terrestrial and space environments // Proceedings of IEEE International Reliability Physics Symposium. 2008. P. 181-186.

17. Seifert N., Gill B., Zia V., Zhang M., Ambrose V. On the Scalability of Redundancy based SER Mitigation Schemes // Proceedings of IEEE International Conference on Integrated Circuit Design and Technology. 2007. Р. 1-9.

18. Dodd P.E., Shaneyfelt M.R., Schwank J.R., Felix J.A. Current and Future Challenges in Radiation Effects on CMOS Electronics // IEEE Transactions on Nuclear Science. 2010. V. 57. № 4. P. 1747-1763.

19. Amusan O.A., Massengill L.W., Baze M.P., Sternberg A.L., Witulski A.F., Bhuva B.L., Black J.D. Single Event Upsets in Deep-Submicrometer Technologies Due to Charge Sharing // IEEE Transactions on Device and Materials Reliability. 2008. V. 8. № 3. P. 582589.

20. Gaspard N.J. Single-event upset technology-scaling trends of unhardened and hardened flipflops in bulk CMOS: diss. PhD of Electrical Engineering. Nashville, Tennessee, USA. 2017.

21. Massengill L.W., Tuinenga P.W. Single-Event Transient Pulse Propagation in Digital CMOS // IEEE Transactions on Nuclear Science. 2008. V. 55. № 6. P. 2861-2871.

22. Ferlet-Cavrois V., Paillet P., McMorrow D., Fel N., Baggio J., Girard S., Duhamel O., Melinger J.S., Gaillardin M., Schwank J.R., Dodd P.E., Shaneyfelt M R. New Insights Into Single Event Transient Propagation in Chains of Inverters—Evidence for Propagation-Induced Pulse Broadening // IEEE Transactions on Nuclear Science. 2007. V. 54. № 6. P. 2338-2346.

23. Benedetto J. M., Eaton P.H., Mavis D.G., Gadlage M., Turflinger T. Digital Single Event Transient Trends With Technology Node Scaling // IEEE Transactions on Nuclear Science. 2006. V. 53. № 6. P. 3462-3465.

24. Mitra S., Zhang M., Waqas S., Seifert N., Gill B., Kim K.S. Combinational Logic Soft Error Correction // Proceedings of IEEE International Test Conference. 2006. P. 1-9.

25. Benedetto J., Eaton P., Avery K., Mavis D., Gadlage M., Turflinger T., Dodd P.E., Vizkelethyd G. Heavy ion-induced digital single-event transients in deep submicron Processes // IEEE Transactions on Nuclear Science. 2004. V. 51. № 6. P. 3480 - 3485.

26. Ahlbin JR., Massengill L.W., Bhuva B.L., Narasimham B., Gadlage M.J., Eaton PH. Single-event pulse quenching in advanced CMOS logic circuits // IEEE Transactions of Nuclear Science. 2009. V. 56. № 6. P. 3050-3056.

27. Amusan O.A., Witulski A.F., Massengill L.W., Bhuva B.L., Fleming P.R., Alles M.L., Sternberg A.L., Black J.D., Schrimpf R.D. Charge Collection and Charge Sharing in a 130 nm CMOS Technology // IEEE Transactions on Nuclear Science. 2006. V. 53. № 6. P.3253-3258.

28. Ahlbin J R., Gadlage M.J., Ball R.D., Witulski A.F., Bhuva B.L., Reed R.A., Vizkelethy G., Massengill L.W. The effect of layout topology on single-event transient pulse quenching in 65 nm bulk CMOS process // IEEE Transactions of Nuclear Science. 2010. V. 57. № 6. P. 3380-3385.

29. Amusan O.A., Massengill L.W., Bhuva B.L., DasGupta S., Witulski A.F., Ahlbin JR. Design Techniques to Reduce SET Pulse Widths in Deep-Submicron Combinational Logic // IEEE Transactions on Nuclear Science. 2007. V. 54. № 6. P. 2060-2064.

30. Dodd P.E., Shaneyfelt M.R., Felix J.A., Schwank J.R. Production and propagation of singleevent transients in high-speed digital logic ICs // IEEE Transactions on Nuclear Science. 2004. V. 51. № 6. P. 3278-3284.

31. Dodd P.E., Sexton F.W. Critical charge concepts for CMOS SRAMs // IEEE Transactions on Nuclear Science. 1995. V. 42. № 6. P. 1764-1771.

32. Dodd P.E., Sexton F.W., Hash G.L., Shaneyfelt M.R., Draper B.L., Farino A.J., Flores RS. Impact of technology trends on SEU in CMOS SRAMs // IEEE Transactions on Nuclear Science. 1996. V. 43. № 6. P. 2797-2804.

33. Ferlet-Cavrois V., Paillet P., Gaillardin M., Lambert D., et al. Statistical analysis of the charge collected in SOI and bulk devices under heavy ion and proton irradiation -implications for digital SETs // IEEE Transactions on Nuclear Science. 2006. V. 53. № 6. P. 3242-3252.

34. Garg R., Khatri S.P. Analysis and design of resilient VLSI circuits // N.Y.: Springer. 2010. P. 217.

35. Петросянц К.О., Харитонов И.А., Самбурский Л.М. Сравнительный анализ SPICE-моделей КНИ/КНС МОП транзисторов для учета радиационных эффектов // Электроника, микро- и наноэлектроника. Сб. научн. трудов. М.: НИЯУ МИФИ, 2013. С. 303-309.

36. Петросянц К.О., Самбурский Л.М., Харитонов И.А. Компактная макромодель КНИ/КНС МОП-транзистора, учитывающая радиационные эффекты // Известия вузов. Электроника. 2011. №1(87). С. 20-28.

37. Стенин В.Я. Моделирование характеристик КМОП 28-нм ячеек DICE в нестационарных состояниях, вызванных воздействием одиночных ядерных частиц // Микроэлектроника. 2015. Т. 44. № 5. С. 368-379.

38. Стенин В.Я., Катунин Ю.В., Степанов П.В. Сбоеустойчивые ОЗУ на основе STG DICE элементов памяти с разделенными на две группы транзисторами // Микроэлектроника. 2016. Т. 45. № 6. С. 456-470.

39. Calin T., Nicolaidis M., Velazco R. Upset hardened memory design for submicron CMOS technology // IEEE Transactions on Nuclear Science. 1996. V. 43. № 6. P. 2874-2878.

40. Кохонен Т. Ассоциативные запоминающие устройства. Перевод с английского. М.: Мир. 1982. 383 с.

41. Schultz K.J. Content-addressable memory core cells: a survey // Integration, VLSI Journal. 1997. V. 23. № 2. P. 171-188.

42. Arsovski I., Chandler T., Sheikholeslami A. A ternary contentaddressable memory (TCAM) based on 4T static storage and including a current-race sensing scheme // IEEE Journal on Solid-State Circuits. 2003. V. 38. № 1. P. 155-158.

43. Arsovski I., Wistort R. Self-referenced sense amplifier for acrosschip-variation immune sensing in high-performance content-addressable memories // Proceedings of IEEE Custom Integrated Circuits Conference (CICC). 2006. P. 453-456.

44. Pagiamtzis K., Sheikholeslami A. Pipelined match-lines and hierarchical search-lines for low-power content-addressable memories // Proceedings of IEEE Custom Integrated Circuits Conference (CICC). 2003. P. 383-386.

45. Do A T., Yin C., Velayudhan K., Lee Z.C., Yeo K.S., Kim T.T-H. 0.77 fJ/bit/search content addressable memory using small match line swing and automated background checking scheme for variation tolerance // IEEE Journal on Solid-State Circuits. 2014. V. 49. № 7. P. 1487-1498.

46. Кириченко П.Г., Соловьева Л.А., Тарасов И.В. Проектирование 14-портового регистрового файла и буфера трансляции адресов со сниженным потреблением с учетом особенностей технологии 28 нм // Проблемы разработки перспективных микро- и наноэлектронных систем - 2016. Сб. трудов / под общ. ред. академика РАН А Л. Стемпковского. М.: ИППМРАН, 2016. Ч. 3. С. 129-135.

47. Сысоева О.В., Кириченко П.Г., Буякова О.Н., Осина С.Э. Методика схемотехнического и топологического проектирования буфера преобразования адресов для высокопроизводительного MIPS-процессора // Электроника, микро- и наноэлектроника. Сборник научных трудов. / под ред. В.Я. Стенина - М.: МИФИ, 2011. - С. 250-255.

48. Потовин Ю.М., Соин С.А. Разработка быстродействующего блока памяти с ассоциативной выборкой // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сб. трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Ч. 4. С. 29-32.

49. Biswas A., Racunas P., Cheveresan R., Emer J., Mukherjee S., Rangan R. Computing architectural vulnerability factors for address-based structures // Proceedings of the 32nd International Symposium on Computer Architecture (ISCA'05). 2005. P. 532 - 543.

50. Pagiamtzis K., Azizi N., Najm F.N. A Soft-Error Tolerant Content-Addressable Memory (CAM) Using an Error-Correcting-Match Scheme // Proceedings of IEEE Custom Integrated Circuits Conference (CICC '06). 2006. P. 301-304.

51. Abbas S.M., Lee S., Baeg S., Park S. An efficient multiple cell upsets tolerant content-addressable memory // IEEE Transactions on Computers. 2014. V. 63. № 8. P. 2094-2098.

52. Lee H.J. Immediate soft error detection using pass gate logic for content addressable memory // Electronics Letters. 2008. V. 44. № 4. P. 269-270.

53. Noda H., Dosaka K., Morishita F., Arimoto K. A soft-error immune maintenance-free TCAM architecture with associated embedded DRAM // Proceedings of Custom Integrated Circuits Conference. 2005. P. 451-454.

54. Azizi N., Najm F. A family of cells to reduce the soft-error-rate in ternary-CAM // Proceedings of Design Automation Conference. 2006. P. 779-784.

55. Eftaxiopoulos N., Axelos N., Pekmestzi K. Low leakage radiation tolerant CAM/TCAM cell // Proceedings of IEEE International On-Line Testing Symposium (IOLTS). 2015. P. 206211.

56. Hori C. Associative memory cells // US Patent № 4833643, May 23, 1989.

57. Zehner B. Associative memory with improved memory cell and method for operating same // US Patent № 4538243, Aug. 27, 1985.

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

Ali-Yahia T. Memory cell for associative memory // US Patent № 5386379, Jan. 31, 1995. Lee D.C., Easley J.I., Malik A.K. Dual ported content addressable memory cell and array // US Patent № 5226005, Jul. 6, 1993.

Yoneda M. Associative memory // US Patent № 5453948, Sept. 26, 1995.

Calin L., Avramescu R. Content-addressable memory cells and words // US Patent №

6195278, Feb. 27, 2001.

Pagiamtzis K., Sheikholeslami A. Content-addressable memory (CAM) circuits and architectures: a tutorial and survey // IEEE Journal on Solid-State Circuits. 2006. V. 41. № 3. P. 712-727.

Yang B D., Kim L.S. A Low-Power CAM Using Pulsed NAND-NOR Match-Line and Charge-Recycling Search-Line Driver // IEEE Journal on Solid-State Circuits. 2005. V. 40. № 8. Р. 1736-1744.

Clark L.T., Chaudhary V. Fast Low Power Translation Lookaside Buffers Using Hierarchical NAND Match Lines // Proceedings of 2010 IEEE International Symposium on Circuits and Systems (ISCAS), Paris, France. 2010. P. 3493-3496.

Schultz K.J., Randall Gibson G.F., Shafai F., Blueschke A.G. Content-addressable memory // US Patent № 5859791, Jan. 12, 1999.

Shadan V., Nigam A. Dynamically controlled, cross-stacked CAM cell // US Patent № 5703803, Dec. 30, 1997.

Frontini L., Shojaii S., Stabile A., Liberali V. A new XOR-based Content Addressable Memory architecture // Proceedings of International Conference on Electronics, Circuits and Systems (ICECS), Seville, Spain. 2012. P. 701-704.

Zuk B. Logic circuit employing transistor means whereby steady state power dissipation is minimized // US Patent № 3252011, May 17, 1966.

Hatsch J., Kamp W., Kunemund T., Sedlak H., Soldner H. Content addressable memory cell // US Patent № 6977831 B2, Dec 20, 2005.

Kim S.C., Liu P.P., Singh R.P. Compare circuit for content addressable memories // US Patent № 5699288, Dec. 16, 1997.

Сысоева О.В., Кириченко П.Г., Буякова О.Н., Осина С.Э. Методика схемотехнического и топологического проектирования буфера преобразования адресов для высокпроизводительного MIPS-процессора // Электроника, микро- и наноэлектроника. Сб. научн. трудов. / Под ред. В.Я. Стенина - М.: МИФИ, 2011 - С. 250-255.

Helwig K., Wandel C. Content addressable memory // US Patent № 5870324, Feb. 9, 1999.

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

Hellner G., Sautter R., Wagner M. Content addressable memory // US Patent № 6496398 B2, Dec. 17, 2002.

Samra N.G. Content addressable memory system // US Patent № 5646878, Jul. 8, 1997. Holst J.C. Comparator cell for use in a content addressable memory // US Patent № 5598115, Jan 28, 1997.

Wong S.C. Content addressable memory cell and array architectures having low transistor counts // US Patent № 6157558, Dec. 5, 2000.

Miyatake H., Tanaka M., Mori Y. High speed CAM cell // US Patent № 6181591 B1, Jan. 30, 2001.

Jiang C.L. Content addressable memory // US Patent № 5351208, Sep. 27, 1994. Fredrick G., Gibson R., Shafai F., Podaima J.E. Content addressable memory storage device // US Patent № 6044005, Mar. 28, 2000.

Graf HP. Content-addressable memory // US Patent № 5258946, Nov. 2, 1993.

Hori C. Associative memory device including write inhibit circuitry // US Patent №

4853892, Aug. 1, 1989.

Бетелин В.Б., Бобков С.Г., Краснюк А.А., Осипенко П.Н., Стенин В.Я., Черкасов И.Г., Чумаков А.И., Яненко А.В. Перспективы использования субмикронных КМОП СБИС в сбоеустойчивой аппаратуре, работающей под воздействием атмосферных нейтронов // Микроэлектроника. 2009. Т.38. №1. С.48-52.

Стенин В.Я., Черкасов И.Г. особенности проектирования субмикронных КМОП статических ОЗУ с повышенной сбоеустойчивостью к воздействию высокоэнергетических частиц // Микроэлектроника. 2010. Т. 39. № 2. С. 91-101. Seifert N.P., Ambrose V., Gill B., Shi Q., et al. On the radiation-induced soft error performance of hardened sequential elements in advanced bulk CMOS technologies // Proceedings of IEEE International Reliability Physics Symposium. 2010. P. 188-197. Loveless T.D., Jagannathan S., Reece T., Chetia J., et al. Neutron- and proton-induced single event upsets for D- and DICE-flip/flop designs at a 40 nm technology node // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 1008-1014.

Massengill L.W., Bhuva B.L., Holman W.T., Alles M.L., Loveless T.D. Technology scaling and soft error reliability // Proceedings of IEEE International Reliability Physics Symposium. 2012. P. 3C.1.1-3C.1.7.

Seifert N., Slankard P., Kirsch M., Narasimham B., Zia V., Brookreson C., Vo A., Mitra S., Gill B., Maiz J. Radiation induced soft error rates of advanced CMOS bulk devices // Proceedings of 44th Annual Int. Rel. Phys. Symp. 2006. P. 217-225.

88. Amusan O.A., Witulski A.F., Massengill L.W., Bhuva B.L., Fleming P.R., Alles M.L., Sternberg A.L., Black J.D., Schrimpf R.D. Charge Collection and Charge Sharing in a 130 nm CMOS Technology // IEEE Transactions on Nuclear Science. 2006. V. 53. № 6. P.3253-3258.

89. Стенин В.Я., Катунин Ю.В., Степанов П.В. Особенности проектирования DICE элементов 65-нм КМОП статических запоминающих устройств с учетом эффекта кратного воздействия отдельных ядерных частиц // Вестник НИЯУ МИФИ. 2013. Т. 2. № 3. С. 363-370.

90. Toure G., Hubert G., Castellani-Coulie K., Duzellier S., Portal J.-M. Simulation of single and multi-node collection: impact on SEU occurrence in nanometric SRAM cells // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 862-869.

91. Стенин В.Я., Черкасов И.Г. Влияние топологии субмикронных КМОП ячеек памяти DICE на чувствительность ОЗУ к воздействию отдельных ядерных частиц // Микроэлектроника. 2011. Т. 40. № 3. С. 170-175.

92. Massengill L.W., Bhuva B.L., Holman W.T., Alles M.L., Loveless T.D. Technology scaling and soft reliability // Proceedings of IEEE International Reliability Physics Symposium. 2012. P. 3.C.1.1-3.C.1.7.

93. Gaspard N., Jagannathan S., Diggins Z., McCurdy M., Loveless T.D., Bhuva B.L., Massengill L.W., Holman W.T., Oates T.S., Fang Y-P., Wen S.-J., Wong R., Lilja K., Bounasser M. Estimation of hardened flip-flop neutron soft error rates using SRAM multiple-cell upset data in bulk CMOS // Proceedings of IEEE International Reliability Physics Symposium. 2013. P. SE.6.1- SE.6.5.

94. Катунин Ю.В., Савченков Д.В., Стенин В.Я., Степанов П.В. Исследование 65-нм КМОП однопортовых и многопортовых блоков статических ОЗУ на ячейках памяти DICE к воздействию импульсов лазерного излучения // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. 2015. Вып. 3. С. 1-8.

95. Стенин В.Я., Степанов П.В. Базовые элементы памяти на основе ячеек DICE для сбоеустойчивых КМОП 28 нм ОЗУ // Микроэлектроника. 2015. Т. 44. № 6. С. 416-427.

96. Степанов П.В. Суб-65-нм КМОП элементы статической памяти для оперативных запоминающих устройств повышенной сбоеустойчивости: кандидатская диссериауия. - М.: МИФИ. - 2016. 130 с.

97. Катунин Ю.В. Сбоеустойчивые элементы суб-100-нм многопортовых КМОП статических ОЗУ для вычислительных систем на кристалле: кандидатская диссертация. - М.: МИФИ. - 2016. 145 с.

98. Стенин В.Я., Антонюк А.В. Логический элемент сравнения для 65 нм КМОП селекторов ассоциативных запоминающих устройств // Проблемы разработки перспективных микро- и наноэлектронных систем - 2016. Сб. научн. трудов / Под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН. 2016. Часть IV. С. 133-138.

99. Stenin V.Ya., Antonyuk A.V. Design of the 65-nm CMOS comparison element for a content-addressable memory and simulation of single-event transients // Proceedings of Telecommunication Forum (TELFOR). 2016 P. 613-616.

100. Антонюк А.В. 65-нм КМОП элемент сопоставления, устойчивый к воздействиям одиночных ядерных частиц, для ассоциативной памяти // Современные проблемы физики и технологий. VII-я Международная молодежная научная школа-конференция: Тезисы докладов. Часть 1. М.: НИЯУ МИФИ. 2018. С. 253-254.

101. Gadlage M.J., Ahlbin J.R., Narasimham B., Bhuva B.L., Massengill L.W., Reed R.A., Schrimpf R.D., Vizkelethy G. Scaling trends in SET pulse widths in sub-100-nm bulk CMOS processes // IEEE Transactions on Nuclear Science. 2010. V. 57. № 6. P. 3336-3341.

102. Uznanski S., Gasiot G., Roche P., Tavernier C., Autran J.-L. Single event upset and multiple cell upset modeling in commercial bulk 65-nm CMOS SRAMs and flip-flops // IEEE Transactions on Nuclear Science. 2010. V. 57. № 4. P. 1876-1883.

103. Катунин Ю.В., Стенин В.Я. TCAD моделирование эффектов воздействия одиночных ядерных частиц на ячейки памяти STG DICE // Микроэлектроника. 2018. Т. 47. № 1. С. 23-37.

104. Gorbunov M.S., Dolotov P.S., Antonov A.A., Zebrev G.I., Emeliyanov V.V., Boruzdina A.B., Petrov A G., Ulanova A.V. Design of 65 nm CMOS SRAM for Space Applications: A Comparative Study // IEEE Transactions on Nuclear Science. V. 61. № 4. P. 1575-1582

105. Toure G., Hubert G., Castellani-Coulie K., Duzellier S., Portal J-M. Simulation of single and multi-node collection: impact on SEU occurrence in nanometric SRAM cells // IEEE Transactions on Nuclear Science. 2011. V. 58. № 3. P. 862-869.

106. Антонюк А.В., Стенин В.Я. Моделирование переходных процессов в 65 нм КМОП логическом элементе сравнения для ассоциативных запоминающих устройств при воздействии одиночных ядерных частиц // Вестник НИЯУ МИФИ. 2016. Т. 5. № 5. С. 445-453.

107. Антонюк А.В. Моделирование элементов сравнения для КМОП селекторов, устойчивых к эффектам воздействия одиночных ядерных частиц // Труды НИИСИ РАН. 2017. Т. 7. № 2. С. 128-131.

108. Katunin Yu.V., Stenin V.Ya. TCAD Simulation of Single-Event Transients in the 65-nm CMOS Element of Matching for a Content-Addressable Memory // Proc. of 25th Telecommunication Forum TELFOR - 2017. Belgrade, 2017. P. 1-4.

109. Катунин Ю.В., Стенин В.Я. Элемент совпадения на основе ячейки памяти STG DICE для ассоциативных запоминающих устройств, сбоеустойчивых к воздействиям одиночных ядерных частиц // Микроэлектроника. 2018. Т. 47. № 2. С. 158-174.

110. Stenin V.Ya., Antonyuk A.V. Design of the CMOS comparison elements on STG DICE for a content-addressable memory and simulation of single-event transients // Telfor Journal. 2017. V. 9. № 1. P. 61-66.

111. Катунин Ю.В., Стенин В.Я. Моделирование характеристик логического элемента совпадения на основе ячейки памяти STG DICE для контентно-адресуемой памяти при сборе заряда с треков одиночных ядерных частиц // Вестник НИЯУ МИФИ. 2018. Т. 7. № 1. С. 80-90.

112. Katunin Yu.V., Stenin V.Ya. Design and simulation of the CMOS RS logical elements with spacing between transistor groups for minimization of single-event upsets // Proceedings of Workshop on Electronic and Networking Technologies (MWENT). 2018. P. 1-4.

113. Messenger G.C. Collection of Charge on Junction Nodes from Ion Tracks // IEEE Transactions on Nuclear Science. 1982. V. 29. № 6. Р. 2024-2031.

114. Стенин В.Я. Ограничения и перспективы двухфазной КМОП логики при использовании в сбоеустойчивых суб-100-нм СБИС // Микроэлектроника. 2014. Т. 43. № 2. С. 94-103.

115. Стенин В.Я., Антонюк А.В. Моделирование импульсных помех при суммировании сигналов КМОП элементов сопоставления на основе ячеек памяти STG DICE под воздействием одиночных ядерных частиц // Вестник НИЯУ МИФИ. 2019. Т. 8. № 2. С. 154-163.

116. Regev Z., Regev A. Reducing power dissipation in a match detection circuit // US Patent № 6867990, Mar. 15, 2005.

117. Sywyk S.P., Voelkel E.H. Content addressable memory having reduced current consumption // US Patent № 6515884B1, Feb. 4, 2003.

118. Hata R., Kanazawa N., Iwasaki H., Yoneda M. Content addressable memory with potentials of search bit line and/or match line set as intermediate potential between power source potential and ground potential // US Patent № 6400594 B2, Jun. 4, 2002.

119. Kasai G., Takarabe Y., Furumi K., Yoneda M. 200 MHz/200 MSPS 3.2 W at 1.5 V Vdd, 9.4 Mbits ternary CAM with new charge injection match detect circuits and bank selection

scheme // Proceedings of IEEE Custom Integrated Circuits Conference (CICC). 2003. P. 387-390.

120. Khellah M.M., Elmasry M. Use of charge sharing to reduce energy consumption in wide fan-in gates // Proceedings of IEEE International Symposium of Circuits and Systems (ISCAS). 1998. V. 2. P. 9-12.

121. Regev A. Reducing signal swing in a match detection circuit // US Patent № 6822886, Nov. 23, 2004.

122. Meng A.X., Rai H. Sense amplifier circuit and method // US Patent № 7362602, Apr. 22, 2008.

123. Krishnamurthy G., Argyres D. Content addressable memory row having virtual ground and charge sharing // US Patent № 8837188, Sep. 16, 2014.

124. Rachamadugu V., Roy U., Rao S., Lad N. High density cam array architectures with adaptive current controlled match-line discharge // US Patent № 8493764, Jul. 23, 2013.

125. Meng A.X., Voelkel E.H. Sense amplifier circuit for content addressable memory // US Patent № 7084672, Aug. 1, 2006.

126. Pereira J.P. Selective match line discharging in a portioned content addressable memory array // US Patent № 6191970 B1, Feb. 20, 2001.

127. Wong H.F., Pereira J.P., Srinivasan V. Selective match line pre-charging in a portioned content addressable memory array // US Patent № 6243280 B1, Jun. 5, 2001.

128. Miyatake H., Tanaka M., Mori Y. Pre-charging circuit and method for a word match line of a content addressable memory (CAM) // US Patent № 6262929 B1, Jul. 17, 2001.

129. Diede T., Mick J.R.. Content addressable memory (CAM) devices that perform pipelined multy-cycle look-up operations using CAM sub-arrays and longest match detection // US Patent № RE40932 E, Oct. 6, 2009.

130. Mohan N., Sachdev M. Low power dual matchline content addressable memory // Proceedings of IEEE International Symposium of Circuits and Systems (ISCAS). 2004. V.

2. P. 633-636.

131. Hyjazie J.M., Wang C. An approach for improving the speed of content addressable memories // Proceedings of IEEE International Symposium of Circuits and Systems (ISCAS). 2003. V. 5. P. 177-180.

132. Соловьева Л.А. Проектирование гибридного регистра ассоциативной памяти // Проблемы разработки перспективных микро- и наноэлектронных систем - 2016. Сб. трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2016. Ч.

3. С. 171-177.

133. Kirichenko P.G., Solovyeva L.A., Tarasov I.V. Power Efficient 14-port Register File and Translation Lookaside Buffer Design for 28-nm Process // Selected Articles of МES conference, part 3. 2017. P. 34-38.

134. Zukowski C.A., Wang S.-Y. Use of selective precharge for lowpower content-addressable memories // Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS). 1997. V. 3. P. 1788-1791.

135. Ng K.F., Hsu K.W. A parallel-segmented architecture for low power content-addressable memory // International Conference on Very Large Scale Integration (VLSI-SoC). 2009. P. 1-4.

136. Antonyuk A.V., Stepanov P.V. Comparison of the matching circuits for the 65-nm CMOS translation lookaside buffers // Proceedings of Workshop on Electronic and Networking Technologies (MWENT). 2018. P. 1-4.

137. Антонюк А.В., Степанов П.В. Оптимизация логики суммирования сигналов сопоставления 65-нм КМОП блока ассоциативной памяти // Труды НИИСИ РАН. 2018. Т. 8. № 3. С. 10-15.

138. Антонюк А.В., Степанов П.В. Анализ потребляемой мощности схем суммирования сигналов сопоставления КМОП 65-нм регистров ассоциативной памяти // Проблемы разработки перспективных микро- и наноэлектронных систем - 2018. Сб. научн. трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН. 2018. Часть II. С. 109-114.

139. Antonyuk A.V., Stenin V.Ya. The Fault Tolerant CMOS Logical Element of Matching for a Content-Addressable Memory // Proceedings. of IEEE East-West Design & Test Symposium (EWDTS). 2018. P. 59-62.

140. Katunin Yu.V., Stenin V.Ya. Elements for Upset Hardened Associative Memories // Proceedings of 7th International Conference on Modern Circuits and Systems Technologies (MOCAST). 2018. P. 1-4.

141. Patterson D.A., Hennessy J.L. Computer organization and design. Hardware / Software interface. Fourth edition // Burlington, MA 01803, USA: Morgan Kaufmann Publishers, 2009. P. 503.

142. Chang Y., Lan M. Two New Techniques Integrated for Energy-Efficient TLB Design // IEEE Transactions on VLSI Systems. 2007. V. 15, № 1. P. 13-23.

143. Li F., Kandemir M. Increasing data TLB resilience to transient errors // Proceedings of IEEE Symposium on VLSI: New Frontiers in VLSI Design (ISVLSI'05). 2005. P. 1-2.

144. Степанов П.В., Стенин В.Я., Катунин Ю.В., Антонюк А.В. 65-нм КМОП буфер ассоциативной трансляции на элементах с повышенной устойчивостью к воздействию

122

отдельных ядерных частиц // Труды НИИСИ РАН. 2018. Т. 8. № 3. С. 80-87.

145. Stenin V.Ya., Antonyuk A.V., Stepanov P.V., Katunin Yu.V. Design of the 65-nm CMOS Translation Lookaside Buffer on the Hardened Elements // Proceedings of 25th Telecommunication Forum (TELFOR). 2017. P. 1-4.

146. Katunin Yu.V., Stenin V.Ya., Stepanov P.V. Modeling the characteristics of trigger elements of two-phase CMOS logic, taking into account the charge sharing effect under exposure to single nuclear particles // Russian Microelectronics. 2014. V. 43. № 2. P. 112-124.

147. Stenin V.Ya., Antonyuk A.V., Katunin Yu.V., Stepanov P.V. Translation lookaside buffer on the 65-nm STG DICE hardened elements // Telfor Journal. 2018. V. 10. № 1. P. 50-55.

148. Антонюк А.В. Элемент сопоставления для адресуемой по содержанию памяти, устойчивый к воздействиям одиночных заряженных частиц по технологии КМОП 65 нм // Актуальные проблемы информатизации в науке и образовании (АПИНО) - 2018. Материалы научно-практической конференции: сборник статей. М.: НИУ «МИЭТ». 2018. С. 11-15.

149. Antonyuk A.V. 65-nm CMOS element of matching for content-addressable memory resilient to impact of single nuclear particles // IOP Conference Series: Journal of Physics: Conference Series. 2019. V. 1189. P. 1-6.

150. Стенин В.Я., Антонюк А.В. Логический элемент сравнения комплементарной металл-оксид-полупроводниковой структуры ассоциативного запоминающего устройства // Патент РФ № 2621011. Опубл. 30.05.2017. Бюлл. № 16.

151. Tianqi W., Xiao L., Huo M., Zhou B., Chunhua Q., Shanshan C., Rongsheng Z., Jing G. Single-event upset prediction in SRAMs account for on-transistor sensitive volume // IEEE Transactions on Nuclear Science. 2015. V. 62. № 6. P. 3207-3215.

152. Autran J.L., Munteanu D., Roche P., Gasiot G., Martinie S., Uznanski S., Sauze S., Semikh S., Yakushev E., Rozov S., Loaiza P., Warot G., Zampaolo M. Soft-errors induced by terrestrial neutrons and natural alpha-particle emitters in advanced memory circuits at ground level // Microelectronic Reliability. 2010. V. 50. № 9-11. P. 1822-1831.

153. Atkinson N.M., Witulski A.F., Holman W.T., Ahlbin J.R., Bhuva B.L., Massengill L.W. Layout technique for single-event transient mitigation via pulse quenching // IEEE Transaction of Nuclear Science. V. 58. № 3. P. 885-890.

154. Katunin Yu.V., Stenin V.Ya., Antonyuk A.V. Design of Logical Elements with Single-Event Compensation for the 28-nm CMOS Decoders // Proc. of 24th Telecomunication Forum TELFOR - 2016. Belgrade, 2016. P. 617-620.

155. Katunin Y.V., Stenin V.Y. TCAD simulation of the 65-nm CMOS logical elements of the decoders with single-event transients compensation // Proceedings of the 1st Moscow

123

workshop on electronic and networking technologies (MWENT). 2018. P. 1-6.

156. Katunin Yu.V., Stenin V.Ya. The STG DICE Cell with the Decoder for Reading Data in Steady and Unsteady States for Hardened SRAM // in IEEE Xplore (Conference Section, RADECS-3017), e-book, 2019, pp.171-178.

157. Stenin V.Ya., Antonyuk A.V., Katunin Yu.V., Stepanov P.V. Design of logical elements for the 65-nm CMOS translation lookaside buffer with compensation of single events effects // Proceedings of International Siberian Conference on Control and Communication. 2017. P. 1-6.

158. Антонюк А.В., Катунин Ю.В., Стенин В.Я., Степанов П.В. Буфер ассоциативной трансляции повышенной сбоеустойчивости по технологии КМОП 65 нм // Свидетельство о государственной регистрации топологии интегральной микросхемы № 2018630052 от 17.04.2018. Бюлл. № 4.

159. Yamauchi H. Embedded SRAM trend in nano-scale CMOS // Proceedings of IEEE International Workshop on Memory Technology, Design and Testing. 2007. P. 1-4.

Приложение А. Копии патента РФ на изобретение и свидетельства о государственной регистрации топологии интегральной микросхемы

Приложение Б. Копия акта о внедрении результатов диссертации

изобретение №2621011 и Свидетельством РФ № 2018630052 о государственной регистрации топологии интегральной микросхемы.

4) Научный уровень: научный уровень результатов соответствует уровню мировых и отечественных достижений в области радиационно-стойкого проектирования.

5) Эффективность внедрения: технический эффект внедрения результатов заключается в повышении сбое- и помехоустойчивости буфера ассоциативной трансляции за счет использования элементов ассоциативной памяти, включающих триггер STG DICE и логический элемент XOR на основе инверторов с третьим состоянием, при допустимых затратах дополнительной площади и допустимом уменьшении быстродействия.

Члены комиссии:

к.т.н., заместитель директора по микроэлектронике и вычислительным системам_

к.т.н., зав. отделом проектирования аналого-цифровых блоков, профессор

зав. отделом топологического проектирования и синтеза микросхем

(подпись)

(подпись)

С.И. Аряшев

Ю.Б. Рогаткин

Б.Е. Евлампиев

С результатами ознакомлен:

Аспирант

Антонюк А.В.

(подпись)

4 » (MOUJL 2019 года

« ^ »