Исследование и разработка КМОП цифровых трактов приема и обработки цифровых радиосигналов повышенной стойкости к воздействию одиночных ядерных частиц тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Фатеев Иван Александрович

• Фатеев Иван Александрович
• кандидат наук
• 2021

Оглавление диссертации кандидат наук Фатеев Иван Александрович

СПИСОК ИСПОЛЬЗОВАННЫХ СОКРАЩЕНИЙ

ВВЕДЕНИЕ

1 ДЕЙСТВИЕ РАДИАЦИИ НА КМОП СТРУКТУРЫ

1.1 Дозовые ионизационные эффекты в SiO2

1.2 Эффекты накопленной дозы в МОП устройствах

1.2.1 Влияние захваченного объемного заряда на вольтамперные характеристики

1.2.2 Влияние граничного заряда на вольтамперные характеристики

1.3 Дозовые эффекты в современных схемах

1.4 Эффекты воздействия одиночных частиц

1.4.1 Выделение заряда

1.4.2 Собирание заряда

1.5 Одиночные сбои в схемах хранения

1.5.1 Механизмы ОС в СОЗУ

1.5.2 Многобитные сбои от одной частицы

1.5.3 Функциональные прерывания

1.5.4 Комбинационные мягкие сбои

1.6 Моделирование механизмов одиночных событий

1.6.1 Физические модели устройств

1.6.2 Моделирование схем

1.6.3 Современные тенденции моделирования

1.6.4 Моделирование схем на уровне HDL

1.7 Повышение стойкости к ОС на уровне технологии

1.8 Повышение сбоеустойчивости при проектировании

1.8.1 Ячейки с повышенной устойчивостью к ОС

1.8.2 Пространственное резервирование

1.8.3 Модульное резервирование

1.9 Выводы к главе

2 ПРОЕКТИРОВАНИЕ СТАНДАРТНЫХ ЯЧЕЕК ДЛЯ ПРИЕМНОГО ТРАКТА

2.1 Сложности проектирования ячеек в глубоко субмикронных процессах

2.2 Методика топологического размещения триггеров типа «ведущий-ведомый» со схемами сброса

2.2.1 Выделение чувствительных областей для топологическое размещения

2.2.2 Размещение чувствительных наборов

2.2.3 Создание топологии DICE триггера с асинхронным сигналом сброса

2.3 Разработка ячейки блокирования тактовых сигналов, устойчивой к воздействию ТЗЧ

2.3.1 Влияние цепей тактового сигнала на функционирование схемы

2.3.2 Использование блокировки тактового сигнала в современных схемах

2.3.3 Структура стандартной ячейки блокировки тактового сигнала

2.3.4 Функционально-логическая модель ячейки блокирования тактового сигнала, с повышенной

устойчивостью к воздействию ТЗЧ

2.3.5 Моделирование работы ячеек блокирования тактового сигнала с повышенной стойкостью к воздействию ТЗЧ

2.4 Сбоеустойчивый триггер для применения с блокировкой тактового сигнала

2.4.1 Структура триггера

2.4.2 Структура предложенного триггера

2.4.3 Топология предложенного триггера

2.4.4 Расчет условия применения предложенного триггера

2.5 Выводы по главе

3 ПРОЕКТИРОВАНИЕ СФ БЛОКА ПРИЕМНОГО ЦИФРОВОГО КМОП ТРАКТА С ПОВЫШЕННОЙ СТОЙКОСТЬЮ К ВОЗДЕЙСТВИЮ ТЗЧ

3.1 Устройство цифрового приемного тракта с повышенной стойкостью к воздействию ТЗЧ65

3.2 Повышение устойчивости к сбоям внутренней памяти

3.3 Повышение устойчивости к сбоям внешней памяти

3.4 Модуль сторожевого таймера

3.4.1 Структурная схема

3.5 Модуль телеметрии

3.5.1 Описание флагов сбоев

3.5.2 Программируемые параметры:

3.6 Модуль самотестирования

3.7 Методика архитектурного резервирования приемного тракта навигационного сигнала

3.7.1 Определение критичных модулей

3.7.2 Повышение сбоеустойчивости отдельных модулей приемного тракта

3.7.3 Блочное троирование шкалы времени приемника с обратными связями для восстановления синхронизации

3.8 Результаты применения методики

3.9 Выводы к главе

4 ЭКСПЕРИМЕНТАЛЬНЫЕ ИССЛЕДОВАНИЯ МИКРОСХЕМЫ СНК ПРИЕМНОГО ТРАКТА

4.1 Методика испытаний на воздействие ТЗЧ

4.1.1 Описание тестовой программы

4.2 Оценка стойкости к воздействию ТЗЧ

4.2.1 Результаты экспериментального исследования сбоеустойчивости СБИС

4.2.2 Исследование сечения и кратности множественных сбоев 6Т-ячеек памяти

4.2.3 Расчет показателей стойкости для геостационарной орбиты

4.2.4 Расчет ВБР критичных сбоев

4.3 Оценка стойкости к дозовому воздействию

4.4 Выводы к главе

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ ПО РАБОТЕ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А. КОПИИ ПОЛУЧЕННЫХ СВИДЕТЕЛЬСТВ О РЕГИСТРАЦИИ ТОПОЛОГИИ ИНТЕГРАЛЬНОЙ МИКРОСХЕМЫ

ПРИЛОЖЕНИЕ Б. АКТ О ВНЕДРЕНИИ РЕЗУЛЬТАТОВ ДИССЕРТАЦИОННОЙ РАБОТЫ

СПИСОК ИСПОЛЬЗОВАННЫХ СОКРАЩЕНИЙ

АЦП - Аналогово-цифровой преобразователь

БШВ - Бортовая шкала времени;

ВАХ - Вольт-амперная характеристика;

ГНСС - Глобальная навигационная спутниковая система;

ДОЗУ - Динамическое оперативно-запоминающее устройство;

ИМС - Интегральная микросхема;

ИС - Интегральная схема;

КМОП - Комплементарная структура металл-оксид-полупроводник;

КНИ - Кремний на изоляторе;

КО - Катастрофический отказ;

ЛПЭ - Линейная передача энергии;

МОП - Металл-оксид-полупроводник;

НК - Навигационный канал;

ОЗУ - Оперативное запоминающее устройство;

ОС - Одиночный сбой;

ПЗУ - Постоянное запоминающее устройство;

ПСП - Псевдо-случайная последовательность;

ПЭМ - Просвечивающий электронный микроскоп;

САПР - Система автоматизированного проектирования;

СБИС - Сверхбольшая интегральная схема;

СнК - Система на кристалле;

СОЗУ - Статическое оперативное запоминающее устройство;

ТЗЧ - Тяжелая заряженная частица;

ТЭ - Тиристорный эффект;

ЦАП - Цифро-аналоговый преобразователь;

ШВП - Шкала времени приемника;

^МОП - металл-оксид-полупроводник с электронной проводимостью;

РМОП - металл-оксид-полупроводник с дырочной проводимостью;

ALPEN - Alpha particle source-drain penetration effect;

BISER - Built-in soft error resilience;

BOX - Buried oxide;

CLK - Clock;

DICE - Dual interlocked storage cell;

DMR - Dual modular redundancy;

DONUT - Double node upset tolerant latch;

EDAC - Error detection and correction;

EEPROM - Electrically erasable programmable read-only memory;

FDSOI - Fully depleted silicon on insulator;

FERST - Feedback redundant SEU/SET-Tolerant;

GPIO - General purpose input output;

GPS - Global positioning system;

HBD - Hardening by design;

HDL - Hardware design language;

HIPER - High performance robust latch;

IRPP - Integral rectangular parallelepiped;

LEAP - Layout design through error-aware transistor positioning;

LOCOS - Local oxidation of silicon;

MBU - Multiple bit upset;

MCU - Multiple cell upset;

NSREC - Nuclear and space radiation effects conference;

PDAP - Power delay area product;

PDP - Power delay product;

PDSOI - Partially depleted silicon on insulator;

RAIM - Receiver autonomous integrity monitoring;

RPP - Rectangular parallelepiped

SEFI - Single event functional interrupt;

SEL - Single event latchup;

SEMU - Single event multiple upset;

SET - Single event transient;

SEU - Single event upset;

SPI - Serial Peripheral Interface;

SPICE - Simulation program with integrated circuit emphasis;

STI - Shallow trench isolation;

TCAD - Technology computer aided design;

TMR - Triple modular redundancy;

TSMC - Taiwan semiconductor manufacturing company;

UART - Universal asynchronous receiver-transmitter;

VHDL - VHSIC (Very high speed integrated circuits) hardware description language.

ВВЕДЕНИЕ

Введение диссертации (часть автореферата) на тему «Исследование и разработка КМОП цифровых трактов приема и обработки цифровых радиосигналов повышенной стойкости к воздействию одиночных ядерных частиц»

Актуальность проблемы

Развитие информационных технологий, таких как «Сфера», ГЛОНАСС, Марафон Ю^ ДЗЗ, Гонец и других, влечет за собой увеличение информационных потоков, увеличение скоростей передачи данных и производительности систем обработки, предназначенных для космического и авиационного применений. При увеличении информационных потоков, значительная часть информации должна приниматься и обрабатываться на борту.

На космические аппараты и авиационную технику действуют различные формы космической радиации и как следствие, к микросхемам для данных применений предъявляются особые требования по стойкости к воздействию радиации. К эффектам воздействия относят эффекты полной накопленной дозы и эффекты воздействия одиночных ядерных частиц. К эффектам воздействия одиночных ядерных частиц относят: тиристорный эффект, одиночные и множественные сбои и переходные импульсы на узлах комбинационной логики. Специализированные стойкие технологические процессы дороги в разработке и поддержании, а также значительно отстают по характеристикам от имеющихся доступных коммерческих технологий.

Поддержание устойчивой тенденции на повышение производительности требует повышения сложности систем обработки данных, включения в состав микросхем аппаратных ускорителей и увеличения тактовых частот. Обеспечение вышесказанного происходит за счет модификации технологии производства и уменьшения технологических норм, что сопровождается уменьшением питающих напряжений, внутренних токов и емкостей и ведет к повышению уязвимости полученных схем к помехам, вызванным воздействием тяжелых заряженных частиц. С приближением технологических размеров к суб-100нм, растет плотность элементов в логических ячейках и модулях, растет чувствительность к воздействию ТЗЧ, и стандартные методы повышения сбоеустойчивости, к примеру, КМОП ячейки с пространственной избыточностью и информационной избыточностью, теряют свою эффективность.

Состояние исследований по проблеме

В работах Messenger G. C.[1,2], Чумакова А.И.[3], Dodd P.E. [4-8] приведены данные об основах физических радиационных эффектах, возникающих в полупроводниках, так же данные о влиянии ионизирующего излучения на интегральные схемы.

Горбунов М.С. [9-11] с коллегами проводили моделирование сбоеустойчивых СФ блоков, экспериментальные исследования сбоев в блоках памяти и блоках кэш, и изучали их влияние на показатели бессбойной работы микропроцессоров. Результаты исследований сбоев в суб-100-нм КМОП триггеров, приведены в работах Dodd P.E. [12 -16], Amusan O.A.[17-18]. В них отмечено увеличение уязвимости сбоеустойчевых элементов памяти при уменьшении проектных норм.

Результаты моделирования и экспериментальных исследований импульсов помех в комбинационной логике приведены в работах Massengill L.W. [19], Ferlet-Cavrois V. [8,20], Benedetto J. [21,22]. В работах Bhuva B.L., Massengill L.W. [23,24] исследована возможность компенсации импульсных помех в 65 нм КМОП комбинационных логических элементах, предложена методика проектирования топологии элементов для усиления эффекта компенсации.

Работы Dodd P.E., Sexton F.W. [25] посвящены развитию методов трехмерного приборного моделирования одиночных эффектов в КМОП ячейках памяти. Работы Ferlet-Cavrois V.[26], Garg R.[27] посвящены моделированию импульсов помех в цепях логики под воздействием одиночных частиц. Среди российских авторов вопросы приборного и схемотехнического моделирования КНИ/КНС и объемных КМОП элементов при воздействии внешних факторов и температуры рассмотрены в трудах Петросянца К.О., Харитонова И.А [28,29]. В работах коллектива Стемпковкого А.Л., Тельпухова Д.В. и Соловьева Р.А. представлены работы по автоматизации проектирования сбоеустойчивых схем, инжектированию сбоев и оценкам уязвимостей схем к воздействию ТЗЧ [30-32].

В трудах Стенина В.Я. [33] большое внимание уделено исследованию ОС в ячейках СОЗУ, модулях статической и кэш памяти, проводились исследования кодов исправляющих сбои, разработаны топологии кэш памятей и элементов ассоциативной памяти, предложены методы группировки ячеек памяти на основе DICE (Dual Interlocked Cell) ячейки [34].

Активные исследования по разработке структур ячеек с повышенной стойкостью к воздействию радиации проводились под руководством Герасимова М.Ю. В ходе работ исследовались методы повышения стойкости ячеек стандартных элементов при влиянии ТЗЧ и полной накопленной дозы [36-37].

В работах коллектива под руководством Шелепина Н.А. [38-39] проводились активные исследования по повышению стойкости к космической радиации на технологическом уровне. Так же данный коллектив достиг существенных результатов по разработке модулей сбоеустойчивых СОЗУ и исследовались методы повышения их сбоеустойчивости на разных уровнях.

Цифровые приемные тракты представляют собой сложно-функциональные блоки с математическими вычислениями. Также для них характерно использования сложной системы распределения тактовой частоты, с применением ячеек блокирования тактового сигнала и наличие дерева сигналов сброса, триггеров с сигналами сброса и предустановки и мультеплексированием.

Большинство методик повышения сбоеустойчивости разработаны для ячеек памяти и стандартных триггеров и не учитывают наличие у триггеров сигналов сброса, предустановки, мультиплексоров на входе, а так же наличие ячеек блокирования тактового сигнала. Таким образом, для цифровых приемных трактов радиосигналов необходима доработка известных методов повышения стойкости или разработка новых, позволяющих повысить сбоеустойчивость сложных ячеек триггеров.

Данная диссертационная работа направлена на решения актуальных научно-технических задач развития топологических, схемотехнических и архитектурных методов, позволяющих повысить устойчивость цифровых глубоко-субмикронных КМОП трактов приема и обработки сигналов к воздействию одиночных ядерных частиц.

Цель и задачи диссертации

Целью диссертации является разработка методов проектирования и повышения стойкости к воздействию тяжелых заряженных частиц КМОП цифровых трактов приема и обработки цифровых радиосигналов.

Для достижения установленной цели в диссертационном исследовании решались следующие задачи:

1. Анализ литературных источников по действию радиации на цифровые КМОП схемы, изучение эффектов, возникающих в КМОП схемах, исследование методов моделирования и существующих методов и методик повышения стойкости к воздействию ТЗЧ КМОП схем при проектировании на архитектурном, схемотехническом, топологическом технологическом уровнях.

2. Определение узлов тракта приема и обработки цифрового навигационного радиосигнала, влияющих на выполнение целевой функции по определению местоположения. Исследование особенной их функционирования и возможности программного и временного резервирования.

3. Анализ имеющихся и разработка новых схемотехнических решений, для применения в приемных трактах, позволяющих повысить сбоеустойчивость и учитывающих особенности функционирования.

4. Проектирование сложнофункционального блока цифрового приемного КМОП тракта с повышенной стойкостью к воздействию ТЗЧ и проведение экспериментальных исследований.

Научная новизна диссертации

1. Предложена методика топологического размещения триггера типа «ведущий-ведомый», с повышенной стойкостью к воздействию ТЗЧ, учитывающая схемы сброса и предустановки в качестве чувствительных узлов, для уменьшения вероятности воздействия одной частицы на два чувствительных узла.

2. Разработана структура сбоеустойчивого триггера типа «ведущий-ведомый» с одной стандартной и одной сбоеустойчивой защелкой для применения совместно с ячейками блокирования тактового сигнала. Предложен критерий, позволяющий заменять триггера типа «ведущий-ведомый» с двумя сбоеустойчивыми защелками, на предложенный триггер без потери сбоеустойчивости.

3. Предложено схемотехническое решение ячейки блокирования тактового сигнала, основанной на специализированной сбоеустойчивой защелке с повышенной стойкостью к воздействию ТЗЧ и оригинальном элементе умножения, позволяющее уменьшить распространения одиночных событий в цепях сигнала синхронизации.

4. Разработано схемотехническое решение блочного тройного модульного резервирования шкалы времени навигационного приемника. Сформированные связи

внутри ШВП, позволяют производить восстановление синхронизации на «ходу» при детектировании возникающих сбоев.

Практическая значимость диссертации

1. Разработана топология триггера, с повышенной стойкостью к воздействию ТЗЧ, основанная на DICE триггере, с минимальными расстояниями между наборами чувствительных узлов триггера 7,33 мкм и минимальными издержками по площади. Модифицированный вариант триггера реализован в тестовом кристалле ТК1.

2. Разработана схемотехническая и топологическая модель ячейки блокирования

U U и гр ГЛТТ

тактового сигнала, с повышенной стойкостью к воздействию ТЗЧ, для применения в цепях синхросигнала. Ячейка предназначена для подавления переходных процессов на внутренних узлах и имеет защиту от одиночных сбоев. Ячейка реализована в тестовом кристалле ТК1.

3. Предложена методика выделения блоков наиболее критически влияющих на обработку сигналов в цифровом тракте приема данных от глобальных навигационных спутниковых систем. Данная методика применялась для повышения стойкости к воздействию ТЗЧ микросхем 5409ВС014 и 5409ВС024, разработанных в АО «НИИМА «Прогресс» в рамках ОКР «Схема-24» и «Схема-И6-Т».

4. Разработана структура блочно-троированного модуля шкалы времени, применяемого в трактах приема сигналов от глобальных навигационных спутниковых систем, с автоматическим восстановлением фазы работы при сбоях и сбором телеметрической информации. Данная структура модуля применялась для повышения стойкости к воздействию ТЗЧ микросхем 5409ВС014 и 5409ВС024, разработанных в АО «НИИМА «Прогресс» в рамках ОКР «Схема-24» и «Схема-И6-Т».

5. Для повышения устойчивости сложно функциональных ИМС и систем на кристалле к воздействию ТЗЧ спроектирован набор архитектурно-схемотехнических решений.

На защиту выносятся

1. Методика топологического размещения триггеров с повышенной стойкостью к воздействию ТЗЧ, учитывающая схемы сброса и предустановки в качестве чувствительных узлов.

2. Структурная схема сбоеустойчивого D триггера, основанного на классической «ведущей» защелке и сбоеустойчивой «ведомой» защелке для применения совместно с ячейкой блокирования тактового сигнала.

3. Схемотехническое решение ячейки блокирования тактового сигнала, основанное на защелке с повышенной стойкостью к воздействию ТЗЧ и специализированном оригинальном элементе умножения, фильтрующем одиночные импульсы в цепях синхросигнала.

4. Сбоеустойчивый модуль шкалы времени навигационного приемника, основанный на блочном тройном резервировании с внутренними связями для детектирования сбоев и восстановления синхронизации.

Личный вклад автора

Результаты, изложенные в диссертационной работе, получены автором лично или при непосредственном его участии. Личный вклад автора включает формулировку целей и задач исследования и выбора путей их решения. Основная часть материалов статей подготовлена автором лично.

Апробация результатов работы

Основные результаты исследований, представленные в диссертационной работе, и ее научные положения докладывались на всероссийских и международных научно-технических конференциях и форумах: 23-я Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика-2016», г.Зеленоград, 2016; 2-я научная конференция «Интегральные схемы и микроэлектронные модули» Международного форума «Микроэлектроника - 2016», г. Алушта, 2016; IEEE Conference of Russian young researchers in electrical and electronic engineering St.Petersburg-Moscow, 2017; 24-я Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика-2017», г.Зеленоград, 2017; Международная научно-практическая конференция «Интеллектуальные системы и микросистемная техника», Кабардино-Балкария, 2017; 3-я научная конференция

«Интегральные схемы и микроэлектронные модули» Международного форума «Микроэлектроника - 2017», г. Алушта, 2017; Международная научно-практическая конференция «Интеллектуальные системы и микросистемная техника», Кабардино-Балкария, 2018; 25-я Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика-2018», г.Зеленоград, 2018; IEEE Conference of Russian young researchers in electrical and electronic engineering St.Petersburg-Moscow, 2018; Всероссийской научно-технической конференции «Радиационная стойкость электронных систем», Лыткарино, 2018; 4-я научная конференция «Интегральные схемы и микроэлектронные модули» Международного форума «Микроэлектроника -2018», г. Алушта, 2018; Международная научно-практическая конференция «Интеллектуальные системы и микросистемная техника», Кабардино-Балкария, 2019; 5-я научная конференция «Интегральные схемы и микроэлектронные модули» Международного форума «Микроэлектроника - 2019», г. Алушта, 2019; European Conference on Radiation and its Effects on Components and Systems «Radecs-2019», г.Монпелье, 2019; IEEE Conference of Russian young researchers in electrical and electronic engineering St.Petersburg-Moscow-Wrexham, 2020.

Опубликованные результаты

По основному содержанию диссертационной работы опубликовано 24 печатных работы; среди них 6 статей в периодических изданиях из перечня ВАК РФ; получено 2 свидетельства на топологию интегральной схемы; 17 докладов на всероссийских и международных научно-технических конференциях, из которых 4 публикации опубликованы в сборниках трудов, входящих в базу данных SCOPUS.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, списка литературы из 127 наименований и приложений. В работе содержится 75 рисунка и 8 таблиц. Общий объем диссертации без учета приложений составляет 117 страница.

1 Действие радиации на КМОП структуры. 1.1 Дозовые ионизационные эффекты в 8Ю2

Взаимодействие атомов материала с высокоэнергетическими фотонами или заряженными частицами (в основном протонами и электронами) вызывает его ионизацию [1,3,40]. Физические процессы, ведущие к образованию дефектов SiO2 можно разделить на генерацию электронно-дырочных пар (процесс 1), быструю рекомбинацию части генерируемых электронно-дырочных пар (процесс 2), транспорт свободных носителей в окисле (процесс 3), и либо образование заряда путем захвата дырок на границе раздела Si-SiO2 (процесс 4а), либо образование поверхностных состояний посредством реакций с участием водорода (процесс 4б) [3,41]. Эти процессы графически представлены на рисунке 1.1 [42].

При генерации электронно-дырочных пар (процесс 1) расходуется часть кинетической энергии падающей частицы. Средняя энергия Ер, необходимая для ионизации материала, зависит от ширины запрещенной зоны материала мишени. Таким образом, количество электронно-дырочных пар, генерируемых для данной дозы, сильно зависит от Ер, а также плотности материала. Соотношения между энергией ионизации, плотностью материала и генерируемыми носителями для трех материалов (GaAs, Si и SiO2) приведены в таблице 1.1. Плотность электронно-дырочных пар на рад (колонка 3) рассчитывается по следующей формуле:

1 1 Кп = 100 *-— * — * р,

у 1,6*10-12 Ер г

где p - плотность материала в г/см3.

После генерации часть электронно-дырочных пар рекомбинирует и исчезнет (процесс 2). На рисунке 1.2 представлен график выхода заряда ^у) в зависимости от типа излучения [42, 43]. На рисунке 1.2 также показано, что рекомбинация электронно-дырочных пар зависит от электрического поля внутри материала. Генерация электронно-дырочных пар монотонно возрастает по мере увеличения локального электрического поля (и не равна нулю при нулевом электрическом поле). Электроны, обладающие гораздо большей подвижностью, чем дырки в оксидах, быстро выходят из диэлектрика. Дырки, оставшиеся после начальной рекомбинации, переносятся через мелкие ловушки в теле SiO2 (процесс 3). Часть этих движущихся дырок может попадать в глубокие ловушки в объеме оксида или вблизи границы раздела Si/SiO2, тем самым

образуя захваченный положительный заряд (Not) (процесс 4а). Эффективность захвата дырок (fot) также является функцией электрического поля в оксиде. Дефекты с захваченными дырками могут, в зависимости от их близости к границе раздела, обмениваться зарядами с нижележащим Si через туннелирование электронов. Взаимодействие между дырками и водородсодержащими дефектами или легированными комплексами также могут приводить к образованию дефекта ионизации второго типа: поверхностные ловушки (Nit) (процесс 4б).

Рисунок 1.1. Иллюстрация основных процессов полной накопленной дозы [42].

7<KbktV PHOTONS

___- POSITIVE BIAS

2-MtVo PARTICLES

J_L

Электрическое поле (М В/ см)

Рисунок 1.2. Частичный выход дырок в 8Ю2 в зависимости от электрического поля [42, 43].

Таблица 1.1 Энергия ионизации и генерации для представленных материалов.

Материал Ep (Эв) 3 Плотность (г/см ) 3 Плотность пар, g0 (эдп/см • рад)

GaAs ~4.8 5.32 7.6 х 1012

Si 3.6 2.328 4 х 1013

Si02 17 2.2 8.1 х 1012

1.2 Эффекты накопленной дозы в МОП устройствах

1.2.1 Влияние захваченного объемного заряда на вольтамперные характеристики

Если подзатворный окисел достаточно толстый, то влияние захваченного объемного заряда Not на динамические параметры КМОП схем будет выражаться в негативном смещении выходной характеристики (тока стока от напряжения на затворе) для обоих n-и p- канальных транзисторов. На рисунке 1.3 показано, что для определенного тока стока 1с объемный заряд смещает значение напряжения затвор-исток (Узи) в отрицательную сторону на A Vot. Для n-канального транзистора данное смещение ведет к уменьшению порогового напряжения и увеличению тока в выключенном состоянии.

ЛУг=ЛУм

Напряжение затвор - исток (В)

Рисунок 1.3. Схематичное изображение влияния захваченного заряда на В АХ п- и р-канальных МОП транзисторов.

Для p-канального транзистора, Уп увеличивается и ток утечки уменьшается. Смещение порогового напряжения в следствии воздействия ионизирующего излучения вычисляется по формуле:

Д Vо £ = - Ы0 с>

кохь О

где кох - диэлектрическая постоянная оксида SiO2, е0 - диэлектрическая проницаемость кремния, - толщина подзатворного окисла, д - заряд электрона, Д Ы0ь - изменение концентрации объемного заряда [44]. Из вышесказанного сделан вывод [44], что сдвиг порогового напряжения, вызванный захваченным зарядом, пропорционален квадрату толщины подзатворного окисла:

- Д V г(N ос) = - Д V ос ос еох, Это теоретическое отношение было подтверждено большим количеством экспериментальных данных [45]. Данное выражение показывает, что при уменьшении линейных размеров при масштабировании технологий сдвиг динамических параметров из-за встроенного заряда Ыо( в подзатворный окисел уменьшается [46, 47].

1.2.2 Влияние граничного заряда на вольтамперные характеристики

I'MOS NMOS

Al\ ¿К

Перед Перед

воздействием воздействием

\ ^ то CD / /

х\ CD 1- //х

Увеличение Увеличение

подпорогового подпорогового

сдвига сдвига

Напряжение затвор - исток (В)

Рисунок 1.4. Схематичное изображение влияния граничных ловушек на ВАХ n- и p-канальных МОП транзисторов.

Основной эффект оказываемый граничным зарядом Nit на КМОП устройства - сдвиг подпорогового размаха. Данный эффект показан на рисунке 1.4. Он проявляется в растягивании на А Vit выходной характеристики для обоих n- и p-канальных транзисторов. Механизм данного эффекта заключается в захвате и высвобождении заряда возле поверхности, когда транзистор переходит от режима накопления к инверсному при смене напряжения на затворе. На рисунке 1.4 так же показано, что Nit также влияет на пороговое напряжение. Более того, в зависимости от начальных характеристик Nit может увеличивать ток утечки в выключенном состоянии.

1.3 Дозовые эффекты в современных схемах

С уменьшением проектных норм уменьшается и толщина подзатворного окисла, следовательно, захваченные ловушки в МОП затворах оказывают меньшее влияние на

и и и р\ и

стойкость к полной накопленной дозе. В то же время, захваченный заряд в структурах щелевой изоляции (рисунок 1.5) и скрытого окисла (рисунок 1.6) вносят больший вклад в общую накопленную дозу [6-8], [29], [48-51]. Захваченный заряд в изоляции ведет к образованию паразитных путей протекания тока и смещению порогового напряжения.

Рисунок 1.5. ПЭМ изображение угла щелевой изоляции. Оксид щелевой изоляции чувствителен к накоплению дозы [56].

С масштабированием технологических норм идет тренд на уменьшение толщины изоляционных оксидов, что также влияет на общее повышение стойкости к полной накопленной дозе, как результат работы закона Мура (рисунок 1.7) [55]. В тоже время, в случаях, когда толщина, примесный профиль и другие критические факторы влияют на захват заряда в изоляции, современные схемы могут «отказывать» при низких уровнях накопленной дозы из-за паразитных токов [50-54].

Trench

Poly

Gate

N+ Source —h N+

\ Po|y /

N+ Drain

Burie

Field

Р1еМ Ох

Silicon Substrate

Рисунок 1.6. Схематичное изображение паразитного канала, вызванного захватом заряда в скрытом окисле [56].

Рисунок 1.7. Тренд на повышение стойкости к полной накопленной дозе с уменьшением технологических размеров [53].

1.4 Эффекты воздействия одиночных частиц

1.4.1 Выделение заряда

Существует два механизма воздействия отдельных ядерных частиц на полупроводниковые устройства: прямая ионизация самой падающей частицей и вторичная ионизация, продуктами ядерных реакций между падающей частицы и структурой микроэлектронной схемы. Оба механизма могут привести к сбоям в работе схемы.

1) Прямая ионизация: Заряженная частица, проходя через материал полупроводника, передает энергию кристаллической решетке и тем самым генерирует электронно-дырочные пары вдоль своего пути. Когда вся энергия потеряна, частица застревает в полупроводнике. Пройденный путь называется длиной пробега частицы. Для описания процесса передачи энергии частицей часто применяется термин -линейная потеря энергии (ЛПЭ). ЛПЭ имеет размерность МэВ-см2/мг и характеризует потери энергии при движении заряженной частицы, отнесенные к плотности материала. Для частицы с ЛПЭ порядка 100 МэВ-см2/мг будет возникать ~1 пКл заряда на каждые 1 мкм длины пробега. Таким образом, поделив ЛПЭ на 100 можно грубо оценить выделившийся заряд.

Кривая, представляющая особый интерес для понимания взаимодействия энергетической частицы с веществом - это зависимость ЛПЭ от пройденного пути в материале. На рисунке 1.8 показан график для 210-МэВ иона хлора, двигающегося в кремнии [57]. Данный рисунок показывает базовые характеристики выделения ионно-

индуцированного заряда, как функции расстояния. Пик в выделении заряда называется пик Брегга и обычно наступает, когда энергия иона близится к 1 МэВ/нуклон.

30

"3 е

гГ- 20 е

о ■

>

ш 5

н 10 ш

О 20 40 60 80

Depth (дт)

Рсунк 1.8. График изменения линейной передачи энергии (ЛПЭ) от пройденного расстояния в кремнии для 210-МэВ ионов хлора.

Прямая ионизация как основной механизм выделения заряда для возникновения ОС, характерен для ТЗЧ. Легкие частицы (такие как протоны, электроны, нейтроны или мюоны), как правило, не способны произвести достаточного количества заряда для возникновения ОС в схемах. Хотя для современных схем с проектными нормами менее 90нм, прямая ионизация от протонов, мюонов и электронов является источником появления ОС [58-61].

2) Непрямая ионизация: несмотря на то, что легкие частицы обычно не производят достаточного количества заряда для одиночного сбоя вследствие прямой ионизации, они могут участвовать в непрямой ионизации и значительно увеличить частоту сбоев. Высокоэнергетический протон или нейтрон, проходя через материал полупроводника, может вызвать упругое или неупругое столкновение с атомом кристаллической решетки. Как описано в [62, 63] могут произойти следующие ядерные реакции:

1) упругое столкновение, вызывающее дислокацию;

2) излучение альфа или гамма частицы с порождением дочернего атома (излучается альфа частица и порождается атом Mg);

3) расщепление атома решетки (например атом Si может распасться на C и O).

Продукты данных ядерных реакций при движении вглубь так же генерируют электрический заряд через прямую ионизацию. Так как вторичные частицы значительно тяжелее исходных легких частиц, они производят большее количество заряда и активнее вызывают сбои.

Bragg Peak

Вторичные частицы обычно имеют меньшие энергии и меньшие пробеги. Также они имеют тенденции к движению вдоль вектора падения исходной частицы. Как следствие, чувствительность имеет сильную угловую зависимость [64, 65]. Кк ТСГЬЮ ЯДра ршця

грозсна гггищрннйзаяцаг вгсрины чзлицряээнзфяу с*" грмйитгациТЧ

1.4.2 Собирание заряда

1.4.2.1 Физика транспортировки заряда

Когда частица взаимодействует с микроэлектронной схемой, наиболее чувствительной областью являются обратносмещенные p-n переходы. Сильное электрическое поле в обедненной области обратносмещенного перехода очень эффективно собирает заряд, вследствие дрейфового тока, вызывая тем самым значительный импульс тока на контакте. При траектории частицы, проходящей рядом с обедненной областью, носители диффундируют в район обедненной области, где так же захватываются полем и вызывают значительный импульс тока. Большой вклад в ток также вносят носители, диффундирующие из подложки вдоль траектории падающей частицы.

Исследователи из IBM, используя числовое моделирование, изучали отклик обратносмещенного p-n перехода на взаимодействие с альфа-частицей [66, 67]. Важным результатом данного моделирования сбора заряда было открытие существования временного возмущения в электростатическом потенциале, который был назван «электрической воронкой». Заряд, порожденный вдоль траектории частицы, может локально обрушить электрическое поле перехода из-за высокой проводимости заряда в области траектории частицы и разделения заряда в обедненном области [68]. Эффект воронки увеличивает сбор заряда в поражённом узле через расширение электрического поля вглубь подложки. Таким образом, заряд, порожденный на некотором отдалении от перехода, может быть собран через эффективный дрейфовый процесс.

Список литературы диссертационного исследования кандидат наук Фатеев Иван Александрович, 2021 год

} -

5,0

6,0

7,0

8,0 Время (нс) 9,0

10,0

11,0

12,0

Рисунок 2.3. Моделирование порчи данных в DICE защелке при одновременном воздействии ТЗЧ на два «чувствительных узла».

Необходимо отметить, что если «чувствительные узлы» относятся к одной двухфазной паре и при одновременном воздействии на них, данные будут сохранены во второй двухфазной паре. При таком воздействии защелка переходит в нестационарное состояние, при этом плечи Q1 и NQ1 меняют свое состояние, а данные остаются храниться в плечах Q2 и NQ2. После окончания воздействия, защелка восстанавливает свое исходное состояние (рис. 2.4).

800nA — IN0 0nA 800nA IP1 0nA 2,0 V Q1 0V

..............т..

3,0V NQ1 0V 2,0V Q2 0V 2,0V NQ2 0V

130 130,2 130,4 время, нс 130,6 130,8

Рисунок 2.4. Моделирование перехода DICE защелки в нестационарное состояние при одновременном воздействии ТЗЧ на «чувствительные узлы» из одной двухфазной пары. Источники тока подключены к двум транзисторам из соседних пар: N0 и P1 (два верхних графика). В нижней части реакция внутренних узлов на воздействие.

Рассмотрим состояние хранения единицы (Q1 и Q2 равны "1"). В этом случае закрытыми транзисторами, т.е. чувствительными к воздействию ТЗЧ, будут P0, P2, N1, N3, R0 и R1 (рис. 2.5). Для примера можно рассмотреть воздействие на узел P0. При воздействии на транзистор P0 - DICE триггер перейдет в нестационарное состояние. Узлы NQ1 и Q1 потеряют свои значения, но данные будут сохранены в узлах NQ2 и Q2. Следовательно, можно исключить из чувствительных узлов R0 и N1, так как они относятся к той же двухфазной паре. Из вышеописанного следует, что чувствительными узлами в случае хранения единицы и при воздействии на узел P0 будут следующие транзисторы P2, N3, R1.

D

!D

Рисунок 2.5. Структурная схема DICE защелки с сигналом асинхронного сброса.

По аналогии, можно выделить следующие наборы чувствительных областей, взаимное расположение между которыми необходимо учитывать на этапе проектирования топологии:

• P0 - P2, N3, R1 и R0 - P2, N3, R1 и N1 - P2, N3, R1;

• P2 - P0, N1, R0 и R1 - P0, N1, R0 и N3 - P0, N1, R0;

• N0 - N2, P3 и P1 - N2, P3;

• N2 - N0, P1 и P3 - P1, N0.

2.2.2 Размещение чувствительных наборов

При создании топологии необходимо исходить из трех предпосылок:

1) Транзисторы из одного чувствительного набора должны располагаться далеко друг от друга;

2) Комплементарный транзистор должен находиться близко, для увеличения сбора заряда (прямое подавление);

3) Транзистор управляющий транзистором комплементарного должен находиться близко, для увеличения сбора заряда (непрямое подавление).

Для транзистора P0 прямое подавление будет осуществлять транзистор N0, а непрямое подавление будет осуществлять транзистор P1 (рис. 2.34). Аналогично получаются следующие наборы транзисторов:

• P0 - N0, P1 и R0 - N0, P1 и N1 - P1, N0;

• P2 - N2, P3 и R1 - N2, P3 и N3 - P3, N1;

• N0 - P0, N3 и P1 - N1, P2;

• N2 - P2, N1 и P3 - N3, P0.

Используя аналогичную методику рассуждений, можно также выделить наборы чувствительных областей и комплементарных транзисторов для остальных, наиболее часто используемых модификаций триггеров, таких как триггер с асинхронным сигналом установки, триггера с инверсными выходами и так далее.

2.2.3 Создание топологии DICE триггера с асинхронным сигналом сброса

После того, как определены наборы взаимно чувствительных узлов и наборы транзисторов для подавления сигналов, необходимо произвести их топологическое размещения.

На рисунке 2.6 представлена структурная схема D триггера, основанного на DICE защелках, собранная в SPICE симуляторе. Для увеличения расстояний между

и и л

чувствительными узлами транзисторы из передней и задней защелок поделены на 2 группы. Первая группа располагается с левой стороны схемы, а вторая группа с правой стороны. Тем самым обеспечивается увеличение расстояния при небольшом увеличении площади. Дополнительно усложнится разводка и увеличится количество используемых металлов. Соответственно, это приведет к увеличению внутренних емкостей и времени срабатывания, но полученная топология будет более устойчива к воздействию ТЗЧ.

Рисунок 2.6. Схема DICE flip - flop триггера с асинхронным сбросом.

В результате применения вышеописанной методики получена топология D -

__с с /"Ч ^ гр

триггера типа «ведущий-ведомый» и представлена на рисунке 2.7. Топология спроектирована для технологического процесса 200 нм КНИ и имеет высоту 12 трэков. Полученные расстояния между чувствительными областями представлены в таблице 2.1.

Таблица 2.1. Расстояния между чувствительными парами транзисторов

Пары транзисторов Расстояние, мкм

P0 - P2 14,6

P1 - RN1 14,14

P2 - N1 13,51

P3 - RN0 14,14

N0 - N2 10,82

N0 - P3 7,33

N1 - N3 10,82

N2 - RN0 16,21

N3 - P0 9,88

N0 - RN1 8,88

P1 - N2 16,21

P1 - P3 14,14

Рисунок 2.7. Топология DICE flip - flop триггера с асинхронным сброса, синтезированная с учетом расположения чувствительных областей.

2.3 Разработка ячейки блокирования тактовых сигналов, устойчивой к воздействию ТЗЧ

2.3.1 Влияние цепей тактового сигнала на функционирование схемы

Для цифровых синхронных схем, тактовый сигнал является опорным сигналом, который синхронизирует отдельные компоненты системы. Таким образом, для корректной работы необходимо, чтобы все компоненты получали тактовый сигнал в пределах одной временной погрешности. Если существует значительное рассогласование тактовых сигналов, это может привести к функциональному сбою схемы. При воздействии высокоэнергетических частиц на элементы цепи распределения тактового сигнала возникают следующие виды ОС [95] (рис. 2.8):

• вызванное радиацией дрожание тактового сигнала: при воздействии фототоков вблизи фронта тактового сигнала изменяется время появления активного фронта;

• вызванная радиацией гонка тактовых сигналов: появление ложных тактовых сигналов в цепи синхросигнала.

Вклад сбоев, вызванных воздействием радиации на локальные тактовые цепи, в общую частоту сбоев оценивается в районе 20% [95].

Сбои в тактовых цепях являются потенциально опасными, так как сбой в их работе может привести к ложной записи сразу нескольких регистров в течение одного такта. Таким образом, подавляющая часть сбоев в тактовых цепях приводит к множественным сбоям [96]. Необходимо отметить невозможность парирования данных сбоев, используя стандартные подходы, описанные выше, так как схема не может отличить ложный и не ложный тактовый сигнал. Для схемы прием любого тактового сигнала является стандартным режимом работы.

GCLK

сигнала

Рисунок 2.8. Диаграмма ОС в цепях тактового сигнала под воздействием радиации 2.3.2 Использование блокировки тактового сигнала в современных схемах

Одним из проблемных мест в современных схемах является борьба с энергопотреблением. Использование блокировки тактового сигнала является распространенным подходом по уменьшению мощности потребления цифровых схем. Специальная ячейка, называемая ячейкой блокирования тактового сигнала (рис. 2.9) блокирует распространение тактового сигнала, за исключением моментов, когда есть разрешение на его прохождение (рис. 2.10).

Для некоторых типов схем, таких как конфигурационные регистры приемных трактов, у которых период обращения может быть равным нескольким миллионам

« « ТЛ

тактов, важной чертой является надежность и истинность тактового сигнала. В результате решение навигационной задачи происходит один раз в 100 мс, это означает, что при сбое конфигурации время до детектирования сбоя на программном уровне может достигать до 100 мс.

Рисунок 2.9. Процедур вставки ячейки блокирования тактового сигнала

Как и любая другая логика, ячейки блокирования тактового сигнала подвержены ОС, вследствие воздействия ионизирующего излучения космического пространства. При возникновении ОС на внутренних частях ячейки блокирования тактового сигнала возможно появление ложных импульсов тактовых сигналов, которые приведут к непреднамеренному изменению данных в регистрах, и как следствие, к сбою в работе.

Рисунок 2.10. Тактовая диаграмма работы ячейки блокирования тактового сигнала 2.3.3 Структура стандартной ячейки блокировки тактового сигнала

Рассмотрим структуру ячейки блокирования тактового сигнала (рис. 2.11). В работе данной ячейки можно выделить два этапа. При значении тактового сигнала равным "0" происходит запись сигнала разрешения в защелку. Далее, сигнал разрешения умножается на элементе «И» на входной тактовый сигнал, что и приводит к появлению тактового сигнала на выходе.

CLOCK GATING CELL

Рисунок 2.11. Структурная схема ячейки блокирования тактового сигнала

Необходимо разделить ОС в ячейке блокирования тактового сигнала на два вида: одиночные сбои в ячейке защелки (Single Event Upset - SEU) и ложные тактовые сигналы на выходе (Single Event Transient - SET).

При возникновении одиночного сбоя в защелке, последняя перейдет из неактивного состояния в активное. Хотя на следующем такте данные с входа запишутся и переведут защелку в неактивное состояние, будет выработан тактовый сигнал, который приведет к непреднамеренной записи в нагруженных регистрах. К тому же данный сбой невозможно будет детектировать с помощью аппаратных методов, так как контрольная информация также будет изменена по тактовому сигналу. Наличие испорченных данных может привести к зависанию системы, при этом невозможно будет получить информацию о причинах данного поведения.

Второй тип одиночных событий - ложные тактовые сигналы. Данный тип ОС возникает в комбинационной логике и использование специализированных ячеек и TMR не гарантирует избавления от этих событий.

2.3.4 Функционально-логическая модель ячейки блокирования тактового сигнала, с повышенной устойчивостью к воздействию ТЗЧ

Для уменьшения влияния SEU внутренней защелки вместо стандартной схемы предлагается использовать сбоеустойчивую защелку, основанную на DICE [97].

Подавление переходных процессов на выходах схемы часто осуществляется за счет использования элемента Мюллера (С - элемент) (рис. 2.12).

n

Рисунок 2.12 Структурная схема элемента Мюллера

Принцип работы элемента Мюллера заключается в следующем - только при одинаковых значениях на входах А и В, выход Y поменяет свое значение. При дифференциальных значениях на входах Z переходит в высокоимпедансное состояние и значение Y хранится на защелке из двух инверторов. Таким образом, элемент Мюллера позволяет отсекать от выхода ложные сигналы, вызванные ОС на внутренних узлах схемы. Соединение DICE и элемента Мюллера является часто используемым подходом для подавления SET на внутренних узлах схем. Это особенно актуально при использовании в цепях тактового сигнала.

На рисунке 2.13 представлена схема функционально-логической модели ячейки блокирования тактового сигнала, основанной на DICE защелке и включающей в свой состав элемент Мюллера и ячейку умножения «И».

Рисунок 2.13. Функционально-логическая модель ячейки блокирования тактового сигнала (DICECG_FULL), основанная на DICE защелке, с использованием элемента Мюллера и выходной ячейки «И»

Для оптимизации занимаемой площади, потребления мощности и задержки, разработаны две ячейки блокирования тактового сигнала DICECG_PD1 и DICECG_PD2. Их структурные схемы представлены на рисунках 2.14 и 2.15. Данные ячейки основаны на DICE защелке, но имеют модифицированный элемент умножения, который позволяет фильтровать переходные процессы, возникающие в DICE защелке и блокировать их распространение. Ячейка DICECG_PD1 имеет в своем составе 15 транзисторов, в то время как ячейка DICECG_FULL состоит из 20 транзисторов. Ячейка DICECG_PD2 состоит из 16 транзисторов. Дополнительный транзистор в ячейке DICECG_PD2 позволяет производить фильтрацию переходных процессов из единицы в ноль на внутреннем узле NQ0, и тем самым позволяет фильтровать возможные переходные процессы на всех внутренних узлах.

Рис. 2.14. Функционально-логическая модель ячейки блокирования тактового сигнала DICECG PD1

Рис. 2.15. Функционально-логическая модель ячейки блокирования тактового сигнала DICECG_PD2

2.3.5 Моделирование работы ячеек блокирования тактового сигнала с повышенной стойкостью к воздействию ТЗЧ

В ходе проведенного исследования проводилось SPICE моделирование представленных ячеек. Для моделирования использовалась модель BSIM4SOI, технологический процесс 200 нм КНИ.

Так как ячейки защелки идентичные и их топология возникновение SEU в них идентична при моделировании одиночных эффектов также идентично.

При моделировании SET на элементах умножения, возникают значительные отличия. В ячейке DICECG_FULL присутствует элемент Мюллера, и он производит фильтрацию SET на внутренних выводах защелки. При этом уязвимыми к воздействию ТЗЧ остаются обратносмещенные p-n переходы в элементах «И-НЕ» и инвертор. Воздействие на них может привести к появлению ложных тактовых сигналов.

Ячейка DICECG_PD1 имеет одно уязвимое состояние из четырех возможных в ячейке защелки, так как в элементе умножения в части перехода выходного сигнала из 0 в 1 контролируется только 1 выходной узел. Таким образом, воздействие ТЗЧ на этот узел может привести к ложному импульсу при низком уровне тактового сигнала (т.е. 75% маскировка).

Ячейка DICECG_PD2 имеет в своем элементе умножения 6 транзисторов и, тем самым, контролирует все внутренние узлы, позволяя блокировать переходные процессы на внутренних узлах.

Источником SET на выходах ячеек DICECG_PD1 и DICECG_PD2 являются стоковые переходы закрытых транзисторов. Так, в этих ячейках к выходу подключены только 3 транзистора. Соответственно, значимый переходной процесс может быть вызван только ими. В то же время в DICECG_FULL ячейке блокирования тактового сигнала на выход влияет 6 транзисторов, что увеличивает чувствительную к воздействию площадь примерно в 2 раза.

Важно принимать во внимание преимущество использования ячеек блокирования тактового сигнала внутри схем. Ячейки блокирования тактового сигнала, с одной стороны, имеют меньшее количество внутренних точек, чувствительных к воздействию высокоэнергетических частиц [116], с другой стороны, они осуществляют маскирование тактового сигнала при неактивном сигнале разрешения EN (рис. 2.16).

• 1 »» . i • «

CLK • ■

EN

Рисунок 2.16. Блокировка импульсов напряжения при неактивном сигнале EN

В таблице 2.2 представлено сравнение ячеек блокирования тактового сигнала (ячейка CG_ST представляет собой стандартную ячейку блокирования тактового сигнала без модификаций). Моделирование проводилось в среде SPICE по схеме представленной на рисунке 2.17. Ячейки моделировались в одинаковых условиях, технологических углах, температурах и напряжении питания. Значения в таблице нормированы к значениям ячейки CG_ST.

В таблице 2.2 представлены нормированные времена переключения всех ячеек. Так же в таблице представлена нормированная потребляемая мощность (тактовый сигнал 50 МГц и частота Еп - 12,5 МГц). Ячейки DICECG_PD1 и DICECG_PD2 показывают сопоставимую мощность потребления в сравнении со стандартной ячейкой и значительно меньшее потребление в сравнении с DICECG_FULL. По результатам моделирования важно отметить, что основной вклад в потребление вносят выходные каскады, а не сама ячейка защелки.

Рисунок 2.17. Схема ячейки блокирования тактового сигнала DICECG_PD1

В четвертом столбце для сравнения характеристик ячеек приведена стандартная метрика PDP (power delay product). PDP вычисляется по формуле:

PDP = P * tav,

где toy среднее время переключения из 1 в 0 и из 0 в 1, а P - потребляемая мощность.

По показателю PDP, предложенная ячейка DICE_PD1 имеет преимущество почти до 2х раз по сравнению DICECG_FULL.

Таблица 2.2 Результаты моделирования ячеек блокирования тактового сигнала

Название ячейки Нормализованный Нормализованная PDP

параметр tp мощность

DICECG_FULL 0,967 1,435 1,388

DICECG_PD1 0,680 1,047 0,712

CG_ST 1 1 1

DICECG_PD2 0,726 1,102 0,8

В таблице 2.3 представлены сравнительные показатели площади занимаемых ячеек. Наряду с параметром PDP для учета занимаемой площади предлагается ввести дополнительный параметр. Весовые коэффициенты для каждого показателя будут одинаковыми, а дополнительный параметр будет называться PDAP (power delay area product) и вычисляться по следующей формуле:

PDAP = P ■ tav ■ S = S ■ PDP,

где tav среднее время переключения из 1 в 0 и из 0 в 1, P - потребляемая мощность, S -занимаемая площадь.

В таблице 2.3 представлены результаты моделирования по параметру PDAP. По суммарному показателю, ячейки DICECG_PD1 и DICECG_PD2 показывают лучшие результаты по сравнению с другими ячейками. Причем DICECG_PD1 имеет показатель PDAP в 2,4 раза лучше, чем DICECG_FULL.

Таблица 2.3 Сравнение ячеек блокирования тактового сигнала по PDAP

Cell Type Площадь PDAP

DICECG_FULL 37xSITE 2,140

DICECG_PD1 30xSITE 0,890

CG_ST 24xSITE 1

DICECG_PD2 30xSITE 1

При разработке топологического размещения ячеек блокирования тактового сигнала DICECG_PD1 и DICECG_PD2 применялась методика по обеспечению максимальных расстояний между чувствительными узлами. Транзисторы DICE защелки разделены на 2 группы. Первая группа располагается с левой стороны схемы, а вторая группа с правой стороны, а между ними располагается выходной каскад элемента умножения. Тем самым обеспечивается увеличение расстояния при небольшом увеличении площади ячейки.

2.4 Сбоеустойчивый триггер для применения с блокировкой тактового сигнала 2.4.1 Структура триггера

Модули, участвующие в приеме и обработке цифровых сигналов, ширококонфигурируемы, т.е. эти модули имеют наборы конфигурационных регистров, обращение к которым происходит редко. Так же можно выделить модули, работающие на принципах корреляции, в которых находится большое количество регистров для хранения выходных данных, изменения в которых происходят редко. Так сигнал GPS имеет функцию модуляции 1мс при рабочих частотах приемников в десятки МГц и период изменения меньше одного раза в миллионы тактов.

В современных реалиях разработчики схем стремятся к уменьшению энергопотребления, в частности используют блокировку тактового сигнала (clock gating). Ячейка блокирования тактового сигнала блокирует тактовый сигнал регистра в моменты, когда не происходит изменение данных. Фронт тактового сигнала для вышеописанных регистров подается только при разрешении изменения, а все остальное время остается в «0», как было показано на рисунке 2.10.

Рассмотрим структуру современного триггера типа «ведущий-ведомый». Триггер состоит из двух «защелок», как показано на рисунке 2.18. Для триггера, работающего по переднему фронту справедливо: при тактовом сигнале равном «0» данные с входа D записываются в переднюю "защелку", а при тактовом сигнале равном «1», данные из

(,(, 99 СС 99 1—Г

передней защелки проходят в заднюю защелку и появляются на выходе. При блокировке тактового сигнала данные почти все время, хранятся в задней "защелке". В передней же защелке они находятся на протяжении половина периода тактового сигнала. Таким образом, применение двух схем «защелок» с повышенной стойкостью к воздействию ТЗЧ избыточно. Для уменьшения избыточности предлагается модификации триггера, у которого передняя защелка «стандартная» 8Т, а задняя «защелка» основана на DICE или мажорировании 2 из 3 (рис.2.19)

CK

Q

Рисунок 2.18 Структура триггера типа «ведущий-ведомый»

CK

D Q

front

8T

latch

CK

D Q

back

DICE

latch

CK

Q

D

а

D

D

CK

Q

Рисунок 2.19 Триггера со стандартной передней защелкой и а) DICE задней защелкой, б) троированной задней зещелкой.

2.4.2 Структура предложенного триггера

На рисунке 2.20 показана структурная схема предложенного триггера, в котором в качестве передней защелки выступает стандартная восьми транзисторная ячейка защелки, а в качестве задней защелки выступает DICE защелка. Данный триггер

содержит 20 транзисторов и предназначен для применения совместно со схемой блокирования тактового сигнала.

Проведено логическое моделирование данного триггера совместно со схемой блокирования тактового сигнала. В ходе моделирования к узлам схемы подключались источники тока, вызванного ионизационными процессами от ТЗЧ. В качестве воздействия использовался импульс тока полученный по двухэкспонентной формуле, ранее описанной в разделе 2.1.1.

_I__т

D г

~~I

Рисунок 2.20 Структурная схема триггера со стандартной передней защелкой и DICE задней защелкой.

2.4.3 Топология предложенного триггера

На рисунке 2.21 представлена топология предложенной ячейки триггера, разработанная для технологического процесса 200 нм.

Рисунок 2.21 Структурная схема триггера со стандартной передней защелкой и DICE задней защелкой.

В таблице 2.4 представлено сравнение площади разных триггеров : предложенного триггера, стандартного триггера и триггера DICE. Таблица 2.4 Сравнение размеров и площадей ячеек триггеров

Наименование ячейки Размеры ячейки, мкм Площадь, мкм2

Защелка DICE 11,52x6,05 69,696

STD flip-flop 21,76x6,05 131,648

Предложенный flip-flop 24,32x6,05 147,136

DICE flip-flop 28,16x6,05 170,368

Из таблицы видно, что площадь предложенного триггера на 12% больше площади стандартного триггера, не обладающего устойчивостью к ОС. Так же можно констатировать, что площадь предложенного триггера на 16% меньше площади триггера DICE.

2.4.4 Расчет условия применения предложенного триггера

Сравним частоту возникновения сбоев предложенного неизбыточного триггера и триггера с двумя DICE «защелками». Частота возникновения сбоев определяется формулой [98, 99]:

N

у = —, t

где N - количество сбоев за время t.

Предположим, что вероятность потери данных за время Т, равном половине такта синхронизации, Qd и Qp - для DICE и предложенного триггера, соответственно. Тогда для DICE триггера количество сбоев равно:

Nd = Qd • M • T,

где M - количество интервалов Т за время t, Т равен половине такта тактовой частоты.

Так как в предложенном триггере данные в передней «защелке» находятся половину такта, тогда для предложенного триггера количество событий можно выразить формулой:

Np = Qd • (M -1) • T + Qp ■ T;

Введем коэффициент т для сравнения вероятностей потери данных в разных триггерах:

б, б,

Используя выражения выше, получим Кр:

N = б, • (М-1) • Т + т • б, • Т;

Тогда относительную частоту сбоев можно выразить формулой:

N. М

у = ■ •

Np (M -1) + m

Из данной формулы следует, при M>>m относительная частота сбоев «предложенного» и классического DICE триггеров стремиться к единице (рис.2.22). Таким образом, критерий применимости «предложенного» триггера - наличие блокировки тактового сигнала и редкое изменение данных в регистре.

Рисунок 2.22. Относительная частота сбоев предложенного и классического DICE триггера от logM при m=100.

2.5 Выводы по главе 2

1. С развитием КМОП технологий уменьшаются линейные размеры активных приборов, повышается их плотность и уменьшаются площади ячеек. При уменьшении расстояния между резервными копия одна частица может одновременно воздействовать на них, тем самым снижая эффективность ячеек с повышенной стойкостью к воздействию ТЗЧ. Для повышения эффективности КМОП ячеек с повышенной

сбоеустойчивостью дополнительно должны применяться методы топологического размещения, обеспечивающие повышение расстояния между чувствительными узлами в резервных копиях.

2. Предложена методика топологического размещения триггеров типа «ведущий-ведомый», позволяющая учитывать влияние взаимного расположения схем сброса и предустановки и других чувствительных узлов, для повышения сбоеустойчивости триггера.

3. Схемы блокирования тактового сигнала, наряду с понижением энергопотребления, производят фильтрацию переходных процессов, возникающих в цепях синхросигналов. Разработаны ячейки блокирования тактового сигнала на основании предложенной функционально-логической модели ячейки блокирования тактового сигнала, с повышенной стойкостью основанной на сбоеустойчивой «защелке» и элементе умножения, являющимся улучшением элемента Мюллера. Данные ячейки блокирования тактового сигнала имеют в три раза меньшее количество чувствительных узлов к переходному процессу. По показателю PDP и PDAP предложенные ячейки превосходят другие схемы.

4. В приемном тракте, значительная часть триггеров, имеет ячейку блокирования тактового сигнала на входе. Когда нет обращения на запись, передняя защелка не участвует в хранении. Предложенная схема триггера, с упрощенной передней защелкой, имеет на 16% меньшую площадь при той же стойкости к ОС.

5. Введен теоретический критерий, позволяющий на этапе функционального проектирования и разработки RTL кода выделять регистры, работающие совместно с ячейками блокирования тактового сигнала, в которых замена DICE триггеров на предложенные триггера будет оптимальной.

3 Проектирование СФ блока приемного цифрового КМОП тракта с повышенной стойкостью к воздействию ТЗЧ

3.1 Устройство цифрового приемного тракта с повышенной стойкостью к воздействию ТЗЧ

В результате проведенных исследований разработана система на кристалле цифрового тракта приема и обработки навигационных, изготавливаемая по технологии с проектными нормами 65 нм. Цифровой приемный тракт навигационного сигнала имеет повышенную стойкость к воздействию ТЗЧ. В его состав входят:

• Центральное процессорное устройство;

• Внутренняя СОЗУ память;

• Интерфейс внешней памяти;

• Интерфейсные модули;

• Навигационные каналы;

• Шкала времени и система синхронизации;

• Подсистема быстрого поиска;

• Автоматическая регулировка усиления;

• Сторожевой таймер;

• Модуль самотестирования;

• Модуль телеметрии;

• Служебные модули сброса, синхронизации и т.д. Структура цифрового приемного тракта представлена на рисунке 3.1.

3.2 Повышение устойчивости к сбоям внутренней памяти

Для повышения сбоеустойчивости внутренней памяти разработан кодер и декодер Хсяо. Модули памяти имеют размерность информационного слова в 40 бит (32 бита информации, 7 бит проверочного слова и 1 бит проверки четности). В структуре модулей памяти организовано перемешивание бит информационных слов. За счет физического разнесения бит слова несколько сбитых ячеек памяти относятся к разным информационным словам (MBU переходит в MCU). Тем самым уменьшается вероятность кратных ошибок в одном слове и увеличивается вероятность их исправления в декодере при чтении.

Рисунок 3.1 Структурная схема цифрового приемного тракта

3.3 Повышение устойчивости к сбоям внешней памяти

Т X 1 и и \j *j \j

Интерфейс внешней памяти представляет собой универсальным параллельный

и 1 и и

асинхронный интерфейс, который является типовым стандартным интерфейсом для взаимодействия с внешней СОЗУ и FLASH памятью. Временные диаграммы представлены на рисунке 3.2. Микросхемы внешней СОЗУ подвержены сбоям, вызванными попаданиями ТЗЧ. В микросхемах FLASH сбои могут возникать под

U ГППТТ U f

действием ТЗЧ и полной накопленной дозы.

Для защиты от одиночных ошибок, возникающих во внешней памяти СОЗУ, Flash и т.д. предложено встроить кодер и декодер Хэмминга с проверкой четности для детектирования двойных сбоев. Разработанный блок кодера-декодера Хэмминга позволяет детектировать и исправлять при чтении сбои. Дозовые отказы ячеек Flash памяти наступают последовательно, и избыточный код помогает

Рисунок 3.2 Временная диаграмма записи данных с кодом Хэмминга

В данном случае универсальный интерфейс представляет собой 40 разрядную шину данных, 24 разрядную шину адреса и служебные сигналы (выбор ведомого, запись, чтение и т.д.). Данные в 40 разрядной шине организованы следующим образом (рис 3.3):

• В разрядах [7:0] находится 0 байт информационного слова;

• В разрядах [15:8] находится 1 байт информационного слова;

• В разрядах [23:16] находится 2 байт информационного слова;

• В разрядах [31:24] находится 3 байт информационного слова;

• В разрядах [39:32] находится кодовое слово и бит четности.

Рисунок 3.3 Режим включения СБИС СНО с четырьмя 8 битными FLASH банками с кодером/декодером Хэмминга

Данная структура позволяет иметь возможность применения 8 битного, 16 битного и 32 битного внешнего устройства хранения с использованием помехоустойчивого кода. При этом при работе с 8 или 16 битными внешними устройствами они подключаются к младшим разрядам, а кодовое слово всегда находится в разрядах [38:32] и недостающие биты заменяются 0.

3.4 Модуль сторожевого таймера

Модуль сторожевого таймера представляет собой многоразрядный счетчики, с возможностью счета вперед и назад. При режиме счета назад процессорное ядро запускает счетчик, который начинает со всех единиц и считает назад. Периодически программа должна перезапускать счетчик. При достижении в счетчике всех нулей, счетчик выдает внешний флаг, сигнализирующий о

попадании процессорного ядра в непредусмотренное состояние и прекращении выполнения программы. Период обращений программы к сторожевому таймеру должен быть менее Ттах, определяемого по формуле:

Тщах = 2№ * Тр

, где N - разрядность счетчика и TF - период тактовой частоты.

3.4.1 Структурная схема.

Структурная схема приведена на рисунке 3.4.

Рисунок 3.4 - Структурная схема сторожевого таймера

Состав:

- таймер #0;

- таймер #1 с расширенными возможностями; аларм таймер.

По результатам инжектирования сбоев все таймеры, при возникновения в них ОС, имеют возможность вызвать прерывание работы СнК и выставить флаг ошибки. Для обеспечения сбоеустойчивости предложено реализовать блочное троирование всех счетчиков с реализацией обратных связей для синхронизации фазы в троированных копиях. Блочное троирование позволяет использовать минимальное количество элементов сравнения, тем самым уменьшая вероятность ложных срабатываний на них.

Таймер #0 реализован в виде 24-х разрядного двоичного счетчика с предустановкой. Код предустановки состоит из двух частей - младшей фиксированной 8-ми разрядной, представленной всеми «1», и старшей загружаемой 16-ти разрядной.

Таймер #0 имеет следующие расширенные возможности:

возможность счета вверх или вниз;

- режимы работы - непрерывный или однократный;

- доступность состояния таймера процессору на чтение;

- формирование сигнала с широтно-импульсной модуляцией;

- формирование оцифровки внешнего сигнала события, поступающего из

GPIO;

- три источника прерываний.

Таймер #1 реализован в виде 32-х разрядного двоичного счетчика с предустановкой. Счетчик может считать вверх или вниз. Также счетчик может установлен на работу в непрерывном или однократном режиме. Имеется возможность задавать код состояния счетчика, при совпадении с которым, формируется импульс.

Состояние счетчика доступно процессору на чтение. Имеется возможность получить оцифровку события EVENT (перехода 0^1) путем захвата состояния счетчика на момент перехода.

Для формирования сигнала с широтно-импульсной модуляцией (ШИМ) используются 2 выходных импульса счетчика, формируемые при совпадении кода сравнения и при завершении периода счета. При совпадении состояния счетчика с кодом сравнения формируется переход 0^1, при окончании счета - переход 1^0. Сигнал с ШИМ формируется при установке разрешения в «1».

Структурная схема таймера #1 приведена на рисунке 3.5. Временные диаграммы приведены на рисунке 3.6.

RES TMR#1

SYS RES

Управление направлением счета (UP_DWN_CNTRL) Режим работы

CPU CLK

CPU CLK

Сброс RES_TMR#1 <■

Разрешение формирования сигнала с ШИМ

Состояние таймера #1 на момент события

Состояние таймера #1

TMR#1 OUT

Флаги прерываний таймера #1

Триггер R & -> 1

—> —>

Триггер R &

—> -> ->

Триггер R &

—>

IRQ_TMR#1 (акт. 1)

Маски прерываний таймера #1

Рисунок 3.5 - Структурная схема таймера #1

Счет вверх

Счет вниз

Рисунок 3.6 - Временные диаграммы работы таймера#1

Аларм таймер состоит из 26-ти разрядного счетчика с программируемым периодом счета. 26-ти разрядный код предустановки загружается в таймер, и он начинает считать при выполнении следующих условий:

- снято обнуление: КЕ8_ЛЬЯМ=1;

- произведена однократная запись «1» в регистр Загрузка аларм таймера.

Пока в регистр Загрузка сторожевого таймера не записана 1, счетчик

находится в обнулении. После начала счета производится аппаратный сброс регистра Загрузка сторожевого таймера в 0.

Если за время периода счета не произведена повторная запись «1», то по истечении периода счета однократно формируется импульс, который взводит в «1» триггер, выходной сигнал которого и является сигналом ЛЬМЯ_ТМЯ. Триггер может быть сброшен записью «1» в регистр Флаг аларм таймера. Если триггер

сброшен, то схема автоматически возвращается в состояние готовности и может быть запущена записью «1» в регистр Загрузка аларм таймера.

Чтобы триггер не установился в «1», необходимо постоянно, чаще, чем период счета таймера, производить запись «1» в регистр Загрузка аларм таймера, в результате чего счетчик будет заново начинать цикл счета с предустановленного значения. Структурная схема аларм-таймера приведена на рисунке 3.7.

Период аларм таймера

RES_ALRM ->

SYS_RES ->

Рисунок 3.7 - Структурная схема аларм-таймера 3.5 Модуль телеметрии

В ходе работы разработана структура и поведенческое описание модуля телеметрии. Модуль телеметрии предназначен для сбора информации о сбоях и нарушениях в работе внутренних систем. Модуль телеметрии собирает и упорядочивает информацию, приходящую с аппаратных модулей контроля работы, систем парирования одиночных сбоев и схем выявления одиночных сбоев, с целью дать пользователю дополнительные данные о работе СБИС.

Модуль собирает информацию о количестве исправленных одиночных событий, приходящих с аппаратной реализации декодера Хсяо (Хэмминг). Модуль собирает информацию о сбоях, в резервированных модулях ШВП и таймера.

Блок производит подсчет событий, возникающих на выходе дешифратора Хемминга EMI и Хсяо памяти, на выходе троированных регистров управления входным мультиплексором, контроллера сигналов сброса, телеметрии блоков ШВП и сторожевого таймера.

3.5.1 Описание флагов сбоев

- error_flag_mem (флаг с декодера Хсяо памяти) защелкивается адрес и значение сбившегося слова памяти инструкций. Опционально, может быть вызвано прерывание работы процессорного ядра. Адрес и значение сбившегося слова доступно на чтение. Данный флаг возникает при обнаружении одиночного сбоя внутри слова инструкций. Сбой исправляется логикой декодера.

- error2_flag_mem (флаг с декодера Хсяо памяти) защелкивается адрес и значение сбившегося слова памяти инструкций. Вызывается прерывание работы процессорного ядра. Данный флаг возникает при обнаружении двойного сбоя внутри слова инструкций.

- error_flag_EMI (флаг с декодера Хемминга EMI) защелкивается адрес сбившегося слова и значение сбившегося слова внешней памяти. Опционально, может быть вызвано прерывание работы процессорного ядра. Адрес и значение сбившегося слова доступно на чтение. Данный флаг возникает при обнаружении одиночного сбоя внутри слова при чтении внешней памяти. Сбой исправляется логикой декодера.

- error2_flag_EMI (флаг с декодера Хемминга EMI) защелкивается адрес и значение сбившегося слова памяти инструкций. Вызывается прерывание работы процессорного ядра. Данный флаг возникает при обнаружении двойного сбоя внутри слова при чтении внешней памяти.

- error_flag_RES (флаг сбоя блока RC) возникает при фиксировании сбоя в блоке контроллера сброса. Опционально, может быть вызвано прерывание работы процессорного ядра.

- error_flag_INMUX (флаг сбоя блока INMUX) возникает при фиксировании сбоя во входном мультиплексоре. Опционально, может быть вызвано прерывание работы процессорного ядра.

- REG_flag_TSM#0,#1,#2 (флаги сбоев в копиях ШВП) возникает при фиксировании сбоя в копиях локально троированной ШВП. Так же в этих регистрах данные о исправлении сбоев внутри ШПВ. Опционально, может быть вызвано прерывание работы процессорного ядра.

- REG_flag_ALARM (флаги сбоев в копиях таймера) возникает при фиксировании сбоя в копиях локально троированного таймера. Опционально, может быть вызвано прерывание работы процессорного ядра.

- CORR_error_flag (флаг прерывания). Требуется перезапись конфигурации блоков INMUX, RC, TSM и ALARM.

3.5.2 Программируемые параметры:

- порог ошибок памяти Инструкций от 0 до 2047. Программируется записью числа в регистр Порог ошибок памяти Инструкций;

- порог ошибок памяти EMI от 0 до 2047. Программируется записью числа в регистр Порог ошибок памяти EMI.

3.6 Модуль самотестирования

Модуль самотестирования позволяет аппаратно формировать тестовой сигнал и подавать его на входы корреляционных модулей для определения функциональных отказов, вызванных воздействием ионизирующего излучения или старением структур полупроводникового кристалла.

Тестовый сигнал служит проверкой работы каналов, поисковой машины, блока автоматической регулировки усиления в режиме самотестирования.

гр U С» U

Тестовый сигнал представляет собой сумму тестовых отсчетов несущей частоты и дальномерного кода (ПСП). Структура сигнала выбрана таким образом, чтобы обеспечить накопление таких значений Re/Im в корреляционных каналах, которые не выйдут за разрядную сетку.

3.7 Методика архитектурного резервирования приемного тракта навигационного сигнала

Приемный цифровой тракт осуществляет прием с выхода АЦП и обработку сигнала глобальных навигационных спутниковых систем. В состав тракта входят несколько модулей, оказывающих влияние на выполнение целевой функции. Разработана методика архитектурного резервирования приемного тракта навигационного сигнала, основанная на следующих шагах:

1. Выделение критичных модулей, оказывающих влияние на выполнение целевой функции при возникновении сбоев;

2. Исследование функциональных особенностей отдельных модулей и методов повышения их сбоеустойчивости;

3. Разработка сбоеустойчивых модулей.

3.7.1 Определение критичных модулей

Рассмотрим функцию приемника навигационных сигналов ГНСС (рис. 3.8). В общем виде в основе решения навигационной задачи лежит определение расстояния от нескольких передающих спутников до приемного устройства [100]. Расстояние вычисляется по формуле:

Рисунок 3.8. Работа глобальная навигационная спутниковая система

При этом координаты приемника вычисляются как пересечение сфер распространения сигналов. За время т(£2) = t2 — И сигнал «проходит» расстояние

где Х,У,2 - координаты спутника ГНСС, х,у,2 - координаты приемника, П и 12 -время излучения и приема сигнала, соответственно.

Б = с *т,

где с - скорость света, г - время распространения сигнала.

2) = с * т или, 2) = [(х(Л) - х(г2))2 + (У(/1) - у(/2))2 + (£(Л) - г(г2))2)|''2,

Рисунок 3.8 Временная диаграмма излучения и приема навигационного сигнала.

Ввиду большого расстояния между спутником ГНСС и приемным устройством их временные шкалы не синхронизированы (рис.3.5). Для решения проблемы синхронизации появляется термин псевдо-задержка, который позволяет учесть разницу между бортовой шкалой времени (БШВ) и шкалой времени приемника (ШВП) и определяется соотношением [110]:

* V пр ) ~ 1 пр V пр ) 1 сп \1сп );

По причине разницы временных шкал возникает смещение дальности на неопределенный параметр П

ЩЩ? ) = Пит ) + П;

Из вышеописанного имеем - наиболее критичными блоками влияющими на стабильную работу приемника ГНСС являются ШВП и приемные навигационные каналы (НК), настраиваемые на прием навигационного сигнала с выделением времени.

В основу метода защиты от ОС положим следующее предположение: ОС допустимы, если они носят перемежающийся характер и не оказывают влияние на решение навигационной задачи. Таким образом, для корректной работы ОС должны быть детектированы, изолированы и исправлены.

3.7.2 Повышение сбоеустойчивости отдельных модулей приемного тракта А) Навигационные каналы

Рассмотрим условия работы ГНСС. В силу больших расстояний и различных факторов, глобальная навигационная спутниковая система подвержена разного рода помехам и ошибкам. Источниками ошибок могут быть спутники, ионосферная и тропосферная задержка, многолучевое распространение сигналов и

сбои самого приемного устройства. Для уменьшения влияния ошибок применяется различные техники целостности данных, в частности ЯЛ1М [101,102]. В основе этих техник принцип информационной избыточности. Так для решения навигационной задачи необходимо принимать навигационный сигнал от минимум 4-х спутников. В то время как, имея сигнал от 6 спутников, можно детектировать и исключать из «решения» приемный канал, показавший максимальную относительную ошибку измерений. Для повышения устойчивости будем строить расчеты, исходя из необходимости иметь сигнал от 8 спутников.

В настоящее время, количество навигационных каналов в приемнике ГНСС берется с запасом. Этот запас может быть рассмотрен как резерв с четной кратностью [103]. Так для 36 НК имеем:

р _ рЗб- 1 * р36-г * _ р у

1 36НК / 4 = 0 С36 1 НК V1 1 НК /5

где Рн к, Р3 6 н к вероятность бессбойной работы одного и 36 НК за время «решения» соответственно. На рисунке 3.9 представлен график зависимости Р3 6 нк от Рнк. Из графика видно, что для Рнк большего 0.4, вероятность бессбойной работы всего приемника стремится к 100%. Таким образом, программного резервирования на уровне алгоритма, достаточно для детектирования и исправления ОС.

Рисунок 3.9. График зависимости вероятности бессбойной работы системы из 36 НК от вероятности бессбойной работы одного канала.

Б) Шкала времени приемника

Шкала времени приемника представлена одно-миллисекундными измерительными метками MEAS_TM, сто-миллисекундными синхронизирующими метками 100MS_TB и секундными метками ^_ТВ. Секундные метки в свою

32

очередь формируют отсчеты времени с периодом 2 секунды. Структурная схема шкалы времени приемника представлена на рисунке 3.10.

Шкала времени приемника представляет собой несколько связанных между собой счетчиков тактов входной частоты. Для счетчика миллисекундных меток, исходя из значений тактовой частоты, задается коэффициент счета, предусмотрены точные и грубые сдвиги фазы, а также синхронизация счетчиков внешним сигналом.

Шкала времени приемника обеспечивает целостность времени всей приемной части. Временные метки МБЛ8_ТМ используются в корреляционных каналах для взятия измерений задержки дальномерного кода и фазы несущей частоты, а в поисковых машинах (ПМ) - для синхронизации их старта. Метки 100MS_TB используются для синхронизации корреляционных каналов и поисковых машин. Секундные метки ^_ТВ используются для синхронизации часов реального времени.

Рисунок 3.10 Структурная схема ШВП.

Шкала времени может быть синхронизирована сигналом внешней секунды. На входе блока сигнал внешней секунды I перепривязывается к сетке тактовой частоты приемника. После выдачи команды происходит ожидание переднего фронта импульса внешней секунды и формируется однократный импульс TB_EXT_SYNC длительностью 1 такт тактовой частоты. Этот импульс обнуляет:

• формирователь меток MEAS_TM;

• формирователь меток 100М8_ТБ;

• формирователь сигнала ^_ТВ.

Таким образом, по команде синхронизируются сигналы MEAS_TM, 100MS_TB, ^_ТВ, а также обнуляются состояния счетчики миллисекунд, сотен миллисекунд и секунды ШВП.

3.7.3 Блочное троирование шкалы времени приемника с обратными связями для восстановления синхронизации

Шкала времени навигационного приемника осуществляет контроль целостности времени для решения задачи навигации и для нее невозможно применение методов программного или временного резервирования, значит возникновение сбоя недопустимо. Сбой в шкале времени приведет к безвозвратной потере временной синхронизации и к потере решения задачи позиционирования, а повторная синхронизация временной шкалы эквивалентна сбросу в начальное состояние всей схемы.

. Таким образом, для ШВП запрещены любые сбои, выходящие за ее границы.

Действенной стратегией повышения стойкости является модульное резервирование по принципу 2 из 3. Преимущества модульного резервирования ШВП:

• выходные сигналы сравниваются в специальных мажорирующих элементах, и на выход попадают данные, если они верны для двух и более копий;

• сбои локализованы в одной из физически разнесенных копий, что исключает сбои от одной частицы в двух копиях;

• возникновение множественных сбоев в отдельных копиях не вызывает проблем.

Недостатки модульного резервирования ШВП:

• увеличение площади ШВП более чем в 3 раза;

• необходимость синхронизации.

Для синхронизации трех независимых копий используются обратные связи. Так как в ШВП реализована возможность синхронизации по внешней секундной метке, данный функционал используется для восстановления синхронизации. При детектировании сбоя в одной из копий ШВП, устанавливается сигнал флага сбоя, аналогичный сигналу синхронизации по внешней секунде. При этом каждая метка времени (одна миллисекунда, сто миллисекунд или секунда) отслеживаются независимо и процессы восстановления так же независимы.

Синхронизации по метке одной миллисекунды произойдет при следующем появлении на двух копиях данной метки после детектирования, то есть максимум

через одну миллисекунду копии будут. Аналогичный механизм синхронизации заложен для остальных меток. Структурная схема представлена на рисунке 3.11

1MS

100MS

W

1S -W

TSM

TSM1

TSM2

TSM3

TSM1

TSM2

TSM3

TSM1

TSM2

TSM3

1MS voter

100 MS voter

1S voter

Рисунок 3.11 Структура блочного мажорирования ШВП для повышения сбоеустойчивости.

3.8 Результаты применения методики

В рамках цифрового маршрута проектирования произведен логический синтез схемы в библиотеку стандартных элементов по технологическому процессу 65нм. В таблице 3.1 представлены данные по площади ШВП с троированием, по отдельным копиям и по подблокам, синхронизируемым раз в 1 мс, 100 мс и 1с. Таблица 3.1 Сравнение площадей и количества триггеров в частях ШВП

Название Площадь, мкм2 Количество триггеров