Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем тема диссертации и автореферата по ВАК РФ 05.13.12, доктор наук Тельпухов Дмитрий Владимирович
Тельпухов Дмитрий Владимирович
доктор наук
2018
- Специальность ВАК РФ05.13.12
- Количество страниц 308
Оглавление диссертации доктор наук Тельпухов Дмитрий Владимирович
Введение
Глава 1. Состояние в области средств автоматизации проектирования интегральных схем повышенной надежности. Постановка задач исследований
1.1 Современные методы, средства и маршруты проектирования
интегральных схем
1.1.1 Обзор основных современных маршрутов проектирования цифровых интегральных схем
1.1.2 Современные тенденции в области автоматизации проектирования интегральных схем
1.1.3 Современные коммерческие и академические средства автоматизации проектирования интегральных схем. Средства логического синтеза
1.2 Проектирование цифровых СБИС повышенной надежности
1.2.1 Классификация дестабилизирующих факторов, физические принципы возникновения сбоев и отказов
1.2.2 Классификация современных методов повышения надежности функционирования СБИС
1.2.3 Современная отечественная практика проектирования СБИС повышенной надежности
1.3 Цель и постановка задач исследований
1.4 Выводы
Глава 2. Исследование существующих методов повышения сбоеустойчивости комбинационных схем
2.1 Базовые механизмы маскирования сбоев в комбинационных
схемах
2.1.1 Электрическое маскирование
2.1.2 Временное маскирование
2.1.3 Логическое маскирование
2.2 Модели возникновения сбоев в комбинационных схемах
2.2.1 Модель Фон-Неймана
2.2.2 Модель кратных ошибок
2.2.3 Стресс-тесты для определенных вентилей
2.2.4 Расширенная модель возникновения ошибок в логических схемах
2.2.5 Технологически-зависимые модели возникновения сбоев в комбинационных схемах
2.3 Существующие методы оценки сбоеустойчивости комбинационных схем. Современные метрики
2.3.1 Метрики, основанные на наблюдаемости вентилей
2.3.2 Вероятностные матрицы переходов
2.3.3 Вероятностные методы оценки сбоеустойчивости комбинационных схем
2.4 Существующие методы построения схем функционального контроля для обнаружения ошибок в комбинационных схемах
2.4.1 Схема дублирования
2.4.2 Схема проверки на четность
2.4.3 Коды обнаружения однонаправленных ошибок
2.5 Существующие методы обеспечения защиты комбинационных схем от сбоев на основе структурной избыточности
2.5.1 Тройное модульное резервирование
2.5.2 Тройная переплетенная логика
2.5.3 Логика с четырехкратным резервированием
2.5.4 Четырехкратное резервирование с помощью транзисторов
2.5.5 Техника, объединяющая логику и транзисторы с четырехкратным резервированием
2.5.6 Расширенная техника одновременного обнаружения ошибок
2.5.7 Обобщенная модульная избыточность
2.6 Выводы
Глава 3. Разработка методов оценки сбоеустойчивости комбинационных схем
3.1 Разработка технологически-независимых методов оценки
логической устойчивости комбинационных схем
3.1.1 Коэффициент логической чувствительности
3.1.2 Усредненная метрика, основанная на наблюдаемости вентилей
3.1.3 Метод построения нижних и верхних граничных оценок полинома ошибки
3.1.4 Оценка сбоеустойчивости комбинационных схем с помощью масок наблюдаемости логических вентилей
3.2 Разработка эффективных методов вычисления метрик
сбоеустойчивости
3.2.1 Методы параллельного вычисления метрик логической устойчивости к случайным сбоям
3.2.2 Вероятностные методы нахождения параметров сбоеустойчивости
3.2.3 Использование методов машинного обучения в задаче оценки сбоеустойчивости комбинационных схем
3.2.4 Быстрый и точный метод вычисления масок наблюдаемости
логических вентилей на основе графового метода
3.2.5 Поиск эквивалентных ошибок в рамках расширенной модели возникновения ошибок в логических схемах
3.3 Выводы
Глава 4. Разработка перспективных методов повышения логической устойчивости комбинационных схем к случайным сбоям
4.1 Разработка обобщенных мажоритарных методов повышения логической устойчивости комбинационных схем
4.1.1 Использование неравномерности распределения значений на выходе
4.1.2 Построение оптимальных воутеров
4.1.3 Исследование эффективности применения метода обобщенного мажорирования с использованием оптимальных воутеров
4.2 Разработка методов эволюционного синтеза сбоеустойчивых комбинационных схем
4.2.1 Представление данных для генетического алгоритма
4.2.2 Основные генетические операторы
4.2.3 Базовая структура алгоритма
4.2.4 Экспериментальные результаты
4.3 Метод построения сбоеоустойчивых логических схем на основе конечного Хэммингового пространства
4.4 Разработка метода повышения логической устойчивости к случайным сбоям на базе частичного ресинтеза схемы
4.4.1 Общая структура метода
4.4.2 Методы выбора уязвимых подсхем
4.4.3 Методы оценки сбоеустойчивости подсхем
4.4.4 Методы генерации эквивалентных подсхем
4.4.5 Экспериментальные результаты работы метода ресинтеза
4.5 Выводы
Глава 5. Разработка эффективных методов функционального контроля комбинационных схем
5.1 Обнаружение ошибок в комбинационных схемах на основе методов избыточного кодирования
5.2 Разработка системы автоматизированного проектирования схем функционального контроля комбинационных логических устройств
5.2.1 Особенности принципов проектирования и базовая структура схем функционального контроля
5.2.2 Помехоустойчивые коды для реализации в схемах функционального контроля
5.3 Метод обнаружения ошибок на основе битовых полей Хемминга
5.4 Построение сбоеустойчивых комбинационных схем на основе помехоустойчивых кодов
5.4.1 Систематический код с проверкой на четность, основанный на функции Радемахера
5.4.2 Построение корректирующей схемы функционального контроля спектрального R-кода
5.4.3 Результаты вычислительных экспериментов
5.5 Выводы
Глава 6. Разработка базовых маршрутов для автоматизации проектирования сбоеустойчивых комбинационных схем
6.1 Маршрут проектирования схем функционального контроля комбинационных схем на основе методов избыточного кодирования
6.1.1 Исследование эффективности применения различных помехоустойчивых кодов в задаче построения схем функционального контроля
6.1.2 Использование коэффициента чувствительности в задаче оценки обнаруживающих свойств схем функционального контроля
6.1.3 Базовая структура маршрута проектирования схем функционального контроля комбинационных устройств
6.2 Маршрут проектирования сбоеустойчивых комбинационных схем на основе метода частичного ресинтеза схем
6.2.1 Базовая структура маршрута проектирования сбоеустойчивых комбинационных схем
6.2.2 Этап локального ресинтеза комбинационной схемы с учетом характеристик сбоеустойчивости стандартных ячеек
6.2.3 Этап оценки сбоеустойчивости комбинационных схем с учетом топологического размещения элементов
6.2.4 Верификации метода локального ресинтеза с помощью моделирования воздействий космического излучения
6.3 Тестовая система для сравнения алгоритмов, увеличивающих надежность комбинационных схем
6.3.1 Формализованное описание задачи
6.3.2 Входные данные
6.3.3 Выходные данные
6.3.4 Описание и генерация схем
6.3.5 Система начисления очков
6.3.6 Задача в системе SPOJ
6.4 Выводы
Заключение
Список литературы
Приложение 1. Алгоритм распространения ошибки в графовом методе расчета масок наблюдаемости вентилей
Приложение 2. Список всех структурно-эквивалентных неисправностей в задаче поиска эквивалентных ошибок
Введение
В условиях длительного автономного функционирования, под воздействием высокого уровня радиации, космического излучения и других экстремальных факторов на первый план выходят требования к надежностным характеристикам микроэлектронных средств. Выход из строя или нарушение корректной работы бортовых управляющих систем может нанести непоправимый вред и привести к огромным убыткам. В связи с этим, еще с 1960-х годов при разработке ответственной микроэлектронной аппаратуры используются те или иные методы повышения надежности. Например, уже в первых компьютерах NASA, отправленных в космос, были реализованы методы трехкратного резервирования для защиты внутренней логики от сбоев и отказов [1].
Современные тенденции, связанные с миниатюризацией и увеличивающейся сложностью современных микроэлектронных систем, в настоящее время приводят к тому, что повышенная надежность функционирования по-прежнему является одним из важнейших критериев, которыми руководствуются разработчики аппаратуры космического и иного ответственного применения.
Обеспечение повышенной надежности функционирования микроэлектронных схем и систем включает в себя большой набор разнородных методов и подходов, классификация которых может быть произведена как по уровню абстракции при описании микроэлектронных устройств, так и по критерию, связанному с областью приложения данных методов. С точки зрения области приложения, отдельно выделяют методы обеспечения сбое- и отказоустойчивости цифровых и аналоговых блоков, методы обеспечения помехоустойчивости в рамках задач передачи, хранения, а также целостности сигналов (Signal integrity), методы повышения надежности процессоров, конечных автоматов, ячеек памяти, комбинационных схем и различных реконфигурируемых систем в базисе
ПЛИС [2]. Кроме этого, повышение надежности интегральных схем может производиться на различных уровнях разработки: конструкторском, технологическом, схемотехническом, логическом, микросистемном и т.д. Следует также отметить, что различные комбинации из всего многообразия существующих методов и подходов могут быть беспрепятственно реализованы в рамках одного решения в составе комплексной системы обеспечения повышенной надежности функционирования микроэлектронных устройств.
Классификация методов повышения надежности может быть также произведена исходя из разных видов дестабилизирующих факторов и типов возникающих эффектов. В этом контексте в настоящее время особенно остро встают вопросы, связанные с повышением устойчивости микросхем к так называемым случайным сбоям (soft errors, transient faults) [3-5]. Случайные сбои характеризуются временным нарушением корректной работы внутренних узлов устройств без какого-либо повреждения микросхемы, вследствие чего подобные сбои принято называть обратимыми. Причины, вызывающие случайные сбои в микроэлектронных системах, могут быть различными, однако чаще всего появление сбоев связывают с понятием одиночного радиационного эффекта (single event effect), который связан с прохождением единичной заряженной частицы через кремний [6]. В качестве основных источников SEE, как правило, выступает космическое излучение, содержащее протоны, нейтроны и тяжелые ионы галактических излучений [7].
Впервые на случайные сбои обратили внимание еще в 70-е годы, когда ученые из Intel обнаружили спонтанные инверсии в ячейках памяти DRAM. Тогда было обнаружено, что эти ошибки были вызваны альфа частицами, возникающими из-за использования радиоактивного материала в керамическом корпусе кристалла [8]. Заряженная частица проходит через материал, в результате чего происходит ионизация, вызывающая импульс тока, который может вызвать сбой.
Радиационные эффекты в кремниевых интегральных схемах космического применения исследуются в многочисленных работах отечественных ученых. Существенный вклад в развитие данной области внесли работы К. И. Таперо, В. Н. Улимова, В. В. Емельянова, В.Н. Ачкасова, В. К. Зольникова, В. Б. Бетелина, В. А. Тельц, а также многих других сотрудников «НИИСИ РАН», «НИИЭТ», НИЯУ «МИФИ», «НИИП». В области разработки методов диагностики и контроля дискретных систем следует выделить работы В. В. Сапожникова, Вл. В. Сапожникова и Д. В. Ефанова. Среди зарубежных ученых, внесших свой вклад в разработку методов и средств построения сбоеустойчивых интегральных схем следует выделить: Igor L. Markov, Smita Krishnaswamy, Remi Gaillard, Samuel Pagliarini, Rajaraman Ramanarayanan, L. Naviner and J.-F. Naviner.
Бурное развитие микроэлектронной промышленности и переход на нанометровые проектные нормы в итоге привели к тому, что одиночные радиационные эффекты стали оказывать влияние не только на память, но и на комбинационные участки интегральных схем [9] (далее - комбинационные схемы): уменьшение размеров чувствительных областей в логических элементах и снижение напряжения питания делают комбинационные схемы более уязвимыми к внешним воздействиям, повышение тактовых частот увеличивает вероятность захвата неправильных значений регистрами, высокая плотность размещения транзисторов увеличивает вероятность появления многократных сбоев и т. д. Эти факторы в сочетании с практическим отсутствием современных методов и средств автоматизированного проектирования, способных обеспечить сбоеустойчивость комбинационных схем, привели к экспоненциальному росту частоты сбоев в комбинационных схемах на базе глубоко-субмикронных технологий [10]. Более того, учитывая современные тенденции, можно утверждать, что актуальность обеспечения сбоеустойчивости комбинационных схем в дальнейшем будет только возрастать [11, 12].
Несмотря на существенное развитие средств логического синтеза, а также методов кодовой защиты данных, в рамках логического и микросистемного уровней в настоящее время обычно используются традиционные методы кратного резервирования, что приводит к большой аппаратной избыточности при отсутствии достоверных данных о полученных преимуществах с точки зрения надежностных характеристик. Таким образом, задача создания методов и средств автоматизации проектирования для обеспечения устойчивости к случайным сбоям на логическом и микросистемном уровнях обретает особую актуальность.
В диссертационной работе была решена крупная научная проблема, имеющая важное значение в области проектирования электронной компонентной базы повышенной надежности для космического, оборонного и иного ответственного применения. Работа посвящена решению проблемы разработки теоретического базиса, а также методов и средств автоматизации проектирования сбоеустойчивых комбинационных схем.
Объект исследования - системы автоматизированного проектирования сбоеустойчивых цифровых интегральных схем, обеспечивающие автоматизацию проектных процедур и процессов проектирования сбоеустойчивых ИС, получения параметров сбоеустойчивости, а также анализа и синтеза проектных решений.
Предмет исследования - подсистема обеспечения сбоеустойчивости комбинационных схем, методы оценки устойчивости к случайным сбоям, комплексные решения для проектирования систем функционального контроля комбинационных схем.
Цель работы состоит в создании комплекса методов, алгоритмов, программных средств, а также маршрутов проектирования комбинационных микроэлектронных схем, устойчивых к случайным сбоям, возникающим в частности вследствие воздействия одиночных заряженных частиц. Поставленная цель работы охватывает вопросы разработки эффективных метрик для оценки параметров сбоеустойчивости, методов повышения устойчивости комбинационных схем к случайным сбоям, методов
обнаружения ошибок, а также принципов организации маршрута проектирования. Для достижения обозначенной цели в рамках диссертационной работы были поставлены и решены следующие основные задачи, направленные на развитие теории построения сбоеустойчивых комбинационных схем, включая методы оценки параметров сбоеустойчивости, а также развитие информационного и программного обеспечения методов проектирования сбоеустойчивых комбинационных схем:
1. Классификация дестабилизирующих воздействий и возникающих вследствие этого эффектов; классификация существующих методов обеспечения сбоеустойчивости комбинационных микроэлектронных схем; анализ современных средств САПР для проектирования сбоеустойчивых интегральных схем.
2. Разработка технологически-независимых метрик для оценки устойчивости комбинационных схем к случайным сбоям, а также эффективных методов их вычисления. Получение экспериментальных оценок точности и вычислительной сложности предлагаемых метрик.
3. Разработка методов повышения устойчивости комбинационных схем к случайным сбоям, включая обобщенные мажоритарные подходы, генетические алгоритмы, а также метод локального ресинтеза.
4. Верификация разработанных методов с помощью средств моделирования воздействия заряженных частиц на топологическом уровне. Оценка релевантности разработанных метрик.
5. Разработка методов и средств автоматизации проектирования схем функционального контроля комбинационных устройств на базе методов избыточного кодирования.
6. Разработка принципов организации маршрута, а также базовых проектных процедур для проектирования сбоеустойчивых комбинационных устройств на основе методов функционального контроля, а также метода локального ресинтеза.
Методы исследования включают использование методов теории САПР, системного анализа, теории проектирования вычислительных систем, генетических алгоритмов, элементов теории вероятностей и математической статистики, средств логического синтеза и компьютерного моделирования.
Научная новизна работы содержится в следующих основных результатах работы:
1. Разработан ряд новых эффективных технологически-независимых метрик устойчивости комбинационных схем к случайным сбоям, включая коэффициент логической чувствительности и усредненную метрику, основанную на параметрах наблюдаемости вентилей, которая является более точной аппроксимацией полинома ошибки по сравнению с ранее известными метриками.
2. Разработаны новые методы оценки сбоеустойчивости комбинационных схем, отличающиеся использованием вероятностных моделей вентилей, а также методов глубокого машинного обучения.
3. Предложен новый метод построения мажоритарных элементов для более эффективной реализации методов кратного резервирования, отличающийся учетом вероятностного распределения сигналов на выходах схемы.
4. Разработаны новые методы повышения устойчивости комбинационных схем к случайным сбоям на базе генетических подходов, а также на основе метода частичного ресинтеза схемы.
5. Предложен новый метод построения схем функционального контроля на базе двухбитных полей Хэмминга, отличающийся способом организации структуры формирования флага ошибки, за счет передачи сигнала об ошибке с помощью расширенных вентилей.
6. Предложены новые принципы организации маршрута проектирования схем функционального контроля комбинационных устройств на основе
методов избыточного кодирования, а также маршрут проектирования сбоеустойчивых комбинационных схем на основе метода частичного ресинтеза схемы.
Практическая значимость и результаты внедрения.
Диссертационная работа была выполнена в Институте проблем проектирования в микроэлектронике Российской академии наук (ИППМ РАН) в рамках госбюджетной НИР (шифр «Вега-Тл-2018»), грантов РФФИ (16-0800241 а и 16-37-00216 мол_а) и РНФ (14-19-01036) а также в рамках программы № 2 фундаментальных исследований Президиума РАН по стратегическим направлениям развития науки - «Фундаментальные основы технологий двойного назначения в интересах национальной безопасности», шифр «Вега-Пр46-Ст-2016».
Полученные результаты работы в виде методологии, маршрутов, а также средств автоматизации проектирования комбинационных схем, устойчивых к случайным сбоям вследствие воздействия тяжелых заряженных частиц и протонов были внедрены в АО НПЦ «ЭЛВИС», АО «ПКК Миландр», центр микроэлектроники АО «Ангстрем», АО "Зеленоградский нанотехнологический центр", НПК «Технологический центр», а также в учебный процесс Национального исследовательского университета «Московский институт электронной техники». Внедрение предложенных в диссертации методов и программных средств позволило расширить диапазон допустимых внешних воздействий и достичь повышенных характеристик надежности микросхем для эксплуатации в жестких условиях воздействия спецфакторов. Использование результатов работы подтверждается актами о внедрении. Предлагаемый маршрут проектирования сбоеустойчивых комбинационных схем согласован с традиционными маршрутами проектирования коммерческих САПР и может быть интегрирован в процесс разработки ИС на других предприятиях схожего профиля.
Достоверность результатов диссертационной работы обеспечивается теоретическим обоснованием основных положений, а также экспериментальным подтверждением основных выводов и результатов. Результаты большого числа проведенных экспериментов получены с использованием современных коммерческих средств САПР и согласуются с базовыми представлениями современной науки, что следует из многочисленных отечественных и зарубежных публикаций. Достоверность результатов работы подтверждается также апробацией работы в научных изданиях и выступлениях на научных конференциях, а также внедрением в реальный производственный процесс.
Рекомендованный список диссертаций по специальности «Системы автоматизации проектирования (по отраслям)», 05.13.12 шифр ВАК
Автоматизация проектирования схем функционального контроля комбинационных устройств на основе методов избыточного кодирования2021 год, кандидат наук Жукова Татьяна Дмитриевна
Критические элементы сбоеустойчивых цифровых комплементарных металл-оксид-полупроводниковых интегральных схем с проектными нормами уровня 65 нм2022 год, кандидат наук Данилов Игорь Александрович
Методы и средства разработки специализированных гетерогенных конфигурируемых интегральных схем для вычислительной техники и систем управления2022 год, доктор наук Эннс Виктор Иванович
Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем на кристалле2024 год, кандидат наук Хватов Василий Михайлович
Разработка методов и средств проектирования полузаказных микросхем с применением имитаторов2013 год, кандидат наук Денисов, Андрей Николаевич
Введение диссертации (часть автореферата) на тему «Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем»
Апробация работы.
Основные положения и результаты диссертационной работы обсуждались на научных семинарах ИППМ РАН, а также были представлены на следующих научных конференциях:
• Вторая Российско-Белорусская научно-техническая конференция «Элементная база отечественной радиоэлектроники: импортозамещение и применение» им. О.В. Лосева. Нижний Новгород, 17-19 ноября 2015.
• Mеждународная конференция по интеллектуальным системам и информационным технологиям IS&IT 2016.
• Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем -2016» (МЭС-2016).
• Конгресс по интеллектуальным системам и информационным технологиям IS&IT' 17, пос. Дивноморское. 2017.
• IEEE EAST-WEST DESIGN & TEST SYMPOSIUM (EWDTS'15), 2017, Novi Sad, Serbia
• IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering 2017.
• IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering 2018.
• Moscow Workshop on Electronic and Networking Technologies together with Siberian Conference on Control and Communications (MWENT & SibCon) 2018.
Положения, выносимые на защиту:
1. Коэффициент логической чувствительности к случайным сбоям позволяет оценивать сбоеустойчивость комбинационных схем на ранних этапах проектирования, так как не зависит от значений вероятности сбоя логических вентилей, однако имеет высокую корреляцию (0,96) с временем бессбойной работы при моделировании воздействия заряженных частиц.
2. Новые эффективные методы оценки сбоеустойчивости, использующие вероятностные представления вентилей, методы глубокого машинного обучения, а также методы, позволяющие гибко управлять вычислительными затратами для достижения требуемой точности получаемых оценок, в совокупности обеспечили ускорение вычислений на ~2 порядка.
3. Новый обобщенный мажоритарный подход к обеспечению сбоеустойчивости логических схем позволил повысить устойчивость комбинационных схем к случайным сбоям (до 60% для некоторых схем), а также сократить аппаратную избыточность воутера (до 50%) по сравнению с традиционными мажоритарными схемами за счет использования неравномерности сигнала на выходе схемы.
4. Методология автоматизированного проектирования сбоеустойчивых комбинационных схем на основе частичного ресинтеза схемы позволяет достичь существенного (до 50% в зависимости от схемы) уменьшения коэффициента логической чувствительности при неизменной, а в некоторых случая и при уменьшенной конечной площади схемы.
5. Маршрут построения сбоеустойчивых комбинационных схем на базе помехоустойчивых кодов и двухбитных полей Хемминга, позволяет автоматизировать процесс построения схем функционального контроля, увеличивая их обнаруживающие свойства за счет распространения флага ошибки по схеме вплоть до выходного декодера.
Публикации по работе.
По теме диссертации автором опубликована 31 печатная работа, 25 из которых опубликованы в журналах, входящих в Перечень ВАК, 6 в журналах, индексируемых в Scopus и Web of Science.
Структура работы. Диссертация состоит из введения, шести глав, заключения, списка литературы из 165 наименований и двух приложений и изложена на 308 страницах машинописного текста, содержит 106 рисунков и 26 таблиц.
В первой главе диссертации в целях обоснования и уточнения направлений исследований приведен анализ современных принципов и тенденций проектирования сбоеустойчивых интегральных схем. Описаны базовые принципы проектирования заказных, полу-заказных интегральных схем, а также схем с программируемой архитектурой. Проанализированы основные этапы маршрута проектирования полу-заказных схем на базе библиотек стандартных ячеек. Исследованы существующие программные средства систем автоматизации проектирования интегральных схем.
Кроме того, в первой главе исследовано современное состояние проблемы проектирования интегральных схем повышенной надежности. Исследованы основные дестабилизирующие факторы и воздействия окружающей среды, приводящие к ошибкам в микроэлектронных устройствах. Произведена классификация дестабилизирующих воздействий и порождаемых ими эффектов, по типу (обратимые, необратимые) и месту
возникновения (в ячейках памяти, в комбинационной логике). Рассмотрены основные методы борьбы с дестабилизирующими воздействиями и возникающими эффектами. Проведен анализ современных программных средств для автоматизации проектирования интегральных схем повышенной надежности. Также изучена современная практика радиационно-стойкого проектирования отечественной компонентной базы для космического применения.
На основе проведенных исследований в первой главе сформулирована цель и основное направление исследований, которое заключается в обобщении и развитии методологии проектирования комбинационных микроэлектронных схем. Были поставлены задачи, решение которых позволит существенно развить теорию и практику проектирования сбоеустойчивых комбинационных схем, за счет применения информационного и программного обеспечения методов проектирования сбоеустойчивых комбинационных схем, включающих эффективные методы оценки сбоеустойчивости.
Во второй главе диссертационной работы исследованы основные существующие методы и подходы для оценки сбоеустойчивости комбинационных схем, а также основные принципы построения сбоеустойчивых комбинационных схем.
Были исследованы основные механизмы маскирования в комбинационных схемах, а также оценено их влияние на интенсивность сбоев в условиях современных трендов на миниатюризацию и повышение степени интеграции в технологии производства интегральных микросхем. Сформулированы основные модели возникновения сбоев в комбинационных схемах. Обсуждается релевантность существующих моделей ошибок реальным условиям функционирования интегральных схем в условиях радиационного излучения.
В рамках вопросов, связанных с оценкой сбоеустойчивости комбинационных схем, были исследованы основные существующие методы и метрики, оценивающие как свойство логического маскирования, так и другие
маскирующие механизмы. Произведена классификация методов, произведено сравнение вычислительной сложности и точности для различных метрик сбоеустойчивости. Сформулированы рекомендации для использования тех или иных подходов для оценки конкретных комбинационных схем. Исследованы известные подходы, связанные с проектированием схем функционального контроля.
В части вопросов, связанных с исследованием методов обеспечения сбоеустойчивости комбинационных схем, были проанализированы существующие методы, связанные с внесением структурной избыточности и дальнейшим маскированием, а также с исправлением сбоя на микросистемном уровне.
В третьей главе предложены эффективные метрики для оценки устойчивости комбинационных схем к случайным сбоям, а также представлены эффективные методы их вычисления.
Ряд технологически-независимых метрик, предложенных в этом разделе, включая обобщенный коэффициент логической чувствительности, усредненную метрику на основе наблюдаемости вентилей, а также метод сравнения сбоеустойчивости схем на базе нижних и верхних границ полинома ошибки, позволяет оценить сбоеустойчивость комбинационной схемы еще на первых стадиях ее проектирования. Это позволяет на ранних этапах управлять процессом логического синтеза для достижения наилучших показателей сбоеустойчивости.
Для более эффективного вычисления предложенных характеристик были разработаны различные методы ускоренного их нахождения. Совместно с традиционными методами эффективной организации вычислений на ЭВМ с помощью таких методов как векторизация, буферизация и пр., были предложены новые методы, базирующиеся на принципах вероятностного представления сигналов, а также на основе современных методов машинного обучения. Были произведены экспериментальные исследования эффективности предлагаемых подходов, а также потерь в точности для
получаемых оценок. Были сформулированы рекомендации для использования разработанных методов для определенных комбинационных схем.
В четвертой главе был предложен ряд методов повышения сбоеустойчивости комбинационных схем. Предлагаемые в данной главе методы опираются на повышение вероятности логического маскирования случайных сбоев в комбинационных схемах. Базисом для разработанных методов служат метрики сбоеустойчивости, предложенные в предыдущей главе.
Получены теоретические результаты, описывающие способ создания оптимального воутера с точки зрения выбора наиболее вероятного значения для каждой конкретной мажорируемой схемы. Это позволило обобщить подход стандартного мажорирования.
Предложен метод синтеза комбинационных схем, основанный на базовых принципах эволюционных алгоритмов. Данный метод позволяет синтезировать небольшие логические схемы, устойчивые к случайным сбоям, возникающим вследствие попадания тяжелых заряженных частиц.
Разработан алгоритм локального ресинтеза, позволяющий без внедрения существенной избыточности повысить устойчивость комбинационных схем к случайным сбоям.
В пятой главе диссертационной работы были разработаны эффективные методы функционального контроля для обнаружения и исправления ошибок, возникающих в комбинационных схемах. Была предложена методология оценки обнаруживающих свойств. Предложены методы обнаружения ошибок на основе битовых полей Хемминга, а также методы обнаружения ошибок на основе избыточного кодирования. Предложен метод построения сбоеустойчивых комбинационных схем на основе спектрального R-кода с проверкой на четность. Реализован автоматизированный генератор схем функционального контроля на основе R-кода.
В шестой главе предложены маршруты проектирования сбоеустойчивых комбинационных схем, а также предложена тестовая система для сравнения
алгоритмов, увеличивающих надежность комбинационных схем, формирующая информационный базис для консолидации отдельных разработчиков и поиска уникальных методов повышения сбоеустойчивости комбинационных схем.
В рамках задачи построения сбоеустойчивых комбинационных схем предложен единый маршрут построения сбоеустойчивых схем, объединяющий различные методы повышения устойчивости комбинационных схем к случайным сбоям, а также методы построения схем функционального контроля. Маршрут предусматривает оценку вводимых пользователем ограничений и выбор наиболее подходящих схем защиты. На разных этапах маршрута предусматривается оценка параметров сбоеустойчивости.
В заключении приведены основные результаты работы.
Глава 1. Состояние в области средств автоматизации проектирования интегральных схем повышенной надежности. Постановка задач исследований
1.1 Современные методы, средства и маршруты проектирования интегральных схем
Современные интегральные схемы представляют собой чрезвычайно сложные микроэлектронные устройства, состоящие порой из миллиардов транзисторов [13]. Проектирование подобных схем было бы невозможным без специализированного программного обеспечения для каждой стадии разработки. Инструменты и методологии, используемые для решения этой задачи, объединяются под термином системы автоматизированного проектирования (САПР) интегральных схем.
Средства САПР включают широкий набор средств для всего спектра задач от логического синтеза и функциональной верификации до сложнейших функциональных модулей, работающих с учетом физических свойств материалов, характеристик производственного процесса, технических возможностей производственного оборудования и многих других параметров.
1.1.1. Обзор основных современных маршрутов проектирования цифровых интегральных схем
Маршрутом проектирования ИС называют последовательность проектных процедур, реализуемых с помощью САПР, обеспечивающих разработку интегральной схемы на всех этапах - от формирования технического задания на изделие до синтеза технологических файлов, содержащих законченное топологическое описание, используемое для изготовления ИС [14].
Маршруты проектирования интегральных схем существенно зависят от методологии проектирования, которые в настоящее время делятся на два
больших класса: разработка заказных и полу-заказных ИС. При проектировании полностью заказных интегральных схем ставится задача достижения наилучших характеристик по критериям производительности, потребляемой мощности или площади за счет проектирования большей части интегральной схемы на транзисторном уровне. До недавнего времени только некоторые высокоскоростные интегральные схемы, такие как микропроцессоры, использовали эту методологию проектирования. Стоимость разработки и производства таких схем была чрезвычайно высока, однако это могло быть экономически целесообразно при очень больших объемах выпуска конечных устройств. В настоящее время ни одна мировая компания не разрабатывает полностью заказные микросхемы. Только отдельные узлы могут разрабатываться полностью заказным образом.
Альтернативой полностью заказному проектированию выступают различные виды полузаказных интегральных схем, разработка и производство которых существенно дешевле, а время разработки гораздо меньше. Это достигается за счет повышения уровня абстракции при проектировании -используются предварительно разработанные структурные блоки. В зависимости от вида предварительно разработанных блоков, полузаказные ИС можно разделить на схемы на основе библиотечных элементов и схемы на основе матричных структур.
В первом случае производитель полупроводниковых микросхем предоставляет разработчикам характеризованную библиотеку, элементы которой должны стать основными составными блоками будущей интегральной схемы. Стандартные ячейки реализуют базовые булевы вентили, триггеры, сумматоры, и некоторые более сложные примитивы. Эта методология позволяет одним разработчикам сфокусироваться на высокоуровневом проектировании цифрового дизайна, оставляя аспекты физической реализации ячеек другим специалистам.
Проектирование в базисе библиотек стандартных ячеек поддерживается большим числом коммерческих САПР. Разработчик ИС создает проект в
технологически-независимом стиле на одном из языков описания аппаратуры, после чего программные средства САПР производят синтез этого описания в базис библиотеки стандартных ячеек. В реальности этот процесс состоит из большого числа этапов, и учитывает выставленные ограничения на площадь, мощность и быстродействие схемы. Как правило, сначала исходное описание преобразуется в технологически-независимую схему в рамках некоторой внутренней библиотеки, после чего производится трансляция (mapping) в технологическую библиотеку стандартных ячеек. Все этапы синтеза проводятся в автоматическом режиме по строго определенным правилам, проверяя эквивалентность на каждом этапе модификации схемы, чтобы соблюсти функциональную корректность схемы.
Формат описания библиотек стандартных ячеек строго определен и включает себя набор файлов, которые можно разделить на две категории. К первой категории относится информация для front-end разработчиков, ядром которой служит характеризованная библиотека стандартных элементов в формате Synopsys Liberty Format (.lib). Кроме того, туда входят описания ячеек на языках HDL, информация о характеризации, а также дополнительные файлы для функциональной верификации. Другая категория содержит файлы, хранящие информацию о физической имплементации ячеек. Данные файлы включают Cadence DEF и LEF файлы, либо Synopsys Milkyway файлы, экстрагированные и rtl нетлисты. Кроме того, библиотека может содержать топологию в GDS формате, а также OA или CDBA базу данных.
У всех ячеек библиотеки фиксирована высота, в то время как ширина может быть различной. Этот факт обеспечивает возможность удобного расположения ячеек - рядами, упрощая тем самым задачу автоматизации размещения элементов.
Стандартизация форматов описания аппаратуры и библиотек стандартных ячеек позволяет различным командам разработчиков конструировать интегральные схемы для различных фабрик используя один и тот же инструментарий и маршрут проектирования.
Традиционный маршрут проектирования полузаказных интегральных схем включает, как правило, около 50 этапов, среди которых можно выделить такие основные этапы как логический синтез, функциональная верификация, планирование кристалла, физическая реализация, которая в свою очередь включает синтез дерева синхронизации, размещение и трассировка, экстракция параметров, проверка правил проектирования (DRC), проверка соответствия топологии схеме (ЬУБ), статический временной анализ, внедрение тестовых структур, генерация тестовых последовательностей и т.д.
В отличие от библиотечного подхода, при проектировании на основе матричных структур, предварительно разработанные структурные блоки реализуются аппаратно, и представляют собой предварительно размещенные, но не соединенные базовые логические элементы, расположенные в виде матрицы. Способ записи межсоединений подразделяет матричные структуры на два класса: базовые матричные кристаллы (БМК) и программируемые логические интегральные схемы (ПЛИС).
В программируемых логических интегральных схемах формирование межсоединений элементов производится с помощью специальных конфигурируемых коммутаторов. Базисной ячейкой ПЛИС служат универсальные логические блоки, способные реализовывать любую логическую функцию от некоторого числа переменных. Проектирование в этом случае сводится к программированию связей между элементами и задание функций для логических блоков. Чаще всего перепрограммирование может производиться неоднократно с помощью специальных средств: программаторов и программного обеспечения. Исключение составляет только ПЛИС с однократно пережигаемыми перемычками (технология апШше). Программирование такой ПЛИС заключается в расплавлении в нужных местах чипа специальных перемычек для образования нужной схемы. Существует большое число различных видов ПЛИС, которые отличаются архитектурой устройства, структурой ячеек, типом используемой конфигурационной памяти, способом прошивки и т. д. За счет обозначенных
свойств, в последние годы проектирование прототипов и верификация схем в базисе ПЛИС стала очень популярной из-за невысокой цены при малом количестве производимых изделий.
Базовые матричные кристаллы в отличие от ПЛИС требуют заводского производственного процесса для программирования. БМК представляют собой матрицу функциональных элементов и элементарных цепей, которые разведены, но не соединены между собой. Разрабатываемая заказчиком схема реализуется путём нанесения маски соединений последнего слоя металлизации.
В отличие от методологии проектирования в базисе стандартных ячеек, в случае проектирования в базисе ПЛИС или БМК мы имеем дело с прошивкой конкретного готового чипа или создании маски фотошаблона для конкретного кристалла. Этот факт понижает степень стандартизации по сравнению с проектированием в базисе стандартных ячеек. Такая жесткая привязка к аппаратной реализации приводит к тому, что САПР для таких схем разрабатываются и поставляются теми вендорами, которые разрабатывают и производят ПЛИС и БМК. Каждый крупный производитель ПЛИС как правило разрабатывает и продвигает свою собственную систему проектирования.
Еще одной важной характеристикой полузаказной методологии проектирования является активное использование блоков интеллектуальной собственности (IP блоки). Под этим понятием подразумевается законченные функциональные узлы, пригодные для многократного использования в различных проектах. Появлению таких блоков способствует унификация и широкое использование стандартных языков описания аппаратуры. Это позволяет описывать некоторые простые (сумматоры, умножители, ...) и более сложные (интерфейсы, кодеки, ...) компоненты на высоком уровне (RTL) для того чтобы обеспечить возможность их повторного использования в других проектах в рамках любой требуемой элементной базы. Блоки интеллектуальной собственности активно поддерживаются большинством
современных средств САПР. Для этого реализуются специальные библиотеки параметризируемых IP ядер для ручного (напр. Altera MegaCore) и автоматического (напр. Synopsys DesignWare Library) внедрения в проект. В настоящее время более 90% компаний применяют IP ядра при проектировании специализированных ИС [15-17].
Дальнейшее движение в сторону укрупнения уровня абстракции приводит к понятию системной интеграции. В рамках данной методологии разработчики создают свои устройства путем компиляции из готовых IP ядер, сосредоточивая свои основные усилия на создании конечных устройств и коммерциализации разработок.
1.1.2 Современные тенденции в области автоматизации проектирования интегральных схем
За последнее десятилетие наблюдались некоторые значительные изменения, которые достойны упоминания в контексте их влияния на процесс создания САПР ИС, несмотря на то, что некоторые из них имеют большее влияние на экономические аспекты проектирования нежели на техническую составляющую. Далее будут кратко рассмотрены эти изменения, а также будет проведен анализ их влияния на процесс проектирования ИС и САПР ИС.
Сложность проектов систем на кристалле (СнК). Наблюдается рост сложности от нескольких десятков блоков и менее десятка подсистем в сложных СнК десятилетие назад до сотен блоков и подсистем в настоящее время. Этот факт влечет за собой множество последствий, связанных с увеличением команд разработчиков, системных интеграторов, более плотным взаимодействием международных команд, реструктуризацией компаний, большим использованием IP ядер и подсистем и т. д.
Уменьшение числа микроэлектронных производств. Тренд, который начался в 90-х годах и ускорился в последнее десятилетие заключается в постепенном сокращении системных компаний, имеющих собственные
производственные мощности. Процесс производства стал более стандартизованным, а число потенциальных поставщиков сократилось. По мере увеличения степени интеграции все меньше компаний могут позволить себе сохранять производственные мощности. В настоящее время несколько компаний объединяются в альянсы для достижения 10 нм CMOS-техпроцесса.
Растущая важность «бесфабричной» (fabless) полупроводниковой индустрии. По мере того как компании-производители отказываются от собственных производств, возникает закономерный рост компаний, специализирующихся только на разработке и продаже микроэлектроники, размещая заказы на специализированном производстве других компаний, которые часто называют кремниевыми заводами (напр. TSMC). Большое число крупных компаний, таких как Qualcomm, Broadcom и другие, в настоящее время эффективно используют эту бизнес-модель. Этот факт также провоцирует рост компаний-посредников между фабриками и бесфабричными дизайн-центрами. Также эти тренды приводят к необходимости еще большей стандартизации и развития в области back-end САПР, развивая особые взаимоотношения с производителями для достижения более быстрого доступа к технологической информации, сохраняя при этом сведения содержащие коммерческую тайну.
Консолидация в области САПР ИС. В настоящее время чрезвычайно сложно организовать какой-либо стартап в области создания средств автоматизации проектирования. Три главные компании в области разработки САПР ИС - Synopsys, Cadence, Mentor Graphics по сути монопольно контролируют рынок, покупая отдельные, более мелкие компании. За последнее время множество компаний, включая Forte, Jasper, Springsoft, EVE, Nimbic и другие, были поглощены этими гигантами. Кроме того, большое число отдельных команд разработчиков САПР и IP ядер аккумулируется этими гигантами. Таким образом в настоящее время обозначенные лидеры рынка являются по сути объединением множества мелких компаний. Такой тренд во многом объясняется тенденцией небольших компаний создавать
отдельные программные средства, совместимые со стандартными маршрутами крупных вендоров. Такая тенденция влечет за собой ряд следствий, одним из которых является сокращение числа потенциальных инноваций, которые могли быть привнесены небольшими компаниями стартапами. С другой стороны, большие компании в области САПР ИС могут инвестировать большие средства в новые программные продукты, маршруты и методологии, а также способны более тесно взаимодействовать с крупными поставщиками IP ядер, различными фабриками, и разработчиками. Кроме того, такие компании могут делать стратегические инвестиции для поддержания соответствия средств САПР новым технологическим поколениям в области микроэлектронной промышленности.
Прогресс в области технологического процесса полупроводникового производства. За последнюю декаду можно было наблюдать эволюцию техпроцесса от 90 нм, через 65 нм, 40/45 нм, 28/30/32 нм, 20/22 нм к 14/16 нм, включая новые транзисторные структуры с вертикально расположенным затвором. Тем не менее, можно было наблюдать некоторое замедление роста степени интеграции, в сравнении с предсказанием традиционного закона Мура - удвоение числа транзисторов теперь происходит примерно за три года. Более того, судя по всему стоимость ИС в расчете на один транзистор уже достигла минимума на уровне технологии 32-22 нм. Если это действительно так, то это означает что функциональность не будет дешеветь с каждым новым поколением и потребуется какая-то совершенно иная стратегия развития микроэлектронной промышленности. Однако, не смотря на такие прогнозы, в мае 2017 года AMD в ходе Financial Analyst Day анонсировало массовое производство процессора GPU Navi в первой половине 2018 года и переходе на 7нм+ - технологию к 2020 году. Samsung в марте 2017 года презентовал дорожную карту по выпуску процессоров по 7 нм и 5 нм технологии. В ходе презентации вице-президент Samsung по технологии Хо-Кью Кан отметил, что многие производители столкнулись с проблемой при разработке технологий меньше 10 нм. Однако Samsung справилась с задачей, ключом к которой стало
Похожие диссертационные работы по специальности «Системы автоматизации проектирования (по отраслям)», 05.13.12 шифр ВАК
Методы и средства повышения устойчивости к многократным сбоям ячеек статической памяти и комбинационных элементов микросхем с проектными нормами уровня 65 нм2022 год, кандидат наук Балбеков Антон Олегович
Исследование и разработка методов автоматизации топологического проектирования для реконфигурируемых систем на кристалле2019 год, кандидат наук Железников Даниил Александрович
Двухфазные элементы субмикронных КМОП цифровых СБИС с повышенной сбоеустойчивостью к воздействию отдельных ядерных частиц2011 год, кандидат технических наук Ольчев, Сергей Иванович
Исследование и разработка сбоеустойчивых устройств бимодульной модулярной арифметики2014 год, кандидат наук Балака, Екатерина Станиславовна
Исследование и разработка КМОП цифровых трактов приема и обработки цифровых радиосигналов повышенной стойкости к воздействию одиночных ядерных частиц2021 год, кандидат наук Фатеев Иван Александрович
Список литературы диссертационного исследования доктор наук Тельпухов Дмитрий Владимирович, 2018 год
Список литературы
[1] D.P. Siewiorek, R.S. Swarz, Reliable Computer Systems, 2nd ed., Digital Press, 1992.
[2] Тельпухов Д.В., Рухлов В.С., Рухлов И.С. Исследование и разработка методов оценки сбоеустойчивости комбинационных схем, реализованных в базисе ПЛИС // Инженерный вестник Дона. 2016. Т. 40. № 1 (40). С. 21.
[3] Rezaei S, Miremadi SG, Asadi H, Fazeli M. Soft error estimation and mitigation of digital circuits by characterizing input patterns of logic gates. Microelectron Reliab 2014;54(6-7): 1412-20.
[4] M. Raji, H. Pedram, B. Ghavami, A practical metric for soft error vulnerability analysis of combinational circuits. Microelectron Reliab 2015;55:448-460.
[5] G. Bany Hamad et al. Characterizing, modeling, and analyzing soft error propagation in asynchronous and synchronous digital circuits. Microelectronics Reliability 55 (2015) 238-250
[6] Радиационные эффекты в кремниевых интегральных схемах космического применения / К. И. Таперо, В. Н. Улимов, А. М. Членов. — 2-е изд. (эл.). — М. : БИНОМ. Лаборатория знаний, 2014
[7] O'Bryan M., Label K., Reed R., Barth J., Seidleck C., Marshall P., Marshall C., Carts M. Single Event Effect and Radiation Damage Results For Candidate Spacecraft. - IEEE NSREC Conference, 1998.
[8] T.C. May, M.H. Woods, Alpha-Particle-Induced Soft Errors in Dynamic Memories, IEEE Trans. on Electron Devices, 1979, vol. 26, pp. 2-9.
[9] Baze M., Buchner S., Attenuation of single event induced pulses in CMOS combinational logic, IEEE Transactions on Nuclear Science, Vol. 44, No. 6, December 1997, Page(s): 221772223.
[10] Mahatme NN, Jagannathan S, Loveless TD, Massengill LW, Bhuva BL, Wen S-J, et al. Comparison of combinational and sequential error rates for a deep submicron process. IEEE Trans Nucl Sci (TNS) 2011;58(6):2719-25.
[11] Mahatme NN, Gaspard NJ, Assis T, Jagannathan S, Chatterjee I, Loveless TD, et al. Impact of technology scaling on the combinational logic soft error rate. In: International reliability physics symposium (IRPS); 2014. p. 5F.2.1-5F.2.6.
[12] Shivakumar P, Kistler M, Keckler SW, Burger D, Alvisi L. Modeling the effect of technology trends on the soft error rate of combinational logic. In: Int. conf. on dependable systems and networks (DSN 2002), Bethesda, MD, USA, June 2002. p. 389-98
[13] Luciano Lavagno,Igor L. Markov,Grant Martin,Louis K. Scheffer, Electronic Design Automation for IC System Design, Verification, and Testing // CRC Press, p.644, 2016.
[14] Мосин С.Г. автореферат диссертации на соискание степени доктора технических наук : 05.13.12 / Владимирский государственный университет имени Александра Григорьевича и Николая Григорьевича Столетовых. Владимир, 2013
[15] Gatner Dataquest and EE Times-Asia 2004 Report. Design Trends and EDA Tools: Mainland China and Taiwan, 28 p. 2004.
[16] Gatner Dataquest and EE Times-Asia 2006 Report. Design Trends and EDA Tools: Asia-Pacific, 18 p. 2006.
[17] Rusu S. Trends and Challenges in VLSI Technology Scaling Towards 100 nm. Intel Corp., 46 p. 2001.
[18] H. Chang, L. Cooke, M. Hunt, G. Martin, A. McNelly, and L. Todd, Surviving the SOC Revolution: A Guide to Platform-Based Design, Kluwer Academic Publishers (now Springer), Dordrecht, the Netherlands, 1999
[19] Бадин М., Воронков Д., Руткевич А., Сенченко М, Стешенко В., Шишкин Г., Платформенный принцип проектирования СБИС и ПЛИС // электронные компоненты №1 2008
[20] I.Bolsens, FPGA, a future proof programmable system fabric, Talk given at Georgia Tech, Atlanta, GA, March 2005, slides available at: http://limsk.ece.gatech.edu/crest/talks/georgiafinal.pdf (Accessed on January 2018)
[21] I. Bolsens, The all programmable SoC - At the heart of next generation embedded systems, Electronic Design Process Symposium, Monterey, CA, April 2013
[22] G. Martin and G. Smith, High-level synthesis: Past, present, and future, IEEE Design and Test, 26(4), 18-25, July 2009.
[23] C. Constantinescu, Trends and challenges in VLSI circuit reliability, IEEE Micro, 23, 14-19, 2003.
[24] Rudell, Richard L. (1986-06-05). Multiple-Valued Logic Minimization for PLA Synthesis (PDF). Memorandum No. UCB/ERL M86-65. Berkeley.
[25] Donald E. Thomas, Philip R. Moorby. Register Transfer Level Synthesis // The Verilog® Hardware Description Language. — Axel Springer AG, 2002. — С. 3536. — 381 с. — ISBN 978-1-4020-7089-1.
[26] Berkeley Logic Synthesis and Verification Group, ABC: A System for Sequential Synthesis and Verification. http://www.eecs.berkeley.edu/~alanmi/abc/
[27] Wolf C., Glaser J.,: Yosys - A Free Verilog Synthesis Suite. Submitted toA Proceedings of the 21st Austrian Workshop on Microelectronics (Austrochip), Linz, Austria, 10 Oct 2013.
[28] J. Luu, J. Goeders, M. Wainberg, A. Somerville, T. Yu, K. Nasartschuk, M. Nasr, S. Wang, T. Liu, N. Ahmed, K. B. Kent, J. Anderson, J. Rose and V. Betz
"VTR 7.0: Next Generation Architecture and CAD System for FPGAs," ACM TRETS, Vol. 7, No. 2, June 2014, pp. 6:1 - 6:30.
[29] "VTR 7.0: Next Generation Architecture and CAD System for FPGAs". ACM Trans. Reconfigurable Technol. Syst. 7: 6:1-6:30. 2014.
[30] "The VTR project: architecture and CAD for FPGAs from verilog to routing". Proceedings of the ACM/SIGDA international symposium on Field Programmable Gate Arrays. 2012.
[31] "Berkeley logic interchange format (BLIF)". Oct Tools Distribution. 2: 197247. 1992.
[32] Конструкторско-технологическое проектирование электронной аппаратуры: Учебник для вузов. - М.: Изд. МГТУ им. Н.Э. Баумана, 2002. -528 с.
[33] Mazur J. The Radiation Environment Outside and Inside the Spacecraft // Radiation Effects - From Particles to Payloads. IEEE NSREC Short Course, 2002. P. II-1 - II-69
[34] Действие проникающей радиации на изделия электронной техники / Под ред. Е.А. Ладыгина. - М.: Сов. радио, 1980
[35] Ладыгин Е.А. Радиационная технология твердотельных электронных приборов. - М.: ЦНИИ «Электроника», 1976.
[36] Чумаков А. И. Действие космической радиации на интегральные схемы. -М.: Радио и связь, 2004
[37] Никифоров А. Ю., Телец В.А., Чумаков А. И. Радиационные эффекты в КМОП ИС - М.: Радио и связь, 1994
[38] J. F. Ziegler, et al., .IBM Experiments in Soft Fails in Computer Electronics (1978-1994),. IBM Journal of Reearch and Development, 1996, vol. 40, No. 1.
[39] K. Rodbell, et al., .Low-Energy Proton-Induced Single-Event-Upsets in 65 nm Node, Silicon-on-Insulator, Latches and Memory Cells,. IEEE Trans. on Nuclear Science, 2007, vol. 54, no. 6, pp. 2474-2479.
[40] D. F. Heidel, et al., .Alpha-particle Induced Upsets in Advanced CMOS Circuits and Technology,. IBM Journal of Research and Development, 2008, vol. 52, no. 3, pp. 225-232.
[41] T. R. Oldham, and F. B. McLean, "Total ionizing dose effects in MOS oxides and devices," IEEE Trans. Nucl. Sci., vol. 50, no. 3, pp. 483-498, Jun. 2003.
[42] H. J. Barnaby, "Total-ionizing-dose effects in modern CMOS technologies," IEEE Trans. Nucl. Sci., vol. 53, no. 6, pp. 3103-3121, 2006.
[43] Васенко А.А., Галанина Н.Д., Гусев К.Е., Демидов В.С., Демидова Е.В., Кирпичников И.В., Соколов А.Ю., Старостин А.С., Халдеева Н.А. ИССЛЕДОВАНИЕ ПОЛУКОГЕРЕНТНЫХ ВЗАИМОДЕЙСТВИЙ
ПРОТОНОВ С КРЕМНИЕМ ПРИ ЭНЕРГИИ 1 ГЭВ // Ядерная физика. 2007. Т. 70. № 7. С. 1199-1208.
[44] Селецкий А.В. Исследование и разработка конструктивно-технологических методов повышения радиационной стойкости глубоко -субмикронных СБИС с помощью средств приборно-технологического моделирования // диссертация на соискание ученой степени кандидата технических наук / Нац. исслед. ун-т МИЭТ. Москва, 2012
[45] Титов А.И., Шелепин Н.А., Селецкий А.В. Исследование и разработка структур для экстракции параметров моделей схемотехнического учета дозовых радиационных эффектов субмикронных СБИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2014. №2 3. С. 149-154.
[46] Platteter, D.G. (October 1980). Protection of LSI Microprocessors using Triple Modular Redundancy. International IEEE Symposium on Fault Tolerant Computing.
[47] Лошакова И. М. «Оценка инновационного потенциала предприятий в условиях формирования высокотехнологичных территориально-отраслевых систем», диссертация на соискание ученой степени кандидата экономических наук, Воронеж 2015
[48] http://mikron.ru/company/
[49] http://www.angstrem-t.com/press-center/detail.php?ELEMENT_ID=1004
[50] https: //www.niisi.ru/fab/index.html
[51] https://news.synopsys.com/index.php?s=20295&item=122648
[52] http://www.mes-conference.ru/index.php?prev=mesPrev&ls=ru
[53] Поспелов Д. А. Логические методы анализа и синтеза схем./ Изд. 3-е, перераб. и доп. — М.: Энергия, 1974. — 368с.
[54] P. Shivakumar, M. Kistler, S. Keckler, D. Burger, and L. Alvisi, "Modeling the Effect of Technology Trends on the Soft Error Rate of Combinational Logic," in Dependable Systems and Networks (DSN). Proceedings of the International Conference on, 2002, pp. 389 - 398.
[55] N. Seifert, X. Zhu, and L. Massengill, " Impact of Scaling on Soft-error Rates in Commercial Microprocessors," Nuclear Science, IEEE Transactions on, vol. 49, no. 6, pp. 3100 - 3106, dec 2002.
[56] P. Liden, P. Dahlgren, R. Johansson, and J. Karlsson, "On Latching Probability of Particle Induced Transients in Combinational Networks," in Fault-Tolerant Computing (FTCS). Digest of Papers from the Twenty-Fourth International Symposium on, jun 1994, pp. 340 -349.
[57] R. Ramanarayanan, V. Degalahal, R. Krishnan, J. Kim, V. Narayanan, Y. Xie, M. Irwin, and K. Unlu, "Modeling Soft Errors at the Device and Logic Levels for
CombinationalCircuits," Dependable and Secure Computing, IEEE Transactions on, vol. 6, no. 3, pp. 202 -216, july 2009.
[58] N. George and J. Lach, "Characterization of Logical Masking and Error Propagation in Combinational Circuits and Effects on System Vulnerability," in Dependable Systems Networks (DSN), IEEE/IFIP 41st International Conference on, june 2011, pp. 323 -334.
[59] F. Wang, Y. Xie, R. Rajaraman, and B. Vaidyanathan, " Soft Error Rate Analysis for Combinational Logic Using An Accurate Electrical Masking Model," in VLSI Design,2007 (VLSID). 20th International Conference on, jan. 2007, pp. 165 -170.
[60] R. Rao, K. Chopra, D. Blaauw, and D. Sylvester, "An Efficient Static Algorithm for Computing the Soft Error Rates of Combinational Circuits," in Design, Automation and Test in Europe(DATE). Proceedings of the, vol. 1, march 2006, pp. 1 -6.
[61] S. Krishnaswamy, I. L. Markov, and J. P. Hayes, "On the Role of Timing Masking in Reliable Logic Circuit Design," in Design Automation Conference(DAC), Proceedings of the 45th annual. ACM, 2008, pp. 924-929.
[62] George, N., Lacj, J. and Brown, C.L. Characterization of logical masking and error propagation in combinational circuits and effects on system vulnerability. 2011 International Conference on Dependable Systems and Networks, Hong Kong, China.
[63] J. von Neumann, "Probabilistic logics and the synthesis of reliable organisms from unreliable components," in Automata Studies, C. E. Shannon and J. McCarthy, Eds. Princeton, NJ: Princeton Univ. Press, 1956, pp. 43-98.
[64] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Соловьев А.Н., Мячиков М.В. Моделирование возникновения неисправностей для оценки надежностных характеристик логических схем // Информационные технологии. 2014. № 11. С. 30-36.
[65] Тельпухов Д.В., Соловьев Р.А., Мячиков М.В. Разработка практических метрик для оценки методов повышения сбоеустойчивости комбинационных схем // В сборнике: Информационные технологии и математическое моделирование систем 2015 Труды международной научно-технической конференции. Москва, 2015. С. 79-81.
[66] Ai Quoc Dao, Mark Po-Hung Lin, Alan Mishchenko SAT-Based Fault Equivalence Checking in Functional Safety Verification // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems
[67] Asadi H, Tahoori MB, Fazeli M, Miremadi SG. Efficient algorithms to accurately compute derating factors of digital circuits. Microelectron Reliab 2012;52(6): 1215-26.
[68] Han J, Gao J, Qi Y, Jonker PP, Fortes JAB. Toward hardware-redundant, fault tolerant logic for nanoelectronics. IEEE Des Test Comput 2005;22(4):328-39
[69] N. George and J. Lach, "Characterization of logical masking and error propagation in combinational circuits and effects on system vulnerability," in Dependable Systems Networks (DSN), 2011 IEEE/IFIP 41st International Conference on, 2011, pp. 323-334.
[70] L.H. Goldstein: Controllability/observability analysis of digital circuits. IEEE Trans. Circuit & Syst. CAS-26, 685-695 (1979)
[71] Choudhury MR, Mohanram K. Reliability analysis of logic circuits. IEEE Trans CAD 2009;28(3):392-405
[72] Patel KN, Markov IL, Hayes JP. Evaluating circuit reliability under probabilistic gate-level fault models. In: Int workshop on logic and synthesis (IWLS), 2003. p. 59-64.
[73] Krishnaswamy S, Viamonte GF, Markov IL, Hayes JP. Accurate reliability evaluation and enhancement via probabilistic transfer matrices. In: Proc of design automation and test in Europe (DATE 2005), Munich, Germany, March 2005. p. 282-7
[74] Krishnaswamy S, Markov IL, Hayes JP. Tracking uncertainty with probabilistic logic circuit testing. IEEE Des Test Comput 2007;24(4):312-21.
[75] Krishnaswamy S, Viamontes GF, Markov IL, Hayes JP. Probabilistic transfer matrices in symbolic reliability analysis of logic circuits. ACM Trans Des Automation Electr Syst 2008;13(1) [Article 8].
[76] Franco DT, Vasconcelos MC, Naviner L, Naviner J-F. Signal probability for reliability evaluation of logic circuits. Microelectron Reliab 2008;48(8-9):1586-91.
[77] S. Nascimento Pagliarini, D. Teixeira Franco, L. Alves de Barros Naviner and J.-F. Naviner, Reliability estimation methods: Tradeoffs between complexity and accuracy, Southern Simposium of Microelectronics, Sao Miguel das Missoes, RS, Brazil, April 2012.
[78] Han J, Chen H, Boykin E, Fortes J. Reliability evaluation of logic circuits using probabilistic gate models. Microelectronics Reliability 2011;51(2):468-76.
[79] V.H. Vaghef A. Peiravi, Node-to-node error sensitivity analysis using a graph based approach for VLSI logic circuits Microelectronics Reliability 2015;55: 264271
[80] de Vasconcelos MC, Franco DT, Naviner LA, Naviner JF. Relevant metrics for evaluation of concurrent error detection schemes. Microelectron Reliab 2008;48(8): 1601-3. http://dx.doi.org/10.1016Zj.microrel.2008.07.016.
[81] T. An, K. Liu, H. Cai and L. Alves de Barros Naviner, Accurate Reliability Analysis of Concurrent Checking Circuits Employing An Efficient Analytical Method, Microelectronics Reliability, January 2015, vol. 55, n° 3-4, pp. 696-703
[82] Spainhower, L. and T. A. Gregg, "S/390 Parallel Enterprise Server G5 fault tolerance," IBM Journal of Research Development, Vol. 43, pp. 863-873, Sept./Nov. 1999.
[83] Webb, C. F., and J. S. Liptay, "A High Frequency Custom S/390 Microprocessor," IBM Journal Res. and Dev., Vol. 41, No. 4/5, pp. 463-474, 1997.
[84] Pradhan, D. K., Fault-Tolerant Computer System Design, Prentice Hall, 1996.
[85] Применение кодов Бергера и Хэмминга в схемах функционального контроля / Вал.В. Сапожников [и др.] // Известия Петербургского университета путей сообщения. - 2013. - №2 (35). - C. 168 - 182;
[86] Hsiao, M-Y, W. C. Carter, J. W. Thomas andW. R. Stringfellow, "Reliability, Availability andServiceability of IBM Computer Systems: A QuarterCentury of Progress," IBM Journal of Research andDevelopment, Vol. 25, No. 5, pp. 453-469, Sept. 1981.
[87] Ramamoorthy, C. V. and Y-W Han,"Reliability Analysis of Systems with Concurrent ErrorDetection," IEEE Trans. Computers, Vol. C-24, No. 9,pp. 868-878, Sept. 1975.
[88] McCluskey, Edward J. Which concurrent error detection scheme to choose7 / Edward J. McCluskey, Mitra Subhasish // Center for Reliable Computing, Stanford University. - 2000. - http://crc.stanford.edu;
[89] Sellers, F., M-Y Hsiao and L. W. Bearnson, Error Detection Logic for Digital Computers, McGrawHill Book Company, 1968.
[90] Kraft, G. D. and W. N. Toy, Microprogrammed Control and Reliable Design of Small Computers, 1981.
[91] Sedmak, R. M. and H. L. Liebergot, "Fault Toleranceof a General-Purpose Computer Implementedby Very Large Scale Integration," Proc. FTCS, pp. 137-143, 1978.
[92] Mitra, S., N. R. Saxena and E. J. McCluskey, "Common-Mode Failures in Redundant VLSI Systems: A Survey," IEEE Trans. Reliability, 2000.
[93] McCluskey, E. J., "Design techniques forTestable Embedded Error Checkers," IEEE Computer,Vol. 23, No. 7, pp. 84-88, July 1990.
[94] Touba, N. A. and E. J. McCluskey, "LogicSynthesis of Multilevel Circuits with Concurrent ErrorDetection," IEEE Trans. CAD, Vol. 16, pp. 783-789,July 1997.
[95] Nicolaidis, M., R. O. Duarte, S. Manichand J. Figueras, "Fault-secure Parity PredictionArithmetic Operators," IEEE Design and Test ofComputers, Vol. 14, No. 2, pp. 60-71, 1997.
[96] De, K., C. Natarajan, D. Nair and P. Banerjee,"RSYN: A System for Automated Synthesis of ReliableMultilevel Circuits," IEEE Trans. VLSI, Vol. 2, pp.186-195, June 1994.
[97] Zeng, C., N. R. Saxena and E. J. McCluskey,"Finite State Machine Synthesis with Concurrent ErrorDetection," Proc. Intl. Test Conf., pp. 672-680, 1999.
[98] Berger, J. M., "A Note on Error DetectionCodes for Asymmetric Channels," Information andControl, Vol. 4, pp. 68-73, 1961.
[99] Bose, B. and D. J. Lin, "SystematicUnidirectional Error-Detecting Codes,
[100] Jha, N. K. and S. J. Wang, "Design and Synthesis of Self-Checking VLSI Circuits," IEEE Trans. CAD, Vol. 12, pp. 878-887, June 1993.
[101] W.H. Pierce, Failure-Tolerant Computer Design, Academic Press, USA, 1965.
[102] J.G. Tryon, "Quadded logic," in R.H. Wilcox and W.C. Mann (Eds.), Redundancy Techniques for Computing Systems, Spartan Books, pp. 205-228, 1962.
[103] A.H. El-Maleh, B.M. Al-Hashimi, A. Melouki, F. Khan, "Defecttolerant N2 -transistor structure for reliable nanoelectronic designs," IET Computers and Digital Techniques, vol. 3, no. 6, pp. 570-580, November 2009.
[104] J. Han, E. Leung, L. Liu, F. Lombardi, "A fault-tolerant technique using quadded logic and quadded transistors," IEEE Transactions on VLSI Systems, vol. 23, no. 8, pp. 1562-1566, August 2015.
[105] Sobeeh Almukhaizim and Yiorgos Makris, "Fault Tolerant Design of Random Logic based on a Parity Check Code", Electrical Engineering Department Yale University
[106] El-Maleha A. H., Oughalia F. C., A generalized modular redundancy scheme for enhancing fault tolerance of combinational circuits / Microelectronics Reliability, vol. 54, №1, 2014, 316-326 pp.
[107] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Мячиков М.В., Тельпухова Н.В. Разработка технологически независимых метрик для оценки маскирующих свойств логических схем // Вычислительные технологии. 2016. Т. 21. № 2. С. 53-62.
[108] Stempkovskiy A.L, Telpukhov D.V., Solovyev R.A., Naviner L., Myachikov M.V. Practical Metrics for Evaluation of Fault-Tolerant Logic Design // 2017 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), pp. 569-573
[109] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Мячиков М.В. Методы повышения производительности вычислений при расчете метрик надежности комбинационных логических схем // Вычислительные технологии. 2016. Т. 21. № 6. С. 104-112.
[110] Тельпухов Д.В., Соловьев Р.А., Тельпухова Н.В., Щелоков А.Н. Оценка параметра логической чувствительности комбинационной схемы к однократным ошибкам с помощью вероятностных методов // Известия ЮФУ. Технические науки. 2016. № 7 (180). С. 149-158.
[111] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Тельпухова Н.В. Исследование вероятностных методов оценки логической уязвимости комбинационных схем // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2016. № 4. С. 121-126.
[112] Р.А. Соловьев, Д.В. Тельпухов, Г.А. Иванова, А.Н. Щелоков Исследование вероятностных методов оценки надежности логических схем // Труды конгресса по интеллектуальным системам и информационным технологиям. 2016. Т. 1, С. 90-97
[113] Stempkovskiy A.L., Telpukhov D.V., Soloviev R.A., Telpukhova N.V. Probabilistic Methods for Combinational Circuits Reliability Evaluation // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2017. № 4. С. 41-44.
[114] Smita Krishnaswamy, Stephen M. Plaza, Igor L. Markov, and John P. Hayes, "Enhancing Design Robustness with Reliability-aware Resynthesis and Logic Simulation," IWLS, 2007.
[115] S. B. Akers, C. Joseph, and B. Krishnamurthy, "On the Role of Independent Fault Sets in the Generation of Minimal Test Sets", Proc. Int. Test Conf., pp. 11001107, August 1987.
[116] Prasad, A.V.S.S., Agrawal, V.D., Atre, M.V.: A new algorithm for global fault collapsing into equivalence and dominance sets. In: Proceedings of ITC, pp. 391397, October 2002
[117] Тельпухов Д.В., Соловьев Р.А. Метод поиска эквивалентных ошибок в логических схемах // Информационные технологии. 2017. Т. 23. № 8. С. 575582.
[118] Brayton R., Mishchenko A. (2010) ABC: An Academic Industrial-Strength Verification Tool. In: Touili T., Cook B., Jackson P. (eds) Computer Aided Verification. CAV 2010. Lecture Notes in Computer Science, vol 6174. Springer, Berlin, Heidelberg
[119] Морелос-Сарагоса Р. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение // М.: Техносфера, 2006, 320 с.
[120] Амербаев В.М., Корнилов А.И., Стемпковский А.Л. Модулярная логарифметика - новые возможности для проектирования модулярных вычислителей и преобразователей // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), том 1, С. 368-373, 2010.
[121] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Мячиков М.В. Повышение отказоустойчивости логических схем с использованием нестандартных мажоритарных элементов // Информационные технологии. 2015. Т. 21. № 10. С. 749-756.
[122] Родзин С.И., Курейчик В.В. ТЕОРЕТИЧЕСКИЕ ВОПРОСЫ И СОВРЕМЕННЫЕ ПРОБЛЕМЫ РАЗВИТИЯ КОГНИТИВНЫХ
БИОИНСПИРИРОВАННЫХ АЛГОРИТМОВ ОПТИМИЗАЦИИ (ОБЗОР) // Кибернетика и программирование. 2017. № 3. С. 51-79.
[123] Coello, C.A., Christiansen, A.D., Aguirre, A.H.: Use of Evolutionary Techniques to Automate the Design of Combinational Circuits. International Journal of Smart Engineering System Design (2000)
[124] Стемпковский А.Л., Тельпухов Д.В., Жукова Т.Д., Гуров С.И., Соловьев Р.А. МЕТОДЫ СИНТЕЗА СБОЕУСТОЙЧИВЫХ КОМБИНАЦИОННЫХ КМОП СХЕМ, ОБЕСПЕЧИВАЮЩИХ АВТОМАТИЧЕСКОЕ ИСПРАВЛЕНИЕ ОШИБОК // Известия ЮФУ. Технические науки. 2017. № 7 (192). С. 197-210.
[125] Huang H.-M., Wen H.-P. W. Fast-yet-accurate statistical soft-error-rate analysis considering full-spectrum charge collection / IEEE Design & Test, March/April 2013, pp. 77-86.
[126] Хетагуров Я. А., Руднев Ю. П. Повышение надёжности цифровых устройств методами избыточного кодирования. М.: Энергия, 1974. C. 270.
[127] Soobeeh, M. Yiorgos. Fault tolerant design of combinational and sequen-tial logic based on a party check code // Proceedings of 18th IEEE inter-national Symposium on Design and Fault Tolerance VLSI Systems (DFT'03).
[128] Гаврилов С.В., Гуров С.И., Жукова Т.Д., Рухлов В.С., Рыжова Д.И., Тельпухов Д.В. МЕТОДЫ ПОВЫШЕНИЯ СБОЕУСТОЙЧИВОСТИ КОМБИНАЦИОННЫХ ИМС НА ОСНОВЕ ИЗБЫТОЧНОГО КОДИРОВАНИЯ // В сборнике: ПРИКЛАДНАЯ МАТЕМАТИКА И ИНФОРМАТИКА труды факультета ВМК МГУ имени М.В. Ломоносова. Москва, 2016. С. 93-102.
[129] Электронный ресурс [http://icdm.ippm.ru/w/Схемы ISCAS85].
[130] Holland J.H. Adaptation in natural and artificial systems. University of Michigan Press, Ann Arbor. 1975.
[131] Gallager R. G. Low density parity check codes. Cambridge: M.I.T. Press, 1963.
[132] Блейхут Р. Теория и практика кодов, контролирующих ошибки // М.: Книга по требованию, 2013. - 566 с.
[133] Кодирование информации (двоичные коды). Справочник // Под ред. проф. Н. Т. Березнюка. Харьков: Вища школа. 1978.
[134] Дадаев Ю. Г. Теория арифметических кодов. М.: Радио и связь. - 1981.
[135] Poolakkaparambil M., Mathew J. BCH code based multiple bit error correction in finite field multiplier circuits // ISQED, 2011, pp. 1-6.
[136] Согомонян Е. С., Слабаков Е. В. Самопроверяемые устройства и отказоустойчивые системы. М.: Радио и связь. 1989. - 208 с.
[137] Richter M. and all. New linear SEC-DED codes with reduced triple bit er-ror miscreation probability // 14th Int. On-Line Testing Symposium. 2008. P 37-40.
[138] Reviriego P., Martinez J., Maestro J. A. A method to design SEC -DED-DAEC codes with optimized decoding // IEEE Transactions on Device and Materials Reliability 14(3): 884-889.
[139] S. V. Gavrilov, S. I. Gurov, T. D. Zhukova, V. S. Rukhlov, D. I. Ryzhova, D. V. Tel'pukhov, Methods to Increase Fault Tolerance of Combinational Integrated Microcircuits by Redundancy Coding // Computational Mathematics and Modeling, 2017, Volume 28, Issue 3, pp 400-406
[140] Иванов Ф. И., Зяблов В. В., Потапов В. Г. Коды с малой плотностью проверок на чётность, основанные на полях Галуа // Информацион-ные процессы, Том 12, № 1, 2012, стр. 68-83.
[141] Hoory S., Linial N., Wigderson A. Expander graphs and their applica-tions / Bulletin of the AMS, vol. 43, Number 4, Oct. 2006, pp.439-561.
[142] Accurate reliability analysis of concurrent checking circuits employing an efficient analytical method / T. An [and others] // Microelectronics Reliability. -2015. - V. 55. - P. 696 -703.
[143] Ефанов, Д.В. Три теоремы о кодах Бергера в схемах встроенного контроля / Д.В. Ефанов // Информатика и системы управления. - 2013. -№1(35). - C. 77 - 86.
[144] Ефанов, Д.В. Предельные свойства кода Хемминга в схемах функционального контроля / Д.В. Ефанов, // Известия петербургского университета путей сообщения. - 2011. - №3(29). - C. 71 - 79.
[145] Вернер, М Основы кодирования / М. Вернер. - М.: Техносфера, 2004. -288с.
[146] Савченко, Ю.Г. Цифровые устройства нечувствительные к неисправностям элементов // Изд-во: М.: Советское радио, 1977 г.
[147] Оптимальный систематический код на основе взвешивания разрядов информационных векторов и суммирования без переносов для систем функционального контроля / В.В. Сапожников [и др.] // Известия Петербургского университета путей сообщения. - 2016. - №1 (46). - C. 75 - 84.
[148] Д.В. Тельпухов, А.И. Деменева, Т.Д. Жукова, Н.С. Хрущев Исследование и разработка систем автоматизированного проектирования схем функционального контроля комбинационных логических устройств // Электронная техника. Серия 3: Микроэлектроника. 2018. Принято к печати
[149] Ефанов Д.В., Сапожников В.В., Сапожников Вал.В. О свойствах кода с суммированием в схемах функционального контроля // Автоматика и телемеханика. 2010. №6. C. 155 - 162.
[150] Ефанов Д.В. Блюдов А.А. Коды Хемминга и их обнаруживающие способности в схемах функционального контроля // Известия петербургского университета путей сообщения. 2012. №2 (32). C. 100 - 111.
[151] AO Balbekov, MS Gorbunov, SG Bobkov Layout-aware Soft Error Rate Estimation Technique for Integrated Circuits under the Environment with Energetic Charged Particles // Journal of Physics: Conference Series 798 (1), 2017
[152] A Balbekov, M Gorbunov, S Bobkov Layout-aware simulation of soft errors in sub-100 nm integrated circuits // International Conference on Micro-and Nano-Electronics 2016 10224, 1022418
[153] M. Murat, A. Akkerman, and J. Barak, "Electron and ion tracks in silicon: Spatial and temporal evolution", IEEE Trans. Nucl. Sci., vol. 55, no. 6, p3046, Dec. 2008.
[154] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А., Рухлов В.С. Тестовая система для сравнения алгоритмов, увеличивающих надежность комбинационных схем // Информационные технологии. 2015. Т. 21. № 12. С. 910-915.
[155] Соловьев Р.А., Тельпухов Д.В., Рухлов В.С., Щелоков А.Н. Автоматическая система тестов для оценки алгоритмов увеличения надежности логических схем // Вторая Российско-Белорусская научно-техническая конференция «Элементная база отечественной радиоэлектроники: импортозамещение и применение» им. О.В. Лосева. Нижний Новгород, 17-19 ноября 2015. С. 432-436.
[156] http://spoj.com
[157] http://www.spoj.com/info/
[158] http://icdm.ippm.ru/docs/zrely/Judge.zip
[159] http://www.spoj.com/ZELARCH/problems/ZRELY/ - русская версия задачи
[160] http://www.spoj.com/problems/ZRELY1/ - английская версия задачи
[161] Стемпковский А.Л., Тельпухов Д.В., Соловьев Р.А. Повышение сбоеустойчивости логических схем на основе частичного ресинтеза схемы // Информационные технологии. 2016. Т. 22. № 7. С. 515-522.
[162] Тельпухов Д.В., Рухлов В.С., Сташевский А.Н., Адамов Ю.Ф. Исследование метода инжектирования ошибок в задаче оценки сбоеустойчивости логических схем в базисе ПЛИС // Электронная техника. Серия 3: Микроэлектроника. 2017. № 4 (168). С. 62-67.
[163] Stempkovskiy A.L., Telpukhov D.V., Soloviev R.A., Fast and Accurate Resource-aware functional ECO Patch Generation Tool // 2018 Moscow Workshop on Electronic and Networking Technologies (MWENT)
[164] Stempkovskiy A.L., Telpukhov D.V., Nadolenko V.G., Fast and Accurate Back Propagation Method for Reliability Evaluation of Logic Circuits // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus)
[165] Stempkovskiy A.L., Telpukhov D.V., Gurov S.I., Zhukova T.D, Demeneva A.I., R-code for Concurrent Error Detection and Correction in the Logic Circuits // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus)
ПРИЛОЖЕНИЕ 1.
Алгоритм распространения ошибки в графовом методе
0. Input: error source, zero-error sources;
error mask(error source) = 111...11 (K times, K = len(signature))
error mask(zero-error source) = 0 for each zero-error source;
front = [zero-error sources, error source];
next = [];
waiting = [];
output errors = [];
1. while len(front) != 0
2. for source in front
//divide error receivers (except scheme output) into two groups
3. for node in successors of source
4. if node is scheme output and error mask(source) != 0
5.
6.
7.
8.
//get errors propagated to output directly for edge between source and scheme output
error = error mask(source) & conductivity mask(edge)
add error to output errors
else if all predecessors of node have defined error mask or lie
9.
10.
outside of re-computation field //ready for error propagation add node to next
11. 12.
else
//not ready for error propagation (at least one input signature can't be computed yet) add node to waiting
13.
14.
for node in next
//get erroneous input signatures for source in predecessors of node
if source lies inside of re-computation field and error
15.
16.
mask(source) != 0 for each edge between source and node
compute erroneous signature at corresponding input Xi of
node:
erroneous signature(Xi) = (error mask(source) & conductivity mask(edge)) A signature(X) //compute error mask of node
17. if any input of node got erroneous signature:
18. compute erroneous signature at output of node
19. error mask(node) = erroneous signature(node) A signature(node)
20. else
21. error mask(node) = 0 //find independent error sources
22. outputs of reconvergent = []
23. for node in waiting
24. add outputs in fanout(node) to outputs of reconvergent //outputs in fanout are computed for each node as union of outputs in fanouts of its successors and outputs those are directly connected to given node; lists are stored in memory
25. for node in next if error mask(node) != 0
26. mark node as non-reconvergent
27. if any output in fanout(node) is in outputs of reconvergent
28. add outputs in fanout(node) to outputs of reconvergent
29. mark node as reconvergent
30. else for node2 in next marked as non-reconvergent
31. if any output in fanout(node) is in outputs in fanout(node2)
32. add outputs in fanouts(node, node2) to outputs of reconvergent
33. mark node and node2 as reconvergent //handle independent error sources
34. for node in next marked as non-reconvergent
35. error = error mask(node) & ODC(node)
36. add error to output errors
37. remove node from next
//no need to propagate this error further by simulation
38. front = next //loop
39.ODC = 0
40.for error in output errors
41. ODC 1= error
42.assign computed ODC to initial error source
ПРИЛОЖЕНИЕ 2. Список всех структурно-эквивалентных неисправностей в задаче поиска эквивалентных ошибок
Порядковый Обозначение Описание
номер
1 AND(RDOB_NAND)(NEG) Инверсия на выходе элемента AND эквивалентна замене этого элемента на NAND
2 NAND(RDOB_AND)(NEG) Инверсия на выходе элемента NAND эквивалентна замене этого элемента на AND
3 OR(RDOB_NOR)(NEG) Инверсия на выходе элемента AND эквивалентна замене этого элемента на NAND
4 NOR(RDOB_OR)(NEG) Инверсия на выходе элемента NOR эквивалентна замене этого элемента на OR
5 XOR(RDOB_NXOR)(NEG) Инверсия на выходе элемента XOR эквивалентна замене этого элемента на NXOR
6 NXOR(RDOB_XOR)(NEG) Инверсия на выходе элемента NXOR эквивалентна замене этого элемента на XOR
7 BUFF(RDOB_NOT)(NEG) Инверсия на выходе элемента BUFF эквивалентна замене этого элемента на NOT
8 NOT(RDOB_BUFF)(NEG) Инверсия на выходе элемента NOT эквивалентна замене этого элемента на BUFF
9 (SA0)NAND(SA1) Замыкание на ноль на входе элемента NAND эквивалентно замыканию на единицу на его выходе
10 (SA1)OR(SA1) Замыкание на единицу на входе элемента OR эквивалентно замыканию на единицу на его выходе
11 (SA0)AND(SA0) Замыкание на ноль на входе элемента AND эквивалентно замыканию на ноль на его выходе
12 (SA1)NOR(SA0) Замыкание на единицу на входе элемента NOR эквивалентно замыканию на ноль на его выходе
13 (NEG)XOR(RDOB_NXOR) Инверсия сигнала на входе элемента XOR эквивалентно замене элемента на NXOR
14 (NEG)NXOR(RDOB_XOR) Инверсия сигнала на входе элемента NXOR эквивалентно замене элемента на XOR
15 (SA0)INV(SA1) Замыкание на ноль на входе элемента INV эквивалентно замыканию на единицу на его выходе
16 (SA1)INV(SA0) Замыкание на единицу на входе элемента INV эквивалентно замыканию на ноль на его выходе
17 (SA1)BUFF(SA1) Замыкание на единицу на входе элемента BUFF эквивалентно замыканию на единицу на его выходе
18 (SA0)BUFF(SA0) Замыкание на ноль на входе элемента BUFF эквивалентно замыканию на ноль на его выходе
«УТВЕРЖДАЮ» директор Миландр". М.И. 18 г.
Акт внедрения результатов диссертационной работы Тельп) на соискание ученой степени доктора технических наук по теме: "Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем"
Настоящий акт составлен о том, что на предприятии АО "ПКК Миландр" были внедрены результаты диссертационной работы Тельпухова Д.В. в виде методологии проектирования комбинационных схем, устойчивых к одиночным событиям вследствие воздействия тяжелых заряженных частиц и протонов.
Разработанные в рамках диссертационной работы средства логического ресинтеза комбинационных схем были применены при разработке микроконтроллеров 1986ВЕ1Т, 1986ВЕ92У, 1986ВЕ93У, 1986ВЕ94У, 1923НВ015, 1923КХ014, 1310НМ025 радиационно-стойких интерфейсных микросхем 5559ИН25У, 5559ИН26У, 5559ИН27У схем памяти 1645РТЗУ, 1645РУ5У, 1645РУ6У и других. Вышеперечисленные изделия успешно прошли испытания и показали высокие результаты.
Директор центра проектирования интегральных микросхем _/СЛ{\/_ Шумилин С. С.
*
Щьг^^гЛ/гЩ. ш «ИР ЧивВ ^чг
Акционерное общество Научно-производственный центр «Электронные вычислительно-информационные системы»
(АО НПЦ «ЭЛВИС»)
Адрес: 124498, г. Москва, Зеленоград, проезд 4922, дом 4, строение 2 Почтовый адрес: 124460, г. Москва, а/я 19 Телефон/факс [495) 926-79-57, факс: (499) 731-19-61 \™™г.ти1йсо re.ru, secretary@elvees.com
'УТВЕРЖДАЮ"
АКТ
о внедрении результатов диссертационной работы Тельпухова Дмитрия Владимировича «Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем» на соискание учёной степени доктора технических наук
Комиссия в составе: председатель комиссии — заместитель Генерального директора по научной работе и технологиям, к.т.н. Солохина Т.В.; члены комиссии — начальник НТО-1, Глушков A.B., начальник лаборатории 12 НТО-1, д.т.н. Беляев A.A., составили настоящий акт о том, что научные и практические результаты диссертационной работы Тельпухова Дмитрия Владимировича «Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем», а именно:
• метод повышения логической устойчивости комбинационных схем к случайным сбоям на базе частичного ресинтеза схемы;
• маршрут проектирования схем функционального контроля комбинационных устройств
использованы в проектно-конструкторской деятельности АО НПЦ «ЭЛВИС».
Предложенные в диссертационной работе маршруты и средства автоматизации проектирования были использованы при разработке отечественного комплекта микросхем «МУЛЬТИБОРТ». Использование предложенных в работе методов позволило обеспечить повышенную стойкость к воздействию специальных факторов.
Председатель комиссии:
заместитель Генерального директора по научной работе и технологиям, к.т.н.
Члены комиссии: начальник НТО-1
начальник лаборатории 12 НТО-1, д.т.н.
Ра
Солохина Т.В.
— Глушков A.B. Беляев A.A.
УТВЕРЖДАЮ Директор^ентда микроэлектроники -главный кои ^Ангстрем», к.т.н.
Машевич П.Р. " П \0ё 2018 г.
АКТ
о внедрении результатов диссертационной работы на соискание степени доктора технических наук Тельпухова Дмитрия Владимировича Тема диссертации: "Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем"
Настоящий акт свидетельствует о том, что материалы диссертационной работы Тельпухова Д.В, в виде методологии проектирования сбоеустойчивых интегральных схем, рекомендаций, математических моделей и программных средств внедрены в проектно-конструкторскую деятельность центра микроэлектроники АО «Ангстрем» и использовались при проектировании стойких к СВВФ СБИС серий 5023ВС016 и 5524БЦ2.
Разработанные в диссертационной работе методы, а именно:
• метод повышения логической устойчивости к случайным сбоям на базе частичного ресинтеза комбинационных схем;
• обобщенного мажоритарного метода повышения логической устойчивости комбинационных схем;
позволили достичь повышенных характеристик надежности микросхем для эксплуатации в жестких условиях воздействия специальных факторов.
Начальник отдела микропроцессорных СБИС, к.т.н,
у-/. 1 ....... ' _ Теленков В.В..
Зеленоградский нанотехнологический центр
АО «Зеленоградский нанотехнологический центр» (АО «ЗНТЦ»)
124527, Россия, Москва, Зеленоград, Солнечная аллея, дом 6, помещение IX, офис 17 Тел.: 8 (499) 720-69-44 Факс: 8 (499) 720-69-69
www.zntc.ru
_№_
На №_от_
АКТ ВНЕДРЕНИЯ
результатов докторской диссертации соискателя Тельпухова Дмитрия Владимировича на тему «Методы и средства автоматизации проектирования сбоеустойчивых комбинационных схем» по специальности 05.13.12 - «Системы автоматизации проектирования»
Представители Акционерного общества «Зеленоградский нанотехнологический центр», в составе директора дизайн-центра проектирования СБИС Стахина В. Г., генерального директора АО «ЗНТЦ» Ковалева A.A., составили настоящий акт о внедрении результатов диссертации Тельпухова Дмитрия Владимировича в научно-производственную деятельность АО «ЗНТЦ» в виде методологии проектирования сбоеустойчивых интегральных схем.
Представленные методы и программные средства нашли применение в маршруте проектирования интегральных схем при проектировании микроконтроллеров серий К1894ВГ1Т, 1894ВЦ1У и К1894ВГ2Т.
Директор дизайн-центра проектирования СБИС
УТВЕРЖДАЮ Генеральйьш директор ÄO73е/(еноградский :н(ди5гический центр" Ковалев А. А. 2018 г.
% % * *
УТВЕРЖДАЮ
Акт внедрения
результатов диссертационной работы Тельпухова Д. В.
на соискание ученой степени доктора технических наук.
Тема диссертации: «Методы и средства автоматизации проектирования сбоеустойчивых
комбинационных схем»
Акт внедрения свидетельствует о том, что на предприятии федеральное государственное бюджетное научное учреждение «Научно-производственный комплекс «Технологический центр» были использованы практические результаты диссертации Тельпухова Д. В., в частности методы логического ресинтеза комбинационных схем с целью увеличения вероятности маскирования сигнала и обобщенного мажорирования, учитывающий вероятностное распределение сигналов на выходе комбинационных схем при создании цифровой микросхемы модуля бортового вычислительного модуля.
Предложенные в работе методы проектирования использованы в рамках работ по НИР «Нашивка» для проектирования цифровых сбоеустойчивых комбинационных схем.
Главный конструктор по направлению "Интегральные микросхемы", к.т.н.
Денисов А.Н.
«УТВЕРЖДАЮ» рио директора ИППМ РАН ^_д.т.н. Гаврилов C.B.
ОТ
2018 г.
АКТ
о внедрении результатов диссертационной работы Тельпухова Д.В. «Исследование и разработка прямых и обратных преобразователей кода модулярных вычислительных структур для устройств цифровой обработки сигналов», представленной на соискание ученой степени кандидата
технических наук
Настоящим актом подтверждается, что результаты диссертации Тельпухова Д.В. использовались в научно-исследовательской работе Института проблем проектирования в микроэлектронике Российской академии наук в рамках тем базовой бюджетной НИР «Вега-Тл-2018» «Исследование и разработка комплексных методов обеспечения сбоеустойчивости комбинационных участков интегральных микросхем в условиях дестабилизирующих воздействий», а также в рамках гранта РНФ № 17-1901645 «Разработка методов и средств проектирования реконфигурируемых систем на кристалле повышенной надежности».
Руководитель проекта РНФ № 17-19-01645 д.т.н.
Стемпковский A.J1.
УТВЕРЖДАЮ Проректор по научной работе
/Г. //
д.т.н/Гаврилов С.А.
« (9у> Оирел 2018г.
АКТ ВНЕДРЕНИЯ
материалов диссертационной работы Тельпухова Д.В. на соискание ученой степени доктора технических наук на тему: "Методы и средства автоматизации проектирования сбоеустойчивых
комбинационных схем"
Настоящий акт свидетельствует о том, что положения диссертационной работы Тельпухова Д.В. были внедрены в учебный процесс Национального исследовательского университета "Московского института электронной техники" в виде теоретических материалов и методических пособий по дисциплинам «Лингвистические средства САПР» и «Специальные разделы автоматизации функционально-логического проектирования», а также использованы при подготовке выпускных квалификационных работ бакалаврской программы подготовки по направлению «Электроника и наноэлектроника», профиль «Автоматизация проектирования изделий наноэлектроники».
Кафедра проектирования и конструирования интегральных (ПКИМС)
Национального исследовательского университета «МИЭТ», доцент
Миндеева Алла Алексеевна
dicd@miee.ru, +7-499-729-75-70,
Площадь Шокина, дом 1, Зеленоград, Москва, 124498
Обратите внимание, представленные выше научные тексты размещены для ознакомления и получены посредством распознавания оригинальных текстов диссертаций (OCR). В связи с чем, в них могут содержаться ошибки, связанные с несовершенством алгоритмов распознавания. В PDF файлах диссертаций и авторефератов, которые мы доставляем, подобных ошибок нет.