Критические элементы сбоеустойчивых цифровых комплементарных металл-оксид-полупроводниковых интегральных схем с проектными нормами уровня 65 нм тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Данилов Игорь Александрович

• Данилов Игорь Александрович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Данилов Игорь Александрович

ВВЕДЕНИЕ

ГЛАВА 1. СПОСОБЫ ПОВЫШЕНИЯ УСТОЙЧИВОСТИ ЦИФРОВЫХ ИС К ОС

1.1. ОС в цифровых ИС

1.1.1. Механизм ООС

1.1.2. SEU

1.1.3. SET

1.1.4. SEFI

1.2. Модульное резервирование

1.2.1. Тройное модульное резервирование

1.2.2. Ячейка памяти с внутренним ДМР

1.3. Асинхронные схемы

1.4. Моделирование ОС в цифровых ИС

1.4.1. Моделирование ОС в цифровых ИС на SPICE-уровне абстракции

1.4.2. Моделирование ОС в цифровых ИС на Verilog-уровне абстракции

1.5. Выводы

ГЛАВА 2. ЭКСПЕРИМЕНТАЛЬНОЕ ИССЛЕДОВАНИЕ СБОЕУСТОЙЧИВОСТИ МЭ

2.1. Методика автоматизированного схемотехнического моделирования эффектов от воздействия ТЗЧ на КМОП ИС на SPICE-уровне абстракции

2.1.1. Описание методики

2.1.2. Практическая реализация методики

2.1.1. Преимущества предложенной методики автоматизации инжекции

сбоев на SPICE-уровне абстракции

2.2. Мажоритарные элементы, рассматриваемые в исследовании

2.2.1. Схемы и основные характеристики исследуемых МЭ

2.2.2. Анализ сбоеустойчивости исследуемых МЭ

2.3. Метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных схем

2.3.1. Описание тестовой системы

2.3.2. Испытательная оснастка для проведения эксперимента на ускорителе ТЗЧ

2.3.3. Установки, на которых проводился эксперимент

2.3.4. Результаты эксперимента

2.3.5. Критерий эффективности МЭ и методические рекомендации по использованию МЭ в разных вариантах реализации ТМР

2.4. Выводы

ГЛАВА 3. ПРОЕКТИРОВАНИЕ СБОЕУСТОЙЧИВЫХ

С-ЭЛЕМЕНТОВ МАЛЛЕРА

3.1. С-элементы: описание, варианты реализации

3.2. Б1СЕ-принцип

3.3. Сбоеустойчивые элементы Маллера на основе ОЮС

3.5. Анализ сбоеустойчивости С-элементов и их основные параметры

3.6. Заключение

ГЛАВА 4. МЕТОД МОДЕЛИРОВАНИЯ ЭФФЕКТОВ ОС В ЦИФРОВЫХ ИС НА VERILOG-УРОВНЕ АБСТРАКЦИИ С УЧЁТОМ ТОПОЛОГИИ УСТРОЙСТВА

4.1. Описание метода инжекции сбоев в Уеп^-нетлист

4.2. Верификация предложенного метода

4.3. Анализ результатов верификации предложенного метода

4.4. Методика проведения SPICE-характеризации

4.5. Учёт данных SPICE-характеризации во время инжекции

4.6. Верификация метода расширенного за счёт использования 8Р1СЕ-характеризации

4.7. Анализ результатов метода расширенного за счёт использования 8Р1СЕ-характеризации

4.8. Заключение

ЗАКЛЮЧЕНИЕ

ЛИТЕРАТУРА

СПИСОК ТЕРМИНОВ И СОКРАЩЕНИЙ

AES - симметричный алгоритм блочного шифрования ASIC (Application-Specific Integrated Circuit) -интегральные схемы для конкретных применений

CAD (Computer-Aided Design) - САПР

DEF (Deign Exchange Format) - открытая спецификация для представления топологии интегральной схемы в текстовом формате DesignKit - комплект средств проектирования

DICE - способ реализации внутреннего двойного модульного резервирования

DRAM - динамическая память с произвольным доступом DSP - цифровые сигнальные процессоры

HDL (Hardware Description Language) - язык описания аппаратуры MBU (Multiple-Bit Upset) - частный случай MCU, при котором сбои приходятся на чувствительные объемы ячеек памяти в пределах одного слова

MCU (Multiple-Cell Upset) - несколько одиночных сбоев, вызванных попаданием одной и той же ионизирующей частицы, в том числе в разные чувствительные объемы

Netlist - см. нетлист

RHBD (Radiation Hardnening-by-Design) - концепция повышения радиационной стойкости конструктивно-топологическими методами

RTL (Register Transfer Level) - уровень регистровых передач SEE (Single-Event Effects) - любое нарушение в функционировании или отказ изделия полупроводниковой электроники, вызванные взаимодействием одиночного высокоэнергетического протона (ВП) или одиночной ТЗЧ с материалом чувствительной области изделия; общее название для SEU, SET, SEFI и других ОС

SEFI (Single Event Functional Interruption) - одиночный эффект, который вызывает потерю функционирования изделия, для восстановления которого требуется перезагрузка выполняемой программы или конфигурации

SEL (Single Event Lacth-Up) - одиночное событие радиационного защелкивания

SET (Single Event Transient) - быстрый переходный процесс, вызванный попаданием одиночной частицы в логический элемент

SEU (Single Event Upset) - переключение запоминающего элемента, вызванное попаданием одиночной частицы

SOI (Silicon on Insulator) - «кремний на изоляторе» Spectre - SPICE-симулятор фирмы Cadence Design Systems SPICE (Simulation Program with Integrated Circuit Emphasis) - симулятор электрических схем

TCAD (Technology CAD) - программный продукт фирмы Synopsys TID (Total Ionizing Dose) - эффекты полной дозы, кумулятивные радиационные эффекты

TSMC (Taiwan Semiconductor Manufacturing Company Ltd) - компания-производитель ИС

Verilog - язык описания аппаратуры Verilog

VHDL - язык описания аппаратуры VHDL

БТМР - блочное тройное модульное резервирование

ГТМР - глобальное тройное модульное резервирование

ДМР - двойное модульное резервирование

ИИ - ионизирующее излучение

ИМС - интегральная микросхема

КЗТМР - крупнозернистое тройное модульное резервирование КМОП - комплементарный метал-оксид-полупроводник КНИ - кремний на изоляторе КСП - комплекте средств проектирования

ЛПЭ - линейной потери энергии

ЛТМР - локальное тройное модульное резервирование

МЗМТР - мелкозернистое тройное модульное резервирование

МОП - металл-оксид-полупроводник

МР - модульное резервирование

МЭ - мажоритарные элементы

Нетлист - файл с указанием элементов электрической схемы и связей между ними

НОС - необратимые ОС

ОЗУ - оперативное запоминающее устройство

ООС - обратимые ОС

ОС - одиночные события

ОЯЧ - отдельные ядерные частицы

ПЛИС - программируемые логические интегральные схемы

ПО - программное обеспечение

РИС - радиационно-индуцированные сбои

РТМР - распределенное тройное модульное резервирование

САПР - система автоматического проектирования

СБИС - сверхбольшая интегральная схема

СДОЗУ - синхронное динамическое ОЗУ

СОЗУ - статическое оперативное запоминающее устройство

СРС - система регистрации сбоев

ТЗЧ - тяжелые заряженные частицы

ТМР - тройное модульное резервирование

ЭСППЗУ (EEPROM) - электрически стираемое перепрограммируемое постоянное запоминающее устройство

Введение диссертации (часть автореферата) на тему «Критические элементы сбоеустойчивых цифровых комплементарных металл-оксид-полупроводниковых интегральных схем с проектными нормами уровня 65 нм»

ВВЕДЕНИЕ

Актуальность темы диссертации. Интегральные схемы (ИС), применяемые в таких областях, как космос, искусственный интеллект, беспилотные наземные и летательные аппараты, должны сочетать повышенные быстродействие и энергоэффективность с безотказностью и сбоеустойчивостью, что особенно важно для систем критической инфраструктуры. Технико-экономические требования, предъявляемые к современным высоконадежным ИС, диктуют использование так называемых «коммерческих» технологических процессов и уменьшение проектных норм вплоть до десятков нм и менее, из-за чего особенно остро встают вопросы устойчивости к сбоям, вызванным радиационным воздействием, в том числе естественного происхождения.

По мере уменьшения проектных норм возрастает чувствительность ИС к эффектам одиночных событий (ОС) при воздействии отдельных ядерных частиц (ОЯЧ), в том числе и тяжелых заряженных частиц (ТЗЧ), растёт количество многократных сбоев - каскада сбоев, вызванных одной частицей. При переходе на технологические уровни с проектными нормами ниже 100 нм и увеличении рабочих тактовых частот, всё большую роль начинают играть эффекты ОС в комбинационной логике. В настоящее время ОС являются фундаментальным фактором, сдерживающим развитие высокопроизводительных сбое- и отказоустойчивых сверхбольших интегральных схем (СБИС).

Одним из основных методов повышения сбоеустойчивости СБИС является модульное резервирование (МР), заключающееся в создании нескольких копий критического узла или функционального блока ИС. Наиболее распространенными примерами применения МР являются ячейка памяти с двойным внутренним резервированием, так называемая ячейка Dual Interlocked Cell (DICE), применяемая для повышения сбоеустойчивости последовательностных элементов, и тройное модульное резервирование (ТМР) с использованием схем голосования, называемых мажоритарными элементами (МЭ), для повышения сбоеустойчиво-сти как функциональных блоков, включающих в своей состав комбинационную

логику и последовательностью элементы, так и ИС в целом. Несмотря на очевидные недостатки МР, главными из которых являются избыточная площадь и увеличенная потребляемая мощность, данный метод остается одним из наиболее эффективных для повышения сбоеустойчивости СБИС. Существуют разные подходы к реализации ТМР: локальное (ЛТМР), распределенное (РТМР), глобальное (ГТМР), блочное (БТМР). Данные способы МР отличаются объёмом резервирования и, как следствие, занимаемой площадью, потребляемой мощностью и обеспечиваемым уровнем сбоеустойчивости. Выбор конкретного метода ТМР или сочетания методов представляет собой компромисс между производительностью и сбоеустойчивостью.

Решение задачи обеспечения сбоеустойчивости современных СБИС связано с исследованием и повышением устойчивости к ОС функциональных элементов, определяющих поведение СБИС при воздействии ОЯЧ, то есть критических элементов. В системах с модульным резервированием критическими являются МЭ, а в асинхронных ИС - C-элементы Маллера. Требуется разработка методов и средств проектирования, в том числе моделирования эффектов ОС в ИС на SPICE- и Verilog-уровнях абстракции, с последующим их внедрением в маршрут проектирования. Важным требованием к таким методам и средствам является учёт ими конструктивно-топологических особенностей разрабатываемого устройства.

Настоящая диссертация посвящена актуальным вопросам исследования и разработки критических с точки зрения сбоеустойчивости элементов современных цифровых комплементарных метал-оксид-полупроводниковых (КМОП) ИС с проектными нормами уровня 65 нм к радиационно-индуцированным сбоям (РИС). В настоящей работе проведено сравнительное экспериментальное исследование нескольких вариантов реализации МЭ, по результатам которого предложены методические рекомендации по выбору типа МЭ для использования в различных вариантах реализации ТМР, представлены несколько оригинальных схемотехнических решений для реализации сбоеустойчивого C-элемента Маллера,

используемого в системах с двойным модульным резервированием (ДМР) и асинхронных схемах. Предложены методы автоматизированного моделирования эффектов ОС в ИС на SPICE- и Verilog-уровнях абстракции, в том числе с учётом конструктивно-топологических особенностей устройства, и программные средства, реализующие данные методы.

Состояние исследований по проблеме. Физические принципы взаимодействия ИС и их элементов с радиационными факторами естественного происхождения освещены в работах д.т.н., проф. Агаханяна Т. М., д.т.н. Зебрева Г. И., д.т.н., проф. Никифорова А. Ю., д.т.н., проф. Першенкова В. С., д.т.н., проф. Попова В. Д., д.т.н., проф. Петросянца К.О., д.т.н., проф. Скоробогатова П. К., к.т.н., доц. Согояна А. В., д.т.н., проф. Стенина В. Я., д.т.н. Таперо К. И., д.т.н., проф. Тельца В. А., д.т.н. Улимова В. Н., д.т.н., проф. Чумакова А. И., д.т.н., проф. Ше-лепина Н.А..

D. G. Mavis и P. H. Eaton установили, что чувствительность комбинационных узлов ИС к переходным ионизационным реакциям, вызванным попаданием ионизирующей частицы в чувствительную область микросхемы (SET), растет с уменьшением проектных норм. N. N. Mahatme с коллегами сделали подтвердившийся позднее прогноз, что в технологиях с проектными нормами 65 нм и ниже количество сбоев, вызванных SET в комбинационной логике, будет больше количества одиночных обратимых сбоев (SEU) в последовательностных элементах.

Методы исследования чувствительности комбинационных схем к воздействию ОЯЧ, позволяющие получить зависимость чувствительности от тактовой частоты, представлены в работах J. Benedetto и J. R. Ahlbin (метод C-CREST). Оба метода основаны на последовательном соединении комбинационных элементов в цепочки, выходы которых подаются на вход данных сбоеустойчивого триггера, переключаемого с заданной частотой. Эти результаты отражают чувствительность к воздействию ОЯЧ крупных блоков комбинационной логики. Они являются репрезентативными для ИС, содержащих комбинационные и

последовательностью элементы, но для сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС, используемых точечно и не формирующих в реальных ИС длинные цепочки, таких, как, например, МЭ, данный метод неактуален. В последнем случае требуются данные, характеризующие SET на выходе комбинационного элемента, возникающую при попадании ТЗЧ именно в этот элемент. Такие данные могут быть получены методом, предложенным соискателем в рамках настоящей диссертационной работы.

Способы компьютерного моделирования эффектов ОС и ИС на SPICE-уровне абстракции освещены в работах д.т.н., проф. А. Ю. Никифорова, д.т.н., проф. В. А. Тельца, д.т.н., проф. А. И. Чумакова, д.т.н., проф. Н. А. Шелепина, на Verilog-уровне абстракции, в том числе с учётом топологии, - в работах F. Vargas, R. Velazco, A. Mochizuki, C. Bottoni, B. Coeffic, J.-M. Daveau. Развитием средств моделирования эффектов ОС в ИС занимаются зарубежные компании Cadence, Synopsys, отечественные предприятия ФГУ ФНЦ НИИСИ РАН, AlphaChip.

Целью диссертации являлась разработка наиболее критичных с точки зрения обеспечения сбоеустойчивости элементов КМОП ИС, выполненных по современным КМОП-технологиям с проектными нормами уровня 65 нм, а также развитие методов и средств проектирования таких ИС.

Для достижения поставленной цели решались следующие основные задачи:

• разработка методики автоматизированного схемотехнического моделирования эффектов от воздействия ТЗЧ на КМОП ИС на SPICE-уровне абстракции, предназначенной для сравнительного анализа принципиальных электрических схем;

• проектирование нескольких различных реализаций МЭ и оценка их сбое-устойчивости с помощью разработанной методики;

• разработка метода экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС и исследование с его помощью спроектированных МЭ;

• анализ и интерпретация полученных экспериментальных данных, выработка методических рекомендаций по выбору типа МЭ, используемого для различных вариантов реализации ТМР;

• разработка сбоеустойчивых C-элементов Маллера;

• разработка метода моделирования эффектов ОС в ИС на Verilog-уровне абстракции с учётом конструктивно-топологических особенностей устройства;

• разработка пяти вариантов реализации блока шифрования по стандарту AES, спроектированных так, чтобы иметь различную сбоеустойчивость, для апробации предложенного метода моделирования эффектов ОС в ИС на Verilog-уровне абстракции с учётом конструктивно-топологических особенностей устройства.

Основные результаты диссертации, выносимые на защиту:

1. Предложен метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС, реализующих одну и ту же логическую функцию. От известных ранее методов исследования чувствительности к воздействию ТЗЧ элементов ИС, предложенный метод отличается тем, что характеризует SET на выходе комбинационного элемента, возникающую при попадании частицы непосредственно в данный элемент. Аппаратная реализация предложенного метода была применена для исследования МЭ, выполненных по КМОП-технологии TSMC с проектными нормами 65 нм, что позволило впервые экспериментально сравнить чувствительность к ТЗЧ разных реализаций данного критического с точки зрения сбоеустойчивости элемента ИС.

2. Предложены три оригинальных схемотехнических решения для реализации C-элемента Маллера с повышенной сбоеустойчивостью. От ранее

опубликованных предложенные C-элементы отличаются применением принципа DICE. Предложенные схемотехнические решения реализации C-элемента с помощью принципа DICE позволяют повысить сбоеустойчи-вость асинхронных схем, сделав их не чувствительными к ОС, затрагивающему один чувствительный узел, за счет увеличения аппаратных затрат в два раза.

3. Предложен метод моделирования эффектов ОС в современных КМОП ИС путём инжекции сбоев в модель ИС на Verilog-уровне абстракции с учётом конструктивно-топологических особенностей устройства. От ранее предложенных методов моделирования эффектов ОС в современных КМОП ИС, в том числе в промышленных САПР, предложенный метод отличается учётом конструктивно-топологических особенностей устройства и при этом полной совместимостью со стандартным маршрутом проектирования и верификации, а также легкостью интеграцией в него. Реализация предложенного метода в виде программного средства позволила существенно повысить эффективность проектирования сбоеустойчивых КМОП СБИС за счёт учёта конструктивно-топологических особенностей устройства.

Научная новизна диссертации:

1. Предложен метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС, реализующих одну и ту же логическую функцию. Предложенный метод в качестве доказательного примера применён для сравнительного исследования МЭ, изготовленных по КМОП-технологии TSMC с проектными нормами 65 нм, в результате чего впервые получены экспериментальные данные по сбоеустойчивости данных элементов, опубликованные в 2014 году в журнале IEEE Transactions on Nuclear Science.

2. На основе полученных экспериментальных данных о сбоеустойчивости различных вариантов реализации МЭ предложены рекомендации по выбору

типа МЭ для использования в различных вариантах реализации ТМР (ЛТМР, РТМР, ГТМР, БТМР), которые могут быть применены при использовании современных техпроцессов с проектными нормами уровня 65 нм.

3. Предложены три оригинальных схемотехнических решения для реализации сбоеустойчивого C-элемента Маллера с повышенной сбоеустойчивостью, достигаемой за счёт использования принципа DICE.

Практическая значимость диссертации заключается в следующем:

1. Предложенный метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС, реализующих одну и ту же логическую функцию, может быть использован для исследования других комбинационных элементов ИС.

2. Благодаря результатам проведенного экспериментального сравнительного исследования определено какие из типов МЭ следует применять в разных вариантах реализации ТМР.

3. Два типа МЭ включены в состав библиотеки стандартных ячеек, выполненных по КМОП-технологии с проектными нормами 65 нм, предназначенной для практического проектирования КМОП СБИС с повышенным уровнем сбоеустойчивости к эффектам ОС, что позволило сократить аппаратные затраты при проектировании сбоеустойчивых СБИС на величину от 29% до 47%. Получены 2 свидетельства о регистрации базы данных и 2 свидетельства о регистрации топологии.

4. Предложенные оригинальные схемотехнические решения для реализации сбоеустойчивого C-элемента Маллера с помощью принципа DICE позволяют повысить сбоеустойчивость асинхронных схем, сделав их не чувствительными к ОС, затрагивающему один чувствительный узел, за счет увеличения аппаратных затрат в два раза.

5. На разработанные программы для моделирования эффектов ОС в КМОП ИС на SPICE-уровне абстракции «SEMT» и Verilog-уровне абстракции

'^УГЖГГ" получены свидетельства о государственной регистрации программы для ЭВМ.

6. Предложенная автором программа «ЗУБЮТ» полностью совместима со стандартным маршрутом проектирования и не требует для своей эксплуатации стороннего программного обеспечения, кроме симулятора цифровых ИС. Программа «ЗУГЖГТ» позволила существенно повысить эффективность проектирования сбоеустойчивых КМОП СБИС с помощью учёта конструктивно-топологических особенностей устройства.

7. Результаты диссертации внедрены в ФГУ ФНЦ НИИСИ РАН при разработке СБИС в рамках ОКР «Обработка-И7-РК», ОКР «Схема-ИЗ-Т», а также при разработке резервированного сбоеустойчивого коммутатора SpaceWire по КМОП-технологии с проектными нормами 65 нм.

Личный вклад соискателя. Следующие результаты, приведенные в диссертации, предложены, получены и разработаны лично автором:

• методика автоматизированного схемотехнического моделирования эффектов от воздействия ТЗЧ на современные КМОП ИС и её реализация в виде программы-дополнения к симуляторам ЗРГСЕ-класса «ЗЕМТ»;

• метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ комбинационных элементов ИС и значительная часть его аппаратной реализации для исследования МЭ, выполненных по КМОП-технологии TSMC с проектными нормами 65 нм;

• проектирование пяти вариантов реализации МЭ и методические рекомендации по выбору типа МЭ для использования в различных вариантах реализации ТМР, основанные на результатах эксперимента;

• три предложенных оригинальных схемотехнических решения для реализации сбоеустойчивого С-элемента Маллера;

• метод моделирования эффектов ОС на современные КМОП ИС путём ин-жекции сбоев в модель ИС на Уеп^-уровне абстракции с учётом конструктивно-топологических особенностей устройства и более половины его

реализации в виде программы-дополнения к симуляторам цифровых интегральных микросхем "SVFIKIT".

Разработка тестового кристалла, на котором был реализован метод экспериментального сравнительного исследования чувствительности к воздействию ТЗЧ МЭ, а также связанные с этим расчеты и обработка экспериментальных данных, выполнялась совместно с коллегами и соавторами соискателя из ФГУ ФНЦ НИИСИ РАН. Экспериментальные результаты, приведенные в диссертации, получены специалистами ФГУ ФНЦ НИИСИ РАН в сотрудничестве с АО «ЭНПО СПЭЛС».

Программа "SVFIKIT", реализующая метод моделирования эффектов ОС на современные КМОП ИС путём инжекции сбоев в модель ИС на Verilog-уровне абстракции с учётом конструктивно-топологических особенностей устройства, была разработана под руководством соискателя им самим и его коллегами.

Апробация результатов диссертации. Основные результаты диссертации докладывались на ежегодных Научных сессиях МИФИ (2012-2013), ежегодных всероссийских конференциях «Радиационная стойкость электронных систем» (Лыткарино, 2011, 2013, 2019, 2020), европейской конференции по микроэлектронике MIEL (2019), ежегодной европейской конференции RADECS (2013, 2016, 2019). По результатам работы получено 2 свидетельства о регистрации программы для ЭВМ, 2 свидетельства о регистрации базы данных, 2 свидетельства о регистрации топологии.

Опубликованные результаты. По теме диссертации опубликовано 7 статей в российских научно-технических журналах, рекомендованных ВАК, 3 статьи в международных журналах, индексируемых системами Web of Science и Scopus (IEEE Transactions on Nuclear Science, Acta Astronáutica), 5 статей в рецензируемых сборниках трудов международных конференций, индексируемых Scopus (MIEL, RADECS), 8 тезисов докладов в сборниках российских научных конференций.

Структура и объем диссертации. Работа состоит из введения, четырех глав, заключения и списка литературы. Общий объем диссертации - 125 страниц. Диссертация содержит 52 рисунка, 19 таблиц. Список литературы содержит 130 наименований.

ГЛАВА 1. СПОСОБЫ ПОВЫШЕНИЯ УСТОЙЧИВОСТИ ЦИФРОВЫХ

ИС К ОС

1.1. ОС в цифровых ИС

В результате взаимодействия заряженных частиц с ИС могут возникать различные эффекты, основными из которых являются дозовые эффекты и ОС. ОС возникают при воздействии заряженных частиц на такие чувствительные области ИС, как обратно смещенный p-n переход. ОС бывают обратимыми (ООС) и необратимыми (НОС) [1, 2]. НОС проявляются в виде разрушения элементов ИС, в следствие чего происходит катастрофический отказ. ООС приводят к одиночным и множественным сбоям, которые нарушают нормальное функционирование ИС, в результате чего может потребоваться перезагрузка устройства [3].

Первое упоминание ОС относится к 1975 году, когда было зафиксировано нештатное функционирование триггера, установленного на борту спутника связи. В результате анализа было выдвинуто предположение, что это может быть связано с воздействием тяжелой заряженной частицей на этот триггер [4]. Позднее, в 1978 и 1979 годах аналогичные эффекты наблюдались в регистровых структурах ИС и динамической памяти типа DRAM [5, 6].

ОС также подвержены не только ИС, применяемые в космической аппаратуре, но и ИС, эксплуатирующиеся на поверхности Земли [7]. Это связано с совершенствованием технологических процессов изготовления интегральных схем, уменьшением проектных норм и повышением быстродействия, в результате чего возрастает чувствительность ИС к ОС [8]. Кроме того, в сложных СБИС наблюдаются ОС, носящие более сложный характер и называемые функциональными прерываниями, вызванными попаданием ОЯЧ - SEFI (single-event functional interrupts). Для устранения ОС данного типа часто может требоваться реконфигурация или переинициализация ИС. Классификация обратимых ООС дана в таблице 1.1 [9, 10].

Таблица 1.1 - Основные типы обратимых ОС.

Аббревиатура Расшифровка

SEE Single Event Effect, любое нарушение в функционировании или отказ изделия полупроводниковой электроники, вызванные взаимодействием одиночного высокоэнергетического протона (ВП) или одиночной ТЗЧ с материалом чувствительной области изделия [9]. Общее название для SEU, SET, SEFI и других ОС [11]

SEU Single Event Upset - переключение запоминающего элемента, вызванное попаданием одиночной частицы

SET Single Event Transient, «иголка» - быстрый переходный процесс, вызванный попаданием одиночной частицы в логический элемент

SEFI Single Event Functional Interruption, одиночный эффект прерывания функционирования. Принудительно восстанавливаемый отказ ИС, который вызывает потерю функционирования изделия, для восстановления которого требуется перезагрузка выполняемой программы или конфигурации [9]

MCU Multiple-Cell Upset - несколько одиночных сбоев, вызванных попаданием одной и той же ионизирующей частицы, в том числе в разные чувствительные объемы

MBU Multiple-Bit Upset - частный случай MCU, при котором сбои приходятся на чувствительные объемы ячеек памяти в пределах одного слова

Фактически, ОС являются фундаментальным фактором, сдерживающим развитие высокопроизводительных сбое- и отказоустойчивых СБИС, в том числе работающих на поверхности земли. Поэтому вопросам защиты ИС от эффектов ОС посвящено большое количество исследований, в частности работы д.т.н.,

проф. В.К. Зольникова, д.т.н. К.И. Таперо, к.т.н. Г.А. Протопопова [12, 13, 14,

ООС возникают в результате воздействия высокоэнергетической частицы (ОЯЧ, в том числе ТЗЧ) на чувствительный объём полупроводникового прибора - обратно смещенный p-n-переход. В результате этого воздействия вдоль трека частицы идёт образование электронно-дырочных пар, то есть происходит ионизация. Это приводит к деформации области пространственного заряда (ОПЗ) об-ратносмещённого p-n-перехода при пролете через неё частицы. Образуется так называемая «воронка» [3] - ОПЗ вытягивается вдоль трека частицы. Данный механизм возникновения ООС проиллюстрирован на рисунке 1.1.

Рисунок 1.1 - «Воронка», образующаяся при попадании частицы в область р-п-

перехода [3, 16].

Электронно-дырочные пары, возникшие в деформированной ОПЗ из-за ионизации, под действием электрического поля разделяются - электроны дрейфуют по направлению к p-n-переходу, а дырки в противоположную сторону. Дрейф электронов к p-n-переходу вызывает кратковременный импульс тока, называемый также «иголкой» и длящийся доли наносекунд. После этого

15].

1.1.1. Механизм ООС

X

свободные электроны, которые образовались под «воронкой», диффундируют в сторону области пространственного заряда на протяжении сотен наносекунд. Ток, образующийся в процессе дрейфа свободных электронов, называется дрейфовым или первичным, а ток, образующийся в процессе диффузии свободных электронов - диффузионным или вторичным.

В зависимости от места расположения обратносмещенного p-n-перехода, на который воздействует ОЯЧ, возникший ОС в виде «иголки» тока может вызывать SEU или SET. SET не вызывают сбой непосредственно, но могут распространяться через последующие логические элементы и вызывать одиночный или множественный при достижении триггеров или других запоминающих элементов. Этим объясняется тот факт, что количество SET возрастает с ростом рабочих тактовых частот. И SEU, и SET могут вызвать более сложный эффект - SEFI, то есть прерывание (потерю) функционирования ИС. Как правило, при возникновении SEFI необходима перезагрузка ИС и перезапуск исполняемой программы или перезаписывание конфигурации. SEFI возникает из-за сбоев в конфигурационных регистрах или памяти ИС.

1.1.2. SEU

Рисунок 1.2 иллюстрирует процесс SEU в запоминающей ячейке, являющейся базовым строительным блоком статических оперативных запоминающих устройств (СОЗУ) и кэш-памятей в современных СБИС. Типовая запоминающая ячейка (см. рис. 1.2), также называемая шеститранзисторной, состоит из двух проходных ключей, управляемых сигналом WL и соединяющих ячейку с линиями BL и BL через которые считывается или записывается информация, и двух инверторов (N1, P1) и (N2, P2), входы и выходы которых перекрестно соединены друг с другом. Такая ячейка хранит один бит информации.

(а) (б)

Рисунок 1.2 - Иллюстрация процесса SEU в запоминающей ячейке [3].

В стабильном состоянии два из четырех транзистора бистабильной ячейки находятся в «закрытом» состоянии - на рис. 1.2б это транзисторы N1 и P2. P-n-переходы сток-подложка и сток-карман транзисторов N1 и P1, соответственно, обратносмещены и являются областями, чувствительным к воздействию ОЯЧ. При прохождении через один из них высокоэнергетической частицы в соответствующем узле бистабильной ячейки будет образована «иголка» тока, которая при достаточной амплитуде, которая зависит от количества электронно-дырочных пар, образованных вдоль трека частицы, изменит логическое состояние, хранимое ячейкой памяти. В этом случае произойдёт сбой типа SEU.

1.1.3. SET

Как уже было отмечено, SET не вызывают сбой непосредственно, но могут вызывать при определённых обстоятельствах одиночный или множественный сбой, если, распространившись через цепочку логических элементов, они дойдут до последовательностных элементов, то есть триггеров или регистров. Особую опасность представляют SET, образовавшиеся в цепях распределения тактовых сигналов современных СБИС.

Впервые SET наблюдались более 30 лет назад в арифметико-логических устройствах (АЛУ) микропроцессоров [17]. В современных

высокопроизводительных СБИС, выполненных по КМОП-технологиям с субмикронными проектными нормами и, особенно с проектными нормами ниже 100 нм, количество ОС увеличивается и доля SET тоже [18, 19]. Рост числа SET связан с тем, что вероятность того, что «иголки», вызываемые SET, дойдут через комбинационную логику до последовательностных элементов в момент времени, когда они могут быть восприняты ей как новые данные, возрастает с ростом частоты тактовых сигналов, переключающих последовательностные элементы, а она постоянно увеличивается для повышения быстродействия [20, 8].

На рисунке 1.3 показана схема, использованная для моделирования распространения SET в цепочке из 10 инверторов при возникновении SET в n-канальном МОП-транзисторе [21]. Цепочка инверторов соединяется со входом RS-триггера. При достаточной амплитуде SET, распространившегося до конца цепочки возникнет сбой. Амплитуда SET прямо пропорционально зависит от линейной потери энергии (ЛПЭ) ионизирующей частицы. Воздействие частиц с разными ЛПЭ было промоделировано в технологическом САПР Davinci [22], в котором также моделировался первый инвертор. Остальные инверторы моделировались в обычном схемотехническом САПР.

Список литературы диссертационного исследования кандидат наук Данилов Игорь Александрович, 2022 год

ЛИТЕРАТУРА

1. Tapero, K. (2019). Single-Event Effects Test Methods. In: Velazco, R., McMorrow, D., Estela, J. (eds) Radiation Effects on Integrated Circuits and Systems for Space Applications. Springer, Cham. https://doi.org/10.1007/978-3-030-04660-6 3.

2. R. C. Baumann, "Soft errors in advance semiconductor devices—Part I: The three radiation sources", IEEE Trans. Dev. Mater. Rel., vol. 1, no. 1, Mar. 2001

3. Таперо, К. И. Радиационные эффекты в кремниевых интегральных схемах космического применения. Монография / К. И. Таперо, В. Н. Улимов, А. М. Членов, Москва: БИНОМ. Лаборатория знаний, 2012. - 340 с. - ISBN 978-5-9963-0903-0.

4. D. Binder, E. C. Smith and A. B. Holman, "Satellite Anomalies from Galactic Cosmic Rays", IEEE Trans. Nucl. Soc., vol. 22, p. 2675, Dec. 1975

5. J. C. Pickel and J. T. Blandford "Cosmic Ray Induced Errors in MOS Memory Cells", IEEE Trans. Nucl. Sci., vol. 25, p. 1166, Dec. 1978.

6. L. L. Sivo, et al., "Cosmic ray-induced soft errors in static mos memory cells", IEEE Trans. Nucl. Sci., vol. 26, p. 5042, Dec. 1979.

7. P.E. Dodd, M.R. Shaneyfelt, J.R. Schwank, J.A. Felix, "Current and Future Challenges in Radiation Effects on CMOS Electronics," IEEE Trans. on Nucl. Sci, vol. 57, no. 4, pp. 1747-1763, August 2010.

8. Mavis D. G., Eaton P. H. Soft error rate mitigation techniques for modern microcircuits // Reliability Physics Symposium Proceedings, 2002. 40th Annual. — 2002. — С. 216—225. — DOI: 10.1109/RELPHY.2002.996639.

9. РД 134-0175-2009 "Методы испытаний цифровых сверхбольших интегральных микросхем на воздействие отдельных высокоэнергетических протонов и тяжелых заряженных частиц космического пространства на ускорителях заряженных частиц".

10. ECSS Secretariat, "Methods for the Calculation of Radiation Received and its Effects, and a Policy for Design Margins," European Cooperation for Space Standardization, Noordwijk, 2008.

11. Test Procédures for the Measurement of Single-Event Effects in Semiconductor Devices from Heavy Ion Irradiation. EIA/10. December 1996.

12. Разработка схемотехнического и конструктивно-технологического базиса микросхем космического назначения / В. К. Зольников, В. И. Анциферова [и др.] // Современные аспекты моделирования систем и процессов : Материалы Всероссийской научно-практической конференции, Воронеж, 08 февраля 2021 года / Отв. редактор В.К. Зольников. - Воронеж: Воронежский государственный лесотехнический университет им. Г.Ф. Морозова, 2021. - С. 219-228.

13. Создание сбоеустойчивых систем контроля к воздействию тяжелых заряженных частиц космического пространства / В. К. Зольников, И. И. Струков [и др.] // Современные аспекты моделирования систем и процессов : Материалы Всероссийской научно-практической конференции, Воронеж, 08 февраля 2021 года / Отв. редактор В.К. Зольников. - Воронеж: Воронежский государственный лесотехнический университет им. Г.Ф. Морозова, 2021. - С. 234-241.

14. Лавлинский, В. В. Научные основы синтеза виртуальной реальности для проектируемой электронной компонентной базы специального назначения при воздействии тяжёлых ядерных частиц / В. В. Лавлинский, В. К. Зольников, К. И. Таперо. - Воронеж : Воронежский государственный лесотехнический университет им. Г.Ф. Морозова, 2016. - 256 с. - ISBN 978-5-7994-0729-2.

15. Результаты испытаний систем контроля на воздействие тяжелых заряженных частиц / К. В. Зольников, К. И. Таперо, В. В. Суханов, Д. Н. Чернов // Современные аспекты моделирования систем и процессов : Материалы Всероссийской научно-практической конференции, Воронеж, 08 февраля 2021 года / Отв. редактор В.К. Зольников. - Воронеж: Воронежский государственный лесотехнический университет им. Г.Ф. Морозова, 2021. - С. 257-263. - DOI 10.34220/MAMSP_257-263.

16. Colinge J. P. Hardening Integrated Circuits against Radiation Effects // RADECS-97 Short Course. 1997.

17. R. Koga and W. A. Kolasinski, "Effects of heavy ions on microcircuits in space: Recently investigated upset mechanisms," IEEE Trans. Nucl. Sci., vol. 34, no. 1, pp. 46-51, Feb. 1987.

18. J. Benedetto, P. Eaton, K. Avery, D. Mavis, M. Gadlage, T. Turflinger, P. E. Dodd, and G. Vizkelethy, "Heavy ion-induced digital single-event transients in deep submicron processes," IEEE Trans. Nucl. Sci., vol. 51, no. 6, pp. 3480-3485, Dec. 2004.

19. N. Seifert, X. Zhu, D. Moyer, R. Mueller, R. Hokinson, N. Leland, M. Shade, and L. Massengill, "Frequency dependence of soft error rates for sub-micron CMOS technologies," in IEDM Tech. Dig., Dec. 2001, pp. 323-326.

20. S. Buchner, M. Baze, D. Brown, D. McMorrow, and J. Melinger, "Comparison of error rates in combinational and sequential logic," IEEE Trans. Nucl. Sci., vol. 44, no. 6, pp. 2209-2216, Dec. 1997.

21. P. E. Dodd, M. R. Shaneyfelt, J. A. Felix, and J. R.Schwank, "Production and propagation of single-event transients in high-speed digital logic ICs," IEEE Trans. Nucl. Sci., vol. 51, no. 6, pp. 3278-3284, Dec. 2004.

22. Davinci 2002.4 User's Manual, 2003. Synopsys, Inc.

23. S. E. Diehl, J. E. Vinson, B. D. Shafer, and T. M. Mnich, "Considerations for single event immune VLSI logic," IEEE Trans. Nucl. Sci., vol. 30, no. 6, pp. 4501-4507, Dec. 1983.

24. M. P. Baze and S. P. Buchner, "Attenuation of single event induced pulses in CMOS combinational logic," IEEE Trans. Nucl. Sci., vol. 44, no. 6, pp. 2217-2223, Dec. 1997.

25. P. Eaton, J. Benedetto, D. Mavis, K. Avery,M. Sibley, M. Gadlage, and T. Turflinger, "Single event transient pulsewidth measurements using a variable temporal latch technique," IEEE Trans. Nucl. Sci., vol. 51, no. 6, pp. 3365-3368, Dec. 2004.

26. V. Ferlet-Cavrois, P. Paillet, M. Gaillardin, D. Lambert, J. Baggio, J. R. Schwank, G. Vizkelethy, M. R. Shaneyfelt, K. Hirose, E. W. Blackmore, O. Faynot, C. Jahan, and L. Tosti, "Statistical analysis of the charge collected in SOI and bulk devices under

heavy ion and proton irradiation— Implications for digital SETs," IEEE Trans. Nucl. Sci., vol. 53, no. 6, pp. 3242-3252, Dec. 2006.

27. V. Ferlet-Cavrois, P. Paillet, D. McMorrow, N. Fel, J. Baggio, S. Girard, O. Duhamel, J. S. Melinger, M. Gaillardin, J. R. Schwank, P. E. Dodd, M. R. Shaneyfelt, and J. A. Felix, "New insights into single event transient propagation in chains of inverters—Evidence for propagation-induced pulse broadening," IEEE Trans. Nucl. Sci., vol. 54, no. 6, pp. 2338-2346, Dec. 2007.

28. D. Kobayashi, K. Hirose, Y. Yanagawa, H. Ikeda, H. Saito, V. Ferlet-Cavrois, D. McMorrow, M. Gaillardin, P. Paillet, Y. Arai, and M. Ohno, "Waveform observation of digital single-event transients employing monitoring transistor technique," IEEE Trans. Nucl. Sci., vol. 55, no. 6, pp. 2872-2879, Dec. 2008.

29. B. Narasimham, B. L. Bhuva, R. D. Schrimpf, L. W. Massengill, M. J. Gadlage, O. A. Amusan, W. T. Holman, A. F. Witulski, W. H. Robinson, J. D. Black, J. M. Benedetto, and P. H. Eaton, "Characterization of digital single event transient pulse-widths in 130-nm and 90-nm CMOS technologies," IEEE Trans. Nucl. Sci., vol. 54, no. 6, pp. 2506-2511, Dec. 2007.

30. V. Ferlet-Cavrois, D. McMorrow, et al., "A new technique for SET pulsewidth measurement in chains of inverters using pulsed laser irradiation," IEEE Trans. Nucl. Sci., vol. 56, no. 4, pp. 2014-2020, Aug. 2009.

31. I. A. Danilov, M. S. Gorbunov and A. A. Antonov, "SET Tolerance of 65 nm CMOS Majority Voters: A Comparative Study," in IEEE Transactions on Nuclear Science, vol. 61, no. 4, pp. 1597-1602, Aug. 2014, doi: 10.1109/TNS.2014.2311297.

32. R. Koga, S. H. Penzin, K. B. Crawford, and W. R. Crain, "Single event functional interrupt (SEFI) sensitivity in microcircuits," in Proc. 1997 Eur. Conf. Radiation Its Effects Components Systems (RADECS), 1998, pp. 311-318.

33. R. Koga, J. George, et al., "Comparison of Xilinx Virtex-II FPGA SEE sensitivities to protons and heavy ions," in Proc. 2003 Eur. Conf. Radiation Its Effects Components Systems (RADECS), 2004, pp. 273-278.

34. B. G. Henson, P. T. McDonald, and W. J. Stapor, "SDRAM space radiation effects measurements and analysis," in Proc. IEEE Radiation Effects Data Workshop, Jul. 1999, pp. 15-23.

35. R. Koga, S. H. Crain, P. Yu, and K. B. Crawford, "SEE sensitivity determination of high-density DRAMs with limited-range heavy ions," in Proc. IEEE Radiation Effects Data Workshop, Jul. 2001, pp. 182-189.

36. T. Langley, R. Koga, and T. Morris, "Single-event effects test results of 512 MB SDRAMs," in Proc. IEEE Radiation Effects Data Workshop, Jul. 2003, pp. 98-101.

37. R. Koga, P. Yu, S. Crain, and J. George, "Proton and heavy ion induced semi -permanent upsets in double data rate SDRAMs," in Proc. IEEE Radiation Effects Data Workshop, Jul. 2007, pp. 199-203.

38. H. Schmidt, D.Walter, F. Gliem, B. Nickson, R. Harboe-Sorensen, and A. Virtanen, "TID and SEE tests of an advanced 8 Gbit NAND-flash memory," in Proc. IEEE Radiation Effects Data Workshop, 2008, pp. 38-41.

39. J. M. Benedetto, J. Black, and G. Ott, "Soft error case study: Single event functional interrupts (SEFIs) in COTS SDRAMs," IEEE NSREC Short Course, pp. 1-20, 2008.

40. J. Von Neumann, "Probabilistic Logic and the Synthesis of Reliable Organisms from Unreliable Components," Automata Studies, Princeton University Press, 1956.

41. Moore E. F., Shannon C. E. Reliable circuits using less reliable relays. I. 1956. Sep. Vol. 262, no. 3. P. 191-208.

42. R. E. Lyons and W. Vanderkulk, "The Use of Triple-Modular Redundancy to Improve Computer Reliability," in IBM Journal of Research and Development, vol. 6, no. 2, pp. 200-209, April 1962, doi: 10.1147/rd.62.0200.

43. May T. C., Woods M. H. Alpha-particle-induced soft errors in dynamic memories // IEEE Transactions on Electron Devices. 1979. Jan. Vol. 26, no. 1. P. 2-9.

44. Chen C. L., Hsiao M. Y. Error-Correcting Codes for Semiconductor Memory Applications: A State-of-the-Art Review // IBM Journal of Research and Development. 1984. March. Vol. 28, no. 2. P. 124-134.

45. Petrovic Vladimir, Krstic Milos. Design Flow for Radhard TMR Flip-Flops. 2015. 04. P. 203-208.

46. F. Lombardi, N. Park, M. Al-Hashimi, H.H. Pu, "Modeling the dependability of N-modular redundancy on demand under malicious agreement", Dependable Computing 2001. Proceedings. 2001 Pacific Rim International Symposium on, pp. 68-75, 2001.

47. M. Al-Hashimi, H.H. Pu, N. Park, F. Lombardi, "Dependability under malicious agreement in N-modular redundancy-on-demand systems", Network Computing and Applications 2001. NCA 2001. IEEE International Symposium on, pp. 80-91, 2001.

48. A.E. Barbour, A.S. Wojcik, "A general constructive approach to fault-tolerant design using redundancy", Computers IEEE Transactions on, vol. 38, no. 1, pp. 15-29, 1989.

49. Amir Hasanbegovic, Snorre Aunet, "Heavy Ion Characterization of TemporalDual- and Triple Redundant Flip-Flops Across a Wide Supply Voltage Range in a 65 nm Bulk CMOS Process", Nuclear Science IEEE Transactions on, vol. 63, no. 6, pp. 2962-2970, 2016.

50. M. Niknahad, O. Sander and J. Becker, "Fine grain fault tolerance — A key to high reliability for FPGAs in space," 2012 IEEE Aerospace Conference, 2012, pp. 1-10, doi: 10.1109/AER0.2012.6187233.

51. W. F. Heidergott, "System level mitigation strategies," IEEE NSREC Short Course, pp. 1-67, 1999.

52. S. Mukherjee. Architecture Design for Soft Errors. Morgan Kaufmann Publishers. 2008.

53. Петров, К. А. Элементы помехоустойчивого кодирования нециклического типа субмикронных КМОП оперативных запоминающих устройств : специальность 05.13.05 "Элементы и устройства вычислительной техники и систем управления" : автореферат диссертации на соискание ученой степени кандидата технических наук / Петров Константин Александрович. - Москва, 2015. - 22 с.

54. Optimization of Hsiao Decoders by Circuit-Level Minimization / K. Petrov, I. Danilov, A. Shnaider Khazanova, M. Gorbunov // 2019 IEEE 31st International

Conference on Microelectronics, MIEL 2019 - Proceedings : 31, Nis, 16-18 сентября 2019 года. - Nis, 2019. - P. 301-304. - DOI 10.1109/MIEL.2019.8889623.

55. Carmichael, Carl. "Triple Module Redundancy Design Techniques for Virtex FPGAs, Application Note 197.", 2001.

56. Mahtab Niknahad, "Using Fine Grain Approaches for Highly Reliable Design of FPGA-based Systems KIT Scientific Publishing", 2013.

57. Сравнительная характеристика методов повышения сбоеустойчивости топологии блоков целочисленного умножения/деления в проектных нормах 65 нм / А. О. Власов, Н. В. Желудков, А. В. Клишин [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2020. - № 3. - С. 188193. - DOI 10.31114/2078-7707-2020-3-188-193.

58. Melanie Berg, and Kenneth Label, "New Developments in Error Detection and Correction Strategies for Critical Applications," Single Event Effects (SEE) Symposium & Military and Aerospace Programmable Logic Devices (MAPLD) Workshop, Invited Talk, May, 2016.

59. J. M. Cazeaux, D. Rossi, and C. Metra, "New High Speed CMOS Self-Checking Voter," in Proceedings of the 10th IEEE International On-Line Testing Symposium, Funchal, Madeira Island, Portugal, 2004, pp. 58-63.

60. A. Michels, L. Petroli, C. A. Lisboa, F. Kastensmidt, and L. Carro, "SET Fault Tolerant Combinational Circuits Based on Majority Logic", Proc. of the 21st IEEE International Symp. on Defect and Fault Tolerance in VLSI Systems-DFT, pp. 345352, Oct. 2006.

61. R. Do, "The Details of Triple Modular Redundancy An Automated Mitigation Methodology for I/O Signals," Revolutionary Electronics in Space (ReSpace). Military and Aerospace Programmable Logic Devices (MAPLD) 2011 Conference, Albuquerque, NM, Aug. 2011.

62. G. Wirth, F. L. Kastensmidt, and I. Ribeiro, "Single event Transients in Logic circuits - Load and Propagation Induced Pulse Broadening," IEEE Trans. on Nucl. Sci., vol. 55, no. 6, pp. 2928-2935, Dec. 2008.

63. S. Almukharizim and O. Sinanoglu, "A Hazard-Free Majority Voter for TMR-Based Fault Tolerance in Asynchronous Circuits," Proc. Design and Test Workshop 2007, pp. 93-98, Dec. 2007.

64. T. Ban and L. A. de Barras Naviner, "A simple fault-tolerant digital voter circuit in TMR nanoarchitectures," Proc. 8th IEEE Int. NEWCAS Conf., pp. 269-272, Jun. 2010.

65. M. P. Baze, S. P. Buchner, and D. McMorrow, "A Digital CMOS Design Technique for SEU Hardening," IEEE Trans. Nucl. Sci., vol 47, no. 6, pp. 2165-2174, Dec. 2000.

66. I. A. Danilov, M. S. Gorbunov and A. A. Antonov, "SET tolerance of 65 nm CMOS majority voters: A comparative study," 2013 14th European Conference on Radiation and Its Effects on Components and Systems (RADECS), 2013, pp. 1-6,.

67. Данилов, И. А. Сравнительные испытания на стойкость к воздействию тяжелых заряженных частиц мажоритарных элементов, выполненных по объемной 65 нм КМОП-технологии / И. А. Данилов, Ю. Б. Рогаткин // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2014. - № 4. - С. 41-48.

68. D. Blum and J. Delgado-Frias, "Multiple-Node Upset Mitigation in TPDICE-Based Pipeline Memory Structures", MWSCAS 2008 51st Midwest Symposium on Circuits and Systems.

69. В.Я. Стенин, И.Г. Черкасов, «Исследование влияния топологии КМОП ячеек памяти DICE с проектной нормой 0,18 мкм на сбоеустойчивость ОЗУ», Научно-технический сборник «Стойкость-2010».

70. Xiaoyin Yao et. al., "A 90 nm Bulk CMOS Radiation Hardened by De-sign Cache Memory", IEEE Transactions on Nuclear Science, Vol. 57, No. 4, Aug 2010.

71. O.A. Amusan, L.W. Massengill, M.P. Baze, et al., "Mitigation Techniques for Single-Event-Induced Charge Sharing in a 90-nm Bulk CMOS Process," IEEE Transactions on Device and Materials Reliability, vol.9, no. 2, pp. 311-317, June 2009.

72. Rockett L.R., "An SEU-hardened CMOS data latch design," IEEE Trans. on Nuclear Science. - 1988. - Vol. NS-35. - P.P.1682 - 1687.

73. R. Velazco, D. Bessot, S. Duzellir, R. Ecoffet, R. Koga, "Two Memory Cells Suitable for the Design of SEU-Tolerant VLSI Circuits", IEEE Tr. on Nuc. Sci. Vol. 41, No. 6, Dec. 1994.

74. Sterling Whitaker, John Canaris and Kathy Liu, "SEU hardened memory cells for a CCSDS Reed-Solomon encoder", IEEE Trans. on Nucl. Sci, Vol. 38, No. 6, Dec. 1991

75. M. N. Liu, S. Whitaker, "Low Power SEU Immune CMOS Memory Circuits," IEEE TNS vol. 39, no. 6, pp. 1679-1684, December 1992.

76. Краснюк А.А., Стенин В.Я., Черкасов И.Г., «Субмикронные КМОП ОЗУ для исследования ячеек памяти с повышенной сбоеустойчивостью». Электро-ника, микро- и наноэлектроника, сборник научных трудов, стр. 49-58, Москва - 2007.

77. Копейкина А.В., Краснюк А.А., Черкасов И.Г., «Сравнение характеристик субмикронных сбоеустойчивых ячеек памяти». Электроника, микро- и нано-электроника, сборник научных трудов, стр. 14-19, Москва - 2008.

78. Стенин В.Я., Черкасов И.Г., «Особенности проектирования субмикронных ОЗУ с повышенной сбоеустойчивостью к воздействию высоко-энергетических частиц». МИКРОЭЛЕКТРОНИКА, 2010, том 39, № 2, с. 1-11.

79. S.M. Nowick, M. Singh, High-performance asynchronous pipelines: an overview, IEEE Design Test of Comput. 28 (5) (2011) 8-22.

80. S. Hauck, Asynchronous design methodologies: an overview, Proc. IEEE 83 (1) (1995) 69-93, https://doi.org/10.1109/5.362752.

81. H. Veendrick, Nanometer CMOS ICs: from Basics to ASICs, first ed., Springer, 2008.

82. J. Spars, S. Furber, Principles of Asynchronous Circuit Design: a Systems Perspective, first ed., Springer Publishing Company, Incorporated, 2010.

83. D.E. Muller, W.S. Bartky, A theory of asynchronous circuits, in: Proceedings of an International Symposium on the Theory of Switching, Harvard University Press, 1959, pp. 204-243.

84. M. Moreira, B. Oliveira, F. Moraes, N. Calazans, Impact of C-elements in asynchronous circuits, in: quality electronic design (ISQED), in: 13th International Symposium on, 2012, pp. 437-343, 2012, https://doi.org/10.1109/ISQED.2012.6187530.

85. M. Shams, J.C. Ebergen, M.I. Elmasry, Optimizing CMOS implementations of the Celement, in: computer design: VLSI in computers and processors, in: ICCD '97. Proceedings., 1997 IEEE International Conference on, 1997, pp. 700-705, 1997.

86. I.E. Sutherland, Micropipelines, Commun. ACM 32 (6) (1989) 720-738.

87. Сурков, А. В. Самосинхронные сопроцессоры конвейерного типа для экстремальных условий эксплуатации : специальность 05.13.05 "Элементы и устройства вычислительной техники и систем управления" : автореферат диссертации на соискание ученой степени кандидата технических наук / Сурков Алексей Вадимович. - Москва, 2016. - 22 с.

88. On board electronic devices safety provided by DICE-based Muller C-elements / I. A. Danilov, M. S. Gorbunov, A. I. Shnaider [et al.] // Acta Astronautica. - 2018. - Vol. 150. - P. 28-32. - DOI 10.1016/j.actaastro.2018.01.019.

89. DICE-based muller C-elements for soft error tolerant asynchronous ICs / I. A. Danilov, M. S. Gorbunov, A. I. Shnaider [et al.] // Proceedings of the European Conference on Radiation and its Effects on Components and Systems, RADECS : 16, Bremen, 19-23 сентября 2016 года. - Bremen, 2017. - P. 1-4.

90. C-элементы на основе DICE-ячейки как элементы сбоеустойчивых самосинхронных схем / И. А. Данилов, А. И. Шнайдер, А. О. Балбеков, Ю. Б. Рогаткин // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2015. - № 3. - С. 32-38.

91. Горбунов, М. С. Моделирование и проектирование элементов КМОП интегральных микросхем технологии "кремний-на-изоляторе" с повышенной стойкостью к дозовым эффектам : специальность 05.13.05 "Элементы и устройства

вычислительной техники и систем управления", 05.27.01 "Твердотельная электроника, радиоэлектронные компоненты, микро- и наноэлектроника, приборы на квантовых эффектах": автореферат диссертации на соискание ученой степени кандидата технических наук / Горбунов Максим Сергеевич. - Москва, 2010, 25 с.

92. Messenger G. C., «Collection of Charge on Junction Nodes from Ion Tracks», IEEE Tran. Nuclear Science, vol. NS-29, No. 6, pp. 2024-2031, December 1982.

93. Zebrev G. I., Gorbunov M.S., Shunkov V.E. et al., "Physical Modeling and Circuit Simulation of Hardness of SOI Transistors and circuits for Space Applications," report presented to RADECS 2006.

94. Данилов, И. А. Метод автоматизированного схемотехнического моделирования эффектов воздействия тяжелых заряженных частиц на современные КМОП ИМС / И. А. Данилов, Б. В. Василегин, П. Н. Осипенко // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2011. - № 4. - С. 13-16.

95. Разработка программных средств моделирования ИМС с повышенной стойкостью к внешним воздействующим факторам космического пространства / И. А. Данилов, М. С. Горбунов, Г. И. Зебрев [и др.] // Информационные системы и технологии. - 2011. - № 1(63). - С. 30-38.

96. Berg M.D., et al. The Effects of Race Conditions when Implementing Single-Source Redundant Clock Trees in Triple Modular Redundant Synchronous. Proc. The 16th European Conference on Radiation and Its Effects on Components and Systems - RADECS 2016, Germany, Bremen, 2016, September 19-23. Available at: https://ntrs.nasa.gov/archive/nasa/casi.ntrs.nasa.gov/20160013226.pdf (accessed 26.11.2019).

97. Spear C. System Verilog for Verification: A Guide to Learning the Testbench Language Features. New York, Springer Science & Business Media Publ., 2008, 455 p.

98. "IEEE Standard for Universal Verification Methodology Language Reference Manual," IEEE Std 1800.2-2017, pp. 1-472, May 2017.

[99] A UVM-Based Practical Case Study. Proc. The 10th Interna-tional Workshop on Network on Chip Architectures - ACM 2017, USA, Massachusetts, 2017, October 1418. Available at: https://www.researchgate.net/publication/320620846_On_Error_In-jection_for_NoC_Platforms_A_UVM-based_Practical_Case_Study (accessed

26.11.2019).

100. "IEEE Standard for SystemVerilog--Unified Hardware Design, Specification, and Verification Language," in IEEE Std 1800-2017 (Revision of IEEE Std 1800-2012), vol., no., pp.1-1315, 22 Feb. 2018, doi: 10.1109/IEEESTD.2018.8299595.

101. El-Ashry S., et al. On Error Injection for NoC Platforms:

102. Velazco R., Rezgui S., Ecoffet R. Predicting Error Rate for Microprocessor-Based Digital Architectures through CEU (Code Emulating Upsets) Injection. IEEE Transactions on Nu-clear Science, 2000, vol. 47, no. 6, pp. 2405-2411.

103. Balbekov A.O., Gorbunov M.S., Zebrev G.I. Circuit-Level Layout-Aware Modeling of Single-Event Effects in 65-nm CMOS ICs. IEEE Transactions on Nuclear Science, 2018, vol. 65, no. 8, pp. 1914-1919.

104. Cao X., et al. A Layout-Based Soft Error Vulnerability Estimation Approach for Combinational Circuits Considering Single Event Multiple Transients (SEMTs). IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2018, vol. 38, no. 6, pp. 1109-1122.

105. Vargas F., Amory A., Velazco R. Estimating Circuit Fault-Tolerance by Means of Transient-Fault Injection in VHDL. Proc. The 6th IEEE International On-Line Testing Workshop (Cat. No. PR00646) - IEEE 2000, Spain, Palma de Mallorca, 2000, July 3-5, pp. 67-72.

106. Mochizuki A., et al. Multiple-Event-Transient Soft-Error Gate-Level Simulator for Harsh Radiation Environments. Journal of Semiconductors, 2015, vol. 36, no. 11, pp. 111001.

107. Du Y., Chen S. A Novel Layout-Based Single Event Transient Injection Approach to Evaluate the Soft Error Rate of Large Combinational Circuits in Complimentary

Metal-Oxide-Semiconductor Bulk Technology. IEEE Transactions on Reliability, 2015, vol. 65, no. 1, pp. 248-255.

108. Kiddie B.T., Robinson W.H. Alternative Standard Cell Placement Strategies for Single-Event Multiple-Transient Mitigation. Proc. IEEE Computer Society Annual Symposium on VLSI, USA, Tampa FL, 2014, July 9-11, pp. 589-594.

109. Bottoni C., et al. A Layout-Aware Approach to Fault Injection for Improving Failure Mode Prediction. Proc. The 11th Workshop on Silicon Errors in Logic-System Effects - SELSE 2011, USA, Austin TX, 2015, March 31 - April 1. Available at: https://www.researchgate.net/publication/277140022_A_Layout-Aware_Ap-proach_to_Fault_Injection_for_Improving_Failure_Mode_Prediction (accessed 26.11.2019).

110. I. A. Danilov, A. I. Khazanova, A. O. Balbekov, M. S. Gorbunov, "Standard Verification Flow Compatible Layout-Aware Fault In-jection Technique for Single Event Effects Tolerant ASIC Design", 2019 20th European Conference on Radiation and Its Effects on Components and Systems (RADECS), 2019 (принята к публикации).

111. Маршрут разработки сбоеустойчивых СБИС с помощью программной ин-жекции сбоев с учетом топологии / И. А. Данилов, А. И. Шнайдер Хазанова [и др.] // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2019. - № 4. - С. 5-10.

112. Данилов, И. А. Внесение сбоев с учётом топологии устройства и данных SPICE-характеризации библиотеки стандартных ячеек на чувствительность к воздействию отдельных ядерных частиц / И.А. Данилов, А.И. Хазанова, А.О. Балбеков, М.С. Горбунов // Вопросы атомной науки и техники. Серия: Физика радиационного воздействия на радиоэлектронную аппаратуру. - 2020. - № 3. -С.14-23.

113. Данилов И.А. Программа-дополнение к симуляторам SPICE-класса для моделирования эффектов воздействия тяжелых заряженных частиц на КМОП ИМС «SEMT» (SEMT): № 2010614472: Свидетельство о государственной

регистрации программы для ЭВМ. — Российская Федерация, от 8 июля 2010г. — Правообладатель: НИИСИ РАН.

114. M. Bazes, "Two Novel Full Complementary Self-Biased CMOS Differential Amplifiers," IEEE Journal of Solid-State Circuits, vol. 26, no. 2, pp. 165-168, Feb. 1991.

115. Amusan, O.A., et al. , "Single-event upsets in deep submicrometer technologies due to charge sharing," IEEE Trans. Device Material reliability, vol. 8, no. 3, pp. 582589, 2008.

116. M. Raine, G. Hubert, M. Gaillardin, L. Artola, P. Paillet, S. Girard, J.-E. Sauvestre and A. Bournel, "Impact of the radial ionization profile on SEE prediction for SOI transistors and SRAMs beyond the 32-nm technological node", IEEE Trans. Nucl. Sci., vol. 58, no. 3, pp.840-847, 2011.

117. T. Calin, M. Nicolaidis, and R. Velazco, "Upset hardened memory design for submicron CMOS technology," IEEE Trans. Nucl. Sci., vol. 43, no. 6, pp. 2874-2878, Dec. 1996.

118. M. S. Gorbunov, P. S. Dolotov, A. A. Antonov, G. I. Zebrev, et al., "Design of 65 nm CMOS SRAM for Space Applications: a Comparative Study," Proceedings of RADECS 2013.

119. www.srim.org.

120. M. Shames, J. Ebergen, and M. Elmasry, A Comparison of CMOS Implementation of an Asynchronous Circuits Primitive: the C-element, International Symposium on Low Power Electronics and Design, pp. 93-96, 1996.

121. Плеханов Л. П. Основы самосинхронных электронных схем. — Москва: БИНОМ. Лаборатория знаний, 2013. — 208 с.

122. Самосинхронные схемы. Принципы построения и элементная база / А. Руткевич, А. Бумагин, А. Гондарь, В. Стешенко, Г. Шишкин, М. Тайлеб, М. Ку-ляс // Электронные компоненты. - 2009. - № 9.

123. B. Vaidyanathan, Yuan Xie, N. Vijaykrishnan. Soft Error Analysis and Optimizations of C-elements in Asynchronous Circuits., in: Proceedings of the Second

Workshop on System Effects of Logic Soft Errors (SELSE'06), April, 2006, Urbana-Champaign, Illinois, USA.

124. A. Maru, H. Shindou, T. Ebihara, A. Makihara, T. Hirao, and S. Kuboyama, DICE-based flip-flop with SET pulse discriminator on a 90 nm bulk CMOS process, in IEEE Transactions on Nuclear Science, pp. 3602-3608, 2010.

125. Daniel Gomez Toro, Matthieu Arzel, Fabrice Seguin, Michel Jezequel, "Soft Error Detection and Correction Technique for Radiation Hard-ening Based on C-element and BICS", IEEE Trans. on Circuits and Systems 61-II(12): 952-956 (2014).

126. Hsing H. AES core [Электронный ресурс]. URL: https://opencores.org/pro-jects/tiny_aes (дата обращения 18.04.2019).

127. Single event multiple transient (SEMT) measurements in 65 nm bulk technology / A. Evans [et al.] // 16th European Conference on Radiation and Its Effects on Components and Systems - RADECS 2016: proceedings. Bremen, 2016, September 19-23. P. 3-6.

128. Comparison of combinational and sequential error rates for a deep submicron process / N.N. Mahatme [et al.] // IEEE Trans. Nucl. Sci. 2011. Vol. 58, № 6. P. 2719-2725.

129. V. A. Marfin, P. V. Nekrasov, I. O. Loskutov and A. Y. Nikiforov, "Frequency dependence of SEU in 0.18um processor," 2017 IEEE 30th International Conference on Microelectronics (MIEL), 2017, pp. 317-320, doi: 10.1109/MIEL.2017.8190129.

130. Свидетельство о государственной регистрации программы для ЭВМ № 2019661970 Российская Федерация. Программа-дополнение к симуляторам цифровых интегральных микросхем для моделирования эффектов воздействия отдельных ядерных частиц путём инжекции сбоев с учётом топологии устройства "SVFIKIT": № 2019660773 : заявл. 30.08.2019 : опубл. 12.09.2019 / И. А. Данилов, А. И. Хазанова, А. О. Балбеков, М. С. Горбунов ; заявитель Федеральное государственное учреждение «Федеральный научный центр Научно-исследовательский институт системных исследований Российской академии наук» (ФГУ ФНЦ НИИСИ РАН).