Исследование и разработка новых схемо-топологических решений элементов библиотек заказных КМДП СБИС тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Шубин, Владимир Владимирович

• Шубин, Владимир Владимирович
• кандидат наук
• 2013

Оглавление диссертации кандидат наук Шубин, Владимир Владимирович

СОДЕРЖАНИЕ

Список сокращений и определений

Введение

1. Эволюция и современные тенденции развития методологии

проектирования интегральных схем

1.1. Масштабирование линейных (характеристических) размеров интегральных схем

1.2. Проблемы проектирования СБИС в области глубокого субмикрона (Deep SubMicron (DSM)) и пути их решения

1.3. Эволюция стратегий, методов и принципов проектирования интегральных схем

1.4. Метод проектирования на стандартных элементах

1.4.1. Библиотеки стандартных ячеек

1.4.2. Достоинства стандартных ячеек

1.4.3. Характеристики стандартных ячеек

1.4.4. Архитектуры стандартных ячеек

1.4.5. Дополнительные характеристики стандартных ячеек

1.5. Методология проектирования СБИС типа Система-на-Кристалле

1.5.1. Перспективы развития методологии проектирования СБИС типа Система-на-Кристалле

1.5.2. Проблемы развития методологии проектирования СБИС типа Система-на-Кристалле. Выводы и прогноз развития

1.6. Маршруты проектирования полупроводниковой твёрдотельной памяти

1.6.1. Маршрут проектирования стандартной памяти широкого применения

1.6.2. Автоматизированный синтез встроенной памяти

1.7. Некоторые итоги анализа современного состояния методологии проектирования СБИС

2. Исследование и разработка функциональных узлов тактируемых статических КМОП ЗУПВ

2.1. Особенности маршрута проектирования ЗУ

2.2. Исследование и разработка конструкции элемента памяти статического КМОП ЗУПВ

2.2.1. Стандартная структура построения принципиальной электрической схемы элемента памяти статического КМОП ЗУПВ

2.2.2. Методика выбора оптимальной конструкции элемента памяти ЗУ

2.2.3. Разработка топологии ячейки памяти статического КМОП ЗУПВ

2.3. Исследование и разработка конструкции дешифратора строк ЗУ

2.3.1. Дешифраторы и особенности проектирования их электрической принципиальной схемы

2.3.2. Разработка электрической принципиальной схемы тактируемых (динамических) дешифраторов

2.3.3. Разработка топологии дешифратора строк

2.4. Исследование и разработка конструкции адресного формирователя

2.4.1. Общая характеристика адресных формирователей и их место в

структуре ЗУ

2.4.2 Разработка электрической принципиальной схемы КМОП Адресного формирователя

2.4.3. Разработка топологии Адресного формирователя

2.5. Принципы структурной оптимизации топологической архитектуры накопителя

2.6. Выводы по Главе 2

3. Исследование и разработка многоразрядных быстродействующих КМОП сумматоров

3.1. Показатели оценки характеристик сумматоров

3.1.1. Быстродействие

3.1.2. Потребляемая мощность

3.1.3. Показатель произведение мощность-задержка

3.2. Ретроспектива известных сумматоров на КМОП структурах

3.2.1. Традиционный КМОП полный сумматор

3.2.2. Усовершенствованный традиционный КМОП полный сумматор

3.2.3. КМОП полный сумматор на передаточных вентилях

3.3. Новые схемотехнические решения ячейки одноразрядного полного сумматора

3.4. Результаты моделирования и сравнения

3.5. Разработка топологии функциональных элементов библиотек быстродействующих КМОП сумматоров для работы в составе многоразрядных устройств

3.5.1. Традиционная стратегия построения топологии ячейки сумматора

3.5.2. Альтернативная стратегия построения топологии ячейки сумматора со сквозным переносом

3.5.3. Результаты разработки топологии сумматоров по предложенной стратегии

3.6. Выводы по главе 3

4. Новые методики для проектирования оптимальных функциональных элементов библиотек заказных КМОП СБИС

4.1. Сравнение сумматоров с последовательным переносом по быстродействию с использованием введённого критерия «Разряд-

ность Равных Задержек»

4.2. Известные методики сравнения сумматоров по быстродействию

4.2.1. Прямая методика сравнения

4.2.2. Традиционная методика сравнения

4.3. Новая методика сравнения быстродействия сумматоров по критерию «Разрядность Равных Задержек»

4.3.1. Структурная схема моделирования по методике РРЗ

4.3.2. Вычисление критерия «Разрядность Равных Задержек»

4.3.3 Анализ по критерию сравнения «Разрядность Равных Задержек»

4.3.4 Пример применения новой методики сравнения сумматоров

4.4. Метод формирования синхронных управляющих сигналов

4.4.1. Проблемы оптимизации синхронизации управляющих сигналов запоминающих устройств

4.4.2. Режимы работы тактируемого статического КМОП ЗУПВ

4.4.3. Проблемы проектирования блока управления и синхронизации запоминающих устройств

4.4.4. Описание «Метода формирования синхронных управляющих сигналов»

4.4.5. Схемотехническое DUMMY

4.4.6. Топологическое DUMMY

4.4.7. Технологическое DUMMY

4.5. Выводы по главе 4

5. Обсуждение результатов диссертации

5.1. Основные проблемы надёжного функционирования ЗУ

5.2. Устранение выявленных проблемных узлов конструкции СБИС 1603РУ1

5.3. Создание оптимальных конструктивных решений построения много-разрядных сумматоров со сквозным переносом

5.4. Реализованные конструктивные решения ячеек одно-разрядных сумматоров со сквозным переносом для оптимального построения много-разрядных систем

5.5. Поиск новых решений построения топологии на основе анализа недостатков известных топологических решений и их сравнение

с известными на базе пост-топологического моделирования

5.6. Основные практические результаты диссертационного исследования

ЗАКЛЮЧЕНИЕ

Библиографический список использованной литературы

Приложение А. Параметры математических моделей 3-го уровня для программы PSpise технологического процесса HF3RP

предприятия ОАО «НЗПП с ОКБ»

Приложение Б. Фрагмент правил проектирования технологического процесса HF3RP предприятия ОАО «НЗПП с ОКБ»

Приложение В. Документы, подтверждающие практическую значимость диссертационного исследования (Акт внедрения

ОАО «НЗПП с ОКБ», Акт внедрения ООО «СибИС»)

Приложение Г. Документы, подтверждающие интеллектуальную собственность (Патенты и авторские свидетельства)

СПИСОК СОКРАЩЕНИЙ

АЛУ (ALU - Arithmetic and Logic Unit) - Арифметико-логическое устройство

АЦП (ADC - Analog-to-Digital Converter) - аналого-цифровой преобразователь

БМК - Базовый Матричный Кристалл ВК (СЕ - Chip Enable) - Сигнал Выбор Кристалла ВКЗ - весовой коэффициент значимости ЗУ — Запоминающее Устройство

ЗУПВ - Запоминающее Устройство с Произвольной Выборкой

ИМС - Интегральная Микросхема

ИС (1С - Integrated Circuit) - Интегральная Схема

КМОП (CMOS - Complementary-symmetry Metal-Oxide-Semiconductor) -

Комплементарная структура Металл-Окисел-Полупроводик КП - Контактная Площадка КПД - Коэффициент Полезного Действия JIK - Локальный Критерий

МДП - структура Металл-Диэлектрик-Полупроводник МОП - структура Металл-Оксид-Полупроводник

НЗПП с ОКБ - Новосибирский Завод Полупроводниковых Приборов с Особым Конструкторским Бюро НИОКР - Научно-Исследовательская или Опытно-Конструкторская Работа НИР - Научно-Исследовательская Работа ОЗУ - Оперативное Запоминающее Устройство ОКО - Обобщенный Критерий Оптимальности ПЗУ — Постоянное Запоминающее Устройство ПО - Программное Обеспечение

ППЗУ - Программируемое Постоянное Запоминающее Устройство ПРС - Предложенная ячейка полного Сумматора

РРЗ - Разрядность Равных Задержек РШ - Рабочий Шаблон (Фотошаблон) РЭА - радиоэлектронная аппаратура

СБИС (VLSI - Very-Large-Scale Integration) - Сверх-Болыпая Интегральная Схема

СнК (SoC - System-on-Chip) - Система-на-Кристалле СОЗУ — Статическое Оперативное Запоминающее Устройство СИВ - Сумматор с использованием Передаточных Вентилей ТРС - Традиционный КМОП полный Сумматор ТУ - Технические Условия

УТРС - Усовершенствованный Традиционный КМОП полный Сумматор ЭКБ - Электронная Компонентная База ЭФФ - показатель Эффективности топологии

Abstract - Абстрактное представление топологии в виде многоугольника, сожержащего границы фрагмента и терминалы для подсоединений внешних связей AND - Логическая функция И ASIC - СБИС специального назначения

ASM (Application-Specific Memory) - Память Специального Применения ASSP (Application-Specific Standard Product) - стандартный продукт специальных приложений Back-end - финишная часть технологического маршрута с осажденными

проводящими плёнками и слоями обеспечивающими коммутацию CP - Центральный процессор

CPU (ЦПУ - центральное процессорное устройство) - электронный блок либо интегральная схема (микропроцессор), исполняющая машинные инструкции (код программ). Datapath - тракт данных

DC (Direct Current) анализ - Анализ по Постоянному Току

DFM (Design For Manufacturing) - ПО для моделирования производственных процессов

DRAM (Dynamic random access memory) - Динамическая память с произвольным доступом

DRC (Design Rules Checking) - проверка правил проектирования на соответствие технологическим ограничениям DSM (Deep SubMicron) - Глубокий СубМикрон DSP - цифровые сигнальные процессоры DSP (ЦП) - цифровой сигнальный процессор

DUMMY - Термин, отражающий свойства элемента, которые используются

для выравнивания условий изготовления или работы DV-триггер — Триггер, который при V = 1 работает как D-триггер, а при V =

О - переходит в режим хранения EDA (Electronic Design Automation) - комплекс программных средств для облегчения разработки электронных устройств, создания микросхем и печатных плат. Enable - сигнал разрешения работы

EEPROM (Electrically Erasable Programmable ROM) - Электрически Стираемое Перепрограммируемое ПЗУ (ЭСППЗУ) Feed-through track - вертикальные ячейки Feed-th roughs - вертикальные проходы

Flash (flash memory) - разновидность полупроводниковой технологии электрически перепрограммируемой памяти Front-end - начальная часть технологического маршрута СБИС формирующая внутренние слои в объёме кремниевой подложки, без нанесённых внешних плёнок, относящихся к части маршрута Back-end Full adder based on the transmission gate logic - схему сумматора, построенную на передаточных вентилях Full-Custom - Методология проектирования ИС, основанная на индивидуальном ручном проектировании топологии каждого элемента.

HDL (Hardware Description Language) - Язык описания аппаратной части HF3RP — название радиационно-стойкого 3-мкм технологического процесса

на линейке ОАО «НЗПП с ОКБ» I/O (In/Out) - Вход/Выход INVERTOR - инвертор

IP-block (СФ-блок - Сложно-Функциональный Блок) - готовые сложные

блоки для проектирования СБИС типа Система-на Кристалле ITRS (International Technology Roadmap for Semiconductors) - Международная Технологическая Дорожная карта развития Полупроводниковых приборов Keep outs - непроходимость

Linux - Unix-подобная операционная система, созданная и распространяющаяся в соответствии с моделью разработки свободного и открытого программного обеспечения. LOCOS - Технология с использованием локального окисления кремния LVS (Layout vs Schematic) - проверка топологии на соответствие электрической принципиальной схеме Maylar - название безусадочной плёнки с проницаемым и непроницаемым

покрытием по имени фирмы изготовителя. Mirror Adder - зеркальная схема сумматора

MOSFET - полевой транзистор со структурой металл-оксид-полупроводник MPEG2 - группы стандартов цифрового кодирования видео- и аудиосигналов, организации транспортных потоков видео и аудио информации, передачи сопутствующей информации. NAND - Логическая функция И-НЕ

NMOS - полевой транзистор N-типа со структурой металл-оксид-

полупроводник NOR - Логическая функция НЕ-ИЛИ OR - Логическая функция ИЛИ Over - наращивание

Oversize - обращивание

P&R (Place-and-Route) - размещение-и-трассировка PC (Personal Computer) - персональный компьютер PCB (Printed Circuit Board) - печатная плата

PDK (Process Design Kit) - набор файлов, необходимых и достаточных для

законченного цикла проектирования. PDP (Power-Delay Product) - Произведение мощности-на-задержку Pull-down network — схема стекания Pull-up network - запитывающая часть схемы

Reuse-блока — блок для последующего многократного использования Ripple carry full adders - параллельный сумматор с последовательным переносом

ROM (Read-Only Memory) - Постоянное Запоминающее устройство RTL (Register Transfer Level) - Уровень регисторовых передач SARS (Severe Acute Respiratory Syndrome) - Тяжёлый Острый Респираторный Синдром, Атипичная Пневмония SRAM (Static Random Access Memory) - Статическая оперативная память с

произвольным доступом Track - трасса

TTL - транзисторно-транзисторная логика Undersize - сжатие

UNIX - семейство переносимых, многозадачных и многопользовательских

операционных систем. USB (Universal Serial Bus) - универсальная последовательная шина Via (Прорезь) - Контактное Окно между слоями металлизации, начиная со 2-го и выше

Windows NT - линейка операционных систем производства корпорации

Microsoft и название первых версий ОС. XNOR — Логическая функция исключающее НЕ-ИЛИ XOR - Логическая функция исключающее ИЛИ

Введение диссертации (часть автореферата) на тему «Исследование и разработка новых схемо-топологических решений элементов библиотек заказных КМДП СБИС»

ВВЕДЕНИЕ

Актуальность диссертационного исследования. Анализируя развитие микроэлектроники, следует выделить следующий факт: в 1998 году электронная промышленность впервые по общему объёму продаж превзошла автомобильную и стала самой крупной в мире отраслью, с общим объёмом продаж более одного триллиона долларов [1]. Главной движущей силой быстрого роста электронной промышленности является развитие микроэлектроники на базе длительного масштабирования размеров МОББЕТб [2], которое оказывает влияние на уменьшение стоимости и рост характеристик всех электронных изделий.

На определённом этапе развития микроэлектроники было установлено, что возможности масштабирования и совершенствования материалов и технологий довольно успешно позволяют решать задачи по непрерывно растущим требованиям к производительности и стоимости электронных систем [3].

К сожалению, уменьшение линейных размеров интегральных схем сопровождается целым рядом изменений характеристик приборов и требований к их использованию.

Кроме того, возможности масштабирования линейных размеров ограничены физическими пределами. Поэтому промышленное изготовление СБИС с характеристическими размерами М08БЕТ 10 пш и ниже представляется трудоёмкой и дорогостоящей задачей [4].

Однако, целью развития каждого нового технологического поколения приборов является не формальное достижение минимальных размеров, а рост основных технико-экономических показателей СБИС, таких как повышение быстродействия, снижение мощности потребления, уменьшение площади элементов при сохранении их функциональности. Поэтому альтернативные способы достижения указанных целей продлевают время жизни каждому новому поколению приборов [5].

Учитывая проблему возможности длительного масштабирования, исследования в области достижения предельных характеристик сегодня становятся всё более и более актуальными.

Поэтому в данной работе особое внимание обращается на исследование принципов проектирования, позволяющих повысить технико-экономические показатели ИС на основе любой технологической базы, в том числе и существующей на сегодняшний день.

Цель диссертационного исследования. Целью данной работы является поиск и оптимизация схемотехнических и топологических решений, позволяющих повысить существующие характеристики отдельных функциональных элементов библиотек, используемых при проектировании КМОП СБИС.

Для достижения указанной цели необходимо решить ряд Задач:

• Исследование известных схемотехнических решений отдельных блоков тактируемых статических Оперативных Запоминающих Устройств (ОЗУ) с Произвольным Выбором (ЗУПВ) [6-12], на основании которых проведён анализ их недостатков и намечены пути их устранения;

• Разработка принципов выбора оптимальных конструктивных решений при проектировании Запоминающих Устройств (ЗУ), начиная с выбора конструкции ячейки памяти, топологической архитектуры всего кристалла ЗУ вплоть до его физической реализации в производстве;

• Сравнение количественных характеристик известных схемотехнических решений ячеек полных сумматоров со сквозным переносом при работе в составе многоразрядных сумматоров;

• Разработка на базе сертифицированных 8р1се-моделей новых оптимизированных схемо-топологических решений ряда функциональных элементов цифровых библиотек КМОП СБИС для их многократного использования в составе библиотек стандартных элементов;

• Разработка авторских методик сравнения и выбора отдельных функциональных элементов цифровых библиотек КМОП СБИС.

В процессе работы по решению задач диссертационного исследования использовалась следующая Методологическая база исследования:

• Программное обеспечение для сквозного проектирования СБИС типа Система-на-Кристалле (СнК) фирмы Cadence Design Systems (США);

• Программное обеспечение MyChip Station фирмы MyCAD (США, Ю. Корея);

• Правила проектирования (Design Rules) из состава PDK (Process Design Kit) технологических КМОП процессов, указанных выше;

• Сертифицированные Spice-модели 3-микронного КМОП процесса, используемого в серийном производстве ИС ОАО «НЗПП с ОКБ», и 0.18 мкм КМОП процесса ф. Silterra (Малайзия).

Научная новизна исследования заключается в следующем:

• Предложен новый подход к определению количества строк и столбцов при построении архитектуры накопителя запоминающего устройства, заключающийся в кратном увеличении количества строк при пропорциональном уменьшении количества столбцов накопителя.

• Предложены новые конструктивные решения для построения ЗУ в широком диапазоне значений параметров техпроцесса: ячейка памяти, дешифратор строк, адресный формирователь и конструкция предзарядных транзисторов и фиксирующих элементов.

• Предложен и системно сформулирован метод формирования управляющих сигналов сложной последовательности для синхронизации управления различными блоками запоминающего устройства с минимальными потерями быстродействия и надёжности.

• Описана методика выбора оптимальной конструкции ячейки КМОП ЗУПВ по основным техническим показателям: площадь элемента, быстродействие, надёжность (устойчивость к воздействию помех), потребляемая мощность в статическом режиме.

• Предложена методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия «Раз-

рядность Равных Задержек» (РРЗ), позволяющей достоверно на начальных этапах проектирования СБИС получить объективную информацию о работе сумматоров в составе многоразрядных устройств.

• Предложен и описан новый подход к стратегии построения топологии сумматоров со сквозным переносом, позволяющий повысить их быстродействие на физическом уровне при использовании в составе многоразрядных сумматоров.

Практическая значимость работы

• Разработана оригинальная топология ячейки запоминающего элемента, заключающаяся в развороте затворов транзисторов на 90° по сравнению с традиционными решениями, позволяющая:

a) использовать затворы обоих управляющих транзисторов ячейки для передачи адресного сигнала, что позволяет вдвое уменьшить сопротивление адресной шины при незначительном увеличения её ёмкости;

b) изменить коэффициент формы ячейки без увеличения её площади, что даёт возможность реализации нетрадиционного подхода к выбору количества строк и столбцов при сохранении соотношения сторон накопителя ЗУ;

c) использовать оптимальное расположение комплементарных пар инверторов ячейки для применения охранных колец без увеличения площади ячейки, позволяющее, при необходимости, простую модификацию размеров транзисторов без изменения конструкции и увеличения площади;

• Разработаны принципиальная схема и топология КМОП ЗУПВ 1603РУ1 и получен работоспособный кристалл, удовлетворяющий требованиям ТЗ по быстродействию. Новый кристалл СБИС 1603РУ1 имеет задержку распространения сигнала от входа Выбор Кристалла (ВК) до выхода в режиме чтения 80 не при 25°С, что в 2.25 раза меньше в сравнении с предыдущей конструкцией и в 5.6 раза меньше требований ТУ;

• Реализована новая методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия РРЗ при расширении состава библиотек цифровых СБИС БМК И174 и И206 серийного производства ОАО «НЗПП с ОКБ»;

• Предложены новые схемотехнические решения нескольких функциональных цифровых элементов библиотек КМОП СБИС: адресный формирователь, дешифратор строк, несколько типов полных сумматоров, позволивших повысить их быстродействие и надёжность и уменьшить количество элементов, используемых при их реализации;

• По результатам исследований в библиотеки КМОП технологического процесса HF3RP ОАО «НЗПП с ОКБ» внедрены новые функциональные цифровые элементы: адресный формирователь, дешифратор, девять видов сумматоров.

Апробация результатов исследования. Основные результаты диссертационного исследования докладывались и обсуждались на международных и отечественных научно-технических конференциях и семинарах:

• «IEEE llth International Conference and Seminar on Micro/Nano-technologies and Electron Devices Proceedings», EDM-2010, Russia, Erlagol, June/July, 2010;

• «lOth International Conference on Actual Problems Electronic Instrument Engineering Proceedings», APEIE-2010, Russia, Novosibirsk, 2010;

• Ежегодная Российская научно-техническая конференция «Информатика и проблемы телекоммуникаций», Россия, Новосибирск, 2008 и 2011.

Публикации. По материалам диссертации опубликовано 23 печатных работ, в т.ч. 3 статьи в изданиях, рекомендованных ВАК Российской Федерации, получено 11 патентов на изобретение, 1 авторское Свидетельство о государственной регистрации Топологии Интегральной Микросхемы 1603РУ1 и 1 учебное пособие - по проектированию топологии компонентов СБИС.

Результаты диссертации, выносимые на защиту

• Новые архитектурные, схемотехнические и топологические решения, позволяющие улучшить существующие характеристики отдельных функциональных элементов библиотек, используемых при проектировании КМОП СБИС типа СнК, основанные на предлагаемых методах и конкретных решениях;

• Метод формирования управляющих сигналов сложной последовательности для синхронизации управления различными блоками ЗУ с минимальными потерями быстродействия и надёжности;

• Методика сравнения сумматоров с последовательным переносом по быстродействию с использованием введённого критерия РРЗ;

• Стратегия построения топологии сумматоров со сквозным переносом, позволяющая повысить их быстродействие на физическом уровне при использовании в составе многоразрядных сумматоров;

• Новые схемотехнические решения построения сумматоров, позволяющие достигнуть нового, более высокого уровня быстродействия.

ГЛАВА 1. Эволюция и современные тенденции развития методологии проектирования интегральных схем.

Классификация методов проектирования СБИС весьма многообразна, сильно разветвлена, не имеет однозначной терминологии, и, как правило, имеет размытые границы. Такая неопределённость вызвана исторической спецификой развития индустрии твёрдотельной микроэлектроники, основанной на стремительных темпах развития технологии, средств проектирования и алгоритмов программных продуктов [13,14].

1.1. Масштабирование линейных (характеристических) размеров интегральных схем.

Требования потребителей к непрерывному росту технических показателей, функциональности и снижению стоимости СБИС сформировали необходимость непрерывного обновления и внедрения новых технологических процессов каждые два-три года в течении последних 4-х десятилетий [15]. С момента изобретения интегральной схемы в 1959г. характеристики и сложность ИС существенно выросли. На рисунке 1.1 изображены: А - первая интегральная схема (Fairchild Semiconductor, 1959), В - первый микропроцессор (Intel 4004, 1971), и С - недавний микропроцессор (Intel Pentium 4, 2002).

А В С

Рисунок 1.1- Микрофотография трех революционных поколений ИС и эволюции технологии (пропорции кристаллов соблюдены весьма условно).

На рисунке 1.2 показано уменьшение минимальной характеристической длины MOSFET за последние 30 лет совместно с прогнозом Международной Технологической Дорожной карты развития Полупроводниковых приборов (International Technology Roadmap for Semiconductors (ITRS) [16]). График показывает, что в 2003, был пройден значимый рубеж, с элементами минимальной характеристической длины <100 nm. Этот размер меньше, чем клетка вируса SARS (Severe Acute Respiratory Syndrome - Тяжёлый Острый Респираторный Синдром, Атипичная Пневмония) (Смотри врезку на рисунке 1.2). Вопрос, поиск ответа на который продолжается уже давно, продолжится ли масштабирование MOSFET до 10 nm характеристической длины (и дальше) или придётся искать активные приборы, основанные на иных принципах работы и имеющие другие свойства и характеристики.

104

£ с,

а. а> 5

I I03

at о ч> т

I-

о

а. 0> н

ж

го а.

го X

102 -

10

О

Technology -

□ О 0.13 цт

on node

90 nm ^Э ~ 65 nm

О^ 45 nm v-, CX 32 nm -X) 22 nTi

Minimun

gate length

1970 1980 1990 2000

Год

2010

2020

Рисунок 1.2 - Эволюция технологии, минимальной длинны канала, и предсказание 2001 ITRS (пунктирная линия). Врезка показывает

размеры вируса SARS.

Уменьшение линейных размеров интегральных схем сопровождается целым рядом изменений характеристик приборов и требований к их использованию. Эти изменения и требования образуют комплекс Проблем проектирования СБИС в области глубокого субмикрона [5].

1.2. Проблемы проектирования СБИС в области глубокого субмикрона (Deep SubMicron (DSM)) и пути их решения.

Степень интеграции является одним из наиболее значимых характеристик современных ИС, так как характеризует количество транзисторов размещённых на одном кристалле.

Однако, с ростом плотности размещённых компонентов и их количества на кристалле, возникает ряд проблем зачастую ранее не оказывающих существенного влияния на функциональные характеристики устройств. Ввиду того, что эти проблемы оказывают непосредственное влияние на необходимость совершенствования средств и методов проектирования, понятен растущий интерес к ним широкого круга специалистов. К числу таких проблем относятся:

• Рост удельных значений электрофизических характеристик компонентов и связей, оказывающих паразитное влияние на функционирование приборов и устройств:

- сопротивление проводников и связей;

- ёмкость проводников и связей;

- индуктивность проводников и связей.

• Рост токов потребления:

- вследствие роста рабочих характеристик активных приборов (крутизна, рабочая частота);

- вследствие роста утечек.

• Влияние неравномерного разогрева отдельных участков на корректное функционирование элементов, блоков и узлов проекта.

• Рост помех и шумов в сети питания и связях связанных с переключением мощных сигналов.

• Влияние конфигурации и взаимного расположения элементов на их пост-производственную форму.

• Увеличение сроков подготовительных этапов проектирования [17].

Все перечисленные проблемы оказывают серьёзное влияние на процесс проектирования СБИС в области методологии проектирования Full-Custom (Методология проектирования ИС, основанная на индивидуальном ручном проектировании топологии каждого элемента) - аналоговые и смешанные схемы, схемы запоминающих устройств, специальные заказные схемы и т.д. и требуют специального внимания специалистов, вовлечённых в процесс производства СБИС. Просматривается прямая зависимость усложнения процедуры проектирования, увеличение сроков и стоимости проектов с уменьшением характеристических размеров, начиная с 250 nm и ниже. Всё это сопровождается необходимостью решения целого ряда специальных дополнительных задач:

• Рассмотрение необходимости снижения питающих напряжений источников питания.

• Оценка необходимости увеличения размеров и зазоров для критичных сигналов и шин источников питания.

• Экранирование критичных сигналов и шин источников питания (рисунок 1.3).

трёх трёхуровневых шин и всех их от всех остальных в пяти уровневом

технологическом процессе.

• Формализация правил проектирования.

• Увеличение количества используемых элементов DUMMY.

• Усиление внимание к размещению блоков.

• Использование современных средств проектирования и моделирования.

• Совершенствование аппаратных и программных средств проектирования (DFM).

• Увеличение количества циклов моделирования с учётом паразитных элементов.

• Планирование увеличения сроков и стоимости проектов.

• Создание доступных учебных курсов для подготовки и совершенствования специалистов соответствующей специализации.

Анализ этого краткого перечня основных проблем и путей, направленных на их разрешение, становится всё более серьёзным препятствием на пути дальнейшей миниатюризации. Эти соображения служат основными аргументами о скором окончании эры масштабирования и как следствие прекращения действия закона Мура [18,19].

Например, 3D экранирование отдельной шины увеличивает её характеристический размер минимум в три раза, а экранирование каждой шины в жгуте - в два раза. Необходимость уменьшения разброса параметров на кристалле также требует дополнительной площади: увеличение длин каналов (затворов) транзисторов, применение технологических DUMMY элементов. Снижение напряжения питания усиливает влияние внешних и внутренних помех и шумов и требует дополнительных усилий по анализу их влияний и дополнительных усилий по их подавлению.

Как было отмечено выше, темпы совершенствования технологии заметно опередили развитие и совершенствование методов проектирования. Поэтому исследования способов, позволяющих добиться результатов проектирования таких же, которые достигаются за счёт масштабирования характе-

ристического размера технологии, на сегодня являются не только актуальными, но и отдаляют приближающийся конец эры масштабирования характеристических размеров [19].

1.3. Эволюция стратегий, методов и принципов проектирования интегральных схем.

Сегодня достижения всех областей микроэлектроники, в том числе и в области проектирования, достигли чрезвычайно высокого уровня.

Топология схем на Комплементарных структурах Металл-Оксид-Полупроводник (CMOS, КМОП) (впервые предложенная Уанласом и Са (Wanlass and Sah) [20]) была приспособлена к 1С индустрии в ранние 1980-е благодаря свойственной более низкой потребляемой мощности и увеличенным масштабирующим характеристикам CMOS схем в сравнении с NMOS [21-23]. Более высокая помехозащищённость CMOS схем позволяла масштабировать напряжение источника питания, которое в 1990-е ускорялось, при этом увеличивая как их КПД, так и надёжность самих транзисторов. CMOS процесссы стали более предпочтительными технологиями в ведущих микропроцессорах Intel, начиная с i286 (выпущенном в 1982). Переход от NMOS технологического процесса к CMOS позволил координально уменьшить как общую потребляемую мощность, так и плотность энергии на вентиль в микропроцессорах Intel [24].

На заре микроэлектроники единственным способом проектирования был ручной, который включал в себя: ручное рисование электрической принципиальной схемы, ручной инженерный расчёт, ручная компоновка элементов топологии и их ручная трассировка на специальной безусадочной миллиметровой бумаге «Maylar». Естественно, что такой метод проектирования был длительной, трудоёмкой задачей. Он требовал большого числа квалифицированных участников и приводил к многочисленным ошибкам и итерациям. Современные жесткие требования рынка и достижения технологии, в свою очередь, предъявляют неизбежные требования развития программного

обеспечения и аппаратных средств для улучшения показателя времени выхода на рынок кристальных проектов и, особенно в автоматизации всего процесса. Повышение точности воспроизведения окончательных размеров нанесённых масок стало ещё одной движущей силой компьютеризации топологического проектирования.

Первые проектировочные платформы были чисто заказными из-за необходимости гарантировать быструю обработку графических приложений и иметь достаточную производительность. Компании, такие как CALMA (Data General), изготовили объёмную суперкомпьютерную стойку и развили специализированное программное обеспечение для печатных плат (PCB) и приложения для интегральных схем (1С) [4].

Габариты магнитных дисков памяти по сегодняшним стандартам были огромны, а объём этой памяти — мизерным. Самая сложная модель семейства компьютеров обладала объёмом дисковой памяти всего 220 MB и всего 0,5 MB DRAM памяти произвольного доступа. Стоимость такого компьютера равнялась около $1 миллиона долларов U.S., и доступ в участии проектирования этого типа был ограничен даже для крупных и финансово обеспеченных организаций. Так как рынок рос вместе с ростом размеров кристаллов, и все большее число компаний вовлекалось в процесс кристального проектирования, производители аппаратного и программного обеспечения вынуждены были искать более быстрые, простые и дешёвые решения.

Крупнейшей революцией в аппаратном обеспечении было развитие «инженерных рабочих станций», которые работали на варианте UNIX платформы. Рабочие станции развивались годами и достигли невероятного быстродействия и сложности. Они использовались для всех типов инженерного проектирования, так как цены стали более доступными. Сегодня существует огромное давление в сторону продвижения к более дешёвым и популярным платформам, таким как PC с Linux и Windows NT.

Так как аппаратные платформы усовершенствовались, происходило развитие программного обеспечения и даже более высокими темпами. Ком-

пании Mentor Graphics, Cadenee, Synopsis, Compass и Daisy завоёвывают всё большую и большую популярность на рынке продуктов проектирования 1С и печатных плат (PCB). Ярким примером развития рынка на платформе PC является программный пакет под названием L-Edit компании Tanner, разработанный для проектирования ИС.

Направление развития программного обеспечения в сторону большей автоматизации трудоёмких задач: например, проектирование блоками, содержащими сотни транзисторов, в которых традиционный визуальный анализ внутренних соединений весьма затруднён, или, например, проверка 256-МВ-ного кристалла памяти [4].

На сегодня основными задачами автоматизации являются:

• Синтез топологии.

• Миграция топологии.

• Проверка топологии

• Синтез электрической принципиальной схемы.

• Авторазмещение и автотрассировка.

На рисунке 1.4 приводится обобщённая схема маршрута проектирования микропроцессоров [4].

Рисунок 1.4 - Маршрут проектирования микропроцессоров в режиме Full-Custom.

Сегодня топологическое проектирование выполняется в среде, которая непрерывно изменяется. Программные продукты и методы, совершенствование компьютерных платформ, появление новых участников со своими новыми подходами, для обеспечения этих инструментов, изменение структуры заказчиков за счёт появления новых со своими специфическими требованиями, развивающиеся новые приложения, давление рынка на временные стоимостные показатели - вот краткий список проблем, которые приходится решать разработчикам СБИС в связи с ускорением темпов развития микроэлектроники [25].

Однако, следует отметить, что фундаментальные принципы для создания качественной топологии основываются на физических и электрических свойствах, которые никогда не меняются [4].

Такое глобальное усложнение интегральных схем, помимо прочего неизбежно привело все составляющие индустрии (в том числе и проектирование) к глубокой дифференциации по узким направлениям. Это обстоятельство разделило ранее общий маршрут проектирования на множество маршрутов в зависимости от направлений. Так, например, маршрут по проектированию микропроцессоров существенно отличается от маршрута по проектированию любого типа Запоминающих устройств, методология проектирования специализированных СБИС (ASIC) заметно отличается от других методологий проектирования. Такое разделение вызвано исключительно требованиями рыночных отношений по повышению эффективности проектирования.

Перечислим некоторые основные маршруты проектирования согласно известным источникам [4,26,27]:

• Маршрут проектирования микропроцессоров (CP);

• Маршрут проектирования СБИС стандартных продуктов специальных приложений (Application-Specific Standard Product (ASSP)):

- Маршрут проектирования цифровых сигнальных процессоров (DSP);

- Маршрут проектирования СБИС специального назначения (ASIC) (рисунок 1.5);

- Маршрут проектирования памяти специального применения (Application-Specific Memory (ASM));

• Маршруты проектирования различных запоминающих устройств.

• Маршрут проектирования СБИС на стандартных элементах;

• Маршрут проектирования Систем-на-Кристалле (SoC) и т.д.

1

I

28

1. Архитектурное/поведенческое

пр оектнрование щ

г

2. RTL проектирование

1 у 1 i.

3. Логическое проектирование

1 г

• 4. Логическая/временная оптимизация (Сюпез)

1 г А

5. Размещение и трассировка

1 г п

б. Экстракция и временные расчёты

1 Г

7. Анализ сигналов

W

1 г

8. Запись для производства w

W

Рисунок 1.5 - Структура ASIC маршрута.

Заметим, что каждый из этих маршрутов в свою очередь может подразделяться ещё на несколько ветвей.

Важно подчеркнуть, что три последних в этом условном списке занимают львиную долю всех методологий проектирования. Основной причиной этого является, прежде всего, их универсальность. Также важной особенностью их является то, что они заметно разделены во времени своего появления. Кроме того, идеология маршрута проектирования «Маршрут проектирования СБИС на стандартных элементах» фактически породила «Маршрут проектирования Систем-на-Кристалле (БоС)».

Рассмотрим по отдельности каждый из них.

1.4. Метод проектирования на стандартных элементах.

Сущность метода стандартных ячеек и блоков заключается в накоплении, систематизации и применении при проектировании БИС заранее разработанных компонентов, функциональных узлов и блоков: резисторов, транзисторов, логических элементов, триггеров, регистров, законченных дешифраторов, сумматоров, элементов разных типов ЗУ - ОЗУ, ПЗУ, ППЗУ и т.д. [28].

1.4.1. Библиотеки стандартных ячеек.

Библиотека логических ячеек (или блоков, или элементов) есть набор строительных блоков для маршрута проектирования ASIC. Обычно библиотекой называют библиотеку «стандартных ячеек», потому что у них общий интерфейс исполнения и регулярная структура.

Библиотека обеспечивает функциональность строительных блоков, используемых для синтеза и топологического представления ячеек для средств place-and-route (размещение-и-трассировка). Очень важно отметить, что процесс HDL синтеза ограничивает выбор логических ячеек теми, что находятся в предоставленной библиотеке. Это означает, что физическое или топологическое представление ячеек уже существует, когда проект осуществляется с использованием средств place-and-route.

Список литературы диссертационного исследования кандидат наук Шубин, Владимир Владимирович, 2013 год

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

1. S. М. Sze. Microelectronics technology: Challenges in 21st century / S. M. Sze // in: S. Luryi, J. M. Xu, and A. Zaslavsky, eds., Future Trends in Microelectronics: the Nano Millennium. - New York: Wiley, 2001. - PP.3-16.

2. G. Moore. Cramming more components onto integrated circuits / G. Moore // Electronics, 38 (8). - April 1965. - PP.114-117.

3. Пресс-релиз ф. Intel Corporation Ltd. в ознаменование 40-летия формулировки «Закона Мура».

4. Dan Clein. CMOS 1С LAYOUT. Concepts, Methodologies and Tools / Dan Clein // Newnes. - 2000.

5. Красников Г. Я. Конструктивно-технологические особенности субмикронных МОП-транзисторов / Г. Я. Красников // Изд. «Техносфера», 2-изд. - г.Москва, 2011.

6. Поляков И. В. Авторское свидетельство № 1113853 / И. В. Поляков, Н. Г. Григорьев // СССР, G11С 8/00, бюллетень №34. - 15.09.1984.

7. Tetsuya Iizuka. Patent №4 401 903/ Tetsuya Iizuka // USA, H03K 19/094

8. Тарасов M. Л. Адресный регистр / M. Л. Тарасов, В. Ю. Вайнер // Авторское свидетельство № 832726.

9. Кармазинский А. М. Синтез принципиальных схем цифровых элементов на МДП-транзисторах / А. М. Кармазинский // Радио и связь. - 1983,

10. Караханян Э.Р. Динамические интегральные схемы памяти с МДП структурой / Э. Р. Караханян, В. А. Шилин // Изд. «Радио и Связь». -г.Москва, 1984г.

11. Козырь И.Я. Схемотехника БИС постоянных запоминающих устройств. О.А. Петросян / И.Я. Козырь, Л.А. Коледов, Ю.И. Щетинин // Изд. «Радио и Связь». - г.Москва, 1987г.

12. Michael Quirk. Semiconductor Manufacturing Technology / Michael Quirk, Julian Serda // Pearson Education, Inc., Prentice Hall, 1st Edition. - 2001.

13. Т. Сугано. Введение в микроэлектронику / Т. Сугано, Т. Икома, Ё. Та-

кэиси //изд.«Мир». - 1988г.

14. Simon Naykin. Introdaction to Analog and Digital Communications / Simon Naykin, Michael Moher // John Wiley & Sons, Inc., Second Edition. - 2007.

15. Bohr MT. Nanotechnology goals and challenges for electronic applications / Bohr MT // IEEE Transactions on Nanotechnology, 1 (1). - March 2002. -PP.56-62.

16. The International Technology Roadmap for Semiconducters: 2001. -Semiconductor Industry Association (SIA). - San Jose, CA, 2001.

17. R. Jacob Baker. CMOS. Circuit Design, Layout, and Simulation / R. Jacob Baker // IEEE Press. - 2005.

18. Henry Chang. Surviving the SOC Revolution / Henry Chang, Larry Cooke, Merril Hunt, Grant Martin, Andrew McNelly, Lee Todd // Kluwer Academic Publishers. - Boston/Dordrech/London, 1999.

19. Новый стратегический план развития полупроводниковых технологий. — ITRS 2012, http://www.russianelectronics.ru/leader-r/review/doc/58377/

20. Wanlass FM, Sah СТ, Nanowatt logic using field-effect metal-oxide semiconductor triodes / Wanlass FM, Sah CT // Proceedings of the IEEE International Solid-State Circuits Conference. - vol. 6. - February 1963. - PP.32-33.

21. Pfiester JR. Performance limits of CMOS ULSI / Pfiester JR, Shott JD, Meindl JD // IEEE Journal of Solid-State Circuits, SC-20 (1). -Februaryl995. -PP.253-263.

22. Chang L. Moore's law lives on / Chang L. et al. // IEEE Circuits and Devices Magazine, 19 (1). - January 2003. - PP.35-42.

23. Klein T. Technology and performance of integrated complementary MOS circuits / Klein T // IEEE Journal of Solid-State Circuits, SC-4 (3). - June 1969. -PP.122-130.

24. Borkar S, Obeying Moore's law beyond 0.18 micron / Borkar S. // Proceedings of the IEEE International ASIC/SOC Conference. - September 2000. -PP. 26-31.

25. P. Эйрис. Проектирование СБИС. Метод кремниевой компиляции / Р.

Эйрис // изд. «Наука». - г.Москва, 1988г.

26. Wayne Wolf. Modern VLSI Design: System-on-Chip / Wayne Wolf // Pearson Education, Inc., Prentice Hall. - Third Edition. - 2002.

27. Hubert Kaeslin. Digital Integrated Circuit Design / Hubert Kaeslin //From VLSI Architectures to CMOS Fabrication, Cambridge University Press. -New York, 2008.

28. Казеннов Г. Г. Принципы и методология построения САПР БИС / Г. Г. Казеннов, А. Г. Соколов // изд. «Высшая школа». - Москва, 1990г.

29. Немудров В. Системы-на-кристалле. Проектирование и развитие / В. Немудров и Г. Мартин // Изд. «Техносфера». - Москва, 2004.

30. Е. N. Reingold. A Hierarchical-Driver Amalgamation of Standard and Micro Cells / E. N. Reingold, K. J. Suppowit // In.: IEEE, Trans, on Сотр. Aided Design. - vol.CAD-3. - № 1. - 1984.

31. Савельев П. В. Функционально-логическое проектирование БИС / П. В. Савельев, В. В. Коняхин // изд. «Высшая школа». - Москва, 1990г.

32. М. A. Breuer. A Methodology for Custom VLSI Layout / M. A. Breuer, A. Kumar // In.: IEEE Transactions, on Circuits and Systems. - vol. CAS-30. -№6.-1983.

33. Шубин B.B., Особенности конструктивной оптимизации параметров КМОП ЗУ / В.В. Шубин // Микроэлектроника. - том 39. - №4. - 2010г. -С.303-309.

34. М.Т. Bohr, Nanotechnology goals and challenges for electronic application / M.T. Bohr // IEEE Transactions on nanotechnology 1 (1). - March 2002. -PP.56-62.

35. Немудров В. Системы-на-кристалле. Проектирование и развитие / В. Немудров и Г. Мартин // Изд. «Техносфера». - Москва, 2004.

36. John F. Wakerly. Digital Design: Principles and Practical Package / John F. Wakerly // Prentice Hall. - Third Edition. - 2000.

37. Микропроцессоры и микроконтроллеры: Проектирование процессорного блока: Задачи, решаемые при проектировании запоминающих устройств,

http://www.microchipinf.com/articles/42/92

38. Wayne Wolf Modern VLSI Design: System-on-Chip / Wayne Wolf // Pearson Education, Inc., Prentice Hall. - Third Edition. - 2002.

39. Kiyoo Itoh. VLSI Memory Chip Design / Kiyoo Itoh // Springer-Verlag. -New York, April, 2001.

40. Jerry Lyman. Scaling the Barriers to VLSI's Fine Lines / Jerry Lyman // Electronics. - vol.53. -№.14. -June 19. -PP.115-126.

41. Ракитин В. В., Интегральные схемы на КМОП-транзисторах / В. В. Раки-тин // МФТИ. - Москва, 2007г.

42. Николаев И. М. Интегральные микросхемы и основы их проектирования / И. М. Николаев, Н. А. Филинюк // изд. «Радио и связь».- Москва, 1992г.

43. Alan Hastings, The Art of ANALOG LAYOUT / Alan Hastings // Pearson, 2006.

44. Амосов В. В. Схемотехника и средства проектирования цифровых устройств / В. В. Амосов // БХВ-Петербург. - Санкт-Петербург, 2007.

45. Угрюмов Е. П. Цифровая схемотехника / Е. П. Угрюмов // БХВ-Петербург. - Санкт-Петербург, 2000.

46. J.M. Rabaey. Digital Integrated Circuits / J.M. Rabaey, A. Chandrakasan, B. Nikolic // A Design Perspective, 2nd Prentice Hall, Englewood Cliffs. - NJ, 2002.

47. J. P. Uyemura, Introduction to VLSI Circuits and Systems / J. P. Uyemura // John Wiley and Sons Publishers, - 2002. - ISBN 0-471-12704-3.

48. Шубин B.B. Дешифратор / B.B. Шубин // Патент на изобретение РФ №2307405, G11С 8/00. - ФГУ ФИПС, бюллетень №27. - 27.09.2007г.

49. Кармазинский А. Н. Синтез принципиальных схем цифровых элементов на МДП-транзисторах / А. Н. Кармазинский // изд. «Радио и связь», -Москва, 1983.

50. Шубин В. В., Адресный формирователь / В.В. Шубин // Патент на изобретение РФ №2010361, G11C 8/00 - Роспатент, бюллетень №6. -30.03.1994г.

51. Brain S. Cherkauer. Design of Tapered Buffers With Local Interconnect Capacitance / Brain S. Cherkauer, Eby G. Friedman // IEEE Journal of SolidState Circuits. - vol.30. - №.2. - February, 1995.

52. User's Guide. OrCAD PSpice. Oregon: Cadence PCB System Division, 2000.

53. Building Fast SRAMs with no process «Tricks». Electronics. - vol.59. -№.28. -August 7. - PP.81-83.

54. John G. Posa. A Special Report: What to Expect next in Dynamic RAMs? / John G. Posa//Electronics, Vol.53, No. 12, May 12, 1980, pp.119-129.

55. Sh. Ikayano. 25-ns 256kxl/64Kx4 CMOS SRAM's / Sh. Ikayano, K. Ichinose, H. Shinohara, K. Anami, Sh. Murakami, Y. Kawai, Y. Akasaka // IEEE JOURNAL OF SOLID-STATE CIRCUITS. - vol. 21. - № 5. - October 1986. -PP.686-691.

56. J. Uyemura. CMOS Logic Circuit Desig / J. Uyemura // Kluwer Academic Publishers, 1999. - ISBN 0-7923-8452-0.

57. N. Weste. Principles of CMOS VLSI Design: A Systems Perspective / N. Weste, K. Eshragian // Addison-Wesley, 1993.

58. R. Zimmermann. Low-power logic styles: CMOS versus pass-transistor logic / R. Zimmermann, W. Fichtner // IEEE J.Solid-State Circuits. - vol.32. - July 1997. - PP.1079-1090.

59. A. A. Khatibzaden, K. Raamran, "A 14-transistor Low-Power High-Speed Full Adder Cell", Department of Electrical and Computer Engineering Ryerson University, Toronto, Canada, M5B 2K3, CCECE 2003 - CCGEI 2003, Montreal, May/mai 2003 0-7803-7781-8/03/$17.00 © 2003 IEEE

60. K. Nävi. A Novel CMOS Full Adder / K. Nävi, O. Kavehie, M. Rouholamini, A. Sahafi, and S. Mehrabi // 20th International Conference on VLSI Design (VLSID'07). - Bangalore, India. Jan. 2007. - PP.303-307.

61. S. Issam. Circuit techniques for CMOS lowpower high performance multipliers / S. Issam, A. Khater, A. Bellaouar, M.I. Elmasry // IEEE J. Solid-State Circuit, - vol. 31. -March 1996. -PP.1535-1544.

62. U. Ko. Low-Power Design Techniques for High Performance CMOS Adders /

U. Ко, Р.Т. Balsara, W. Lee// IEEE Transactions on VLSI Systems. - vol.3. -№2. - June 1995. - PP.327-333.

63. J.Yuan. High-Speed CMOS Circuit Technique / J.Yuan, C. Svensson // IEEE JSSC. - vol. 24. - №1. - February 1989.

64. I. Abu-Khater. Circuit Techniques for CMOS Low-Power High-Performance Multiplier / I. Abu-Khater, A. Bellaouar, M. Elmasry // IEEE JSSC. - vol. 31 -№10.-October 1996.

65. E. Sicard. Basic of CMOS Cell Design / E. Sicard // McGraw-Hill, 2007

66. Massimo Alioto. Analysis and Comparison on Full Adder Block in Submicron Technology / M.Alioto, G. Palumbo // IEEE Trans. On Very Large Scale Integration (VLSI) Systems. - vol.10. - №6. - December 2002. - PP.806-823.

67. S. Goel. On the design low-energy hybrid CMOS 1-bit full adder cells / S. Goel, S. Gollamudi, A. Kumar, M. Bayoumi // 27th Midwest Symposium on Circuits and System Proceedings. - vol.2. - July 2004. - PP.209-212,.

68. С. H. Chang. A Review of 0.18-um full adder performances for tree structured arithmetic circuits / С. H. Chang, J. Gu, M Zhang // IEEE Transactions on Very Large Scale Integration (VLSI) Systems - vol.13. - Issue 6. - June 2005. - PP.686-695.

69. Амосов B.B. Схемотехника и средства проектирования цифровых устройств / В. В. Амосов // изд. "БХВ-Петербург", 2007г.

70. Volkan Kursun. Multi-voltage CMOS Circuit Design / Volkan Kursun, Edy G. Friedman // John Wiley & Sons, Ltd. - August 2006.

71. Быков C.B. Авторское свидетельство № 1034031 / C.B. Быков // СССР, G06F 7/50. - 07.08.1983г.

72. N. Zhuang. A new design of the CMOS full adder / N. Zhuang ,H. Wu // IEEE Journal of Solid-State Circuits. - May 1992. - vol.27. - №5. - PP.840-844.

73. A. Kanuma. CMOS circuit optimization / A. Kanuma // Solid-State Electron. 1983. - vol. 26. -№1. - PP. 47-58.

74. Шубин B.B. Сумматор / B.B. Шубин // Патент на изобретение РФ №2380739, G06F 7/50. - ФГУ ФИПС, бюллетень №3. - 27.01.2010г.

75. Шубин В.В. Одноразрядный сумматор / В.В.Шубин // Патент на изобр. РФ №2408058, G06F 7/50. - ФГУ ФИПС, бюллетень №36. - 27.12.2010г.

76. Шубин В.В. Сумматор / В.В.Шубин // Патент на изобретение РФ №2435196, G06F 7/50. - ФГУ ФИПС, бюллетень №33. - 27.11.2011г

77. Шубин В.В. Одноразрядный двоичный сумматор / В.В.Шубин, Ю.П. Лебедев // Патент на изобретение РФ №2408922, G06F 7/50. - ФГУ ФИПС, бюллетень №1.- 10.01.2011г

78. Шубин В.В., Одноразрядный сумматор / В.В.Шубин // Патент на изобр. РФ №2444050, G06F 7/50. - ФГУ ФИПС, бюллетень №6. - 27.02.2012г.

79. Шубин В.В. Одноразрядный двоичный сумматор / В.В.Шубин // Патент на изобретение РФ №2450324, G06F 7/50. - ФГУ ФИПС, бюллетень №13.-10.05.2012г.

80. Шубин В.В. Сумматор / В.В.Шубин // Патент на изобретение РФ №2455680, G06F 7/50. - ФГУ ФИПС, бюллетень №19. - 10.07.2012г.

81. Шубин В.В. Сумматор / В.В.Шубин // Патент на изобретение РФ №2469381, G06F7/50. - ФГУ ФИПС, бюллетень №34. - 10.12.2012г.

82. Шубин В.В. Полный сумматор / В.В.Шубин // Патент на изобретение РФ №2475811, G06F7/50. - ФГУ ФИПС, бюллетень №5. - 20.02.2013г.

83. Y.-M. Hsu. Measuring delay time in adders using simulation / Y.-M. Hsu, E. E. Swartzlander // 37th Midwest Symposium on Circuits and System Proceedings. - August 1994. - vol.1. - PP.265-268,

84. A. M. Shams. Performance Analysis of Low-Power 1-Bit CMOS Full Adder Cells / A. M. Shams, Т. K. Darwish, M. Bayoumi // IEEE Trans, on VLSI Systems. - vol. 10. - № 1. - February 2002. - PP. 20-29.

85. http://www.cerc.utexas.edu/~iaa/vlsi/lectures/8-1 .pdf

86. R. Zimmermann. Low-power logic styles: CMOS versus pass-transistor logic / R. Zimmermann, W. Fichtner // IEEE J. Solid-State Circuits. - vol.32. - July 1997. -PP.1079-1090.

87. Bart R. Zeydel. Energy-Efficient Design Methodologies: High-Performance VLSI Adders / B.R. Zeydel, Dursun Baran, Vojin G. Oklobdzija // IEEE J OF

SOLID-STATE CIRCUITS. - vol. 45. - № 6. - June 2010. - PP.1220 - 1233.

88. Быков С. В. Авторское свидетельство № 1034031 / С. В. Быков // СССР, G06F 7/50.-07.08.1983г.

89. R. Jacob Baker, CMOS, Mixed-Signal Circuit Design. Wiley, July 4, 2002.

90. Joo-Sun Choi. Design of CMOS Tapered Buffer for Minimum Power-Delay Product / Joo-Sun Choi, Kwlyro Lee // IEEE JOURNAL OF SOLID-STATE CIRCUITS, -vol. 29. -№ 9. - September 1994. - PP.143-145.

91. Yong-Bin Kim Ph.D. CMOS VLSI Layout Artwork Design and Lab / Yong-Bin Kim Ph.D // MyCAD Press, a division of MyCAD, Inc. - Sunnyvale, California 940, 2002.

92. Шубин В.В. Принципы формирования надёжной синхронизации управляющих сигналов ЗУ / В.В. Шубин // Информатика и проблемы телекоммуникаций: Материалы Российской научно-технической конференции. - Том 1. - Новосибирск, 2011г. - С.544-546.

93. Р. Сад. Получение высокого выхода годных, в сочетании с высоким быстродействием в статических ЗУПВ с резервированием / Р. Сад, К. Харди // Электроника, 1981.-№15. - С.32-40.

94. R. Koppel, RAM reliability in large memory system-improving MTBF with ECC, Computer Design, 1988 - v. 18. - №3. - PP. 196-200.

95. Джон Ж. Поса. Резервирование в полупроводниковых ЗУ большой ёмкости - путь к резкому повышению выхода годных приборов / Джон Ж. Поса // Электроника, 1980г., №6, - С. 42-52.

96. Конопелько В.К. Надёжное хранение информации в полупроводниковых запоминающих устройствах / В. К.Конопелько, В.В.Лосев // изд. Радио и Связь. - г.Москва, 1986г.

97. Hiroshi Ivai, «Future of CMOS Downscaling» / Hiroshi Ivai // Future Trends in Microelectronics: the Nano Millennium. - New York: Wiley, 2001. -PP.23-33.

175