Элементы помехоустойчивого кодирования нециклического типа субмикронных КМОП оперативных запоминающих устройств тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Петров, Константин Александрович

• Петров, Константин Александрович
• кандидат наук
• 2015

Оглавление диссертации кандидат наук Петров, Константин Александрович

Оглавление

Оглавление

Список терминов, условных обозначений и сокращений

Введение

Глава 1. Сравнительный анализ кодер-декодеров, исправляющих однократные ошибки, применяемых для повышения сбоеустойчивости оперативных запоминающих устройств

1.1. Обзор основных методов помехоустойчивого кодирования для ОЗУ

1.2. Алгоритмические и схемотехнические особенности кодов и кодер-декодеров

1.3. Моделирование и синтез декодеров

1.4. Тестовая структура ОЗУ 39Кх39 по нормам проектирования 0,25 мкм КМОП КНИ с кодер-декодером Хсяо (39, 32)

1.5. Разработка кодер-декодеров для ОЗУ КЭШ-памяти второго уровня микропроцессора

Выводы

Глава 2. Снижение аппаратурных затрат и повышение быстродействия декодера Хсяо

2.1. Алгоритмические и схемотехнические особенности кодов и кодер-декодеров

2.2. Сравнение вариантов декодеров Хсяо с минимизированными по

составу элементами

Выводы

Глава 3. ОЗУ с кодер-декодерами, исправляющими двукратные смежные ошибки

3.1. Особенности применения помехоустойчивых кодов для исправления двукратных смежных ошибок

3.2. Оптимизация БЕС-БАЕС кодов по критерию помехоустойчивости

3.3. Моделирование и сравнительный анализ кодер-декодеров 8ЕС-ОАЕС

кодов

Выводы

Глава 4. Повышение устойчивости подсистемы динамической памяти микропроцессора к временному функциональному отказу одной из СБИС ДОЗУ

4.1. Технология СН1РКПХ

4.2. Методы с использованием помехоустойчивых кодов, исправляющих смежные ошибки

4.3. Сравнительный анализ методов повышения устойчивости к

временному функциональному отказу одной из СБИС ДОЗУ

Выводы

Глава 5. Снижение числа служебных запросов в сбоеустойчивых ДОЗУ с функцией перезаписи данных

5.1. Разработка устройства регенерации данных в ДОЗУ с элементами помехоустойчивого кодирования

5.2. Поведенческое моделирование подсистемы динамической памяти

Выводы

Заключение

Список использованной литературы

Список терминов, условных обозначений и сокращений

Список сокращений

DAEC double adjacent error correction;

DED double error detection;

SEC single error correction;

SnEC single n-bit error correction;

БИС большая интегральная схема;

БЧХ код Боуза-Чоудхури-Хоквингема

ДОЗУ динамическое оперативное запоминающее устройство;

ЗУ запоминающее устройство;

ИИ ионизирующее излучение;

ИС интегральная схема;

КМОП комплементарная структура металл-окисел-полупроводник;

КНИ структура кремний на изоляторе;

МОП структура металл-окисел-полупроводник;

МП микропроцессор;

ОЗУ оперативное запоминающее устройство;

ОС одиночный сбой;

ОЯЧ отдельная ядерная частица;

ПЗУ постоянное запоминающее устройство;

плис программируемая логическая интегральная схема;

ПО программное обеспечение;

СБИС сверхбольшая интегральная схема;

снк система на кристалле;

СОЗУ статическое оперативное запоминающее устройство;

ТЗЧ тяжелая заряженная частица;

тэ тиристорный эффект;

ЭВМ электронно-вычислительная машина.

Введение диссертации (часть автореферата) на тему «Элементы помехоустойчивого кодирования нециклического типа субмикронных КМОП оперативных запоминающих устройств»

Введение

Оперативные запоминающие устройства (ОЗУ) получили широкое распространение во многих областях цифровой микроэлектроники, а именно: в качестве встраиваемых и внешних запоминающих устройств в составе СБИС микропроцессоров, систем на кристалле (СНК), программируемых логических интегральных схем (ПЛИС) и т.д. Одним из необходимых условий повышения производительности этих систем является увеличение объема и производительности ОЗУ, что достигается, в частности переходом на технологии с меньшими проектными нормами. По мере снижения проектных норм растет вероятность сбоев ячеек памяти, причем в основном за счет множественных или кратных сбоев. Это приводит к снижению надежности работы микропроцессорных СБИС и систем на их основе. Снижение вероятности кратных сбоев в ОЗУ в одном кодовом слове обеспечивается мультиплексированием записи смежных битов одного кодового слова в ячейки памяти, пространственно разнесенные на кристалле ОЗУ.

При переходе к суб-100 нм проектным нормам становится практически невозможным спроектировать элементы памяти и комбинационную логику таким образом, чтобы они выдерживали внешнюю атаку ионизирующих частиц, не отвечая соответствующей токовой и потенциальной реакцией на сигнальных шинах при внешнем воздействии [1].

Радиационно-стойкие техпроцессы в настоящее время по проектным нормам отстают на 4-6 поколений от современных коммерчески-доступных технологических процессов. Для достижения наилучшей производительности в мире активно развивается направление радиационно-стойкого проектирования Radiation Hard by Design (RHBD), основанного на использовании коммерчески-доступных технологических процессов с применением схемотехнических, топологических и алгоритмических методов повышения сбоеустойчивости.

Повышение надежности хранения данных в КМОП ОЗУ не может быть осуществлено без использования избыточного кодирования данных при записи в ОЗУ и декодирования при считывании. В связи с этим актуально обоснование методов и аппаратных средств построения кодер-декодеров для КМОП ОЗУ с малыми (суб-100-нм) проектными нормами, которые должны обеспечить снижение вероятности потери информации при сбоях состояний отдельных ячеек памяти ОЗУ и характеризоваться малыми задержками кодирования-декодирования, а также занимать минимальную площадь на кристалле в составе ОЗУ.

Помехоустойчивое кодирование как один из методов алгоритмической избыточности традиционно применяется при проектировании надежной аппаратуры. Различаются методы помехоустойчивого кодирования для статических (в частности, КЭШ-памяти микропроцессора) и динамических ОЗУ. Основными кодами, применяемыми в статических ОЗУ (СОЗУ), являются коды с исправлением одного бита. Отсутствие сравнительного анализа таких кодов применительно к субмикронным КМОП ОЗУ приводит к использованию разработчиками отечественной элементной базы неоптимальных по своим характеристикам кодер-декодеров.

Большинство ошибок в элементах и микросхемах ОЗУ относится к одиночным ошибкам. Однако для суб-100 нм схем практически все ошибки данных, обусловленные одиночными радиационными эффектами, становятся парными и кратными. Одним из методов купирования кратных ошибок является метод помехоустойчивого кодирования, исправляющий кратные ошибки.

Динамические ОЗУ (ДОЗУ) характеризуются тем, что состоят из нескольких СБИС с высокой плотностью элементов. Это приводит к тому, что помимо однократных сбоев возникают также многократные сбои и временные функциональные отказы. При разработке ДОЗУ актуальными являются методы помехоустойчивого кодирования, исправляющие помимо однократных ошибок пакетные ошибки размером вплоть до размера шины данных отдельной микросхемы ДОЗУ.

В связи с длительными временами хранения данных в ОЗУ получили широкое распространение методы борьбы с накоплением ошибок путем периодической перезаписи данных с исправлением накопленных в них ошибок. Разработка субмикронных КМОП оперативных запоминающих устройств (ОЗУ), предназначенных для использования в авиационной и космической технике, требует применения специальных алгоритмических повышения сбоеустойчивости. В частности это использование дополнительных ячеек памяти для контроля потери данных, что приводит к дополнительным затратам площади кристалла микросхем.

Блоки оперативных запоминающих устройств как в составе СБИС микропроцессоров и систем на кристалле, так и в виде отдельных микросхем, являются одними из наиболее уязвимых к внешним воздействиям, в частности к радиационным эффектам, ввиду высокой плотности компоновки элементов и длительного времени хранения данных. Из-за невозможности создания оперативных запоминающих устройств, в которых исключены сбои, актуальной является задача разработки методов борьбы с уже возникшими сбоями с целью их купирования. Поэтому в качестве предмета исследования выбраны элементы помехоустойчивого кодирования субмикронных КМОП оперативных запоминающих устройств. Объектом исследования являются теоретический анализ и экспериментальное исследование элементов помехоустойчивого кодирования КМОП запоминающих устройств с целью улучшения их технических и эксплуатационных характеристик.

В настоящее время в Российской Федерации в рамках федеральной целевой программы "Развитие электронной компонентной базы и радиоэлектроники" на 2008 - 2015 годы предусмотрена разработка отечественных быстродействующих микропроцессоров в частности для авионики, космической техники, аппаратуры, используемой в интересах Федерального агентства по атомной энергии и для других специализированных применений, где необходима повышенная сбоеустойчивость к внешним эффектам, в частности к радиационным

эффектам. Поэтому значимой и актуальной является задача улучшения технических и эксплуатационных характеристик КМОП запоминающих устройств с элементами кодирования.

Состояние исследований по проблеме

Физические принципы взаимодействия полупроводниковых структур с радиационными факторами среды освещены в работах Вавилова B.C. [2], Ухина H.A. [2], Ладыгина H.A. [3]. Радиационные эффекты описаны в работах Никифорова А.Ю. [4-6], Скоробогатова П. К. [7, 8], Тельца В.А. [4, 9], Першенкова B.C. [10]. В данных работах широко освещены дозовые эффекты радиационного воздействия на интегральные микросхемы.

Основы проектирования и схемотехнические решения элементов КМОП ИС, и в частности, СБИС ОЗУ представлены в трудах Вернера В.Д. [11], Кармазинского А.Н. и Герасимова Ю.М. [12-14]. Развитие конструктивно-топологических методов проектирования СБИС ОЗУ с повышенной стойкостью к воздействию отдельных ядерных частиц представлено в трудах Черкасова И.Г. [15]. Развитие архитектуры отечественных высокопроизводительных микропроцессорных систем межвидового применения отражено в трудах Бобкова С.Г. [16-19].

Эффекты воздействия отдельных ядерных частиц в КМОП интегральных схемах подробно описаны в работах Чумакова А.И. [20-24], зарубежных авторов, таких как: Schrimpf R.D. [25], Ash M.S. [26], Dressendorfer P.V. [27], Petersen E.D. [28], работах, публикуемых Национальным управлением США по аэронавтике и исследованию космического пространства (NASA) и Европейским космическим агентством (ESA). Однако в данных работах не проводится сравнение эффективности существующих схемотехнических и алгоритмических методов повышения сбоеустойчивости.

Количество многократных сбоев, возникающих в ОЗУ в результате воздействия одной частицы, значительно больше однократных [29]. Статистические данные по сбоям в ДОЗУ представлены в работах Schindlbeck [30] Schroeder[31], Makihara[32]. Сбои, обусловленные

воздействием атмосферных нейронов и зафиксированы^ также на уровне земли, представлены в работах Normand [33]. Обзор основных алгоритмических методов, предназначенных для запоминающих устройств, представлен в работах Chen [34], Fujiwara [35], Ghosh [36]. Обзор методов оценки сбоеустойчивости комбинационной логики представлены в трудах Omana [37], Wang [38], Zhang [39], Rajeev [40], Lam [41].

Обзор методов помехоустойчивого кодирования для КЭШ-памяти представлен в работах Mohr [42], Yoon[43], Suginara [44]. Обзор методов повышения сбоеустойчивости динамических ОЗУ представлен в Cardarilli [45].

Обзоры анализа, оценки и вычисления вероятности ошибок в массивах ячеек памяти представлены в работах Abdallah [46]. Для статических ОЗУ в условиях многократных сбоев надежность при применении помехоустойчивого кодирования рассмортена в работах Reviriego [47,48] и Maestro [48]. Ограничения помехоустойчивости кодов для суб-100 нм СОЗУ рассмортены в работе Bajura [49]. Коды для исправления пакетных ошибок представлены в работах Fujiwara [35], Shamshiri [50]. Тематика адаптивного кодирования освещена в работе Wu [51].

Данная работа направлена на решение научно-технической задачи развития методов проектирования элементов помехоустойчивого кодирования для оперативных запоминающих устройств и улучшение технических и эксплуатационных характеристик элементов помехоустойчивого кодирования.

Цель и задачи диссертации

Целью диссертации является развитие методов и средств повышения помехоустойчивости субмикронных КМОП ОЗУ с помощью элементов кодирования и улучшение технических и эксплуатационных характеристик элементов помехоустойчивого кодирования.

Достижение указанной цели обеспечено решением следующих задач:

- Сравнительный анализ кодер-декодеров, используемых для повышения сбоеустойчивости субмикронных КМОП ОЗУ, применяемых в условиях внешних воздействий, и обоснование наиболее перспективных из них.

- Обоснование схемотехнических решений субмикронных кодер-декодеров Хсяо с уменьшенными задержками прохождения сигналов и аппаратурными затратами.

- Разработка кодер-декодеров, исправляющих двукратные смежные ошибки в ОЗУ.

- Оценка методов защиты данных в динамических ОЗУ (ДОЗУ) при временном функциональном отказе.

- Снижение количества служебных запросов с наивысшим приоритетом в устойчивой подсистеме динамической памяти высокопроизводительных микропроцессоров.

Научная новизна диссертации

- Выбраны и обоснованы кодер-декодеры с минимальными задержкой прохождения сигналов и аппаратурными затратами среди кодер-декодеров, обнаруживающих двукратные ошибки, эффективные для использования в субмикронных КМОП ОЗУ.

- Разработан метод уменьшения состава функциональных элементов декодера Хсяо, что приводит к снижению задержки прохождения сигналов до 19% и аппаратурных затрат до 37%.

- Показано, что использование 8ЕС-БАЕС кодов, полученных с применением генетических алгоритмов, позволяет создавать декодеры, обнаруживающие двукратные несмежные ошибки до 20% больше, чем при

использовании кодов, полученных с применением более простых эвристических алгоритмов.

- Использование СЫркШ-кодирования с кодер-декодерами, исправляющими пакетные ошибки, позволяет минимизировать временные функциональные отказы в подсистеме динамической памяти при наличии многократных сбоев и требует минимального количества СБИС ДОЗУ.

— Введение принципа отложенной записи в алгоритм работы устройства регенерации и защиты от сбоев в подсистеме динамической памяти позволяет снизить количество служебных запросов с наивысшим приоритетом на 35-40%.

Практическая значимость диссертации

- Разработан кодер-декодер Хсяо (39, 32) для ОЗУ 8К*39 с проектными нормами 0,25 мкм КМОП КНИ в рамках ОКР «Мангуст-БУ». Кодер-декодер Хсяо позволяет исправлять все однократные и детектировать все двукратные ошибки в кодовых словах.

- Разработаны кодер-декодеры Хсяо (28, 18) и (72, 64) для повышения сбоеустойчивости ОЗУ КЭШ-памяти данных и тегов второго уровня микропроцессоров 1890ВМ6Я и 1890ВМ8Я. Кодер-декодеры заменили собой кодер-декодеры модифицированного кода Хэмминга (72, 64), в результате чего длины критических путей сократились на 10%, а суммарная площадь, занимаемая кодер-декодерами на кристалле, снизилась на 35%, несмотря на связанное с изменением архитектуры КЭШ-памяти увеличение количества кодер-декодеров с 8 до 14.

- Разработано модифицированное устройство регенерации и защиты от сбоев подсистемы динамической памяти микропроцессоров 1890ВМ8Я и 1890ВМ9Я, использование которого снизило количество служебных запросов с наивысшим приоритетом, что позволило увеличить время для обработки запросов других устройств микропроцессорной системы.

Положения, выносимые на защиту

- Кодер-декодеры Хсяо имеют минимальную задержку прохождения сигналов и аппаратурные затраты среди кодер-декодеров, обнаруживающих двукратные ошибки в КМОП ОЗУ с проектными нормами 0,18 мкм при размерах информационного слова 64 бит.

- При исключении исправления проверочных битов возможно уменьшение функциональных элементов декодера Хсяо, приводящее к снижению задержки прохождения сигналов до 19% и аппаратурных затрат до 37% для информационных слов размером до 64 бит по проектным нормам 65-180 нм КМОП.

- Использование проверочных матриц БЕС-БАЕС кодов, полученных с применением генетических алгоритмов, позволяет создавать декодеры, обнаруживающие двукратные несмежные ошибки до 20% больше, чем при использовании проверочных матриц кодов, полученных с применением более простых эвристических алгоритмов неполного перебора.

- СЫркШ-кодирование с кодер-декодерами, исправляющими пакетные ошибки, позволяет минимизировать временные функциональные отказы в подсистеме динамической памяти при наличии многократных сбоев и требует минимального количества СБИС ДОЗУ.

- Введение принципа отложенной записи в алгоритм работы устройства регенерации и защиты от сбоев в подсистеме динамической памяти позволяет снизить количество служебных запросов в с наивысшим приоритетом на 35-40%.

Апробация диссертации

Результаты работы доложены на всероссийских и международных научно-технических конференциях: «Проблемы разработки перспективных микро- и наноэлектронных систем» (2012 г., 2014 г.), «Электронная компонентная база космических систем» (2009 г., 2011 г.), «Электроника,

12

микро- и наноэлектроника» (2009 г. - 2013 г.), «Научная сессия НИЯУ МИФИ» (2009 г. - 2015 г.).

Публикации

Основные результаты диссертации опубликованы в 13 работах (в период с 2009 г. по 2014 г.), в том числе 5 в журналах перечня ВАК. Одна работа помещена в перечень публикаций Scopus. Пять работ опубликованы без соавторов. Получен один патент Российской Федерации на изобретение.

Структура и объем диссертации

Диссертация состоит из списка условных обозначений, введения, пяти глав, заключения, списка литературы и четырёх приложений; содержит 103 страницы, в том числе 27 рисунков, 13 таблиц и список литературы из 104 наименований.

Глава 1. Сравнительный анализ кодер-декодеров, исправляющих однократные ошибки, применяемых для повышения сбоеустойчивости оперативных запоминающих устройств

1.1. Обзор основных методов помехоустойчивого кодирования для ОЗУ

В результате воздействия ионизирующего излучения на интегральные схемы возможно возникновение одиночных радиационных эффектов, вызывающих временные и постоянные сбои в микроэлектронных изделиях. Наиболее подверженными воздействиям ионизирующего излучения элементами цифровой электроники являются элементы памяти вследствие их плотного расположения в ИС и длительного времени хранения данных. Одним из методов снижения количества сбоев при чтении данных из элементов являются алгоритмические методы, включающие в себя помехоустойчивое кодирование.

Помехоустойчивое кодирование данных, применяемое в ОЗУ, повышает их сбоеустойчивость. Кодер-декодеры, построенные на основе проверочных матриц помехоустойчивых кодов, отличаются задержкой прохождения сигналов и количеством используемых проверочных битов. При этом в литературе отсутствует сравнительный анализ кодер-декодеров для субмикронных КМОП ОЗУ, включающий в себя как кодер-декодеры, исправляющие только однократные ошибки, так и кодер-декодеры, дополнительно обнаруживающие все двойные. Проведен сравнительный анализ кодер-декодеров 64-битового информационного слова, исправляющих однократные ошибки. Для сравнительного анализа были взяты кодер-декодеры, не обнаруживающие все двойные ошибки: кодер-декодер Хэмминга, кодер-декодер итеративного прямоугольного кода, кодер-декодер итеративного треугольного кода; а также кодер-декодеры, обнаруживающие все двойные ошибки: модифицированный кодер-декодер Хэмминга, кодер-декодер Хсяо, расширенный кодер-декодер Хсяо с дополнительными проверочными битами.

В процессе исследования принималось допущение, что сам кодер-декодер работает без ошибок. В реальной субмикронной микросхеме вероятность сбоя в кодер-декодере Действительно мала относительно вероятности сбоя в банке памяти, так как схема кодер-декодера является асинхронной и не хранит информацию в течение сколько-нибудь длительного времени. При необходимости повышения сбоеустойчивости самого кодер-декодера допускается использовать конструктивные и схемотехнические методы защиты от сбоев.

Общий вид кодер-декодера блочного линейного кода

Кодер-декодеры всех рассмотренных ниже блочных линейных кодов имеют схожую структуру, представленную на рис. 1.1. Для вычисления проверочных битов используется кодер, выполняющих сложение по модулю два, исходя из вида Н-матрицы.

При декодировании происходит вычисление синдрома ошибки — процедура, аналогичная кодированию за исключением того, что вместо информационных битов для вычисления проверочных производится сложение по модулю два информационных битов вместе с соответствующими проверочными для вычисления битов синдрома. Синдром представляет из себя вектор разрядности к, в случае однократной ошибки совпадающий со столбцом Н-матрицы, номер которого соответствует номеру испорченного бита. При вычислении вектора ошибки определяется номер ошибочного бита (в случае одиночной ошибки) на основании синдрома. Вектор ошибки представляет собой маску, которая накладывается на информационное слово с целью исправления ошибки. Ошибочный бит в маске равен единице, остальные — нулю. В случае отсутствия ошибок все биты вектора равны нулю. Если кратность ошибки больше кратности, которая однозначно исправляется данным декодером, вектор ошибки может содержать больше одного ненулевого бита. При исправлении производится маскирование кодового слова, в результате чего на выходе декодера в случае однократной ошибки формируется исправленное информационное слово, а при наличии ошибки большей

кратности может сформироваться слово, имеющее еще большее количество ошибок, чем это было до декодирования. При формировании сигналов ошибки вычисляются сигналы исправимой (исправленной) ошибки и неисправимой ошибки.

Кодер-декодер линейного блочного кода представляет собой цифровую комбинационную схему, состоящую из двух частей - кодера и декодера.

Кодер располагается на входной шине данных ОЗУ (см. рис. 1.1) и формирует проверочные биты на основании записываемых в память данных - информационного слова (информационных битов). Полученные из кодера проверочные биты записываются в ОЗУ по тому же адресу, что и информационные биты, формируя кодовое слово. Декодер располагается на выходной шине данных ОЗУ и при операции чтении данных из памяти обрабатывает кодовое слово, формируя сигналы ошибки и выходные данные, исправленные в случае возникновения в них исправимой ошибки.

Количество информационных битов обозначается проверочных битов - к, общая длина кодового слова - п, количество проверочных битов -(п — /с) . Помехоустойчивый код обозначается как «%Название_кода% (п, к)». Например, код Хэмминга (71,64).

Блочная схема кодер-декодера линейного блочного кода представлена на рис. 1.2. Более подробно кодер и декодер будут рассмотрены на примере кода Хэмминга (7,4).

В кодере каждому информационному слову, записываемому в массив памяти, в соответствии с проверочной матрицей кода вычисляется набор проверочных битов. Для кода Хэмминга (7,4) проверочная матрица выглядит следующим образом:

0 111 10 0

10 11 0 10 1101 001

(1)

где правая часть - единичная матрица порядка (п — /с), а левая имеет разрядность к X (п — к). В рассматриваемом случае п = 7, а к = 4.

Рис. 1.1. Блочная схема ОЗУ с линейным блочным кодер-декодером

Рис. 1.2. Блочная схема кодер-декодера линейного блочного кода

Соответствующая этой проверочной матрице система уравнения для вычисления проверочных битов в кодере выглядит следующим образом:

а5 = а2фа3фа4;

о-в = агфа3фа4; (2)

.а7 = а1фа2фа4.

Таким образом, первый проверочный бит (он же пятый бит кодового слова) а5 формируется сложением по модулю два второго, третьего и четвертого информационных битов (а2, а3 и а4) и так далее. Сложение по модулю два осуществляется логическими элементами ИСКЛ-ИЛИ. Функциональная схема кодера кода Хэмминга (7,4) представлена на рис. 1.3. При декодировании данных происходит вычисление синдрома ошибки: сначала производится повторное вычисление проверочных битов, а затем, с помощью сложения по модулю два, производится их сравнение с проверочными битами, считанными из ОЗУ (см. рис. 1.4). Полученный синдром ошибки представляет собой вектор разрядности 3 и в случае однократной ошибки в кодовом слове совпадает со столбцом проверочной матрицы, номер которого соответствует номеру измененного в процессе хранения бита. Вычисление синдрома ошибки производится с помощью логических элементов ИСКЛ-ИЛИ.

На основании полученного синдрома в дешифраторе 3 в 7 (ДШ1 на рис. 1.4) происходит вычисление вектора ошибки. Вектор ошибки - это вектор разрядности 7, содержащий нули во всех разрядах, кроме того, в котором произошла ошибка. В случае отсутствия ошибок все биты вектора равны нулю. Дешифратор представляет собой схему на логических элементах И и НЕ. Дешифратор ДШ1 является неполным, так как в нем отсутствует выход, отвечающий за нулевое значение синдрома ошибки. Такое значение синдрома ошибки соответствует отсутствию ошибок в кодовом слове. Вектор ошибки представляет собой маску, которая в схеме исправления ошибки накладывается на кодовое слово побитовым сложением по модулю два, инвертируя ошибочный бит. Схема исправления ошибок выполняется на п логических элементах ИСКЛ-ИЛИ. Также схема исправления ошибок может быть выполнена на к логических элементах

Рис. 1.3. Функциональная схема кодера Хэмминга (7,4), обеспечивающая

вычисление проверочных битов при записи данных в память

аь а2. а3.

а4 а5_ аб. а7.

1 2 ДШ1 1

?

3

3 4

6

7 -

=1

=1

=1

=1

=1

=1

Сигнал исправимой ошибки

а1 а2 а3 а4

а5

ае а7

Рис. 1.4. Функциональная схема декодера кода Хэмминга (7,4) обеспечивающая при чтении закодированных данных из памяти исправление однократной ошибки в кодовом слове

Рис. 1.5. Схема вычисления сигналов ошибки и неисправимой ошибки в декодере кода Хэмминга (7,4)

ИСКЛ-ИЛИ, исправляя только информационные биты. В этом случае проверочные биты не идут на выход декодера.

В схеме вычисления сигналов ошибки декодера кода Хэмминга (7, 4) формируется сигнал исправимой ошибки. Схема вычисления сигналов ошибки состоит из 3-входового элемента ИЛИ, входом которого служит синдром ошибки (см. рис. 1.4). При проектировании кодер-декодера на основе кода, позволяющего обнаружение неисправимых ошибок, в схеме вычисления сигналов ошибки может дополнительно содержаться 7-входовой элемент ИЛИ, входом которого служит вектор ошибки, двухвходовой элемент И и элемент НЕ (см. рис. 1.5). В этом случае в декодере дополнительно присутствует выходной сигнал неисправимой ошибки.

Среди подклассов кодов типа Хэмминга и итеративных также присутствуют несколько различных кодов, которые отличаются по своим характеристикам, хотя и не так сильно, как коды разных классов. Но для реализации конкретных изделий их различия довольно существенны. В данной главе будут рассмотрены несколько различных кодов и их реализаций на примере кодирования 64-разрядных информационных слов, что актуально для современных микропроцессоров и показательно по набору статистики ошибок.

Коды Хэмминга

Коды Хэмминга были разработаны Р. В. Хэммингом для повышения помехоустойчивости данных на перфокартах, вводимых в компьютер [52]. Код Хэмминга требует минимального количества проверочных битов. Для кодирования 64 бит информационного слова в случае использования кода Хэмминга требуется 7 проверочных бит. Этот код имеет минимальное кодовое расстояние = 3, что позволяет кодер-декодеру, построенному на основе такой Н-матрицы, детектировать и исправлять однократную ошибку в кодовом слове, но не позволяет детектировать всех двукратных ошибок.

Для того, чтобы реализовать возможность детектирования двукратных ошибок, к проверочным битам кода Хэмминга, необходимо добавить еще

один бит - общий бит четности, вычисляемый из всех информационных и проверочных битов. Таким образом из обычного кода Хэмминга можно получить модифицированный [53]. Использование дополнительного общего бита четности позволяет увеличить минимальное кодовое расстояние до четырех, что также верно для любого кода, имеющего нечетное значение минимального кодового расстояния. В случае возникновения двукратной ошибки она будет ошибочно исправлена, но при повторном вычислении в декодере общего бита четности он не будет совпадать с битом, вычисленным в кодере. Таким образом, можно вычислить любую двукратную ошибку, кроме тех, которые затрагивают сам общий бит четности.

Список литературы диссертационного исследования кандидат наук Петров, Константин Александрович, 2015 год

Список использованной литературы

1. Бетелин В.Б., Бобков С.Г., Краснюк A.A. и др. Перспективы использования субмикронных КМОП СБИС в сбоеустойчивой аппаратуре, работающей под воздействием атмосферных нейтронов // Микроэлектроника. 2009. Т. 38. № 1. С. 48-52.

2. Вавилов B.C. Природа и энергетический спектр радиационных нарушений в полупроводниках // Успехи физических наук. Т. LXXXIV.-1964. -Вып. 3.-С.431-452.

3. Ладыгин Е.А. Действие проникающей радиации на изделия электронной техники. -М.: Советское Радио, 1980. - 224 с.

4. Никифоров А.Ю., Телец В.А., Чумаков А.И. Радиационные эффекты в КМОП интегральных схемах. - М.: Радио и связь, 1994. - 180 с.

5. Согоян A.B., Никифоров А.Ю., Чумаков А.И. Подход к прогнозированию радиационной деградации параметров КМОП ИС с учетом сроков и условий эксплуатации // Микроэлектроника. - 1999.-Т.28, №4. С. 263-275.

6. Никифоров А.Ю., Согоян A.B. Моделирование дозовых эффектов в паразитных МОП-структурах КМОП БИС при воздействии высокоинтенсивного импульсного ионизирующего излучения // Микроэлектроника. - 2004. -Т. 33.- № 2. - С. 108-121.

7. Агаханян Т.М., Аствацатурьян Е.Р., Скоробогатов П.К. Радиационные эффекты в интегральных микросхемах. - М.: Энергоатомиздат, 1989.256 с.

8. Аствацатурьян Е.Р., Скоробогатов П.К., Раткин A.B., Чумаков А.И. Переходные ионизационные эффекты в цифровых интегральных микросхемах // Зарубежная электронная техника. - 1983. - №9. - С.36-72.

9. Телец В., Цыбин С., Быстрицкий А., Подъяпольский С. ПЛИС для космических применений: архитектура и схемотехнические особенности // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес. - 2005. - № 6. - С. 44 -48.

10. Першенков B.C., Попов В.Д., Шальнов Г.М. Поверхностные радиационные эффекты в элементах интегральных микросхем. - М.: Энергоатомиздат, 1988.- 256 с.

11. 17. Сверхбольшие интегральные микросхемы оперативных запоминающих устройств/ Баринов В.В., Березин A.C., Вернер В.Д., Герасимов Ю.М. и др. - М.: Радио и связь, 1991,- 272с.

12. Герасимов Ю.М., Кармазинский А.Н. Статические характеристики и параметры шеститранзисторного элемента памяти на дополняющих МДП-транзисторах // Физические и технологические особенности полупроводниковых схем памяти. Сб. научн. трудов. Вып. 34. - М.: МИЭТ, 1977. - С. 85-92.

13.Ваградов Б.А., Герасимов Ю.М., Гусаков В.М., Кармазинский А.Н. Квазистатические элементы памяти на дополняющих МДП-транзисторах // Физические и технологические особенности полупроводниковых схем памяти. Сб. научн. трудов. Вып. 34. - М.: МИЭТ, 1977. - С. 93-99.

14. Герасимов Ю.М., Кармазинский А.Н., Юрков С.Н. Особенности расчета пятитранзисторной ячейки памяти на дополняющих МДП-транзисторах // Микроэлектроника и полупроводниковые приборы. Сб. статей. Вып.1 -М.: Советское радио, 1976. - С. 98-108.

15. Черкасов И.Г. Субмикронные статические КМОП оперативные запоминающие устройства с повышенной сбоеустойчивостью к воздействию отдельных ядерных частиц: автореферат диссертации канд. техн. наук. - М.: МИФИ, 2010. - 26 с.

16. Бобков С.Г. Проблемы создания компьютеров серии «Багет» для задач с повышенными требованиями к надежности долговременного функционирования // Проблемы разработки перспективных микроэлектронных систем. Сб. научн. трудов - М.: ИППМ РАН, 2005. -С. 205-208.

17. Бобков С.Г. Влияние тепловых режимов на работоспособность микросхем // Информационно-измерительные и управляющие системы. Радиотехника,- 2008,- №12.- С.115-117.

18. Бобков С.Г. Евлампиев Б.Е., Сидоров А.Ю. Блок самотестирования внутренней памяти // Проблемы разработки перспективных микроэлектронных систем. Сб. научн. трудов. - М.: ИППМ РАН, 2005. -С. 222-228.

19. Бобков С.Г. Проблемы создания быстродействующих системных контроллеров промышленного применения // Мехатроника, Автоматизация, Управление. - М.: Новые технологии. - 2009. - №1. -С.63-68.

20. Чумаков А.И. Действие космической радиации на интегральные схемы. -М.: Радио и связь, 2004,- 320 с.

21. Методика оценки параметров чувствительности ИС к тиристорному эффекту при воздействии отдельных ядерных частиц / Чумаков А.И. и др. // Микроэлектроника. - 2008.- Т. 37. - № 1. - С. 45-51.

22. Калашников О.А., Чумаков А.И. Особенности проявления одиночных сбоев в БИС микропроцессоров при воздействии тяжелых заряженных частиц // Микроэлектроника. - Т. 24. - № 3. - 1995. - С. 216-219.

23.Яненко А.В., Калашников О.А., Чумаков А.И. Исследование эффекта одиночных сбоев в БИС ОЗУ при облучении протонами 1 ГэВ // Электроника, микро- и наноэлектроника. Сб. научн. трудов.- М.: МИФИ, 2000. - С.203-208.

24. Чумаков А.И., Яненко А.В., Артамонов А.С. и др. Экспериментальные исследования сбоев в ИС при воздействии протонов // Радиационная стойкость электронных систем. - М.: МИФИ, 2000. - Вып. 3 - С.101, 102.

25. Schrimpf R.D., Fleetwood D.M. Radiation effects and soft errors in Integrated circuits and electronic devices. World Scienrifïc Publishing Со. Ltd., 2004.-P.297.

26. Messenger G.C., Ash M.S. Single Event Phenomena. - N.Y.:Chapman-Hall, 1997,- P.-293.

27. Ma T.P., Dressendorfer P.V. Ionizing Radiation Effects in MOS Devices and Circuits. - N.Y.:Wiley-Interscience, 1983,- P.608.

28. Petersen E.D. Single Event analysis and prediction. IEEE Nuclear and space rad. effects conference. Snowmass, 1997.

29.Naseer R., Draper J. DEC ECC design to improve memory reliability in sub-100 nm technologies // Proc. 15th IEEE Int'l Conf. on Electronics, Circuits and Systems. 2008. P. 586-589.

30.Borucki L., Schindlbeck G., Slayman C. Comparison of accelerated DRAM soft error rates measured at component and system level // IEEE 46th Annual International Reliability Physics Symp. Phoenix, 2008. P. 482-487.

31. B. Schroeder, E. Pinheiro, W.-D. Weber. "DRAM errors in the wild: A Large-Scale Field Study." Sigmetrics/Performance 2009 .

32. Makihara A. et al: Analysis of Single-Ion Multiple-Bit Upset in High-Density DRAMs , IEEE Trans. Nucl. Sci., NS-47, December 2000. - pp. 2400-2408Rim K. et all., Characteristics and device design of sub-100 nm strained Si N- and PMOSFETs. Symposium on VLSI Technology'02. June. - 2002. -P. 98.

33.Normand, "Single Event Upset at Ground Level" IEEE Transactions on Nuclear Science, Vol. 43, No. 6, December 1996.

34. C. L. Chen, and M.Y. Hsiao. Error-Correcting Codes for Semiconductor Memory Applications: A State-of-the-Art Review. IBM J. of Res. and Develop., vol. 28, no. 2, pp. 124-134 (1984)

35.Fujiwara E., Pradhan D. K. Error-control coding in computers // IEEE Computer. 1990. P. 63-72.

36. S. Ghosh, S. Basu, and N. Touba, "Reducing Power Consumption in Memory ECC Checkers," International Test Conference, 2004, pp. 1322-1331.

37. M. Omana, G. Papasso, D. Rossi, C. Metra, A model for transient fault propagation in combination logic // 9th IEEE International On-Line Testing Synposium (IQLTS'03), 2003. - pp. 111-115.

38. F. Wang, Y. Xie, Soft Error Rate Analysis for Combinational Logic Using an Accurate Electrical Masking Model // IEEE Transaction on Dependable and Secure Computing, 2011. -pp 137-146.

39. Zhang M., Naresh R., Soft-Error-Rate-Analysis (SERA) Methodology // Computer-Aided Design of Integrated Circuits and Systems. 2006. - pp. 2140-2155.

40.Rajeev R. Rao, Kaviraj Chopra, David T. Blaauw, Dennis Sylvester, Computing the Soft Error Rate of a Combinational Logic Circuit Using Parameterized Descriptors // IEEE Trans, on CAD of Integrated Circuits and Systems. 2007. - pp. 468-479.

41. Lam, Duncan Yu, Lan, James, Mcmurchie, Larry; Sechen, Carl M., SEE-Hardened-by-Design Area-Efficient SRAMs // IEEE Aerospace Conference, 2005.-pp 1-7.

42. K. Mohr and L. Clark, "Delay and Area Efficient First-Level Cache Soft Error Detection and Correction," ICCD Proc., Oct. 2006, pp. 88-92.

43. D. H. Yoon, M. Erez, Flexible Cache Error Protection using an ECC FIFO // IEEE Proceedings of SC'09, 2009, pp. 1-12.

44. Suginara M., Reliable Cache Architectures and Task Scheduling for Multiprocessor Systems // Design, Automation & Test in Europe Conference & Exhibition, 2007. - pp. 1-6.

45. Pontarelli S., Cardarilli G. C., Re M., Salsano A. Error correction codes for SEU and SEFI tolerant memory systems // DFT., 2009. P. 425-430.

46. R. Abdallah, Y-H. lee, and N. Shanbhag, "Timing error statistics for energy-efficient robust DSP systems", Design, Automation, and Test in Europe (DATE), Mar. 2011

47. P. Reviriego, Number of Events and Time to Failure Distributions for Error Correction Protected Memories, 2010. - pp 381-389.

48. C. Argyrides, P. Reviriego, D.K. Pradhan, J.A. Maestro, "Matrix-Based Codes for Adjacent Error Correction", IEEE Transactions on Nuclear Science (ISSN: 0018-9499), Vol. 57, No 4(1), August 2010, pp. 2106-2111.

49. Bajura M.A., Boulghassoul Y., Naseer R., and all. Models and algorithmic limits for an ECC-based approach to hardening sub-100-nm SRAMs // IEEE Trans, on Nuclear Science, vol. 54, no. 4, - 2007. - pp. 935-945.

50. S. Shamshiri and K. Cheng, "Error-locality-aware linear coding to correct multi-bit upsets in SRAMs", ;in Proc. ITC, 2010, pp.202-211.

51. An Adaptive Code Rate ED AC Scheme for Random Access Memory International Technology Roadmap for Semiconductors 2007. www.itrs.net/links/2007itrs/2007_chapters/2007_PIDS.pdf.

52. Hamming R. W. Error Detection and Correction Codes // The Bell System Technical Journal. - 1950. - Vol. 29(2). - PP. 147-160.

53.Хэмминг P. В. Теория кодирования и теория информации: Пер с англ. // М.: Радио и связь, 1983. - 176 е., ил.

54. М. Y. Hsiao. A Class of Optimal Minimum Odd-Weight-Column SEC-DED Codes // IBM J. Res. Develop. 14, 395-401 (July 1970).

55. Щербаков. Достоверность работы цифровых устройств // М.: Машиностроение, 1989. - 224 е.: с ил.

56. Anwar М. Т., Lala Р. К., Thenappan P., Decoder Design for a New Single Error Correcting/Double Error Detecting Code // Proceeding of world academy of science, 2007 vol. 22, pp. 247-251.

57. Филипчук E. В., Пахомов С. В. Теория информации и помехоустойчивое кодирование: Учебное пособие // М.:МИФИ, 1989. - 120 с.

58. Satoh S., Geometric effect of multiple-bit soft errors induced by cosmic rayneutrons on DRAM. Electron Device Letters, IEEE, Jun 2000. -Vol. 21. Issue 6. pp. 310-312.

59. Hung L.D., Soft-error tolerant cash architectures. Department of Information Science and Technology. The University of Tokyo. - 2006. - P. 41.

60. Петров K.A., Особенности помехоустойчивого кодирования информации в ОЗУ. Электроника, микро- и наноэлектроника. Сборник научных трудов. Под ред. В. Я. Стенина. - М.: НИЯУ МИФИ, 2010. - С. 167-172.

61. Dutta A., Touba N.A. Multiple Bit Upset Tolerant Memory Using a Selective Cycle Avoidance Based SEC-DED-DAEC Code. 25th IEEE VLSI Test Symposium, 2007, pp. 349-354.

62. Richter M. and all. New Linear SEC-DED Codes with Reduced Triple Bit Error Miscorrection Probability 14th Int. On-Line Testing Symposium, 2008, pp 37-40.

63. Holland J.H. Adaptation in natural and artificial systems. University of Michigan Press, Ann Arbor, 1975.

64. Kim, I., and all., Built in self repair for embedded high density SRAM. Proc. of International Test Conf., 1998, pp. 1112-1119.

65. Datta R., Touba N.A., Exploiting Unused Spare Columns to Improve Memory ECC. VLSI Test Symposium, 2009, pp. 47-52.

66. Choi J.S. and all., SEC-DED-DAEC code for reducing miscorrection rate of double adjacent error. School of Electrical and Electronic Engineering, Yonsei University, 2010, pp 79-83.

67. Lee. H., Sung J., Kim E. Reducing power in error correction code using genetic algorithm // World academy of science, engineering and technology. -2007.-PP. 179-182.

68. Петров К. А. Помехоустойчивые коды для исправления двукратных смежных ошибок в ОЗУ// VIII Курчатовская молодежная научная школа. Сборник аннотаций. - М.: РНЦ «Курчатовский институт», 2010. - С. 87.

69. Gustavo Neuberger, Fernanda Lima Kastensmidt, Ricardo Reis. TOC-BISR: A self-repair scheme for memories in embedded systems // From Specification to Embedded Systems Application, 2005, vol. 184, pp 157-168.

70. С. E. Shannon. A mathematical theory of communication // Bell Syst. Tech. J., 1948, vol. 27, p. 379-423, 623-656.

71.Блейхут P. Теория и практика кодов, контролирующих ошибки // Пер. с англ. - М.: Мир, 1986. - 576 с.

72. Кларк Дж., мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи: Пер. с англ. // М.: Радио и связь, 1987. - 392 е.: ил.

73.Хетагуров Я. А. Руднев Ю. П. Повышение надежности цифровых устройств методами избыточного кодирования // М.: Энергия, 1974. -240 с.

74. Морелос-Сарагосса Р. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. // М.: Техносфера, 2005. -320с.

75.Behrooz Pazhami. Computer arithmetic algorithms and hardware design // Oxford University Press, 2000. - 490 p.

76. Hamming R. W., Error Detecting and Correcting Codes // Bell Syst. Tech. J., vol. 29, pp. 147-150, Apr. 1950.

77. Riaz Nasser, A Framework for Soft Error Tolerant SRAM Design, Dissertation presented to the Faculty of the Graduate School University of Southern California, 2008, p. 134.

78. Столлингс У. Структурная организация и архитектура компьютерных систем // М.: 2002, - С. 161-173.

79.Блейхут Р. Быстрые алгоритмы цифровой обработки сигналов: Пер. с англ. - М.: Мир, 1989. 448 с.

80. Timothy J. A white paper on the benefits of chipkill correct ECC for PC server main memory [IBM Microelectronics Division]. URL: http://ece.umd.edu/courses/enee759h.S2003/ references /ibm_chipkill.pdf (дата обращения: 09.10.2011).

81. Hsiao M. Y. A class of optimal minimum odd-weight-column SEC-DED codes // IBM J. Res. Develop. 1970. Vol. 14. P. 395-401.

82. Cragon H.G. Memory Systems and Pipelined Processors // Jones and Bartlett Publishers. - 1996. - 576 p.

83.Аряшев С.И., Корниленко A.B. Оптимизация работы с памятью на уровне системного контроллера // Электроника, микро- и наноэлектроника. Сб. научн. трудов. - М.: МИФИ, 2011. - С. 176-179.

84. Пат. 6838331 US, кл. Н 01 L 21/00, Dynamically operating memory in a power-saving error correction mode.

85. Chen C.-Y., Wu C.W., An adaptive code rate ED AC scheme for random access memory // DATE '10 Proceedings of the Conference on Design, Automation and Test in Europe. 2010. - pp. 735-740.

86. C. A. Argyrides, P. Reviriego, et al. Matrix-Based Codes for Adjacent Error Correction // IEEE Transactions on Nuclear Science, 2010, pp. 2106-2111.

87.Краснюк A.A., Петров К. А. Особенности применения методов помехоустойчивого кодирования в суб-100-нм микросхемах памяти для космических систем // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012. Сб. трудов - М.: ИППМ РАН, 2012. - С. 638-641.

88. Петров К. А. Исследование характеристик помехоустойчивых кодов, используемых в субмикронных статических ОЗУ // Научная сессия МИФИ-2009. XIII Московская международная конференция студентов и молодых ученых «Молодежь и наука». Тезисы докладов. В 2-х частях. Ч. 1.-М.: МИФИ, 2009. - С. 52, 53.

89. Петров К. А. Помехоустойчивое кодирование для субмикронных динамических ОЗУ // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012. Сб. трудов - М.: ИППМ РАН, 2012. - С. 419-422.

90. Краснюк А. А., Петров К. А. Особенности применения помехоустойчивого кодирования в суб-100 нм микросхемах памяти для космических систем // Микроэлектроника, 2012, том 41, №4, — С. 450456.

91. A. A. Krasnyuk and К. A. Petrov, Application Features of the Error Correction Coding in Sub-100-nm Memory Microcircuits for Cosmic Systems // Russian Microelectronics, 2013, Vol. 42, No. 1, pp. 53-58.

92. Петров К. А., Скоков Д. А. Алгоритмы вычисления проверочных матриц для помехоустойчивых кодов // XIV Международная телекоммуникационная конференция студентов и молодых ученых «Молодежь и наука». Тезисы докладов. Ч. 1. - М.: НИЯУ МИФИ, 2011. С. 67-69.

93. Петров К. А. Помехоустойчивое кодирование для сбоеустойчивых СБИС динамической памяти // Труды 9-й Курчатовской молодежной научной школы. — М.: НИЦ «Курчатовский институт», 2011. - С. 378384.

94. Петров К. А. Устройство самовосстановления информации для ОЗУ с использованием помехоустойчивого кодирования // Научная сессия НИЯУ МИФИ-2010. XIII Международная телекоммуникационная конференция студентов и молодых ученых «Молодежь и наука». Тезисы докладов. В 3-х частях. Ч. 1. - М.: НИЯУ МИФИ, 2010. С. 87, 88.

95.Краснюк А. А., Петров К. А. Аппаратная коррекция кратных ошибок СБИС микропроцессоров // Электроника, микро- и наноэлектроника. Сборник научных трудов / под ред. В. Я. Стенина. - М.: НИЯУ МИФИ, 2009. - С. 37-44.

96. Петров К. А. Помехоустойчивое кодирование в системах динамической памяти с технологией Chipkill // Электроника, микро- и наноэлектроника. Сборник научных трудов / под ред. В. Я. Стенина. -М.: НИЯУ МИФИ, 2011. - С. 206-212.

97. Аряшев С.И., Корниленко A.B., Николина Н.В., Петров К.А. Повышение сбоеустойчивости и быстродействия подсистемы внешней динамической памяти микропроцессорной системы // Электроника, микро- и наноэлектроника. Сборник научных трудов / под ред. В. Я. Стенина. - М.: НИЯУ МИФИ, 2012. - С. 173-178.

98. Петров К.А., Ткаченко Е. В. Помехоустойчивое кодирование в кэшпамяти второго уровня микропроцессора // Электроника, микро- и наноэлектроника. Сборник научных трудов / под ред. В. Я. Стенина. -М.: НИЯУ МИФИ, 2012. - С. 166-168.

99. Петров К. А. Помехоустойчивое кодирование в системах динамической памяти с технологией Chipkill // Электроника, микро- и наноэлектроника. Сборник научных трудов / под ред. В. Я. Стенина. -М.: НИЯУ МИФИ, 2011. - С. 206-212.

100. Краснюк A.A., Петров К.А. Особенности применения технологии Chipkill в суб-100нм ЭКБ космических систем // Электронная компонентная база космических систем. Материалы X научно-технической конференции. Том 10. - Москва 2011. - С. 72-77.

101. Петров К. А. Подсистемы СБИС динамической памяти с защитой от сбоев // X Курчатовская молодежная научная школа. Сборник аннотаций. - М.: НИЦ «Курчатовский институт», 2012. - С. 138.

102. Петров К. А. Предотвращение временных функциональных отказов сбоеустойчивых динамических ОЗУ // XVI Международная телекоммуникационная конференция студентов и молодых ученых «Молодежь и наука». Тезисы докладов. Ч. 1. - М.: НИЯУ МИФИ, 2013. - С. 48, 49.

103. Краснюк А. А., Петров К. А. Особенности помехоустойчивого кодирования в радиационно-стойких ОЗУ // Научная сессия НИЯУ МИФИ-2010. Аннотации докладов. Т. 1. Ядерная физика и энергетика. -М.: НИЯУ МИФИ, 2010. - С. 146.

104. Краснюк А. А., Петров К. А. Методы коррекции кратных ошибок в суб-100нм микросхемах памяти для космических систем // Научная сессия НИЯУ МИФИ-2011. Аннотации докладов. Т. 1. Инновационные ядерные технологии. - М.: НИЯУ МИФИ, 2011. - С. 99.