Методы и средства повышения устойчивости к многократным сбоям ячеек статической памяти и комбинационных элементов микросхем с проектными нормами уровня 65 нм тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Балбеков Антон Олегович

• Балбеков Антон Олегович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Балбеков Антон Олегович

Введение

1 Методика моделирования воздействия ТЗЧ на ИС с учетом топологии

1.1 Обзор методов моделирования

1.1.1 Аналитические методы

1.1.2 Моделирование на уровне приборов

1.1.3 Моделирование на уровне электрической схемы

1.1.4 Моделирование на уровне регистровых передач

1.1.5 Моделирование на уровне системы

1.1.6 Выводы

1.2 Методика моделирования воздействия ТЗЧ на ИС с учетом топологии

1.2.1 Метод «одиночного пятна»

1.2.2 Методов «распределенной сетки»

1.2.3 Объединенный метод

1.2.4 Калибровка параметров

1.2.5 Процедура калибровки

1.2.6 Верификация методики моделирования

1.2.7 Отличие представленной методики от аналогичных подходов

1.3 Программа для реализации методики

1.3.1 Маршрут проектирования

1.3.2 Структура программы

1.3.3 Алгоритм сбора статистики

1.4 Выводы

2 Топологические методы повышения сбоеустойчивости

2.1 Эффекты накопленной дозы

2.2 Механизмы образования многократных сбоев

2.2.1 Сбор зарядов с трека частицы

2.2.2 Эффект паразитного биполярного транзистора

2.2.3 Влияние топологии на радиационную стойкость

2.2.4 Выводы

2.3 Моделирование

2.3.1 Результаты моделирования при воздействии на п-МОП транзистор

2.3.2 Результаты моделирования для варианта «Базовая топология» при воздействии на р-МОП

2.3.3 Результаты моделирования для варианта «Контакты рядом» при воздействии на р-МОП

2.3.4 Результаты моделирования для вариантов «Контакты между» и «Отдельные карманы» при воздействии на р-МОП

2.3.5 Верификация результатов моделирования

2.4 Рекомендации к проектированию топологии

2.4.1 Верификация рекомендаций

2.4.2 Испытания

2.4.3 Верификация по результатам испытания триггеров

2.5 Выводы

Заключение

Список сокращений и условных обозначений

Список литературы

Введение диссертации (часть автореферата) на тему «Методы и средства повышения устойчивости к многократным сбоям ячеек статической памяти и комбинационных элементов микросхем с проектными нормами уровня 65 нм»

Введение

Актуальность темы диссертации. Одной из важных характеристик интегральных микросхем (ИС), предназначенных для применения в космическом пространстве, является устойчивость к воздействию тяжелых заряженных частиц (ТЗЧ), которое проявляется в виде одиночных сбоев (ОС) и катастрофических отказов (КО). Механизм ОС и КО заключается в возникновении импульсов тока и напряжения на узлах электрической схемы. Импульсы распространяются по комбинационным путям и могут привести к изменению состояния ячеек памяти и захвату некорректной информации триггерами.

В технологиях с топологической нормой менее 180 нм важной является проблема многократных сбоев, одной из мер борьбы с ними является полуэмпирическое правило проектирования топологии, заключающееся в разнесении чувствительных узлов на расстояние не менее 2 мкм. Прямое применение этого правила ведет к потерям площади, росту длины линий металлизации, замедлению работы и росту энергопотребления. Применение мер защиты от сбоев ведет к ухудшению характеристик ИС, т.е. производительность и сбоеустойчивость являются взаимоисключающими требованиями, и при проектировании ИС необходимы меры достижения компромисса.

Применение мер защиты от сбоев требует проверки их эффективности на как можно более ранних этапах разработки. Обычно испытания сбоеустойчивости производятся на ускорителе частиц на этапе предварительных испытаний, когда внести изменения в проект уже невозможно. Если испытания выявят недостатки, весь цикл разработки, изготовления и отладки придется повторить. Для решения этой проблемы разрабатываются различные методы моделирования. Основным подходом является использование технологических средств автоматизированного проектирования и разработки (САПР) для моделирования отклика на воздействие ТЗЧ небольшого участка электрической схемы. Этот отклик далее используется в SPICE моделировании для детектирования сбоя. Такой подход позволяет учесть влияние топологии на образование многократного сбоя. Для использования

технологических САПР (ТСЛО) необходимо иметь доступ к технологической информации, которая является коммерческой тайной фабрики, что затрудняет его применение в стандартном маршруте проектирования.

Данная работа направлена на решение научной задачи развития методов моделирования воздействия ТЗЧ на ИС, интегрированных в типовой маршрут проектирования, и позволяющих оценить эффективность мер защиты от многократных сбоев на этапе разработки. Применение данной методики позволило разработать набор рекомендаций к проектированию топологии, которые позволяют усилить архитектурные и схемотехнических меры защиты с целью соблюдения баланса сбоеустойчивости и производительности.

Значимой и актуальной является задача развития методов повышения сбоеустойчивости ИС, которые позволяют достичь необходимого баланса производительности и сбоеустойчивости.

Объектом исследования являются КМОП элементы статической памяти и комбинационные элементы, разработанные для технологий с топологической нормой уровня 65 нм.

Предметом исследования являются методы моделирования воздействия ТЗЧ на ИС, учитывающие топологию и встроенные в типовой маршрут проектирования, и топологические решения, позволяющие снизить кратность сбоев в КМОП элементах статической памяти и комбинационных ячейках.

Состояние исследований по проблеме.

Воздействию отдельных ядерных частиц на КМОП ИС посвящены работы д.т.н., проф. Чумакова А.И. и д.т.н., проф. Никифорова А.Ю. Доминирующими эффектами являются дозовые эффекты, эффекты структурных повреждений, эффекты объемной ионизации полупроводниковых структур и одиночные радиационные эффекты. Расчетно-экспериментальные методы оценки сбоеустойчивости ИС описаны в работах д.т.н., проф. Зебрева Г.И. Методы анализа устойчивости электронных компонентов к радиационному воздействию разрабатывались д.т.н., проф. Бутиным В.И. Моделированию ионизационных

переходных процессов посвящены работы д.т.н., проф. Панюшкина Н.Н. Современные исследования сосредоточены на проблеме многократных сбоев. Вопросам многоуровневого моделирования радиационных эффектов посвящены работы д.т.н., проф. Петросянца К.О. В работах д.т.н., проф. Стенина В.Я. и д.т.н., проф. Шелепина Н.А. рассматриваются вопросы моделирования воздействия ТЗЧ на электрическую схему и проектирования сбоеустойчивой памяти.

Целью диссертации является развитие методов повышения устойчивости к многократным сбоям ячеек статической памяти и комбинационных элементов КМОП микросхем с проектными нормами уровня 65 нм. Достижение этой цели обеспечено решением следующих задач:

1. Анализ существующих методов моделирования воздействия ТЗЧ на ИС с учетом топологии.

2. Разработка методики SPICE моделирования воздействия ТЗЧ на ИС с учетом топологии, встроенной в стандартный маршрут проектирования ИС.

3. Калибровка и верификация методики моделирования.

4. Сравнительный анализ эффективности топологических методов снижения кратности сбоев.

5. Разработка и верификация рекомендаций к проектированию топологии сбоеустойчивых элементов статической памяти и комбинационных ячеек.

Основные результаты диссертации, выносимые на защиту:

1. Методика SPICE моделирования параметров сбоеустойчивости разрабатываемой ИС, отличается учетом топологии и влияния эффекта паразитного биполярного транзистора. По сравнению с TCAD, достигается увеличение скорости моделирования не менее чем на порядок, при сохранении точности SPICE.

2. Методика моделирования, после однократной калибровки для базового технологического процесса по трем наборам данных: зависимость кратности сбоев от ЛПЭ, распределение кратностей сбоев по ЛПЭ и карты сбоев, позволяет

эффективно прогнозировать параметры сбоеустойчивости произвольных блоков памяти и комбинационных элементов, разработанных для того же базового технологического процесса.

3. Механизм неоднородной локализации сбоев в памяти от одной частицы, обусловлен модуляцией потенциала кармана/подложки и активацией паразитного биполярного транзистора, что отличает его от механизмов на основе влияния вторичных частиц и близкого расположения сбоев от разных частиц.

4. Максимальная кратность сбоев в столбце для ячеек памяти, разработанных с учетом рекомендаций, в 2,5 раза меньше, чем в ячейках плотной памяти - не более х4. Плотность данных в массиве этих ячеек в 3 раза выше, чем у ячеек DICE. Ячейки памяти, в топологии которых учтены рекомендации, демонстрируют пример достижения баланса основных характеристик и сбоеустойчивости ИС.

Научная новизна диссертации:

1. Методика SPICE моделирования воздействия ТЗЧ на ИС одновременно учитывает диффузионный сбор зарядов, эффект паразитного биполярного транзистора и топологию устройства.

2. Калибровка методики по результатам испытаний массива плотной памяти на воздействие ТЗЧ. Калибровка осуществляется по данным зависимости сечения сбоев от ЛПЭ, распределения кратности сбоев по ЛПЭ и картам сбоев.

3. Методика сбора данных о влиянии топологии и параметров транзисторов на образование многократных сбоев, основанная на моделировании двух КМОП инверторов с различным расположением контактов к карману и подложке и перебором параметров транзисторов и расстояния между ними.

4. На основании результатов моделирования сформулированы рекомендации к проектированию топологии 65 нм элементов памяти и комбинационных ячеек, позволяющие снизить кратность сбоев.

Практическая значимость диссертации заключается в следующем:

1. Разработана программа, реализующая методику SPICE моделирования воздействия ТЗЧ на ИС с учетом топологии, предназначенная для оценки параметров сбоеусточивости ячеек статической памяти, комбинационных ячеек и устройств на их основе, разработанных по объемной КМОП технологии с минимальной топологической нормой 28 - 180 нм.

2. Получено 2 свидетельства о государственной регистрации программы для ЭВМ.

3. Методика моделирования и реализующая ее программа внедрены в ФГУ ФНЦ НИИСИ РАН и использовались при проектировании СБИС сбоеустойчивого коммутатор SpaceWire, выполненного по технологии TSMC 65 нм, а также в рамках ОКР «Обработка-И7-РК» и ОКР «Схема-ИЗ-Т», и в АО «НИИМА «Прогресс» в ОКР «Схема-И6-Т».

Личный вклад соискателя. Личный вклад соискателя в проведенные исследования состоит в разработке методики SPICE моделирования с учетом топологии, проведении ее калибровки для технологии TSMC 65 нм и верификации по результатам эксперимента. Методика реализована в виде программы, встроенной в стандартный маршрут проектирования. Соискатель произвел серию моделирований структуры из двух инверторов. Руководствуясь собранными данными, соискатель сформулировал рекомендации к проектированию, позволяющие уменьшить кратность сбоев. Последнее было верифицировано по результатам эксперимента, данные которого обрабатывал соискатель. Верификация показала эффективность рекомендации в снижении кратности сбоев до требуемого уровня. Экспериментальные данные, приведенные в диссертации, были получены в рамках НИР и ОКР совместно со специалистами ФГУ ФНЦ НИИСИ РАН, АО «НИИМА «Прогресс», АО «ЭНПО СПЭЛС» и НИЯУ МИФИ.

Апробация результатов диссертации. Результаты работы доложены на всероссийских и международных научно-технических конференциях: «The International Conference "Micro- and Nanoelectronics - 2016"», «The 2nd International

Conference on Particle Physics and Asropysics», «Стойкость - 2017», «2017 International Conference on Microelectronics», «2017 17th European Conference on Radiation and Its Effects on Components and Systems», «2018 Moscow Workshop on Electronics and Networking Technologies», «Проблемы разработки перспективных микро- и наноэлектронных систем - 2020», «2020 20th European Conference on Radiation and Its Effects on Components and Systems».

Опубликованные результаты. По теме диссертации опубликовано 2 статьи в российских научно-технических журналах, рекомендованных ВАК, 2 статьи в журнале IEEE Transactions on Nuclear Science, индексируемом системами Web of Science и Scopus, 5 статей в рецензируемых научно-технических сборниках трудов международных конференций, индексируемых Scopus (ICMNE, ICPPA, MWENT, MIEL).

Структура и объем диссертации. Работа состоит из введения, 2 глав, заключения и списка литературы. Общий объем диссертации - 102 страницы. Диссертация содержит 55 рисунков. Список литературы содержит 106 наименования.

1 Методика моделирования воздействия ТЗЧ на ИС с учетом топологии

1.1 Обзор методов моделирования

Существенным параметром, который определяет срок жизни космического аппарата, является радиационная стойкость ИС, входящих в состав его аппаратуры. Дозовые радиационные эффекты проявляются в виде деградации характеристик микросхемы под действием ионизирующего излучения. На границе раздела оксид-полупроводник накапливается заряд, который приводит к появлению паразитных каналов для токов утечки и изменению порогового напряжения транзисторов. При накоплении достаточной дозы общая деградация характеристик транзисторов приводит к параметрическому отказу. В [1,2] рассмотрены проблемы оценки пределов работоспособности аналоговых и цифровых компонентов под действием дозовых эффектов.

Взаимодействие ТЗЧ с полупроводниковым материалом приводит к генерации зарядов, которые далее будут распространяться по объему ИС вследствие амбиполярной диффузии. При попадании зарядов в область обратносмещенного p-n-перехода они будут собраны узлами электрической схемы, что вызовет импульсы тока и напряжения на ее узлах. Ионизационные переходные процессы могут привести к переключению ячейки памяти или записаться в триггер после распространения по ветвям логики. Влияние этого эффекта на сбоеусточивость становится особенно выражено в ИС, разработанных для технологий с топологической нормой менее 180 нм [3].

Пригодность ИС для применения в космической технике определяется по результатам испытаний на радиационную стойкость. Процедура определения устойчивости ИС к ОС подразумевает облучение ее ионами на ускорителе частиц. Такой подход дает самый достоверный результат, однако, на этапе предварительных испытаний внесение изменений в проект может быть затруднительным. Обнаружение проблем потребует от разработчиков повторить цикл операций, предусмотренных маршрутом проектирования, и изготовить новые

образцы. Актуальной является задача разработки средств моделирования, которые позволяют оценить эффективность принятых мер повышения сбоеустойчивости на этапе разработки ИС.

1.1.1 Аналитические методы

Конечной целью испытаний на сбоеустойчивость является определение основной характеристики - частоты сбоев на орбите. Для прогнозирования значения этого параметра применяются аналитические методы, развитию которых посвящены работы [4-7]. В факторы космического пространства входит воздействие на ИС протонов высоких энергий и ТЗЧ. Частота сбоев на орбите рассчитывается по данным зависимости сечения сбоев от энергии протонов или линейной передачи энергии (ЛПЭ) ТЗЧ. Как правило, эта зависимость получается в результате облучения ИС ТЗЧ с заданной ЛПЭ. Сечение сбоев для каждого значения ЛПЭ рассчитывается по формуле (1) [4]:

^сб (1)

Фь

где ^ - сечение сбоев для заданного ЛПЭ, Н;б - число ОС, например в ячейках памяти, для заданного ЛПЭ, фi - поток частицы. Функция Вейбулла применяется для аппроксимации зависимости сечения сбоев от ЛПЭ в области значений, превышающих пороговое [4]:

о = 1 - е ( ™ )

а- (2)

где о0, L0, W, S - являются параметрами аппроксимации. Характерный вид зависимости показан на рисунке 1.

Выражение (3) позволяет вычислить частоту сбоев V [4]:

V = / а(1)ф(1)б.1, (3)

где а - сечение сбоев, ф - плотность потока частиц, L - ЛПЭ-спектр частиц.

Спектр ЛПЭ частиц и поток определяются параметрами орбиты, датой начала работы аппарата и ее длительностью, для расчета спектра существуют модели радиационной обстановки, коллекциями которых являются программы

COSRAD [8], OMERE [9], CREME96 [10], SPENVIS [11]. Существуют два источника данных о зависимости сечения сбоев от ЛПЭ: результаты испытаний и методики моделирования. Для ИС выбирается набор параметров: энергия, длительность и амплитуда импульса, заряд переключения, для них устанавливаются пороговые значения. Если при взаимодействии с ТЗЧ значение параметра превысило критическое - регистрируется сбой. Набор параметров и их критические значения определяются во время моделирования в SPICE и TCAD или оценивается исходя из информации в литературе.

Ю"7-Ю"8-10"9:

7 ю-10

£

о

ь Ю"11-10"12 ] 10"13:

0 10 20 30 40 50 60

l, МэВ ■ см2/мг

Рисунок 1 - Характерный вид зависимости сечения сбоев от ЛПЭ ТЗЧ

Энергия, которую выделяет частица при взаимодействии с полупроводником, рассчитывается в симуляторах атомных реакций, основанных на методах Монте-Карло, примером является библиотека Geant4 [12]. Методы Монете-Карло позволяют рассчитать образование и распространение вторичных частиц, описанию их вклада в многократные сбои посвящены работы [13,14]. Программы подобные Geant4 подходят для оценки сбоеусточивости при воздействии протонов и нейтронов, где потеря энергии вторичными частицами -основной механизм энерговыделения [15].

Программное обеспечение (ПО) MRED основано на использовании Geant4 [16-18]. Разные области ИС могут иметь разный критический заряд, а процессы его сбора будут протекать по-разному. Выражение (4), где Wi - весовой коэффициент, Qi - заряд, собранный в каждом объеме, позволяет определить полный собранный заряд Qсбор, сбой определяется, если он превышает критическое значение. На рисунке 2 показана чувствительная область ИС, она разделена на вложенные объемы, каждому из которых назначается весовой коэффициент Wi. Значение весовых коэффициентов и критический заряд рассчитываются в TCAD моделировании.

TCAD позволяет с высокой точность моделировать физические процессы сбора зарядов. Для этого необходимо воспроизвести трехмерную структуру ИС, что затруднительно без доступа к закрытой технологической информации. Использование TCAD ограничивает размер моделируемого устройства десятком

(4)

Рисунок 2 - Модель вложенных чувствительных объемов. Wi - весовые коэффициенты сбора заряда Qi в каждом вложенном объеме

1.1.2 Моделирование на уровне приборов

транзисторов, т.к. ресурсоемкие физические расчеты в TCAD занимают продолжительное время. Объектами, подходящим под это ограничение, являются сбоеустойчивые ячейки памяти, TCAD позволяет моделировать воздействие ТЗЧ при разных углах падения [19,20].

Набор ПО от компании Cogenda позволяет преобразовать топологию устройства в формате GDSII в структуру в приборном симуляторе VisualTCAD, воздействие ТЗЧ моделируется в VisualParticle [21]. В работах [22,23] описано применение набора ПО Cogenda для проектирования сбоеустойчивых ячеек памяти и стандартных ячеек.

Ограничения TCAD можно обойти, если совместить его со SPICE симулятором. Заряды, рассчитанные методом вложенных чувствительных объемов, могут быть использованы для инжекции в SPICE моделировании, собранный заряд передается в виде параметра источникам тока [18,24]. Для расчета сечения сбоев нужно будет провести множество инжекций, для каждой потребуется TCAD моделирование, чтобы определить значения весовых коэффициентов. Чувствительность транзистора к ТЗЧ определяется динамикой изменения напряжения на его контактах, что потребует расчетов весовых коэффициентов в TCAD для каждого временного шага моделирования.

Авторы ПО iRoC TFIT [25] предоставляют базу импульсов тока, которая характеризует сбор зарядов транзистором вследствие воздействия нейтронов и альфа-частиц [26-28]. База формируется множеством TCAD моделирований попадания частицы на разном расстоянии от транзистора. Информация из базы используется для задания параметров источников тока, а SPICE моделирование определяет наличие или отсутствие сбоя при заданных параметрах частицы.

В ПО MC-Oracle используется связка методов Монте-Карло, TCAD и SPICE для моделирования сбоев от протонов, нейтронов и ионов [29,30]. На рисунке 3 показан процесс преобразования топологии в формате GDSII в структуру чувствительных областей. В ПО SRIM [31] и DHORIN [32] рассчитывается треки частиц, в т.ч. вторичных, энерговыделение вдоль них формирует карту, которая

накладывается на чувствительные области. В TCAD рассчитывается база зарядов, собранных каждой чувствительной областью, эти заряды будут инжектированы в SPICE при помощи источников тока. Такой подход позволяет с учетом топологии моделировать многократные сбои, однако каждая инжекция требует провести TCAD моделирование.

В ПО MUSCA SEP3 [27,31,32] топология в форме GDSII файла преобразуется в трехмерную структуру в TCAD. Треки частиц и энерговыделение рассчитывается в Geant4, сбор зарядов на каждом транзисторе моделируется в TCAD. Переходные процессы на узлах транзисторов далее воспроизводятся в SPICE моделировании, которое должно показать реакцию схемы на них и наличие или отсутствие сбоя.

В работах [33,34] топология ИС разделяется на сектора, каждый из который является областью воздействия ТЗЧ. В SPICE моделировании к транзисторам в области воздействия подключаются импульсные источники тока. Параметры импульса и инжектируемый заряд для каждого источника тока характеризуются в TCAD. Такая методика моделирования позволяет находить чувствительные области и оценивать их вклад в сбоеустойчивость ИС. Для учета эффекта паразитного биполярного транзистора в данной методике необходимо делать сектора, достаточно большого размера, что увеличит длительность TCAD моделирования.

В работах [35,36] описываются методики совмещения TCAD и SPICE. Проводится серия TCAD моделирований, результатом является область воздействия частицы и табличная зависимость параметров импульсов тока от координаты ее попадания. Специальное ПО определяет в области воздействия транзисторы, к которым будут подключены источники тока, их параметры берутся из таблицы. Множество SPICE моделирований позволяет собрать статистику для расчета сечения сбоев. В [36] в SPICE учитывается модуляция потенциала кармана и подложки, т.к. соответствующие контакты транзисторов подключены к земле и питанию через резисторы, однако, не учитывается растекание зарядов и эффект

Топология Области

сбора

Генерация и сбор зарядов

Рисунок 3 - Расчет сбора зарядов с учетом топологии ИС в MC-Oracle

паразитного биполярного транзистора. Авторы не приводят алгоритм расчета сопротивления этих резисторов и влияние на него топологии устройства.

1.1.3 Моделирование на уровне электрической схемы

Электрическая схема является другим уровнем абстракции относительно приборного моделирования в TCAD. SPICE симуляторы позволяют моделирования электрические схемы из сотен и тысяч транзисторов, однако расплатой за это является упрощенные модели физических процессов и снижение точности результатов. Учет радиационного воздействия может быть добавлен в SPICE модели транзисторов в виде функции зависимости параметров моделирования, таким образом можно учесть влияние накопленной дозы [37,38] и старения [39]. Другим подходом к учету радиационного воздействия является создание макромоделей, например, тиристорной структуры [40]. Для моделирования

воздействия ионизационных переходных процессов к узлам электрической схемы подключаются источники импульса тока, форма которого может быть прямоугольной [41], задана кусочно-линейной кривой, определяться динамически Уеп1о§-А модулем [42], иметь сложную форму, рассчитанную аналитически [43] или на основе TCAD моделирований [44,45]. Выражение (5) описывает импульс тока «двойная экспонента» [46,47]:

£

Q ^ ^ (5)

__^

т = Г^С^ - е т'),

Тг - Tf

где Q - инжектируемый заряд, t - время, Тг, тг - характерное время нарастания и спада. Заряд Q можно посчитать по формуле (6):

п = (6)

где Ь - ЛПЭ падающей частицы, обычно находится в пределах 5 - 60 МэВ-см2/мг, д - элементарный заряд, р - плотность Б1, 1 - длина сбора, может иметь значение 5 - 7 мкм, что сравнимо с глубиной кармана, Ев! - энергия выхода в Б1, равная 3,6 эВ. Постоянные времени тг и тг рассчитываются аналитически или в TCAD исходя из длительности диффузионного и дрейфового процессов сбора зарядов. ЛПЭ частицы определяет инжектируемый заряд Q, в более сложном случае его можно рассчитать в Geant4.

Инжекция зарядов источником тока вызовет импульс напряжения на контактах закрытого транзистора, реакция электрической схемы на него определит образование сбоя. На рисунках 4 и 5 демонстрируется случай, когда частица воздействует на транзистор Т6.

Рисунок 4 - Попадание частицы в транзистор Т6

Рисунок 5 - Переходные процессы в ячейке памяти под действием источника

ионизационного тока Iset (рисунок 4)

Подключение источника тока к узлам схемы является распространенным способом верификации параметров собеустойчивости специальных ячеек памяти [48]. Сбоеустойчивая ячейка DICE способна восстановить свое состояние, если ионизационный импульс тока вызовет помеху только на одном из ее узлов. При разработке DICE ячейки для технологии с проектной нормой менее 180 нм для моделирования на разных узлах ячейки необходимо подключать несколько источников тока в разные узлы [49].

Построение зависимости сечения сбоев от ЛПЭ подразумевает множество моделирований воздействия ТЗЧ на электрическую схему. Сбор статистики с нескольких тысяч моделирований с разными параметрами воздействия требует автоматизации этого процесса. Авторы [50] используют перебор целей и параметров воздействия для анализа сбоеустойчивости схемы чтения регистрового файла, аналогичная система в [51] позволила рассчитать частоту сбоев стандартных ячеек. Система автоматизации в [52] случайным образом выбирает цель воздействия и подключает к ней источник тока, для моделирования многократных сбоев необходимо настроить одновременный выбор нескольких целей.

Важным ограничением методов SPICE моделирования воздействия ТЗЧ является учет топологии ИС. Для воспроизведения условий моделирования многократных сбоев необходимо подключать источники тока к нескольким узлам электрической схемы. Без должной автоматизации цели выбираются вручную согласно оценкам размера области диффузии зарядов, т.е. воздействие подается на транзисторы, лежащие на расстоянии менее 2-3 мкм от места попадания частицы. Авторы [53] описывают методику автоматизации этого процесса, область диффузии зарядов обозначается окружностью, к пересекающим ее транзисторам в SPICE моделировании подключаются источники тока.

1.1.4 Моделирование на уровне регистровых передач

Программируемая логическая интегральная схема (ПЛИС) представляет собой массив универсальных ячеек, функция которых определяется программируемой таблицей соответствия состояния входов выходам. Таблицы всех ячеек объединяются в конфигурационную память, некоторые модели ПЛИС позволяют инжектировать сбои посредством динамического изменения ее состояния [54,55]. В [56] описана инжекция сбоев в частично троированную схему в ПЛИС. Другим типом память в ПЛИС является память разводки, которая определяет схему включения универсальных ячеек, в [57] рассматривается

инжекция сбоев в нее. Внесение сбоев в ПЛИС имеет ограниченную область применения - разработка сбоеустойчивых цифровых схем. Параметры ПЛИС ограничивают характеристики разрабатываемого устройства и возможности инжекции сбоев. При переносе проекта из ПЛИС в СБИС он претерпит множество изменений, в частности, другой синтезатор для того же устройства может создать новую схему, изменится количество буферов и т.д. Прямой перенос результатов инжекции в ПЛИС на СБИС может быть невозможен.

Список литературы диссертационного исследования кандидат наук Балбеков Антон Олегович, 2022 год

Исток

Сток

Исток

Сток

—КЗ—1>-

Тело

Тело

Рисунок 11 - Модель паразитного биполярного транзистора

Рисунок 12 - Паразитный биполярный транзистор, модель Эберса-Молла

Таблица 3 - Параметры моделирования в методе «распределенной сетки»

Параметр Описание Источник

-К^иЪ Сопротивление подложки Документация на технологию

Сопротивление п-кармана Документация на технологию

Сопротивление р-кармана Документация на технологию

КсоП; Сопротивление контакта к карману Документация на технологию

а Коэффициент передачи по току паразитного биполярного транзистора Литература [82]

1 Длина сбора Документация на технологию

Б(ЛПЭ) Диаметр области сбора при заданном ЛПЭ Размер кластеров сбитых ячеек в эксперименте

Распределенная сетка резисторов и диодов, МОП транзисторы, дополненные моделью паразитного биполярного транзистора, резисторы контактов к карману и

подложке и источники импульса ионизационного тока сохраняются в виде электрической схемы. Полное SPICE описание устройства включает в себя все вышеперечисленное с дополнением устройств, которые не попали в сетку, это описание может быть промоделировано в симуляторе с целью обнаружить сбой.

Оба эффекта могут влиять на образование многократного сбоя одновременно [86]. Согласно [87] на низких значениях ЛПЭ доминируют эффекты диффузионного сбора зарядов, на высоких значениях ЛПЭ начинают доминировать эффекты локальной модуляции потенциала кармана и подложки и эффект паразитного биполярного транзистора. Были промоделированы блоки, состоящие из ячеек плотной статической памяти, сравнивались оба метода. Сравнение результатов показано на рисунке 13, метод «одиночного пятна» демонстрировал меньшее значение сечения сбоев на высоких ЛПЭ, а метод «распределенной сетки» - на низких. Методы были объединены, что проиллюстрировано на рисунке 14.

ЛПЭ

Рисунок 13 - Сечение сбоев при объединении моделирования диффузионного сбора заряда и эффекта паразитного биполярного транзистора

1.2.3 Объединенный метод

Распределенная сетка1

п

Рисунок 14 - Объединенный метод SPICE моделирования воздействия ТЗЧ на

ИС с учетом топологии

Топология ИС проходит те же преобразования, что в методе «распределенной сетки»: генерируется сетка сопротивлений и диодов, МОП транзисторы дополняются паразитным биполярным транзистором модели Эберса-Молла и подключаются к узлам сетки, сетка подключаются к земле и питанию в узлах, находящихся рядом с советующими контактами к карману и подложке. Воздействие ТЗЧ моделируется в виде «пятна», накладываемого на топологию разрабатываемой ИС. К попавшим под «пятно» МОП-транзисторам подключаются источники тока с формой импульса «двойная экспонента», задаваемой формулой (5), между источниками тока распределяется инжектируемый заряд согласно соотношению площадей перекрытия транзисторов «пятном». Параметры моделирования представлены в таблицах 1 и 3. Объединенный метод моделирует случай нормального падения частиц.

Моделирование модуляции потенциала кармана и подложки резистивной сеткой без емкостей определяет границы применимости методики. При оценке удельной емкости кармана в 50 аФ/мкм2, фронт модуляции потенциала кармана будет приходить на соседние транзисторы с задержкой в ~100-300 фс. Это

ограничивает область применения простой резистивной сетки технологиями с минимальной топологической нормой 28 - 180 нм, где длительность переключения ячеек, как минимум, на порядок больше: 2 - 6 пс в 28 нм, 20 - 30 пс в 65 нм и т.д.

Методика моделирования может быт интегрирована в стандартный маршрут проектирования ИС, т.к. работает с распространенными форматами файлов -GDSII и SPICE.

В методике принят ряд упрощений, направленных на повышение скорости моделирования, что делает ее точность ниже TCAD методик. Для структуры из 100 ячеек памяти одно моделирование занимает около 5 минут, для сравнения, моделирование одной ячейки памяти в TCAD занимает несколько часов. SPICE моделирование без учета топологии не способно корректно воспроизводить многократные сбои. Таким образом, представленная методика является компромиссом между точностью, скоростью работы, размером объектов и встраиваемостью в маршрут проектирования ИС.

1.2.4 Калибровка параметров

Калибровка осуществляется один раз для базового технологического процесса. Для этого необходимо провести испытания на ТЗЧ массива плотной статической памяти. Ячейки памяти должны иметь плотную упаковку, транзисторы иметь минимальные размеры с минимальным расстоянием между ними и минимальной емкостью узлов. Методика рассчитана на работу с ячейками памяти и комбинационными ячейками, среди этих объектов ячейки плотной памяти будут иметь наименьший критический заряд. Блок плотной статической памяти имеет регулярную структуру и является удобным объектом для исследования, т.к. выступает в роли прямоугольной сетки детекторов ТЗЧ с известными координатами узлов.

Для работы данной программы необходимо задать набор различных параметров: сопротивления карманов, коэффициент передачи по току, SPICE модели диодов, глубина активного слоя и др. Основным источником информации

для получения этих параметров является документация на технологический процесс, предоставляемая фабрикой, дополнительно необходимо обратиться к научной и технической литературе. Полученные таким образом значения нуждаются в калибровке. Полный список калибровочных параметров представлен в таблице 3.

Калибровочные параметры могут быть получены посредством моделирований в технологических САПР или сравнением с экспериментальными результатами, в т.ч. опубликованными в публикациях (например: [26,79,80]). Калибровка осуществлялась по результатам испытаний блоков статической памяти на ускорителе частиц, они опубликованы в [80].

1.2.5 Процедура калибровки

Для калибровки были выбраны блоки статической памяти на 6-ти транзисторной ячейке. Память отличается высокой плотностью и регулярной структурой топологии, транзисторы в ячейке памяти имеют минимальный размер. Ячейке памяти достаточно небольшого внесенного заряда, чтобы изменить свое состояние, критический заряд оценивается в 4 фКл. Размещение ячеек памяти в виде регулярного массива, где известны координаты каждой ячейки, позволяет построить карту сбоев. Блок плотной статической памяти является удобным объектом для исследования т.к. выступает в роли прямоугольной сетки детекторов ТЗЧ с известными координатами узлов. Память изготовлена по объемной КМОП технологии TSMC 65 нм, напряжение питания 1 В.

Схема ячейки памяти показана на рисунке 15. Сигнал WL управляет ключами на основе п-МОП транзисторов. Когда WL = 1 В ключи открыты, данные на линиях ВЬ и BLB записываются в ячейку. Когда WL = 0 В ячейка отключается от внешних линий и сохраняет записанные в нее данные, линии ВЬ и ВЬВ подтягиваются к 1 В.

На рисунке 16 показана топология ячейки, ее размер 0,5 мкм х 1,05 мкм, параметры транзисторов представлены в таблице 4. Ячейка симметричная, если в

нее записать "1", то состояние внутренних линий будет следующим: с = 1 В, сЬ = 0 В, если хранится "0", то: с = 0 В, сЬ = 1 В. Можно сказать, что при хранении "1" правая половина хранит "1", левая половина хранит "0". В массиве памяти ячейки лежат зеркально отраженными друг к другу. Если все ячейки хранят одно значение, ближайшие половины соседних ячеек будут находиться в одинаковом состоянии (проиллюстрировано на рисунке 17).

Рисунок 15 - Ячейка исследуемой статической памяти

Рисунок 16 - Топология ячейки памяти

Рисунок 17 - Массив ячеек памяти

Таблица 4 - Параметры транзисторов ячейки памяти

Транзистор Тип Длина / Ширина, нм

Б0, п-МОП 64 / 140

N0, N1 п-МОП 75 / 90

Р0, Р1 р-МОП 65 / 80

Эксперимент проводился на ускорителе частиц, память облучалась различными ионами при нормальном падении частиц, их параметры представлены в таблице 5, флюенс составлял 8,5-105 см2 - 1,6-107 см2. В результате получена зависимость сечения сбоев от ЛПЭ, кратности боев 1 - 10 и несимметричные карты с неоднородной локализацией сбоев, продемонстрированные на рисунке 20.

Для калибровки был разработан массив памяти из 84 ячеек. Использовались те же ячейки памяти, из которых состояли массивы в эксперименте. Флюенс в моделировании составил 4,5-108 см-2 для каждой частицы. Строки массива содержали код ..Ь1111.., в качестве критерия сбоя был принят факт смены ячейкой памяти хранимого значения.

Таблица 5 - Параметры ионов и кратность сбоев в эксперименте

Ион Эффективное ЛПЭ, МэВ • см2 / мг Кратность сбоев

22№ 7 1..3

^ЛГ 18 2..4

41 3..6

60 6..10

На рисунке 18 показаны зависимости сечения сбоев от ЛПЭ, построенные по результатам моделирования и эксперимента. Калибровку было решено считать удовлетворительной при обеспечении отличия зависимости сечения сбоев от ЛПЭ в эксперименте и моделировании не более чем в 2 раза.

В предложенной модели длина сбора заряда является параметром, определяющим значение ЛПЭ, при котором зависимость сечения сбоев начинает насыщаться. Выбор диаметра «пятна» позволяет установить точное значение сечения сбоев для каждого ЛПЭ. Значение коэффициента передачи по току паразитного биполярного транзистора и значения сопротивлений ребер сетки оказывают влияние на значение сечения сбоев на ЛПЭ 41 и 60 МэВ-см2/мг.

Для уточнения значения калибровочных параметров были взяты распределение кратности сбоев (рисунок 19) по ЛПЭ и карты сбоев (рисунок 20). Изменение диаметра «пятна» оказывало влияние на карты и кратность сбоев на ЛПЭ 7 и 18 МэВ-см2/мг. Изменение значения коэффициента передачи по току паразитного биполярного транзистора и сопротивлений ребер сетки оказывали влияние на карты и кратности сбоев на ЛПЭ 41 и 60 МэВ-см2/мг. Окончательные значения калибровочных параметров для базового технологического процесса TSMC 65 нм представлены в таблице 6.

4

е * # Эксперимент 0 Эксперимент 1 Моделирование

10 20 30 40 50 60 ЛПЭ, МэВ ■ см2/мг

Рисунок 18 - Зависимость сечения сбоев от ЛПЭ, полученная в результате

калибровки

ЛПЭ, МэВ ■ см2/мг

Рисунок 19 - Распределение кратностей сбоев по ЛПЭ: Э - эксперимент, М -

моделирование

Рисунок 20 - Группы сбитых ячеек в массиве памяти

Таблица 6 - Итоговые значения калибровочных параметров

Параметр Значение Калиброванное значение

к^иь 1200 Ом 1200 Ом

RnweИ 600 Ом 450 Ом

RpweИ 1200 Ом 1200 Ом

КсоП; 10,4 Ом 10,4 Ом

а 0,8 0,8

1 1 мкм 3 мкм

Распределение диаметра области сбора по ЛПЭ.

ЛПЭ, МэВ-см2/мг Изначальный диаметр, мкм Калиброванное значение, мкм

7 0,55 0,2

18 0,8 0,4

41 1,5 0,8

60 2 1,2

Карты сбоев в моделировании соответствуют картам сбоев в эксперименте, на высоких ЛПЭ удалось воспроизвести результаты, в которых присутствовали несимметричные группы ячеек с неоднородной локализацией сбоев. Это объясняется колебанием потенциала кармана и эффектом паразитного биполярного транзистора сразу во всех транзисторах ячейки. Ячейка памяти переходит в метастабильное состояние, из которого может выйти в любое, в т.ч. в прежнее, что не будет зарегистрировано как сбой. Наблюдаемые отличия в распределении кратностей сбоев по ЛПЭ между экспериментом и моделированием связаны с отсутствием учета сбора зарядов на границе п-карман - р-подложка и другими упрощениями модели. Тем не менее получено удовлетворительное отличие максимальной кратности сбоев не более х1.

Результатом калибровки стали значения параметров, характерные для технологии TSMC 65 нм. Изначальные предположения для сопротивления карманов и контактов к ним были взяты из документации на технологию, изменилось только сопротивление ребер сетки в области кармана. Калибровке подвергся параметр длины сбора, в качестве изначального предположения была взята глубина активного слоя. Оценка значения диаметров области воздействия делалась на основе размеров кластеров сбитых ячеек в эксперименте. Группа сбитых ячеек образовалась в результате одновременного действия эффекта сбора зарядов и паразитного биполярного эффекта, в результате калибровки размеры областей воздействия были уменьшены.

1.2.6 Верификация методики моделирования

Предложенная методика моделирования была верифицирована по результатам испытания комбинационных ячеек. Тестовый кристалл, содержавший калибровочную память, имел в своем составе массивы мажоритарных ячеек, результаты их исследований опубликованы в [42].

Мажоритарный элемент представляет собой комбинационную схему с тремя входами. Логическая функция описана в формуле (7), где Q - выход схемы, А, В и

С - входы. Данный элемент используется в схемах с троированием. Значение на входах должны совпадать, если состояние одного из входов отличается от других - выход будет иметь значение, соответствующее двум другим входам. Таким образом, мажоритарный элемент фильтрует паразитные импульсы на входах.

Q=AxB + BxC + AxC (7)

Были исследованы 3 типа мажоритарных элементов: на основе вентилей И-НЕ, на основе мультиплексоров и 12Т схема. На рисунке 21 показана схема детектирования сбоя, она воспроизводит схему, использовавшуюся в [42]. Сигнал RESET сбрасывает состояние триггера, выход OUT переводится в состояние «0». На входы мажоритарного элемента подаются «1» или «0» (две разных сессии моделирования). Затем к мажоритарному элементу применяется тестовое воздействие. Если тестовое воздействие вызвало на входе достаточно большой импульс напряжения, выход OUT сменит свое состояние на «1». Появление на выходе OUT «1» после приложения тестового воздействия является критерием для регистрации сбоя.

Была проведена серия моделирований, параметры моделирования соответствовали калибровочным из таблицы 6, в результате были получены зависимости сечения сбоев от ЛПЭ. На рисунках 22 - 24 показано сравнение результатов эксперимента и моделирования.

ЯЕЗЕТ

Рисунок 21 - Схема моделирования мажоритарного элемента

Рисунок 22 - Результаты моделирования мажоритарного элемента на

элементах И-НЕ

Рисунок 23 - Результаты моделирования мажоритарного элемента на

мультиплексорах

Рисунок 24 - Результаты моделирования мажоритарного элемента на схеме

12Т

Сравнение демонстрирует совпадение результатов моделирования и эксперимента в пределах порядка, что является удовлетворительным результатом. Проведенная верификация показывает, что методика, откалиброванная по результатам испытания плотной памяти, может быть использована для моделирования параметров сбоеустойчивости комбинационных схем.

1.2.7 Отличие представленной методики от аналогичных подходов

Существуют публикации, развивающие идею учета топологии при моделировании одиночных сбоев. В [35,36] для внесения помехи в работу электрической схемы в SPICE моделировании используют параметризованные источники тока. Параметры источников тока зависят от расстояния до транзистора до трека иона. Значения выбираются из таблицы, которая составляется из результатов множества TCAD моделирований. Напряжение на контактах транзисторов будет динамически меняться, это окажет влияние на сбор зарядов от эффекта паразитного биполярного транзистора, что не учитывается в работе [35]. В [36] контакты к карману и подложке через резисторы подключаются к питанию и земле, что позволяет моделировать эффект модуляции потенциала кармана и подложки, однако, отсутствует учет паразитного биполярного транзистора. Аналогичный поход описан в работах [33,34].

В работах [67-69] TCAD моделирование используется для характеризации реакции стандартных ячеек на воздействие ионов. Топология ячеек «сканируются» ионами с определенным шагом, результат используется в SPICE моделировании.

В ПО MRED библиотека Geant4 приспособлена для моделирования взаимодействия ТЗЧ с полупроводником [18]. MRED использует концепцию вложенных чувствительных объемов, в каждом из них частица выделяет разное количество заряда. Суммарный заряд вычисляется как сумма зарядов из вложенных объемов. Параметры выделения заряда для каждого вложенного объема вычисляется при помощи множества TCAD моделирований.

Описанная в данной работе методика имеет следующие отличия от указанных выше:

• Методика основана на SPICE моделировании, что позволяет повысить скорость расчетов за счет снижения их точности.

• Учитывает влияние паразитного биполярного транзистора в объемной КМОП технологии.

• Сетка резисторов дает более точные результаты при моделировании устройства с охранными кольцами.

• Параметры импульсного источника тока задаются простой формулой, а не получаются в результате TCAD моделирований, что снижает точность, но ускоряет получение результатов.

• Методика позволяет моделирования блоки размером более сотни транзисторов.

Результаты моделирования не только дают удовлетворительное совпадение с экспериментом зависимости сечения сбоев от ЛПЭ, но и воспроизводят кратности сбоев и форму кластеров сбитых ячеек.

1.3 Программа для реализации методики

Методики на основе TCAD являются самым точным способом промоделировать воздействие ТЗЧ на ИС. Сначала необходимо создать модель устройства, для этого при помощи команд САПР описывается последовательность технологических операций, которые должны привести к появлению нужных областей в полупроводнике. Для написания корректной последовательности команд и задания их параметров необходим доступ к технологической информации, которая является коммерческой тайной фабрики.

Для разработчика ИС штатным набором САПР являются редакторы схемы и топологии, симуляторы электрических схем и программы верификации, таким образом разработчик работает на другом уровне абстракции и с необходимостью моделировать физические процессы в полупроводниках не сталкивается.

Комплекты разработчика, которые фабрика предоставляет для работы в этих САПР, часто не содержит данных, из которой можно получить информацию для воспроизведения структур в TCAD или содержит, но в зашифрованном виде.

Для реализации представленной в данной работе методики моделирования была разработана программа, которая опирается на использование стандартных САПР и форматов файлов, принятых в области проектирования ИС.

1.3.1 Маршрут проектирования

Одной из особенностей представленной методики моделирования воздействия ТЗЧ на ИС является возможность встроить ее в стандартный маршрут проектирования. Упрощенный маршрут разработки ИС включает следующие этапы: написание ТЗ, разработка и верификация RTL, разработка и верификация СФ блоков, сборка и верификация проекта, написание документации, испытания на радиационную стойкость. Маршрут разработки СФ блоков показан на рисунке 25. Электрическая схема разрабатываются в САПР Cadence Virtuoso, который имеет графический интерфейс пользователя. Этап верификации может быть разделен на функциональную и физическую верификацию. К функциональной относится моделирование электрических параметров и переходных процессов с целью определения границ его штатного функционирования и соответствия ТЗ. Функциональная верификация производится как после разработки электрической схемы, так и после разработки топологии, в последнем случае моделируется электрическая схема с паразитными параметрами, что приближает цифровую модель устройства к его реальному прототипу. Физическая верификация производится в САПР Cadence Physical Verification System (PVS), ее задачей является проверка корректности разработанной топологии. В физическую верификацию входит проверка правил проектирования (Design Rule Check, DRC) и проверка соответствия схемы и топологии (Layout vs. Schematic, LVS). В рамках DRC САПР проверяет геометрические размеры элементов топологии и расстояния между ними на соответствие допускам, указанным в документации на технологию.

Для проверки LVS САПР выполняет экстракцию электрический схемы из топологии, затем производится сопоставление изначальной схемы и экстрагированной, отличия выводятся виде ошибок.

Рисунок 25 - Маршрут разработки СФ блоков и место в нем методики SPICE

моделирования воздействия ТЗЧ на ИС

Для работы методики SPICE моделирования с учетом топологии требуется законченная электрическая схема и топология, а также тестовое окружение, в котором будет воспроизводиться штатная работа устройства. Место предложенной методики моделирования находится на последнем этапе верификации СФ блока, проект должен успешно проходить все проверки функциональной и физической верификации. Такое положение методики позволяет упростить интерпретацию результатов моделирования, т.к. становится проще отличить проявление ошибок проектирования от следствия воздействия ТЗЧ.

1.3.2 Структура программы

Методика моделирования была реализована в виде программы. Входными данными являются электрическая схема, топология, файл с настройками и тестовое окружение. Электрическая схема передается в виде текстового файла в формате SPICE, такой способ представления схемы является «де-факто» стандартом в отрасли и поддерживается большинством САПР. Топология передается в виде бинарного файла в формате GDSII, он определяет правила записи координат вершин многоугольников и распределение их по слоям. Файлы в формате GDSII содержат только геометрическую информацию. В файл с настройками записаны пути к схеме, топологии, тестовому окружению, рабочей папке и значения калибровочных параметров.

Для моделирования необходимо заранее подготовить тестовое окружение -полноценный тест, который проверяет корректное функционирование устройства и может быть запущен из командной строки. В результате работы теста в рабочей папке должен быть создан текстовый файл pcresult, в первой строчке должен содержаться один символ, характеризующий результат моделирования: «0» - сбой не обнаружен, «1» - обнаружен сбой, «2» - ошибка моделирования. Создание такого тестового окружения лежит на плечах пользователя программы. Программа скопирует целиком все файлы тестового окружения в рабочую папку, добавит к ним обработанную схему в формате SPICE и запустит моделирование. Такой подход осложняет первоначальную настройку программы, однако придает гибкость системе: программе неважно какой именно используется симулятор и как настроен тест. Можно запустить смешанное моделирование аналого-цифрового блока, включающее цифровые модули в формате Verilog, аналоговые модули в формате SPICE и измерительные модули в формате Verilog-AMS, а моделирование будет производиться в связке симуляторов Cadence Spectre и Cadence Xcelium.

На рисунке 26 показана структура программы. Загрузчик написан на языке Python, он осуществляет зачитывание и предварительную обработку SPICE и GDSII. Программа имеет интерфейс к САПР Cadence PVS, который является

высокоэффективным инструментом для физической верификации. PVS производит проверку LVS, если она прошла успешно, то формируется два файла: промежуточный GDSII и «плоский» SPICE, из которого удалена вся иерархическая структура, но добавлены координаты транзисторов. Промежуточный GDSII содержит в себе геометрию областей подложки, кармана, расположение контактов к ним, активные области МОП транзисторов и области канала. Многоугольники в промежуточном GDSII созданы на основе многоугольников из входного GDSII за вычетом всех служебных слоев, все пересекающиеся или касающиеся многоугольники одного слоя объединены в один.

Загрузчик передает генератору сетки «плоский» SPICE и промежуточный GDSII. Генератор сетки содержит три модуля. Первый модуль написан на C++ с использованием библиотеки Boost.Geometry и занимается генерацией сетки сопротивлений на основе промежуточного GDSII. Создается массив ребер сетки, элементы которого далее распределяются в три других массива: ребра, лежащие в области кармана, лежащие в области подложки и пересекающие их границу. Координатам вершин ребер ставятся в соответствие имена узлов электрической схемы. Из промежуточного GDSII загружаются активные области транзисторов и контакты к карману и подложке. Для каждого транзистора вычисляются координаты геометрического центра его активной области, ищется ближайший узел сетки и его имя. Такая же операция производится для каждого контакта к карману/подложке. Второй модуль написан на языке Python, он зачитывает «плоский» SPICE, в котором к каждому транзистору дописаны его координаты. Имена транзисторов, их координаты и электрические узлы схемы, к которым они подключены, передается в модуль, написанный на C++, где сопоставляются с многоугольниками активных областей. Третий модуль написан Cython и выполняет роль интерфейса для передачи данных между двумя другими модулями. В результате работы генератора сетки создается структура данных, которая содержит в себе всю информацию о электрической схеме, сетке сопротивлений и их геометрическом соответствии.

Структура данных из генератора сетки передается в генератор воздействия, написанный на Python. Генератор воздействия формирует круг заданного диаметра и вычисляет площади его пересечения активными областями транзисторов. Согласно пропорциональности этих площадей между МОП транзисторами распределяется заряд. Генератор воздействия выписывает структуру данных в виде текстового файла в формате SPICE. Ребра сетки заменяются на резисторы и диоды, пример соответствующей записи показан на рисунке 27. МОП транзисторы дополняются паразитным биполярным транзистором модели Эберса - Молла, для чего к ним присоединяются источники тока и диоды, как это показано на рисунке 11. Значение калибровочного параметра коэффициента передачи по току записывается в параметры источников тока паразитного биполярного транзистора. В конец выходного файла записываются источники импульса ионизационного тока. Форма импульса имеет вид «двойной экспоненты» с резким нарастанием и плавным спадом, как показано на рисунке 5. В параметры источников тока из файла с настройками записываются постоянные времени нарастания и спада, а из структуры данных вносимый заряд, пример такой записи показан на рисунке 28.

SPICE файл, который создал генератор воздействия передается автомату моделирования, который создает папки для сохранения результатов моделирования, рабочую папку, переносит туда тестовое окружение, сохраняет в нее SPICE файл с электрической схемой, сеткой и источниками тока и выполняет в папке команду на запуск моделирования, которую пользователь указал в файле с настройками. Далее автомат моделирования периодически проверяет содержимое папки, если в ней появился файл pcresult, он переносится в соответствующую папку с результатами, на этом работа программы заканчивается.

Рисунок 26 - Структура программы, реализующей методику

моделирования

Rsemtpsub_pc_x234y0_xi235yi0 x234y0 x235y0 psub_pc_res Rsemtpsub_pc_x220y0_xi221yi0 x220y0 x221y0 psub_pc_res Dsemtx186y23_xi186yi24 x186y23 x186y24 psubnw_pdio + area=psubnw_pdio_area

Dsemtx185y23_xi185yi24 x185y23 x185y24 psubnw_pdio + area=psubnw_pdio_area

Рисунок 27 - Пример записи участка сетки в формате SPICE

isemt_d_mxrow<2>/ximcb/mm0_0 xrow<2>.ximcb.bitx11 x135y158 + exp(0 1.937e-03 3.000e-09 7.000e-12 3.000e-09 2.000e-10)

Рисунок 28 - Пример записи импульсного источника тока в формате SPICE

1.3.3 Алгоритм сбора статистики

Сама программа не производит обработку результатов моделирования и не имеет средств для набора статистики, необходимой для построения зависимости сечения сбоев от ЛПЭ. Программа реализована в виде интерфейса для Python, загрузчик, генератор сетки, генератор воздействия и автомат моделирования являются модулями для Python, в которых описаны функции, классы и методы, позволяющие управлять работой программы. Пользователь должен сам написать скрипт, который будет обращаться к нужным объектам для запуска моделирования, а затем обработает результаты. Автомат моделирование считает только первый символ файла pcresult, после чего скопирует его в одну из трех папок: сбой, нет сбоя и ошибка. Тестовое окружение может записать в конец файла любую информацию, например содержимое моделируемого модуля памяти, т.е. карту сбоев. На рисунке 29 показан пример содержимого файла pcresult, полученного после моделирования воздействия ТЗЧ с ЛПЭ = 41 МэВ-с2/мг на массив ячеек памяти 5х5, можно увидеть, что в моделировании обнаружен сбой, 4 ячейки памяти поменяли свое состояние. Такой подход позволяет гибко реализовывать системы моделирования и обработки результатов с применение данной программы.

На рисунке 30 показан алгоритм сбора статистики, который использовался в данной работе во всех моделированиях, где были получены зависимости сечения сбоев от ЛПЭ. В качестве величины ЛПЭ был взяты параметры ионов, использовавшихся на ускорителе ОИЯИ в Дубне в эксперименте, давшем данные для калибровки, четыре значения показаны в таблице 5. По формуле (6) величины ЛПЭ были пересчитаны в список из четырех значений инжектируемого заряда. Координаты наложения воздействия выбирались случайным образом, для каждой координаты проводилось моделирование всех значений зарядов. В файл pcresult сохранялось значение ЛПЭ, координаты наложения воздействия, кратность сбоя и карта сбоя. Одновременно могло быть запущено до 50 моделирований, алгоритм отслеживал их состояние, запуская новое моделирование в освободившемся слоте. Параллельное моделирование позволило значительно уменьшить длительность сбора статистики, 24000 моделирований массива из 288 ячеек памяти могли быть закончены за 2 - 3 дня. Сечение сбоев рассчитывалось по формуле (1), где в качестве N было взято общее количество моделирований для данного ЛПЭ. В результате работы алгоритма удалось получить зависимость сечения сбоев от ЛПЭ, распределение кратностей сбоев по ЛПЭ и карты сбоев для ячеек памяти.

1

ooooo

oxooo

oxxoo

ooxoo

ooooo

mult=4

LET=41

Рисунок 29 - Пример содержимого файла pcresult

Рисунок 30 - Алгоритм набора статистики

1.4 Выводы

В результате проделанной работы была разработана методика моделирования воздействия ТЗЧ на ИС. Методика основана на моделировании электрической схемы с подключенными к пораженным транзисторам источниками импульсов ионизационного тока в SPICE симуляторе. От других методик SPICE моделирования она отличается учетом топологии устройства и эффекта паразитного биполярного транзистора. В отличие от методик на основе TCAD, данная методика не требует использования закрытой технологической информации. Другим преимуществом перед TCAD моделированием является производительность SPICE симуляторов, позволяющая моделировать устройство, состоящее из сотен транзисторов. Методика реализована в виде программы,

которая использует стандартные для маршрута разработки ИС типы файлов и имеет интерфейс к промышленным САПР, что позволяет встраивать ее в стандартный маршрут разработки ИС.

2 Топологические методы повышения сбоеустойчивости 2.1 Эффекты накопленной дозы

Конструктивной частью кремниевой интегральной схемы являются области оксида SiO2. Под воздействием радиации в оксиде образуются пары электрон-дырка. Часть пар рекомбинирует, действие электрического поля приведет к разделению оставшихся. Электроны имеют большую подвижность и быстро покидают оксид, часть дырок у границы оксида тоже его покинут, другая часть будет захвачена на глубоких ловушках около границы раздела. За счет захвата дырок происходит накопление положительного заряда на границе раздела «оксид-полупроводник». Накопление заряда на границе оксида и области с легированием p-типа вызовет инверсию носителей и откроет паразитный канал для протекания тока вдоль границы раздела.

Под действием дозовых эффектов в МОП структурах растут токи утечки, связанные с накоплением зарядов в подзатворном оксиде и оксиде межприборной изоляции. Удаление толстых областей оксида позволяет исключить часть каналов индуцированной утечки, для чего используют топологические методы - транзистор с кольцевой формой канала и охранные кольца [88].

2.2 Механизмы образования многократных сбоев

Существуют хорошо проработанные методы борьбы с одиночными сбоями. К ним относятся сбоеустойчивые ячейки DICE, троирование и помехоустойчивое кодирование в памяти [66]. Применение этих методов в несколько раз увеличивает площадь устройства и ухудшает его характеристики. Воздействие ТЗЧ приводит к образованию носителей заряда в объеме ИС. В ИС, выполненных по технологиям с минимальной топологической нормой уровня 65 нм, размеры транзисторов и расстояния между ними достаточно малы, чтобы воздействие одной частицы привело к сбору зарядов на нескольких узлах. Процессы сбора и диффузии носителей заряда будут вызывать модуляцию потенциала кармана, что может

активировать паразитный биполярный транзистор [76,89,90]. Эти механизмы ответственны за образование многократных сбоев, одна частица может вызвать переходные процессы сразу в нескольких цепях троированной комбинационной схемы или повредить информацию на нескольких узлах сбоеустойчивой ячейки памяти.

Двигаясь по объему полупроводника, частица теряет энергию, генерируя пары электрон-дырка. Величина энергии, которая передается полупроводнику на единицу длины пробега, выражается в значении ЛПЭ и измеряется в единицах МэВ-см2/мг. Энергия выхода электрон-дырочной пары в Si составляет 3,6 эВ, расстояния в несколько микрон достаточно, чтобы сгенерировать 1 - 100 фКл локального заряда [91].

Механизм прямой ионизации показан на рисунках 31 - 33. Частица проходит через область пространственного заряда (ОПЗ) обратно смещённого p-n-перехода, деформируя ее. Сгенерированные в треке электроны дрейфуют в направлении p-n-перехода, а дырки в направлении подложки. Этот механизм обуславливает дрейфовую компоненту импульса тока на рисунке 34. Свободные носители, образовавшиеся под деформированной ОПЗ, будут диффундировать в сторону ОПЗ, что вызовет диффузионную компоненту на рисунке 34.

2.2.1 Сбор зарядов с трека частицы

Трек тона

п+.

р-подложка

Рисунок 31 - Генерация носителей в треке иона

Рисунок 32 - Дрейфовый механизм сбора зарядов

При переходе к технологиям с топологической нормой уровня 65 нм расстояние между транзисторами значительно уменьшилось. Заряды, сгенерированные одной частицей, растекаются по объему подложки/кармана вследствие диффузии и могут быть собраны несколькими соседними чувствительными узлами. Маленькие размеры транзисторов так же означают, что уменьшается критический заряд, который приведет к образованию сбоя. Диаметр трека частицы может достигать 100 нм [71], в технологиях порядка 28 - 65 нм этот диаметр сопоставим с размером транзистора, что означает высокий риск многократного сбоя от одной частицы.

Рисунок 33 - Диффузионный механизм сбора зарядов

Рисунок 34 - Форма импульса ионизационного тока на ближайших к треку узлах

2.2.2 Эффект паразитного биполярного транзистора

Другой важной причиной образования многократного сбоя является активация паразитного биполярного транзистора. Механизм схематично представлен на рисунке 35. Начальное напряжение на узлах Р0 и Р1 равно напряжению земли, из-за чего соответствующие р-п-переходы находятся в состояние обратного смещения. Частица попадает в узел Р0, вызывая генерацию носителей зарядов. Под действием диффузионно-дрейфовых процессов дырки уходят, повышая напряжение на узле Р0. Оставшиеся электроны понижают потенциал кармана, что способствует активации паразитного биполярного транзистора в р-МОП структуре на некотором расстоянии от трека частицы, запуская протекание тока между узлами Уаа и Р1. Если просадка потенциала кармана была достаточно сильной, напряжение на узле Р1 поднимется выше порогового, вызвав сбой ячейки памяти или импульс напряжения в цепи комбинационных элементов.

Рисунок 35 - Эффект паразитного биполярного транзистора

Эффект паразитного биполярного транзистора вносит значительный вклад в образование многократных сбоев. При попадании частицы в МОП структуру, паразитный биполярный транзистор способен вызвать эффект усиления, увеличивая собранный заряд и повышая вероятность сбоя. Эффект паразитного биполярного транзистора способен проявиться на значительном расстоянии от места попадания частицы, что увеличивает кратность сбоев [92].

2.2.3 Влияние топологии на радиационную стойкость

В технологиях с проектной нормой уровня 65 нм становится важной защита от многократных сбоев. Воздействие одной частицы способно повредить информацию в нескольких копиях троированной логики или в сбоеустойчивой ячейке памяти. Существует эмпирическое правило, согласно которому для снижения кратности сбоев необходимо разносить чувствительные транзисторы на расстояние не менее 2 мкм [81]. В технологии с минимальной топологической нормой 65 нм в область диаметром 2 мкм можно поместить 8 ячеек памяти, площадь которых составляет 0,5 мкм2 [93], что продемонстрировано на рисунке 36. Такое разнесение в троированном блоке или сбоеустойчивой ячейке позволит снизить число многократных сбоев, но сильно увеличит занимаемую площадь, а значит длину и сложность линий металлизации, что негативно скажется на скорости работы ИС и ее потреблении.

2 мкм

/

0,5 мкм

Рисунок 36 - Иллюстрация применения правила разнесения

В работе [94] указано, что можно создать барьеры для диффузии зарядов, если расположить чувствительные транзисторы к разных карманах, не имеющих прямого сообщения. Авторы исследовали многократные импульсы напряжения в цепочках комбинационных элементов. Сравнению подверглись цепочки с горизонтальной и вертикальной ориентацией как показано на рисунке 37. Отличие заключается в том, что при горизонтальной ориентации все транзисторы одного типа оказываются в одном кармане, а при вертикальной в одном кармане лежат только транзисторы соседних ячеек. Авторы провели эксперимент на тестовых структурах, облученных ТЗЧ. Было показано, что максимальная кратность сбоев в горизонтальных цепочках составляет х5, а в вертикальных х2. Различие объяснялось наличием барьера для растекания зарядов в случае вертикальной ориентации.

Вертикальная цепочка Вертикальная цепочка

вентилей вентилей

р-МОП р-МОП р-МОП р-МОП

п-МОП п-МОП п-МОП п-МОП

п-МОП р-МОП р-МОП п-МОП п-МОП р-МОП

Рисунок 37 - Вертикальная и горизонтальная организация цепочек вентилей в

[94]

В работе [95] исследовались многократные сбои в ячейках памяти, выполненных по технологии КМОП 40 нм. Структура для моделирования в ТСЛЭ показана на рисунке 38. Авторы исследовали количество заряда, собранного транзисторами ячейки, от расстояния до контакта к карману, зависимость показана

Контакты к карману/

подложке /

Ячейка памяти

/

Место попадания частицы

Рисунок 38 - Структура для моделирования влияния контактов к карману и подложке и подложке на сбор зарядов [95]

на рисунке 39. Можно заметить, что собранный заряд растет при удалении ячейки памяти от контакта к карману или подложке, а значит растет вероятность сбоя.

В работах [95,96] представлены результаты экспериментов по облучению статической памяти ТЗЧ и показано, что рядом с контактами к подложке или карману кратность сбоев меньше, чем в середине массива. Авторы [97] демонстрируют похожую зависимость между кратностью сбоев и расстоянием до

мкм

Рисунок 39 - Зависимость собранного транзисторами ячейки памяти заряда от расстояния Б до контакта к карману [95]

10

20

контактов к карману/подложке в блоке памяти, выполненной по технологии КМОП с минимальной топологической нормой 130 нм.

Существует масса работ, указывающих на сокращение длительности импульсов тока при увеличении числа контактов к карману/подложке [98-102]. Увеличение ширины транзистора так же снижает длительность импульса тока [92]. В работе [103] представлены результаты моделирования в TCAD, моделировались два транзистора, воздействие ТЗЧ подавалось на один из них. Авторы сравнивали размер собранного заряда при наличии и отсутствии контакта к карману/подожке между транзисторами, показано, что наличие контакта к карману/подложке уменьшает размер собранного заряда в 65 раз.

2.2.4 Выводы

Задача борьбы с одиночными сбоями хорошо решается на системном уровне и в электрической схеме. В технологиях с топологической нормой уровня 65 нм размеры транзисторов и расстояния между ними малы, и одна частица может вызвать сбой на нескольких узла схемы. Прямое применение правил пространственного разнесения чувствительных транзисторов ведет к росту занимаемой площади и ухудшению технических характеристик ИС. В литературе описано влияние контактов к карману и подложке на снижение кратности многократных сбоев и разделенных карманов на блокирование растекания зарядов. Эта информация может быть использована для выработки топологических методов снижения кратности многократных сбоев, которые позволят улучшить эффективность системных и схемотехнических мер повышения сбоеустойчивости.

Ячейка DICE хранит один бит информации в двух ячейках памяти, соединенных так, чтобы поврежденные данные в одной перезаписывались из другой. Площадь ячейки DICE всегда минимум в 2 раза больше площади стандартной ячейки на 6-ти транзисторах. Троирование подразумевает создание трех копий схемы, выполняющих одинаковые функции, что увеличивает площадь устройства в три раза. Мажоритарный элемент производит сравнение состояния на

выходе копий и вычисляет истинное значение. Помехоустойчивое кодирование памяти добавляет к каждому слову несколько бит, в которых содержится информация для восстановления одиночного сбоя и обнаружения двукратного.

В работе [80] показано, что площадь кластеров сбитых ячеек может достигать размера 2 мкм х 2,5 мкм, эта область перекрывает 3/4 площади DICE ячейки из той же статьи. Распространенным методом повышения сбоеустойчивости является пространственное разнесение чувствительных транзисторов (или копий троированной схемы) на расстояние не менее 2 мкм. Прямое применение этого метода ведет к увеличению занимаемой площади и ухудшению характеристик устройства. Необходим баланс производительности и сбоеустойчивости, которого можно достичь, если разработать топологические методы проектирования, которые позволят сократить кратность сбоев до такого минимума, с которым смогут эффективно работать троирование и кодирование.

2.3 Моделирование

Моделировалась структура, разработанная по технологии TSMC 65 нм, учитывался только случай нормального падения частиц. Схема показана на рисунке 40, структура состоит из двух расположенных рядом инверторов. Напряжение питания - 1 В, воздействие подавалось на транзисторы левого инвертора. Если целью был р-транзистор, на напряжение на входе устанавливалось 1 В, когда целю был n-транзистор на входы подавалось напряжение 0 В. Сбой регистрировался, если вследствие воздействия на левый инвертор амплитуда импульса напряжения выходе правого пересекала половину питания.

Моделировались четыре варианта топологии, они показаны на рисунке 41, их описание дано в таблице 7. Во всех вариантах топологии имелись слабые контакты к подложке и карману. Контакты были поставлены для обеспечения сходимости моделирования, имели минимальную площадь и были расположены на расстоянии 10 мкм от транзисторов.

Рисунок 40 - Схема моделируемой структуры

Рисунок 41 - Моделируемая топология

Таблица 7 - Варианты топологии инверторов

Название Описание

Базовая топология Обычная топология инверторов

Контакты рядом Рядом с транзисторами находятся контакты к карману/подожке

Контакты между Контакты к карману/подложке расположены между транзисторами

Отдельные карманы p-МОП транзисторы расположены в разных карманах

Была проведена серия моделирований, в которых перебирались значения набора параметров топологии. Результаты моделирований демонстрируют влияние выбранных разработчиком топологических параметров на образование многократных сбоев. Воздействие подавалось на р-МОП или п-МОП транзисторы левого инвертора. Длина канала транзисторов была фиксирована и составляла 65 нм, ширина могла принимать одно из трех значений 200 нм, 500 нм, 1 мкм. Выбранные значения ширины и длины канала являются типичными для библиотек стандартных ячеек, выполненных по технологии 65 нм. Расстояние Б менялось от 0,2 мкм до 2,4 мкм с шагом 100 нм. Полный список параметров и их значений представлен в таблице 8. Цель моделирования заключалась в поиске минимального для данных параметров топологии расстояния разнесения Б, при котором воздействие ТЗЧ на левый инвертор не приводит к сбою на правом.

Отличие данного подхода к исследованию проблемы многократных сбоев от известных в литературе заключается в том, что перебор учитывает доступный разработчику ИС диапазон изменений параметров топологии.

Таблица 8 - Параметры моделирования и их значения

Параметр Значения

Вариант топологии Базовая топология, Контакты рядом, Контакты между, Отдельные карманы

Цель для воздействия р-МОП, п-МОП

Ширина левого р-МОП, нм 200, 500, 1000

Ширина правого р-МОП, нм 200, 500, 1000

Ширина левого п-МОП, нм 200, 500, 1000

Ширина правого п-МОП, нм 200, 500, 1000

Расстояние между инверторами, мкм от 0,2 до 2,4 с шагом 0,1

ЛПЭ, МэВ-см2/мг 7, 18, 41, 60

2.3.1 Результаты моделирования при воздействии на п-МОП транзистор

Минимальное расстояние S при воздействии на п-МОП не зависит от значений параметров, оно определяется правилами проектирования и составляет 200 нм. Исключением является значение ЛПЭ равное 60 МэВ-см2/мг, где минимальное расстояние S для варианта «Базовая топология» и варианта «Контакты рядом» равно 400 нм. В таблице 9 показано минимальное расстояние S для разных вариантов топологии, в случае воздействия на п-МОП.

2.3.2 Результаты моделирования для варианта «Базовая топология» при

воздействии на р-МОП

Номинальный контакт к карману слишком слаб, он не способен компенсировать значительную модуляцию потенциала кармана, вызванную воздействием ТЗЧ. В таблице 10 показаны результаты, полученные для случая, когда ширина канала п-МОП равна 200 нм.

Худшим является сочетание маленького левого р-МОП и большого правого р-МОП, в этом случае S > 2,4 мкм для ЛПЭ 41 и 60 МэВсм2/мг. Результаты моделирования демонстрируют, что расстояние S будет наименьшим в случае, когда размер левого р-МОП принимает максимальное значение, а размер правого р-МОП минимальное: S = 200 нм при ЛПЭ в диапазоне 7 МэВ-см2/мг - 41 МэВ-см2/мг и S = 1000 нм при ЛПЭ 60 МэВ-см2/мг.

Таблица 9 - Минимальное расстояние Б при котором отсутствует сбой на правом инверторе

ЛПЭ, МэВ-см2/мг

Топология 7 18 41 60

Базовая топология 200 нм 200 нм 200 нм 400 нм

Контакт рядом 200 нм 200 нм 200 нм 400 нм

Контакт между *490 нм *490 нм *490 нм *490 нм

Отдельные карманы *790 нм *790 нм *790 нм *790 нм

* - минимальное расстояние Б согласно правилам проектирования

Таблица 10 - Минимальное расстояние 8 для варианта «Базовая топология», когда ширина канала правого п-МОП равна 200 нм

ЛПЭ 7 МэВсм2/мг Ширина канала правого р-МОП, нм

Ширина канала левого р-МОП, нм 200 500 1000

200 200 200 400

500 200 200 200

1000 200 200 200

ЛПЭ 18 МэВсм2/мг Ширина канала правого р-МОП, нм

Ширина канала левого р-МОП, нм 200 500 1000

200 1400 >2400 >2400

500 200 500 1000

1000 200 200 200

ЛПЭ 41 МэВсм2/мг Ширина канала правого р-МОП, нм

Ширина канала левого р-МОП, нм 200 500 1000

200 >2400 >2400 >2400

500 2000 >2400 >2400

1000 200 900 2100

ЛПЭ 60 МэВсм2/мг Ширина канала правого р-МОП, нм

Ширина канала левого р-МОП, нм 200 500 1000

200 >2400 >2400 >2400

500 >2400 >2400 >2400

1000 1000 >2400 >2400

Данные в таблице 11 показывают, что расстояние Б значительно сокращается, когда ширина канала правого п-МОП становится равной 500 нм. При ЛПЭ 7 МэВ-см2/мг Б = 200 нм для всех сочетаний размеров р-МОП транзисторов. Расстояние Б принимает значение 200 нм и 400 нм на ЛПЭ 41 МэВ-см2/мг и 60 МэВ-см2/мг, когда ширина канала левого р-МОП равна 1000 нм. Максимальное значение Б достигает 2400 нм на 60 МэВ-см2/мг, когда ширина канала правого

Таблица 11 - Минимальное расстояние Б для варианта «Базовая топология», когда ширина канала правого п-МОП равна 500 нм

ЛПЭ 41 МэВсм2/мг Ширина правого р-МОП, нм

Ширина левого р-МОП, нм 200 500 1000

200 400 800 1300

500 200 200 300

1000 200 200 200

ЛПЭ 60 МэВсм2/мг Ширина правого р-МОП, нм

Ширина левого р-МОП, нм 200 500 1000

200 700 1400 2400

500 400 400 800

1000 400 400 400

транзистора равна 1000 нм, а левого 200 нм. Чем выше отношение ширины канала правого р-МОП к ширине канала левого, тем выше значение Б.

В случае значения ширины канала правого п-МОП равной 1000 нм, для варианта «Базовая топология» верны значения Б, представленные в таблице 9.

2.3.3 Результаты моделирования для варианта «Контакты рядом» при

воздействии на р-МОП

Размещение контактов к карману рядом с р-МОП «выключает» эффект паразитного биполярного транзистора [104]. Минимальное расстояние разнесения Б определяется размером области диффузионного сбора зарядов, что составляет 200 нм - 400 нм на разных ЛПЭ (см. таблицу 9). Различные комбинации значений ширины канала р-МОП транзисторов не оказывают влияния на результаты моделирования, за исключением случая, когда ширина канала правого р-МОП

равна 1 мкм. В таблице 12 показано, что минимальное значение S, равное 300 нм, получено, когда левый p-МОП значительно больше правого.

2.3.4 Результаты моделирования для вариантов «Контакты между» и «Отдельные карманы» при воздействии на p-МОП

Минимальное расстояние S для p-МОП и n-МОП одинаково и определяется правилами проектирования (см. таблицу 9). В библиотеке стандартных ячеек в автоматизированном маршруте проектирования используют специальные ячейки -контакты к карману/подложке (tap cell). Вариант «Контакты между» соответствует размещению этих ячеек для разделения копий троированной логики.

2.3.5 Верификация результатов моделирования

Когда целью для воздействия является p-МОП транзистор, длительность переходного процесса на правом инверторе снижается, если увеличивать ширину канала правого n-МОП транзистора. Чем больше размер n-МОП транзистора, тем больший импульс ионизационного тока от p-МОП он способен провести без значительно возмущения напряжения на его узлах, S уменьшается с увеличением ширины канала n-МОП транзистора. Аналогичные результаты опубликованы для технологии с минимальной топологической нормой 90 нм [99].

Таблица 12 - Минимальное расстояние Б для варианта топологии «Контакты рядом», когда ширина канала правого п-МОП равна 1000 нм

ЛПЭ 41 МэВсм2/мг Ширина правого p-МОП, нм

Ширина левого p-МОП, нм 200 500 1000

200 400 400 400

500 300 400 400

1000 400 400 400

Инжектируемый заряд распределяется между транзисторами, попавшими в область воздействия. Точное значение внесенного заряда зависит от соотношения площадей перекрытия области воздействия и транзисторов. В представленном моделировании большая часть заряда инжектировалась в левый инвертор, если размер левого транзистора был значительно больше правого, то последнему доставался очень маленький заряд, т.е. с меньшей площади стока и истока собирается меньше зарядов, теоретическое обоснование этому дано в [4]. Количество тока, который может коммутировать паразитный биполярный транзистор, зависит от размеров р-МОП транзистора, а значит уменьшение р-МОП транзистора уменьшает длительность импульса напряжения. Схожие результаты для технологии КМОП 90 нм опубликованы в [99].

Транзисторы п-МОП демонстрируют низкую чувствительность к эффекту паразитного биполярного транзистора. Расстояние разнесения для них определяется размером области диффузионного сбора. В [68,79,81,105] аналогичные результаты продемонстрированы для структур, разработанных по технологиям 65 - 130 нм.

2.4 Рекомендации к проектированию топологии

Результаты моделирования структуры из двух инверторов были использованы для разработки рекомендаций к проектированию сбоеустойчивых ячеек памяти и стандартных ячеек. Рекомендации призваны увеличить эффективность схемотехнических и архитектурных мер повышения сбоеустойчивости.

Для эффективной разработки топологии необходим список рекомендаций, аналогичный правилам проектирования от фабрики. Авторы работ о влиянии контактов к карману/подложке на многократные сбои ограничиваются публикацией своих данных и рекомендациями качественного характера без указаний допусков и размеров, такие рекомендации выполняют задачу максимального повышения сбоеустойчивости. В данной работе фокус сделан на их

оптимизации с целью увеличения плотности упаковки транзисторов с сохранением уровня сбоеустойчивости. Представленные ниже рекомендации содержат информацию о правилах размещения контактов к карману/подложке, границ карманов и о их влиянии на допустимые размеры транзисторов и расстояния между ними.

Воздействие ТЗЧ на чувствительный транзистор может привести к сбою. Воздействие ТЗЧ на нечувствительный транзистор к сбою не приведет. Отнесение транзистора к чувствительному и нечувствительному зависит от его положения в схеме и режима работы, который может меняться со временем. Выполнение представленных рекомендаций с соблюдением допусков, обозначенных на рисунках 42 - 44 и в таблице 13, позволит избежать превышения амплитуды импульса напряжения на узлах чувствительного транзистора более половины напряжения питания при заданном диапазоне ЛПЭ частиц, воздействующих на соседний транзистор.

Представлены рекомендации к проектированию для р-МОП с минимальной длиной канала. Рекомендации 1 - 3 проиллюстрированы на рисунке 42, подробная информация о размерах и расстояниях представлена в таблице 13.

Рисунок 42 - Рекомендации 1 - 3. - нечувствительный р-МОП, Ws чувствительный р-МОП, 'с - комплементарный п-МОП

1) Ширина комплементарного п-МОП должна быть максимальной возможной.

2) Если ширина комплементарного п-МОП минимальная, следует сделать ширину нечувствительного р-МОП транзистора больше, чем

чувствительного: х2 против ЛПЭ 7 МэВ-см2/мг - 18 МэВ^см2/мг, х5 против ЛПЭ 41 МэВ-см2/мг - 60 МэВ-см2/мг.

3) Недостаток размера нечувствительного р-МОП можно компенсировать размером комплементарного п-МОП.

На высоких ЛПЭ становится выраженным эффект паразитного биполярного транзистора в р-МОП, в этом случае рекомендуется ставить контакты к карману рядом или между транзисторами или размещать их в отдельных карманах. Рекомендации 4 и 5 проиллюстрированы на рисунке 43, численные значения указаны в таблице 13.

4) Если оба р-МОП являются чувствительными транзисторами, как можно ближе к ним следует разместить контакт к карману.

5) Лучшего снижения кратности сбоев можно добиться, если поставить контакты к карману между чувствительными р-МОП или разместить транзисторы в отдельных карманах. В этом случае минимальное расстояние между ними будет определяться правилами проектирования.

Рисунок 43 - Рекомендации 4 - 5

Рекомендации к проектированию для размещения п-МОП транзисторов с минимальной длиной канала проиллюстрированы на рисунке 44.

Рекомендация 6 □ р-МОП

□ п-МОП

§

□ □ □ □

□ Подложка Рекомендация 7 ■ Карман

□ □

т

1

П □

Рисунок 44 - Рекомендации 6 - 7

6) Рекомендуемое расстояние между чувствительным и нечувствительным п-МОП дано в таблице 13.

7) Лучшего снижения кратности сбоев можно добиться, если поставить контакты к подложке между чувствительными п-МОП. В этом случае минимальное расстояние между ними будет определяться правилами проектирования.

Таблица 13 - Значения параметров для рекомендаций к проектированию. -ширина канала нечувствительного р-МОП, - ширина канала чувствительного р-МОП, 'с - ширина канала комплементарного п-МОП

Рекомендации ЛПЭ, МэВ-см2/мг 'с, мкм '1, мкм Б, мкм

1 7 - 41 1 - 0,2

41 - 60 1 - 0,4

2 7 - 18 0,2 > 0,2

18 - 41 0,2 > 0,2

41 - 60 0,2 > 1

3 7 - 41 0,5 > 0,2

41 - 60 0,5 > 0,4

4 7 - 41 - 0,2

41 - 60 - 0,4

6 7 - 41 - 0,2

41 - 60 - 0,4

Существуют известные рекомендации к проектированию сбоеустойчивой топологии, например разнесение чувствительных областей на 2 мкм. Цель этих рекомендаций заключается в достижении максимальной сбоеустойчивости. Задача представленных выше рекомендаций заключается в оптимизации подходов к проектированию топологии с целью достижения компромисса между сбоеустойчивостью и плотностью транзисторов.

2.4.1 Верификация рекомендаций

Рекомендации к проектированию были верифицированы по результатам испытания ячеек статической памяти, изготовленной по технологии TSMC 65 нм. Три типа ячеек могут быть использованы компилятором для создания блоков памяти: однопортовая 6Т, двухпортовая 8Т и однопортовая DICE. Площадь ячейки DICE почти в два раза больше площади ячеек 6Т и 8Т, что означает меньшую плотность данных в массиве памяти. Схема ячеек 6Т и 8Т не является сбоеустойчивой, для их эффективного применения в условиях космической радиации необходимо использовать архитектурные меры: помехоустойчивое кодирование и скраббинг. Схема 6Т ячейки памяти показана на рисунке 45, схема 8Т ячейки памяти показана на рисунке 46. Распространенные методы помехоустойчивого кодирования способны обнаружить в слове двойной сбой и исправить одиночный. На рисунке 47 показано как организованы слова в строке при мультиплексировании столбца х4. Строка в физическом массиве памяти содержит 4 слова, 4 соседних ячейки хранят биты разных слов, при считывании и записи сигналы с них приходят на мультиплексор, которым управляют младшие биты адреса. Горизонтальное расстояние между ячейками, которые хранят биты одного слова, зависит от степени мультиплексирования и кратно горизонтальному размеру ячейки памяти. В блоках, участвовавших в верификации, физическое расстояние между соседними битам слова превышает 3 мкм. Благодаря адресации и мультиплексированию несколько сбитых ячеек памяти, расположенных в строке,

являются битами разных слов. Для модуля кодирования многократный сбой является несколькими однократными сбоями, которые он сможет исправить.

Рисунок 45 - Схема 6Т ячейки памяти

Рисунок 46 - Схема 8Т ячейки памяти

Рисунок 47 - Физическое расположение ячеек памяти в строке

Топология 6Т и 8Т ячеек памяти имеет схожу структуру, проиллюстрированную на рисунке 48, топология ячейки отражает применение рекомендаций к проектированию для снижения кратности сбоев. В ячейке памяти вся площадь кармана является чувствительной областью для р-МОП, а вся площадь подложки является чувствительной областью для п-МОП [80]. Рядом с р-МОП

располагается контакты к карману/подложке, они идут полосой через весь столбец массива памяти, это соответствует рекомендации 4.

Четыре ячейки по вертикали занимают 2 мкм, их транзисторы плотно уложены в соответствующих областях. Расстояние между соседними транзисторами меньше 400 нм, что противоречит рекомендациям 4, 6 и данным из таблицы 13. Можно ожидать, что все 4 ячейки могут быть одновременно сбиты, но не более того, т.к. другие ячейки будут находиться на расстоянии более 1 мкм. Таким образом рекомендации 4, 6 и данные из таблицы 13 можно интерпретировать следующим образом: кратность сбоев по вертикали не будет превышать х4, что является приемлемым, если работает скраббинг. Описанная ситуация является примером компромисса между сбоеустойчивостью и плотностью ячеек.

Рисунок 48 - Топология 8Т и 6Т ячеек памяти

2.4.2 Испытания

В рамках верификации рекомендаций проводилось сравнение результатов моделирования сбоеустойчивости ячеек памяти с результатами их испытаний. Моделировались два массива 24x12 8Т и 6Т ячеек памяти. Параметры моделирования и ЛПЭ ионов показаны в таблице 6. Флюенс в моделировании

составил 2,6-1010 см-2 для массива 8Т ячеек и 3-1010 см-2 для массива 6Т ячеек. Массив 8Т ячеек был заполнен кодом ..Ь11001100.., а массив 6Т ячеек был заполнен кодом „Ы1П0000...

Для верификации были взяты результаты двух экспериментов, где массивы памяти облучались ТЗЧ. В эксперименте 1 память состояла из 8Т ячеек с мультиплексированием столбцов х2, блоки памяти имели размер 1Кх36, 256x22, 512x72, 256x22, на кристалле располагалось по два блока каждого размера. В массивы был записан код И'А/И'З, физически код в строках массива имел значение ..Ь11001100.., флюенс составлял 0,89-107 см-2 - 1,85-107 см-2, параметры ионов указаны в таблице 14. В эксперименте 2 на кристалле располагался один массив 32Кх32 с х8 мультиплексированием, ячейки памяти - 6Т. Память заполнялась тем же кодом, физическая строка хранила ..Ь1111111100000000.., флюенс составлял 1,5-105 см-2 - 4,4-105 см-2, параметры ионов указаны в таблице 15.

Таблица 14 - Параметры ионов в эксперименте 1

Ион Энергия, МэВ/нуклон ЛПЭ, МэВ-см2/мг

40Аг 25 6

84Кг 26 20

132Хе 23 46

132Хе 11 67

Таблица 15 - Параметры ионов в эксперименте 2

Ион Энергия, МэВ/нуклон ЛПЭ, МэВ-см2/мг

20№ 5 6

40Аг 4 15

132Хе 22 42

132Хе 7 64

Распределение сечения сбоев по спектру ЛПЭ показано на рисунках 49 и 50, сравнение показывает совпадение результатов моделирования и эксперимента в пределах одного порядка.

На рисунке 51 показано сравнение распределения кратностей сбоев для 8Т ячеек памяти полученного в моделировании с данными эксперимента 1. Аналогичное сравнение для ячеек 6Т и эксперимента 2 показано на рисунке 52. В результате моделирования были получены кратности сбоев х1 и х2 на ЛПЭ < 18 МэВ-см2/мг и х3, х4 сбои на ЛПЭ > 40 МэВ-см2/мг.

Во время эксперимента 1 были обнаружены сбои с кратностью более х4, однако их доля менее 1 % от общего числа сбоев. После изучения карт сбоев был сделан вывод, что эти сбои появились в результате накопления от нескольких частиц. Карты сбоев в моделировании и эксперименте 1 и 2 имеют одинаковую форму, они показаны на рисунке 53. Результаты моделирования показывают переоценку кратностей сбоев, т.к. в моделировании набралось больше х3 и х4 сбоев, чем в эксперименте. Карты сбоев, показанные внизу рисунка 53 образуются, когда ТЗЧ попадает в карман между двух ячеек памяти, хранящих одинаковое значение. Результаты эксперимента и моделирования демонстрируют отсутствие в столбце кратности сбоев более х4.

В таблице 16 представлено сравнение характеристик разных ячеек памяти, подробную информацию о ячейка плотной 6Т и DICE можно найти в [80]. Стоит отметить, что плотная память, ячейки которой спроектированы без учета рекомендаций, в аналогичном эксперименте показала кратность сбоев до х10 [106]. Ячейки памяти, топология которых следует рекомендациям к проектированию, демонстрируют в 2 раза меньшую кратность сбоев, чем ячейки плотной памяти, а плотность данных в 3 раза выше, чем у ячеек DICE. Целью рекомендаций к проектированию является минимизация занимаемой площади, по сравнению с прямым применением правила разнесения чувствительных устройств на 2 мкм.

10

г^

и

<В

ш о чэ и ш

а; ш

<ъ о

10

10

10

-7

-8

-9

10

-ю

И 1 [ 1

1 1 1 ф Эксперимент, образец 0 А Эксперимент, образец 1 А Эксперимент, образец 2 + Эксперимент, образец 3 Моделирование

20 40

ЛПЭ, МэВ ■ см21мг

60

Рисунок 49 - Сравнение распределения сечения сбоев в эксперименте 1 и

моделировании массива 8Т