Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем на кристалле тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Хватов Василий Михайлович

• Хватов Василий Михайлович
• кандидат наук
• 2024

Оглавление диссертации кандидат наук Хватов Василий Михайлович

ОГЛАВЛЕНИЕ

ПЕРЕЧЕНЬ СОКРАЩЕНИЙ

ВВЕДЕНИЕ

Глава 1. Анализ существующих РСнК и ПЛИС, и методов и алгоритмов проектирования ИС с использованием макроблоков на их основе

1.1 Анализ архитектуры существующих российских РСнК и ПЛИС

1.2 Анализ существующих методов и программных средств, использующихся в маршруте проектирования ИС с параметризованными макроблоками на основе российских РСнК и ПЛИС

1.3 Анализ существующих методов и программных средств, использующихся в маршруте проектирования ИС с параметризованными макроблоками на основе зарубежных РСнК и ПЛИС

1.4 Анализ методов генерации макроблоков из библиотечного базиса РСнК

1.5 Анализ методов статического временного анализа схем на базе РСнК

1.6 Выводы

Глава 2. Разработка подхода к компиляции макроблоков РСнК и ПЛИС в составе проектируемых ИС на их основе

2.1 Подход к генерации параметризованных макроблоков

2.2 Разработка формализованной модели параметризованных макроблоков

2.3 Исследование эффективности применения специализированных трассировочных ресурсов при разработке гибких макроблоков

2.4 Выводы

Глава 3. Разработка методов для оценки быстродействия интегральных схем на основе РСнК и ПЛИС

3.1 Метод коррекции расчетной задержки схем на основе РСнК и ПЛИС

3.2 Метод динамической характеризации логических элементов после архитектурно-зависимого ресинтеза схемы на основе РСнК и ПЛИС

3.3 Выводы 101 Глава 4. Программная реализация разработанных методов

4.1 Реализация идентификации макроблоков из функционального описания схемы

4.2 Разработка параметризованных средств для компиляции макроблоков на языке Уеп1о§

4.3 Разработка параметризованных средств для компиляции макроблоков на

языке Тс1

4.4 Программная реализация быстрой оценки быстродействия ИС

4.5 Программная реализация метода оценки быстродействия схем после структурного ресинтеза логического элемента РСнК

4.6 Выводы 132 ЗАКЛЮЧЕНИЕ 133 СПИСОК ЛИТЕРАТУРЫ

ПЕРЕЧЕНЬ СОКРАЩЕНИЙ

ГЛБ - группа логических блоков

ИС - интегральная схема

ЛБ - логический блок

ЛЭ - логический элемент

ПЛИС - программируемая логическая интегральная схема

РСнК - реконфигурируемая система на кристалле

САПР - система автоматизированного проектирования

СБИС - сверхбольшая интегральная схема

СВА - статический временной анализ

СнК - система на кристалле

ТИ - таблица истинности

ТЭ - трассировочный элемент

ЯВВ - ячейка ввода-вывода

FPGA - field programmable gate array (программируемая

пользователем вентильная матрица)

LAB - logic array block (группа логических элементов)

LE - logic element (логический элемент)

LUT - look up table (функциональная таблица истинности)

ВВЕДЕНИЕ

Введение диссертации (часть автореферата) на тему «Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем на кристалле»

Актуальность темы исследования

В настоящее время с ростом сложности и повышением требований к скорости разработки микроэлектронных устройств получают широкое распространение так называемые реконфигурируемые системы на кристалле (РСнК). Они состоят из регулярной матрицы логических блоков и межсоединений, являющейся программируемой логической интегральной схемой (ПЛИС), и элементов заказного проектирования - отдельно стоящих программируемых высокопроизводительных блоков, разработанных под выполнение определённой задачи, называемых жесткими макроблоками (англ. hard IP-cores). В противоположность жестким макроблокам, на основе логических блоков ПЛИС могут быть разработаны гибкие макроблоки (англ. soft IP-cores), не имеющие предварительного размещения. Оба типа макроблоков необходимы для повышения быстродействия и уменьшения площади интегральных схем (ИС), проектируемых на основе РСнК.

Автоматическая генерация доступных макроблоков на основе функционального описания проектируемой схемы и заданных параметров на этапе логического синтеза, выполнение физического синтеза, оценка быстродействия и формирование прошивки базовой схемы РСнК с полученными макроблоками в совокупности носят название компиляции макроблоков. Наличие данной функции в системе автоматизированного проектирования (САПР) ИС на основе РСнК позволяет в полной мере учесть возможности базовой схемы.

Компиляция макроблоков в проектируемой схеме доступна в САПР крупнейших зарубежных производителей РСнК и ПЛИС (Intel (Altera), AMD (Xilinx), Lattice Semiconductor). Схемы данных компаний предназначены для широкой аудитории пользователей и являются универсальными. Это обеспечивается с помощью производственного процесса с проектными нормами ниже 45нм, что дает возможность применять стандартные подходы к проектированию архитектуры РСнК и ПЛИС и, следовательно, к разработке САПР ИС на их основе.

В отличие от схем зарубежных производителей, российские РСнК и ПЛИС компаний АО «НИИМЭ», ДЦ «Союз» и др. ориентированы на узкий круг потребителей и разрабатываются под специализированное применение, являясь радиационно-стойкими и помехоустойчивыми. Специфика применения накладывает ограничения на технологию производства (90 нм и 180 нм) и на доступные технические ресурсы, что приводит к необходимости нестандартных архитектурных и схемотехнических решений в проектировании РСнК или ПЛИС. При разработке САПР полученные решения не позволяют применить стандартные методы и модели к ряду этапов компиляции параметризованных макроблоков, поскольку они не учитывают особенности определенной базовой схемы. К таким этапам относится генерация макроблоков РСнК в составе проектируемой схемы на этапе логического синтеза и выполнение топологического синтеза с учетом нестандартных схемотехнических и архитектурных решений базовой схемы, а также оценка быстродействия разработанной ИС, в том числе после структурного изменения элементов схемы, так называемого ресинтеза, с учетом особенностей и преимуществ архитектуры логического блока (ЛБ) РСнК после логического синтеза.

В связи с этим, актуальными являются модификация имеющихся и разработка новых архитектурно-зависимых моделей и методов для выполнения отдельных этапов автоматической компиляции параметризованных макроблоков на основе РСнК и ПЛИС.

Объект исследования

Жесткие макроблоки, входящие в состав архитектуры РСнК, и гибкие макроблоки, разрабатываемые с использованием специализированных ресурсов реконфигурируемой части базовой схемы.

Предмет исследования

Программные средства, методы и модели, позволяющие выполнить имплементацию ИС с использованием параметризованных макроблоков на РСнК и ПЛИС с различной архитектурой.

Цель работы и задачи исследования

Целью диссертационной работы является исследование и разработка моделей и методов, позволяющих выполнить компиляцию параметризованных макроблоков на основе РСнК и ПЛИС с учетом их архитектурных и схемотехнических особенностей.

Для достижения цели были решены следующие задачи:

1) Разработаны модели и средства для подготовки параметризованных проектных решений, позволяющих выполнить автоматическую компиляцию жестких и гибких макроблоков в составе интегральных схем с учетом архитектурных особенностей РСнК и ПЛИС.

2) Разработан метод коррекции расчетной задержки для различного количества ключей с учетом структурного разнообразия трассировочных ресурсов РСнК, позволяющий оценить быстродействие ИС на их основе.

3) Разработан метод динамической характеризации логических элементов в базисе РСнК и ПЛИС на основе результатов архитектурно-зависимого ресинтеза разрабатываемой схемы.

Методы исследования.

Для решения задач, поставленных в диссертационной работе, используются аппарат теории множеств, теория графов, теория языков программирования, а также теория и методы проектирования интегральных схем.

Научная новизна работы заключается в следующем:

1) Разработана теоретико-множественная модель параметризованных макроблоков, которая, в отличие от известных ранее решений, позволяет автоматизировать процесс генерации депараметризованных макроблоков для определенного класса базовых РСнК с учетом примененных в них нестандартных схемотехнических и архитектурных решений, а также автоматизировать настройку САПР на оперативное изменение схемотехники РСнК.

2) Разработан метод коррекции расчетной задержки схем на основе РСнК с нестандартными схемотехническими решениями, в том числе с проходными ключами, позволяющий динамически рассчитать емкость

межсоединений схемы и уточнить результаты статического временного анализа (СВА). Отличительная особенность метода заключается в том, что он способствует достижению требуемого компромисса по точности и скорости расчетов задержки, обеспечивая существенное ускорение по сравнению с точным схемотехническим моделированием и повышенную точность по сравнению с быстрым классическим СВА.

3) Разработан метод динамической характеризации элементов в базисе РСнК и ПЛИС на основе декомпозиции задачи характеризации различных конфигураций логического блока базовой схемы с последующей интеграцией полученных составных частей, что приводит к значительному ускорению разработки библиотек, содержащих временные параметры элементов, по сравнению со стандартными методами характеризации.

Основные результаты и положения, выносимые на защиту

1) Теоретико-множественная модель параметризованных макроблоков, объединяющая их представление на нескольких этапах маршрута проектирования ИС на основе РСнК.

2) Средства подготовки параметризованных решений на основе предложенной модели для автоматической генерации макроблоков базовой РСнК на основе архитектурно-независимых блоков проектируемой схемы.

3) Метод коррекции расчетной задержки элементов разрабатываемой схемы с различными вариантами ключей на её критических путях.

4) Метод динамической характеризации библиотечных элементов, полученных после ресинтеза проектируемой схемы, на основе предварительной характеризации составных частей логического блока РСнК с учетом его структурных особенностей.

Практическая значимость работы заключается в следующем:

1) Теоретико-множественная модель параметризованных макроблоков позволяет связать в САПР макроблоки из проектируемой схемы с макроблоками базовой РСнК с учетом преимуществ их архитектуры.

2) Средства подготовки параметризованных решений для

автоматической компиляции макроблоков обеспечивают идентификацию макроблоков в проектируемой схеме, выполнение физического синтеза с возможностью управления ограничениями его этапов и схемотехническими ресурсами кристалла для учета архитектурных особенностей РСнК и ПЛИС

3) Метод коррекции расчетной задержки элементов позволяет оценить быстродействие схемы с учетом структурных особенностей коммутационных ресурсов РСнК.

4) Метод динамической характеризации логических элементов, полученных после ресинтеза разрабатываемой схемы, позволяет значительно ускорить процесс разработки библиотеки для выполнения СВА.

Реализация и внедрение результатов работы. Результаты работы использованы в НИР по гранту РФФИ № 20-37-90047 «Разработка методов проектирования интегральных схем на основе программируемых параметризуемых сложно-функциональных блоков для реконфигурируемых систем на кристалле»

Разработанные программные средства проектирования интегральных схем с параметризованными макроблоками на базе РСнК и ПЛИС внедрены в производственный процесс компаний АО «НИИМЭ», АО Дизайн Центр «СОЮЗ» и ФГБУН ИППМ РАН.

Апробация результатов. Результаты диссертационной работы докладывались и обсуждались на конференциях: IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering, Россия, Москва, Зеленоград (2019, 2020, 2021); IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering, Россия, Санкт-Петербург (2023); Moscow Workshop on Electronic and Networking Technologies, Россия, Москва (2022); Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем», Россия, Москва, Зеленоград (2018, 2020).

Публикации. Основные результаты диссертационной работы

опубликованы в виде 17 научных трудов, среди которых 5 статей - в ведущих рецензируемых научных журналах и сборниках, входящих в перечень ВАК РФ, 11 - в изданиях, входящих в базы цитирования Web of Science, Scopus, RSCI.

Публикации в рецензируемых изданиях, входящих в базы цитирования Web of Science, Scopus, RSCI:

А1. Gavrilov S. V., Zheleznikov D. A., Khvatov V. M., Chochaev R. Z. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2018, pp. 1492-1495.

А2. Gavrilov S. V., Zheleznikov D. A., Khvatov V. M. Solving the Problems of Routing Interconnects with a Resynthesis for Reconfigurable Systems on a Chip // Russian Microelectronics, Vol 47, No. 7, 2018, pp 516-521.

А3. Железников Д.А., Заплетина M.A., Хватов В.М. Решение задачи трассировки межсоединений для реконфигурируемых систем на кристалле с различными типами коммутационных элементов // Электронная техника. Серия 3. Микроэлектроника. 2018. Вып. 4 (172). С. 31-36.

А4. Khvatov V. M., Garbulina T. V. Development and Verification of Various Formats of Functional Blocks Libraries as a Part of the Design Flow for FPGAs // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, pp. 1593-1596.

А5. Zapletina M.A., Zheleznikov D.A., Khvatov V.M. The Rip-up and Reroute Technique Research for Island-Style Reconfigurable System-on- Chip // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, pp. 1593-1596.

А6. Gavrilov S. V., Zheleznikov D. A., Zapletina M. A., Khvatov V. M., Chochaev R. Zh., Enns V. I. Layout Synthesis Design Flow for Special-Purpose Reconfigurable Systems-on-a-Chip // Russian Microelectronics 2019, Vol. 48, Issue 3, pp. 176-186.

Перевод на русский: Маршрут топологического синтеза для реконфигурируемых систем на кристалле специального назначения / С. В.

Гаврилов, Д. А. Железников, М. А. Заплетина [и др.] // Микроэлектроника, 2019. Т. 48, № 3. С. 211-223.

А7. Khvatov V. M., Gavrilov S. V., Zheleznikov D. A., Garbulina T. V. PostRoute Performance Estimation Method for Reconfigurable Systems-on-a-Chip // 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2020, pp. 1804-1808.

А8. Khvatov V. M., Zheleznikov D. A., Gavrilov S. V. Analysis of the programmable soft IP-cores implementation for FPGAs // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2021, pp. 2681-2685.

А9. Khvatov V. M., Zheleznikov D. A. Development of an IP-cores libraries as part of the design flow of integrated circuits on FPGA // 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2021, pp. 2686-2691.

А10. Khvatov V. M. Method for Fast Evaluation of the Circuit Performance After Structural Resynthesis for RSoC // 2022 Moscow Workshop on Electronic and Networking Technologies (MWENT), 2022, pp. 1-5.

А11. V. M. Khvatov, Static Timing Analysis Method for Reconfigurable SoC with Various Types of Routing Resources // 2023 Conference of Russian Young Researchers in Electrical and Electronic Engineering (ElConRus), 2023, pp. 560-565.

Публикации в изданиях, входящих в перечень ВАК РФ

А12. Гаврилов С.В., Железников Д.А., Чочаев Р.Ж., Хватов В.М. Алгоритм декомпозиции на основе метода имитации отжига для реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018). 2018. Вып. I. С. 199-204.

А13. Хватов В.М., Гарбулина Т.В, Лялинская О.В., Методы формирования и верификации библиотек стандартных элементов в составе маршрута проектирования ИС на базе ПЛИС отечественного производства // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018). 2018. Вып. I. С. 57-62.

А14. Железников Д.А., Заплетина M.A., Хватов В.М. Исследование механизма разрыва и перетрассировки на этапе топологического синтеза в базисе реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018). 2018. Вып. I. С. 188-192.

А15. Хватов В.М., Гаврилов С.В., Железников Д.А, Гарбулина Т.В, Метод статического временного анализа с учетом трассировочных ресурсов для схем на базе реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2020). 2020. Вып. 2. С. 28.

А16. Хватов В. М., Гаврилов С. В. Формирование библиотек СФ-блоков в маршруте проектирования пользовательских схем на ПЛИС и РСнК // Известия высших учебных заведений. Электроника. - 2021. - Т. 26. - № 5. - С. 387-398.

Перевод на английский: Khvatov V. M., Gavrilov S. V. Formation of IP-Core Libraries in the User IC Design Flow for FPGAs and RSoCs // Russian Microelectronics, 2022, Vol. 51, No. 7, pp. 567-572.

Публикации в иных рецензируемых изданиях

А17. Хватов В.М. Теоретико-множественное представление сложно-функциональных блоков в системе автоматизированного проектирования интегральных схем на основе реконфигурируемых систем на кристалле // Инженерный вестник Дона. - 2023. - № 8(104). [Электронный ресурс] URL: www.ivdon.ru/ru/magazine/archive/n8y2023/8616 (дата обращения: 25.07.2023)

Личный вклад автора.

Все исследования, методы и их программные реализации, представленные в диссертационной работе, выполнены лично автором. В опубликованных работах личный вклад автора заключается в следующем: в [А17] автором предложена и разработана формализованная теоретико-множественная модель параметризованных макроблоков; в [А4, А8, А9, А13, А16] предложены подходы к автоматизированной настройке проектных решений для генерации макроблоков базиса РСнК и подход к формированию библиотек для различных этапов маршрута проектирования; в [А1, А2, А3, А5, А6, А12, А14] разработаны

библиотеки макроблоков для реализации исследований на основе РСнК; в [А7, А11, А15] предложен метод коррекции расчетной задержки проектируемой схемы на основе РСнК с различными нестандартными схемотехническими решениями, включая проходные ключи; в [А10] представлен метод динамической характеризации логических элементов в базисе РСнК и ПЛИС на основе результатов архитектурно-зависимого ресинтеза разрабатываемой схемы.

Структура и объем работы. Диссертационная работа состоит из введения, 4 глав, заключения, списка использованных источников (122 наименования), а также списка использованных сокращений. Диссертация содержит 151 страницу, включая 26 таблиц, 44 рисунка и 3 приложения.

Дальнейшее содержание работы следующее:

В первой главе представлен анализ архитектуры существующих отечественных РСнК, ПЛИС, САПР ИС на основе отечественных и зарубежных РСнК и ПЛИС, а также анализ методов для выполнения различных этапов маршрута проектирования с макроблоками. Выделены жесткие макроблоки, входящие в состав российских РСнК и специализированные ресурсы для повышения эффективности проектирования гибких макроблоков на их основе. Показаны преимущества программного обеспечения (ПО) и существующих методов проектирования, а также их недостатки, не позволяющие применить их к разрабатываемым РСнК российских производителей, и выполнить компиляцию параметризованных макроблоков.

Вторая глава посвящена разработке модели, необходимой для подготовки параметризованных решений, позволяющих выполнить генерацию жестких и гибких макроблоков РСнК и ПЛИС в составе проектируемых интегральных схем с учетом архитектурных особенностей базовых кристаллов.

Третья глава посвящена разработке метода динамической характеризации элементов проектируемой схемы после её архитектурно-зависимого ресинтеза и разработке метода коррекции времени задержки схем на основе базовой РСнК.

В четвертой главе показана программная реализация предложенных методов и моделей. Продемонстрированы программные сценарии для

идентификации возможных макроблоков в функциональном описании схемы и их генерации в итоговом списке соединений проектируемой схемы. Представлены два типа библиотек макроблоков, разработанных на основе формализованной модели, предложенной в рамках диссертационной работы. К первому типу относятся библиотеки для генерации макроблоков. Ко второму типу - библиотеки для топологического синтеза. Также в данной главе показаны разработанные процедуры для автоматической характеризации требуемых элементов.

Глава 1. Анализ существующих РСнК и ПЛИС, и методов и алгоритмов проектирования ИС с использованием макроблоков на

их основе

1.1 Анализ архитектуры существующих российских РСнК и ПЛИС

С каждым годом номенклатура интегральных схем (ИС), как на отечественном, так и на зарубежном рынке микроэлектронных изделий пополняется новыми реконфигурируемыми системами на кристалле (РСнК) и программируемыми логическими ИС (ПЛИС). Их главным преимуществом перед другими семействами интегральных схем (базово матричными кристаллами, заказными сверхбольшими ИС) является свойство реконфигурируемости - на одной и той же интегральной схеме возможно исполнение различных устройств. Также их основными достоинствами являются высокая скорость изготовления схемы, низкая стоимость конечного продукта и уменьшение конечной площади аппаратуры в сравнении с аналогичными устройствами, реализованными на больших ИС.

Общий вид архитектуры РСнК представляет собой совокупность встроенных жестких макроблоков и ПЛИС, состоящей из реконфигурируемой регулярной матрицы логических блоков. Соответственно, алгоритмы, методы и подходы, разработанные для РСнК, могут применимы к ПЛИС и наоборот. При этом архитектура ПЛИС складывается из архитектуры логического блока (ЛБ) схемы и архитектуры её трассировочных ресурсов [1].

Несмотря на то, что логический блок каждого из существующих семейств РСнК и ПЛИС имеет свои схемотехнические и функциональные особенности, можно выделить два основных типа ЛБ. Первый тип состоит из ячейки, выполняющей любую логическую функцию от п переменных - элемента таблицы истинности (ТИ) [2], и триггера, выполняющего роль ячейки для хранения данных. Данный тип логического блока имеют следующие схемы: 5578ТС [3-4], М3 [5], ПЛИС в составе программируемой аналого-цифровой ИС (ПАЦИС) 5400ТР094 [6], 5510ХС [3,7], 5510ТС068 [8]. Второй тип ЛБ представляет собой универсальную ячейку, состоящую из набора комбинационной логики. Он может

15

быть сконфигурирован либо для выполнения функции из определённого набора, строго ограниченного разработчиком схемы ЛБ, либо для хранения поступающих данных [9-10]. Второй тип ЛБ имеет РСнК 5510ТС044А. Наряду со стандартными функциями, логические блоки могут содержать специальную логику, которая в совокупности с особенностями трассировочной архитектуры, позволяет повысить эффективность проектирования устройств на их основе.

Архитектура трассировочных ресурсов зависит от большего числа факторов и параметров, поэтому её нужно рассматривать, в частности, у каждого семейства схем. Рассмотрим пять различных семейств отечественных РСнК и ПЛИС.

1.1.1 Структура ПЛИС 5578ТС

Семейство ПЛИС 5578ТС разработано КТЦ «Электроника» и произведено ВВЗП-С. Прототипом для схем этой серии является семейство ПЛИС Cyclone II производства фирмы Altera. В состав схемы 5578TC входят логические блоки, имеющие усложненную архитектуру базового логического блока Cyclone II, аппаратные макроблоки умножителей аналогичные прототипу, макроблоки памяти с расширенным объемом и отличающаяся от прототипа трассировочная архитектура.

Основным программируемым логическим блоком данной ПЛИС является адаптивный логический модуль (АЛМ). Он состоит из четырех трёхвходовых элементов ТИ, двух четырёхвходовых элементов ТИ, двух триггеров и набора дополнительных мультиплексоров. АЛМ имеет восемь входов и может быть сконфигурирован для выполнение одной произвольной логической функции от шести переменных, либо для выполнения двух произвольных функций от четырех переменных. Также в состав АЛМ включен сумматор, позволяющий ускорить работу устройств для цифровой обработки сигналов [11-12].

Трассировочная архитектура ПЛИС состоит из системы глобальных и системы локальных межсоединений. Восемь АЛМ объединены в один логический блок. В его состав входят 48 локальных трасс, которые могут быть подключены ко входам данных каждого АЛМ внутри одного блока. Соединить ЛБ, рядом

стоящие АЛМ, блоки памяти и умножители позволяют коммутаторы и маршрутизаторы, стоящие между ЛБ.

Кроме этого, ЛБ имеет специализированные трассировочные ресурсы, предназначенные для повышения эффективности разрабатываемых устройств -три цепи распространённого переноса, а также быстрые соединения триггеров и комбинационной логики.

Входящие в состав ПЛИС умножители имеют 18 разрядные входы, поддерживают как знаковое, так и беззнаковое умножение, и имеют режим накопления. Каждый блок памяти имеет объем 4096 бит, биты четности и поддерживает различные режимы конфигураций портов.

1.1.2 Структура ПЛИС М3

ПЛИС М3 является разработкой компании АО "ПКК Миландр". Её архитектура представляет собой массив из 608 групп логических блоков (ГЛБ) и блоков коммутации.

Каждая группа состоит из совокупности четырех логических блоков и внутренних коммутационных связей. В свою очередь, логический блок имеет стандартную структуру - содержит элемент ТИ, реализующий произвольную функцию от трех переменных, и DFF-триггер. Также в состав ЛБ входит блок суммирования, имеющий входную и выходную цепи переноса [13].

Блоки коммутации состоят из мультиплексоров и позволяет коммутировать выходы четырех соседних логических блоков с горизонтальными и вертикальными шинами ПЛИС.

1.1.3 Структура ПАЦИС 5400ТР094

ПАЦИС 5400ТР094 разработана компанией АО «Дизайн Центр «Союз» и предназначена для разработки аналоговых или цифро-аналоговых ИС на её основе. За реализацию цифровой части отвечает ПЛИС объемом 1800 логических блоков, входящая в состав общей схемы.

Архитектура данной ПЛИС не имеет иерархичной структуры и групп логических блоков. Она представляет собой массив, состоящий из

программируемых логических ячеек (ПЛЯ), блоков переключений (БП) и блоков соединений (БС) [14].

ПЛЯ состоит из двух связанных ЛБ, каждый из которых, в свою очередь, содержит элемент ТИ, имеющий три входа, и DFF-триггер. Триггер имеет два контакта. Один из контактов проводит прямой сигнал, выходящий из ЛБ. Второй контакт проводит инверсный сигнал, выходящий на программируемую обратную связь внутри ЛБ, которая позволяет соединить контакт триггера с его входом данных. Использование триггеров с данной особенностью позволяет уменьшить затраченные на трассировку ресурсы и ускорить работу разрабатываемых схем для арифметического счета.

БП, БС и шины между ячейками позволяют осуществить программируемую трассировку внутри ПЛИС и объединить ПЛЯ друг с другом, независимо от расстояния между ними. Это могут быть как соседние ЛБ, так и ЛБ, стоящие друг от друга на противоположных углах матрицы ПЛИС. Кроме этого, контакт триггера, выходящего из ЛБ в ПЛЯ соединен быстрой короткой связью со входом данных триггера и одним из входов элемента ТИ соседнего ЛБ. Это позволяет повысить эффективность работы схем сдвиговых регистров и уменьшить площадь разрабатываемого устройства, в случае добавления комбинационной логики на пути сдвига сигнала.

1.1.4 Структура ПЛИС 5510ХС

Семейство ПЛИС 5510ХС разработано АО «НИИМЭ» и произведено ПАО «Микрон». Его функциональным аналогом является семейство ПЛИС MAX II компании Altera. Самой большой ПЛИС из данного семейства является 5510XC3T, которая имеет 2210 ЛБ [3].

Архитектура 5510XC представляет собой совокупность четырех основных компонентов: логических блоков, массивов или групп логических блоков (ГЛБ) и программируемых межсоединений [15].

Основополагающим компонентом всей ИС является ЛБ. Он состоит из элемента ТИ, реализующего любую логическую функцию от четырех переменных, программируемую пользователем, реконфигурируемого D-триггера,

а также дополнительной комбинационной части, реализующей асинхронный и синхронные сброс / установку и контактов быстрого переноса из предыдущего ЛБ в следующий ЛБ группы.

Также каждый ЛБ имеет несколько типов выходных межсоединений, которые можно объединить между собой, уменьшив количество использованных коммутационных ресурсов. К ним относятся выход из элемента ТИ или триггера на локальную связь, на строковые и столбцовые соединения, и на быструю связь между соседними ЛБ.

В состав ГЛБ входят десять однотипных ЛБ, соединения, выходящие из ЛБ, локальные межсоединения и цепи, проводящие общие для всей группы сигналы (как правило, являющиеся системными). Для повышения скорости распространения сигнала все ЛБ подключены последовательно, выходящие из каждого ЛБ сигналы ТИ и триггера соединены между собой. Все ГЛБ представляют собой массив, состоящий из т строк и п столбцов (где п < т).

Связь между ЛБ внутри группы обеспечивает локальная шина. Она подключена как к каждому ЛБ по отдельности, так и к глобальным строковым и столбцовым трассам. Также она обеспечивает прямую связь между ГЛБ и снижает количество использованных глобальных шин к минимуму.

Список литературы диссертационного исследования кандидат наук Хватов Василий Михайлович, 2024 год

СПИСОК ЛИТЕРАТУРЫ

[1] Угрюмов Е.П. Цифровая схемотехника 2-е изд. 2007, С.533-567.

[2] Hauck, S. Reconfigurable Computing: The Theory and Practice of FPGA-Based Computation / S. Hauck, A Denon. -, 2008. - 944 p

[3] Т. А. Деменкова, С. А. Николаев Задача проектирования цифровой аппаратуры на отечественной элементной базе // Вопросы радиоэлектроники. — 2016. — № 5. — Серия ОТ. — С. 12—17.

[4] Cyclone II Device Handbook, Volume 1 // Altera Corporation [Электронный ресурс]. URL : https ://www. intel. com/content/dam/www/programmable/us/en/pdfs/litera ture/hb/cyc2/cyc2_cii5v1.pdf (дата обращения: 24.08.2021).

[5] ПЛИС М3ОКР «Бриллиант» // АО «ПКК Миландр» [Электронный ресурс] URL: files.milandr.ru/owncloud/index.php/s/mAJhiePyJRzspC1 ?dir=undefined &path=%2F&openfile=27283 (дата обращения: 24.08.2021).

[6] Программируемая аналого-цифровая интегральная схема (ПАЦИС). 5400ТР094. Спецификация. // «ДЦ «Союз» [Электронный ресурс]/ URL: https://dcsoyuz.ru/files/PAIS/5400TP094/specifikacija_5400tr094_ver1.1.pdf (дата обращения: 24.08.2021).

[7] MAX II Device Handbook // Altera Corporation [Электронный ресурс]. URL: https://www.altera.com/en_US/pdfs/literature/hb/max2/max2_mii5v1.pdf (дата обращения: 24.08.2021).

[8] ОКР «Разработка и освоение серийного производства комплекта микросхем в составе ПЛИС емкостью не менее 24 000 вентилей на основе статического ОЗУ, однократно программируемой памяти объемом не менее 8 Мбит и схемы управления питанием», шифр «Алмаз-19-Т» [Электронный ресурс] // URL: https://zakupki.gov.ru/epz/contract/contractCard/common-info.html?reestrNumber=1770559633920000380 Дата обращения: 29.01.2022.

[9] ОКР «Разработка и освоение производства радиационно-стойкой отказоустойчивой ПЛИС емкостью не менее 250 тыс. логических вентилей со встроенными блоками PLL и умножителями», шифр «Алмаз-14» [Электронный ресурс]. URL : https : //zakupki .gov.ru/epz/contract/contractCard/document-

info.html?reestrNumber=1770559633915000684&contractInfoId=49733244 (дата обращения: 24.08.2021).

[10] DS0097: ProASIC3 Flash Family FPGAs Datasheet - Microsemi .// Microsemi Corporation [Электронный ресурс]. URL: https://www.microsemi.com/document-portal/doc_download/130704-ds0097-proasic3-family-flash-fpgas-datasheet (дата обращения: 25.08.2021).

[11] Строгонов А. В., Городков П. С. Особенности проектирования устройств цифровой обработки сигналов в базисе ПЛИС серии 5578 // Вестник ВГТУ. 2016. Т. 12. № 3. С. 51-56.

[12] Техническое описание программируемых логических интегральных схем 5578ТС014 и 5578ТС024 [Электронный ресурс]. URL: http://caxapa.ru/parts/files/TZDcKyu.pdf (дата обращения: 25.08.2021).

[13] Спецификация ПЛИС М3 // АО «ПКК Миландр» [Электронный ресурс]. URL: https://files.milandr.ru/owncloud/index.php/s/mAJhiePyJRzspC1?dir= undefined&path=%2F%D0%94%D0%BE%D0%BA%D1%83%D0%BC%D0%B5%D 0%BD%D 1 %82%D0%B0%D 1 %86%D0%B8%D 1 %8F&openfile=24349 (дата обращения: 25.08.2021).

[14] Программируемая аналого-цифровая интегральная схема (ПАЦИС) 5400ТР094 // «ДЦ «Союз» [Электронный ресурс]. URL: https://dcsoyuz.ru/files/PAIS/5400TP094/specifikacija_5400tr094_ver1.1.pdf (дата обращения: 25.08.2021).

[15] Altera MAX II Device Handbook // Altera Corporation [Электронный ресурс]. URL : https : //www.intel .com/content/dam/www/programmable/us/en/pdfs /literature/ug/max2_mii5v1.pdf (дата обращения: 25.08.2021).

[16] Открытый конкурс на право заключения государственных контрактов на выполнение научно-исследовательских и опытно-конструкторских работ, реализуемых в рамках федеральной целевой программы № 1. Часть № 4. [Электронный ресурс]. URL: https://zakupki.gov.ru/epz/order/notice/ok44/view/lots-list.html?regNumber=0173100009515000200 (дата обращения: 25.08.2021).

[17] ProASIC3 Flash Family FPGAs. Device Architecture // Microsemi Corporation [Электронный ресурс]. URL: http://ebook.pldworld.com/_Semiconductors/Actel/ARM_in_Fusion/media/cd/documen ts/PA3Architecture_DS.pdf (дата обращения: 25.08.2021).

[18] Spartan-3 Generation FPGA User Guide // Xilinx [Электронный ресурс]. URL: https://www.macrogroup.ru/docs/210 (дата обращения: 04.03.2022).

[19] Spartan-6 FPGA Configurable Logic Block User Guide // Xilinx [Электронный ресурс]. URL: https://docs.xilinx.com/v/u/en-US/ug384 (дата обращения: 04.03.2022).

[20] Spartan-6 FPGA DSP48A1 SliceUser Guide // Xilinx [Электронный ресурс]. URL: https://docs.xilinx.com/v/u/en-US/ug389 (дата обращения: 04.03.2022).

[21] Spartan-6 FPGA Block RAM Resources User Guide // Xilinx [Электронный ресурс]. URL: https://docs.xilinx.com/v/u/en-US/ug383 (дата обращения: 04.03.2022).

[22] Строганов А.В., Городков П.С. Особенности проектирования устройств цифровой обработки сигналов в базисе ПЛИС серии 5578 // Изв. вузов. Электроника. - 2017. - Т.22. - №3. - С. 256-265.

[23] Introduction to the Quartus® II Software // Altéra Corporation [Электронный ресурс]. URL: https://www.intel.com/content/dam/www/programmable /us/en/pdfs/literature/manual/archives/intro_to_quartus2.pdf (дата обращения: 25.08.2021).

[24] Руководство по применению САПР ПЛИС «MilandrlDE» // [Электронный ресурс]. URL: https://files.milandr.ru/owncloud/index.php/s/mAJhieP yJRzspC 1?dir=undefined&path=%2FIDE%20Milandr%20(%D0%A 1%D0%90%D0%9 F%D0%A0%20%D0%B4%D0%BB%D1%8F%20%D0%9F%D0%9B%D0%98%D0% A1)&openfile=51610 (дата обращения: 25.08.2021).

[25] Гаврилов С. В. Маршрут топологического синтеза для реконфигурируемых систем на кристалле специального назначения / С. В.

Гаврилов, Д. А. Железников, М. А. Заплетина, В. М. Хватов [и др.] // Микроэлектроника. - 2019. - Т. 48. - № 3. - С. 211-223.

[26] Казеннов Г.Г. Основы проектирования интегральных схем и систем / Бином. Лаборатория знаний, 2010, 296 с.

[27] Bhasker, J. A Verilog HDL Primer, Third Edition, Star Galaxy Publishing, 2018, P. 400.

[28] Harris S. L., Harris D. Digital Design and Computer Architecture, Morgan Kaufmann, 2016, P. 720.

[29] Тиунов И.В. Методы ресинтеза схем для ПЛИС на основе ячеек с разделенными выходами и обратной связью // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 2. С. 5056.

[30] C. Wolf Yosys Manual // [Электронный ресурс]. URL: http://www.clifford.at/yosys/files/yosys_manual.pdf (дата обращения: 25.08.2021).

[31] Glaser, J., & Wolf, C. Methodology and Example-Driven Interconnect Synthesis for Designing Heterogeneous CoarseGrain Reconfigurable Architectures. // Models, Methods, and Tools for Complex Chip Design. Springer, Cham, 2014. pp. 201221.

[32] ABC. A System for Sequential Synthesis and Verification. // [Электронный ресурс]. URL: https://people.eecs.berkeley.edu/~alanmi/abc/ (дата обращения: 25.08.2023).

[33] Железников Д.А., Заплетина М.А., Хватов В.М. Исследование механизма разрыва и перетрассировки на этапе топологического синтеза в базисе реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем. 2018. Выпуск 1. С. 188-192.

[34] Тиунов И.В., Липатов И.А., Железников Д.А. Разработка методов архитектурно-ориентированного ресинтеза в маршруте автоматизированного проектирования ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем. 2018. Выпуск 1. С. 69-74.

[35] Zapletina, M. A. Improving Pathfinder Algorithm Perfomance for FPGA Routing / M. A. Zapletina, D. A. Zheleznikov, S. V. Gavrilov // Proceedings of the 2021 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering, ElConRus 2021, Moscow, 26-28 Jan 2021. - Moscow, 2021. - P. 20542057.

[36] P. I. Frolova, R. Zh. Chochaev, G. A. Ivanova and S. V. Gavrilov, "Delay Matrix Based Timing-driven Placement for Reconfigurable Systems-On-Chip," 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 2020, pp. 1799-1803.

[37] Соловьев Р.А., Глебов А.Л., Гаврилов С.В. Статический временной анализ с обнаружением ложных проводящих путей на основе логических импликаций // Проблемы разработки перспективных микроэлектронных систем -2006. Сборник научных трудов / под общ. ред. А.Л.Стемпковского. М.: ИППМ РАН, 2006. С. 22-28.

[38] Гаврилов С. В. Маршрут проектирования для отечественных программируемых интегральных схем специального назначения: интеграция с существующими промышленными средствами автоматизированного проектирования и решение проблем импортозамещения / С. В. Гаврилов, Д. А. Железников, И. В. Тиунов, И. А. Липатов // Электронная техника. Серия 3: Микроэлектроника. - 2017. - № 4(168). - С. 5-11.

[39] Cadence Command Reference for Encounter RTL Compiler [Электронный ресурс] // URL: https://www.csee.umbc.edu/~tinoosh/cmpe641/tutorials/rc/rc_

commandref.pdf (дата обращения: 25.08.2021).

[40] Design Compiler® User Guide [Электронный ресурс] // URL: http: //users .ece. utexas. edu/~mcdermot/vlsi 1/VLSI2_SP_2017/proj ect_spring_17/get_sta rted/docs/dcug.pdf (дата обращения: 25.08.2021).

[41] Гаврилов С.В., Железников Д.А., Чочаев Р., Хватов В.М. Алгоритм декомпозиции на основе метода имитации отжига для реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и

наноэлектронных систем. 2018. Выпуск 1. С. 199-204. doi: 10.31114/2078-77072018-1-199-204

[42] Singh A., Marek-Sadowska M. Efficient circuit clustering for area and power reduction in FPGAs // In Proceedings of the 2002 ACM/SIGDA tenth international symposium on Field-programmable gate arrays (FPGA '02). Association for Computing Machinery, New York, NY, USA, 2002, PP. 59-66.

[43] Adya S. N, Markov I. L Consistent placement of macro-blocks using floorplanning and standard-cell placement // Proceedings of the 2002 international symposium on Physical design, 2002, PP. 12-17.

[44] Emmert J. M., Bhatia D. A methodology for fast FPGA floorplanning // In Proceedings of the 1999 ACM/SIGDA seventh international symposium on Field programmable gate arrays (FPGA '99). Association for Computing Machinery, New York, PP. 47-56.

[45] Farooq U., Parvez H., Marrakchi, Z. Exploration of Heterogeneous FPGA Architectures // Hindawi Publishing Corporation International Journal of Reconfigurable Computing, P. 18.

[46] Адаптация метода моделирования отжига для размещения элементов в базисе реконфигурируемых систем на кристалле / С. В. Гаврилов, Д. А. Железников, Р. Ж. Чочаев, В. И. Эннс // Электронная техника. Серия 3: Микроэлектроника. - 2018. - № 4(172). - С. 55-61.

[47] Гаврилов, С. В. Решение задач трассировки межсоединений с ресинтезом для реконфигурируемых систем на кристалле / С. В. Гаврилов, Д. А. Железников, В. М. Хватов // Известия высших учебных заведений. Электроника. -2017. - Т. 22. - № 3. - С. 266-275.

[48] Заплетина М.А., Железников Д.А., Гаврилов С.В. Иерархический подход к трассировке реконфигурируемой системы на кристалле островного типа // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 3. С. 16-21.

[49] Intel Quartus Prime Pro Edition User Guide Getting Started [Электронный ресурс] // Intel Corporation. URL: https://www.intel.ru/content/dam/altera-

www/global/en_US/pdfs/literature/ug/ug-qpp-getting-started.pdf (дата обращения: 15.09.2021).

[50] Intel Quartus Prime Standard Edition User Guide Getting Started [Электронный ресурс] // Intel Corporation. URL: https: //www.intel .com/content/dam/altera-www/global/en_US/pdfs/literature/ug/ug-qps-getting-started.pdf (дата обращения: 15.09.2021).

[51] Xilinx Silicon Device [Электронный ресурс] // URL: https://www.xilinx.com/products/silicon-devices.html (дата обращения: 15.09.2021).

[52] Xilinx Vivado Design Suite User's Guide [Электронный ресурс] // URL: https://docs.xilinx.com/viewer/book-attachment/pYmnSeekkH6djEKjge4YUQ/InhHg5 Xz61ZW6cwJAZZFhQ (дата обращения: 04.04.2023).

[53] Libero IDE Software [Электронный ресурс] // URL: http://www.microsemi.com/products/fpga-soc/design-resources/design-software/libero-ide (дата обращения: 15.09.2021).

[54] Libero IDE Design Flow User's Guide [Электронный ресурс] // URL: https://onlinedocs.microchip.com/pr/GUID-AE5CCA5C-A93D-4362-B6A3-D684C83E863C-en-US-2/index.html (дата обращения: 15.09.2021).

[55] Efinix Efinity IDE Overview [Электронный ресурс] // URL: https://www.efinixinc.com/products-efinity.html (дата обращения: 15.09.2021).

[56] О компании Lattice Semiconductor [Электронный ресурс] // URL: http://www.latticesemi.ru/o-kompanii.html (дата обращения: 15.09.2021).

[57] Lattice Radiant Feature List [Электронный ресурс] // URL: https://www.latticesemi.com/en/Products/DesignSoftwareAndIP/FPGAandLDS/Radiant (дата обращения: 15.09.2021).

[58] Using the Synopsys Design Constraints Format: Application Note, Version 2.2, Synopsys Inc., December 2017, P. 32.

[59] Zhao Junchao, Chen Weiliang and Wei Shaojun, "Parameterized IP core design," ASICON 2001. 2001 4th International Conference on ASIC Proceedings (Cat. No.01TH8549), 2001, pp. 744-747, doi: 10.1109/ICASIC.2001.982670.

[60] Shubnaya A., Shupletsov M. Algorithms for IP Block Identification Based on Structural Approach // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Saint Petersburg and Moscow, 2019, PP. 1672-1677

[61] Ziener D., Assmus S., Teich J. Identifying FPGA IP-Cores Based on Lookup Table Content Analysis // 2006 International Conference on Field Programmable Logic and Applications, Madrid, 2006, PP. 1-6

[62] Abbes, F., Casseau, E., Abid, M., Coussy, P., & Ugoff, J. B. (n.d.). IP integration methodology for SoC design. Proceedings. The 16th International Conference on Microelectronics, 2004. ICM 2004.

[63] F. Abbes, N. Benamor, M. Abid and A. Yanguy, "CIG: A CAD tool for IP integration in SoC design," 5th International Conference on Design & Technology of Integrated Systems in Nanoscale Era, 2010, pp. 1-4, doi: 10.1109/DTIS.2010.5487577.

[64] P. Jamieson, K. B. Kent, F. Gharibian and L. Shannon, "Odin II - An Open-Source Verilog HDL Synthesis Tool for CAD Research," 2010 18th IEEE Annual International Symposium on Field-Programmable Custom Computing Machines, 2010, pp. 149-156.

[65] A. Koch, "Structured Design Implementation - A Strategy for Implementing Regular Datapaths on FPGAs," Fourth International ACM Symposium on Field-Programmable Gate Arrays, 1996, pp. 151-157, doi: 10.1109/FPGA.1996.242543.

[66] Russell G. Tessier and Stephen A. Ward. 1999. Fast place and route approaches for fpgas. Ph.D. Dissertation. Massachusetts Institute of Technology, USA. 101 P.

[67] Murray K., et .al. VTR 8: High-performance CAD and Customizable FPGA Architecture Modelling // ACM Trans. Reconfigurable Technol. Syst., 2020, 13, 2, Article 9, 55 p.

[68] Vorwerk K., A. Kennings, Greene J.W. Improving Simulated Annealing-Based FPGA Placement with Directed Moves // IEEE Trans. Computer Aided Design of Integrated Circuits and Systems.2009. Vol. 28. Is. 2. P. 179-192.

[69] McMurchie L., Ebeling PathFinder C. A Negotiation-Based Performance-Driven Router for FPGAs // ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, 1995, P. 111-117

[70] Gort M., Anderson J. H. Combined Architecture/Algorithm Approach to Fast FPGA Routing // In IEEE Transactions on Very Large Scale Integration (VLSI) Systems, vol. 21, no. 6, June 2013, pp. 1067-1079.

[71] Robert B. Hitchcock Sr. Timing Verification and the Timing Analysis program // Proceedings of the 19th conference on Design automation, January 1982. pp. 594-604.

[72] Hitchcock R., Smith G., Cheng D. Timing Analysis of Computer-Hardware // IBM Journal of Research and Development. Jan. 1983, pp. 100-105.

[73] Liberty User Guides and Reference Manual Suite Version 2017.06 // [Электронный ресурс]. URL: https://media.c3d2.de/mgoblin_media/media_entries/659 /Liberty_User_Guides_and_Reference_Manual_Suite_Version_2017.06. pdf (дата обращения: 25.08.2021).

[74] Francis, "A tutorial on logic synthesis for lookup-table based FPGAs," 1992 IEEE/ACM International Conference on Computer-Aided Design, 1992, pp. 40-47, doi: 10.1109/ICCAD.1992.279399.

[75] Гаврилов С.В., Глебов А.Л., Лялинская О.В., Соловьев Р.А. Использование результатов характеризации реальных библиотек логических вентилей в статистическом временном анализе. // Проблемы разработки перспективных микроэлектронных систем - 2006. Сборник научных трудов / под общ. ред. А.Л.Стемпковского. М.:ИППМ РАН, 2006. С. 29-35

[76] Гаврилов, С. В. Методы ускоренной характеризации библиотек элементов СБИС с контролем заданной точности / С. В. Гаврилов, О. Н. Гудкова, Ю. Б. Егоров // Известия высших учебных заведений. Электроника. - 2010. - № 3(83). - С. 51-60.

[77] Методы ускоренной характеризации больших параметризованных сложно-функциональных блоков / О. Н. Гудкова, Е. П. Скачкова, Н. Н. Муханюк

[и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). - 2010. - № 1. - С. 154-159.

[78] S. Gavrilov, A. Glebov, S. Rusakov, D. Blaauw, L. Jones and G. Vijayan, "Fast power loss calculation for digital static CMOS circuits," Proceedings European Design and Test Conference. ED & TC 97, 1997, pp. 411-415

[79] D. T. Blaauw, Chanhee Oh, V. Zolotov and A. Dasgupta, "Static electromigration analysis for on-chip signal interconnects," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 22, no. 1, pp. 39-48, Jan. 2003.

[80] Rahman M., Afonso R., Tennakoon H., Sechen C. Design Automation Tools and Libraries for Low Power Digital Design // IEEE Dallas Circuits and Systems Workshop (DCAS). 2010. P. 1-4.

[81] Ricci A., Munari I. De, Ciampolini P. Performance Effective Compaction of Standard-Cell Libraries for Digital Design // Digital System Design, Architectures, Methods, and Tools. 2009. P. 315-322.

[82] Лялинский А.А. Характеризация библиотек цифровых схем с использованием веб-технологий // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2020. Выпуск 2. С. 29-34.

[83] Калашников В.С., Семёнов М.Ю. Оптимизация состава библиотек стандартных ячеек // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2016. № 2. С. 217-224.

[84] Кузьминова Т.Д., Хватов В.М., Железников Д.А. Формирование состава редуцированной библиотеки логических элементов для ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2021. Выпуск 4. С. 34-39.

[85] S. Miryala, B. Kaur, B. Anand and S. Manhas, "Efficient nanoscale VLSI standard cell library characterization using a novel delay model," 2011 12th International Symposium on Quality Electronic Design, 2011, pp. 1-6.

[86] Doman D. Engineering the CMOS Library: Enhancing Digital Design Kits for Competitive Silicon, John Wiley & Sons, 2012, pp.140-142.

[87] Lu J., Xu N., Yu J., Weng T., Research of timing graph traversal algorithm in static timing analysis based on FPGA. 2017 IEEE 3rd Information Technology and Mechatronics Engineering Conference (ITOEC), Chongqing, 2017, pp. 334-338.

[88] Verilog-to-Routing. FPGA Architecture Description. Architecture Reference. Wire Segments. (2016). // [Электронный ресурс]. URL: https://docs.verilogtorouting.org/en/latest/arch/reference (дата обращения: 15.09.2022).

[89] Huang T., Wong M. D. F. OpenTimer: A high-performance timing analysis tool. 2015 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Austin, TX, 2015, pp. 895-902.

[90] W. C. Elmore, "The Transient Response of Damped Linear Network with Particular Regard to Wideband Amplifiers", J. Applied Physics, 19, 1948, pp. 55-63.

[91] Rubenstein, J., P. Penfield, Jr., and M. A. Horowitz, Signal delay in RC tree networks, IEEE Trans. Computer-Aided Design, Vol. CAD-2, pp. 202-211, 1983

[92] Celik M., Pileggi L., Odabasioglu A. IC Interconnect Analysis, Springer, 2002, P. 320

[93] L. T. Pillage and R. A. Rohrer, "Asymptotic waveform evaluation for timing analysis," in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, vol. 9, no. 4, 1990, pp. 352-366

[94] Bhasker, J., & Chadha, R. (2009). Static timing analysis for nanometer designs: A practical approach. 1st. ed., Springer Publishing Company, 2009, p.1174.

[95] S. Abbaspour and M. Pedram, "Calculating the effective capacitance for the RC interconnect in VDSM technologies," Proceedings of the ASP-DAC Asia and South Pacific Design Automation Conference, 2003., 2003, pp. 43-48, doi: 10.1109/ASPDAC.2003.1194991.

[96] S. Fang, Z. Huang, A. Kurokawa and Y. Inoue, "Calculating the Effective Capacitance for Interconnect Loads Based on Thevenin Model," 2006 International Conference on Communications, Circuits and Systems, 2006, pp. 2474-2477.

[97] E. Hung, S. J. E. Wilton, H. Yu, T. C. P. Chau and P. H. W. Leong, "A detailed delay path model for FPGAs," 2009 International Conference on Field-Programmable Technology, 2009, pp. 96-103, doi: 10.1109/FPT.2009.5377673.

[98] D. V. Telpukhov, R. A. Solovyev, V. S. Rukhlov, V. M. Khvatov and A. S. Mikhmel, "Development of a Method for Timing Analysis of Reconfigurable System-on-a-Chip Based on Models of Special Logic Elements," 2020 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), 2020, pp. 1878-1882, doi: 10.1109/EIConRus49466.2020.9039160.

[99] Гарбулина Т.В., Лялинская О.В., Хватов В.М. Повышение эффективности проектирования интегральных схем на ПЛИС с ограниченными трассировочными ресурсами // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС). 2016. № 1. С. 165-171.

[100] Хватов В.М., Гарбулина Т.В., Лялинская О.В. Методы формирования и верификации библиотек стандартных элементов в составе маршрута проектирования ИС на базе ПЛИС отечественного производства // Проблемы разработки перспективных микро- и наноэлектронных систем. 2018. Выпуск 1. С. 57-62.

[101] Эннс, В. И. Методы и средства разработки специализированных гетерогенных конфигурируемых интегральных схем для вычислительной техники и систем управления : специальность 05.13.05 "Элементы и устройства вычислительной техники и систем управления" : диссертация на соискание ученой степени доктора технических наук / Эннс Виктор Иванович. - Москва, 2022. - 343 с.

[102] Проектирование ПЛИС и реконфигурируемых СнК с использованием методов программного анализа и прототипирования / В. И. Эннс, С. В. Гаврилов, В. М. Хватов, В. Г. Курбатов // Микроэлектроника. - 2021. - Т. 50, № 6. - С. 467480.

[103] Tyagi A. A reduced-area scheme for carry-select adders. IEEE Transactions on Computers, oct 1993, vol.42, no. 10, pp. 1163 - 1170.

[104] Hauck S., Hosler M.M., Fry T.W. A. High-performance carry chains for FPGA's. IEEE Transactions on Very Large-Scale Integration (VLSI) Systems, 2000, vol. 8, no. 2, pp. 138-147.

[105] Parmar S., Singh P.S., Design of high-speed hybrid carry select adder, 2013 3rd IEEE International Advance Computing Conference (IACC), Ghaziabad, 2013, pp. 1656-1663.

[106] Фролова П.И., Чочаев Р. Разработка и сравнительный анализ методов начального размещения на ПЛИС // Проблемы разработки перспективных микро-и наноэлектронных систем (МЭС). 2021. Выпуск 3. С. 57-64.

[107] Rabaey Jon M., Chandrakasan A., Nicolic B. Digital Integrated Circuits: A Design Perspective 2nd Edition. Upper Saddle River, New Jersey, Pearson Education Inc., 2003, 914 p.

[108] Calibre Design Solutions [Электронный ресурс] // URL: https://eda.sw.siemens.com/en-US/ic/calibre-design/ (дата обращения: 13.03.2022).

[109] StarRC Parasitic Extraction Datasheet [Электронный ресурс] // Synopsys, Inc. URL: https://www.synopsys.com/content/dam/synopsys/implementation&signoff /datasheets/starrc-ds.pdf (дата обращения: 21.01.2022).

[110] Calibre® xRC™ User's Manual [Электронный ресурс] // Mentor Graphics Corporation. URL: https://picture.iczhiku.com/resource/eetop/wYItYWLPleW rpvNV.pdf (дата обращения: 12.12.2021).

[111] Various methods to include DSPF netlist in AMS in ADE simulations [Электронный ресурс] // Cadence Design Systems, Inc. URL: https://picture.iczhiku.com/resource/eetop/wHiGwdJqryhsRmXn.pdf (дата обращения: 12.12.2021).

[112] А. Л. Стемпковский, С. В. Гаврилов, А. Л. Глебов Методы логического и логико-временного анализа цифровых КМОП СБИС / А.Л. Стемпковский. - Москва: Наука, 2007. - 220 с.

[113] Khvatov V. M., Garbulina T. V., Zheleznikov D. A. Development and Verification of Various Formats of Functional Blocks Libraries as a Part of the Design

Flow for FPGAs. 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, pp. 1687-1691.

[114] Baker, R. CMOS: Circuit Design, Layout, and Simulation, Third Edition, Wiley-IEEE Press, 2019, P. 1280.

[115] White Paper FPGA Architecture [Электронный ресурс] // Altera Corporation. URL: https://www.intel.com/content/dam/www/programmable/us/en/

pdfs/literature/wp/wp-01003.pdf (дата обращения: 14.12.2021).

[116] S. Singh, J. Rose, P. Chow and D. Lewis, The effect of logic block architecture on FPGA performance, in IEEE Journal of Solid-State Circuits, vol. 27, no. 3, pp. 281-287, March 1992, doi: 10.1109/4.121549.

[117] Ray, S., Mishchenko, A., Een, N., Brayton, R.K., Jang, S., & Chen, C. (2012). Mapping into LUT structures. 2012 Design, Automation & Test in Europe Conference & Exhibition (DATE), 2012, pp. 1579-1584.

[118] Rai S., Nath P.K., Rupani A. A Survey of FPGA Logic Cell Designs in the Light of Emerging Technologies, IEEE Access, vol. 9, 2021, pp. 91564-91574.

[119] Wei X., Diao Y., Lam Tak-Key, Wu Yu-Liang, A universal macro block mapping scheme for arithmetic circuits. 2015 Design, Automation & Test in Europe Conference & Exhibition (DATE), Grenoble, 2015, pp. 1629-1634.

[120] Б. Уэлш, К. Джонс, Практическое программирование на Tcl и Tk [Текст] // 4-е издание.: Пер.с англ. -М.: Вильямс, 2004. C.937-985.

[121] Б. В. Керниган, Д. М. Ритчи Язык программирования Си [Текст] // 3-е издание, испр.: Пер.с англ. - СПб.: «Невский Диалект», 2001. - 352 с.

[122] С. Скиена Алгоритмы. Руководство по разработке. [Текст] // 2-е издание, испр.: Пер.с англ. - СПб.: «БХВ-Петербург», 2011. - 720 с.

«Научно-исследовательский институт молекулярной электроники»

(АО «НИИМЭ»)

Акционерное общество

Россия, 124460, Москва, Зеленоград, улица Академика Валиева, дом 6, стр. 1 тел.:[phone] факс [phone], e-mail: niime@n¡ime.ru, web: www.nnme.ru

УТВЕРЖДАЮ

На№

VI ЯЛ 20оО-г:

Исх. № _

от

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Хватова В.М. на соискание ученой степени кандидата технических наук

Тема диссертации: «Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем на

кристалле».

Настоящий акт составлен в том. что в АО «НИИМЭ» использованы и внедрены научные и практические результаты диссертационной работы Хватова В.М., в том числе методы и модели для имплементации макроблоков и выполнения статического временного анализа схем в базисе программируемых логических интегральных схем.

Предложенные в диссертационной работе модели, методы и модели использованы при выполнении ОКР «Разработка и освоение производства радиационно-стойкой отказоустойчивой ПЛИС емкостью не менее 250 тыс. логических вентилей со встроенными блоками РЬЬ и умножителями» (шифр «Алмаз-14»), ОКР «Разработка и освоение серийного производства микросхемы типа система на кристалле, состоящей из ядер процессора и ПЛИС ёмкостью не менее 800 тыс. системных вентилей» (шифр «Логика-И2»), ОКР «Разработка и освоение серийного производства интегральной микросхемы потоковой обработки информации с применением программируемых логических элементов и трехкратным резервированием на кристалле» (шифр «Схема-И11-Т»), а также при выполнении этапа прототипирования при разработке программируемых логических интегральных схем в рамках ОКР «Разработка и освоение серийного производства комплекта микросхем в составе ПЛИС емкостью не менее 24 000 вентилей на основе статического ОЗУ, однократно программируемой памяти объемом не менее 8 Мбит и схемы управления питанием» (шифр «Алмаз- 19-Т»),

Разработанные методы и модели программно реализованы и включены в состав комплекса средств автоматизированного проектирования для микросхем серии 5510ТС и микросхем серии 1931В А. /

Заместитель генерального директора ¿у /

по разработке и внедрению микросхем /// --------—/ Эннс Виктор Иванович

космического и специального назначения / / /

АО «НИИМЭ», кандидат технических наук /

(§ союз

X W ДИЗАЙН ЦЕНТР

АО «ДИЗАЙН ЦЕНТР «СОЮЗ»

ИНН/КПП: 7735143270/773501001

ОГРН: 1157746403033

124482, г. Москва, г. Зеленоград, корпус 100

Телефон/Факс: [phone]

E-mail: [e-mail]

Web: https://dcsoyuz.ru

АКТ ВНЕДРЕНИЯ Результатов диссертационной работы Хватова В. М на соискание ученой степени кандидата технических наук

Тема диссертации: «Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем

на кристалле».

Настоящий акт составлен в том, что на предприятии Акционерное общество «ДИЗАЙН ЦЕНТР «СОЮЗ» внедрены научные и практические результаты диссертационной работы Хватова В.М., в том числе методы и модели для имплементации макроблоков и выполнения статического временного анализа схем в базисе реконфигурируемых систем на кристалле.

Разработанные Хватовым В.М. методы и модели использованы при выполнении ОКР «Разработка и освоение серийного производства отказоустойчивой радиационно-стойкой перепрограммируемой пользователем аналого-цифровой сверхбольшой интегральной схемы с полосой пропускания не менее 2МГц и встроенной памятью», шифр «Алмаз-15», ОКР «Разработка и освоение серийного производства радиационно-стойкой программируемой пользователем аналого-цифровой СБИС со встроенной системой сбора, обработки и хранения телеметрической информации, 32-разрядным вычислительным ядром и расширенным набором интерфейсов», шифр «Апмаз-18-T», а также при разработке комплекса средств автоматизированного проектирования для программируемых аналого-цифровых интегральных микросхем серии 5400ТР094.

Настоящий акт не предусматривает каких-либо финансовых расчетов с АО «ДИЗАЙН ЦЕНТР «СОЮЗ».

V о

а

Министерство науки и высшего образования Российской Федерации

5, Федеральное государственное бюджетное учреждение науки ИНСТИТУТ ПРОБЛЕМ ПРОЕКТИРОВАНИЯ

.-г-

В МИКРОЭЛЕКТРОНИКЕ РОССИЙСКОЙ АКАДЕМИИ НАУК (ИППМ РАН)

124365. г. Москва. Зеленоград. Советская ул., дом 3, тел./факс: [phone]. тел.:[phone]. [e-mail], ИНН 7735043892, КПП 773501001, ОГРН 1037739118560

на №.

УТВЕРЖДАЮ Заместитель директора ИППМ РАН

__ С.Г. Бобков

«/¿Г» 2022 г.

АКТ ВНЕДРЕНИЯ

результатов диссертации Хватова В.М. «Разработка методов компиляции параметризованных макроблоков в маршруте автоматизированного проектирования на основе реконфигурируемых систем на кристалле», представленной на соискание ученой степени кандидата технических наук

Настоящим актом подтверждается, что результаты диссертации Хватова В.М. использовались в научно-исследовательской работе Института проблем проектирования в микроэлектронике Российской академии наук в составных частях опытных конструкторских работ: «Разработка программного обеспечения для проектирования на ПЛИС» (шифр «Алмаз-14-И»), «Разработка программного обеспечения для проектирования на ПЛИС с интерфейсом для процессорного ядра» (шифр «Логика-И2-И»), «Разработка программного обеспечения для комплекта микросхем ПЛИС емкостью не менее 24 000 вентилей на основе статического ОЗУ» (шифр «Алмаз-19-Т-И»), а также в составной части научно-технического проекта Фонда перспективных исследований «Обоснование технического облика средств автоматизированного проектирования для программирования проблемно-ориентированной, гетерогенной ПЛИС» (шифр «ПЕМЗА-А2»),

Главный научный сотрудник, д.т.н., профессор

А.Д. Иванников