Разработка функциональной модели программируемой логической интегральной схемы типа программируемой пользователем вентильной матрицы с одноуровневой структурой межсоединений тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Мотылёв, Максим Сергеевич

• Мотылёв, Максим Сергеевич
• кандидат наук
• 2013

Оглавление диссертации кандидат наук Мотылёв, Максим Сергеевич

ОГЛАВЛЕНИЕ СТР

ВВЕДЕНИЕ

Глава 1. Структура современных БИС программируемой логики

1.1. Классификация по функциональному генератору

1.1.1. Функциональные генераторы для реализации произвольных булевых функций

1.1.2. Функциональные генераторы со схемами потоковой обработки информации

1.1.3. Функциональные генераторы для реконфигурируемых БИС программируемой логики

1.2. Архитектуры коммерческих ПЛИС типа ППВМ

Выводы к главе 1

Глава 2. Разработка функциональной модели ППВМ с одноуровневой

структурой межсоединений

2.1. Разработка функциональной модели в среде Xilinx ISE с использованием высокоуровневого языка описания аппаратных средств VHDL

2.2. Реализация четырёхразрядного сумматора в уникальном базисе ПЛИС

Выводы к главе 2

Глава 3. Верификация функциональной модели ППВМ с одноуровневой структурой межсоединений и маршрутизаторами типа L3

3.1. Верификация разработанной модели с использованием симулятора языка VHDL Modelsim 6.0 SE

3.2. Аппаратная верификация разработанной модели ППВМ с использованием отладочного модуля Spartan 3AN Starter Kit

3.3. Академические САПР ПЛИС

3.4. Разработка САПР для конфигурирования ПЛИС типа ППВМ с

одноуровневой структурой межсоединений

Выводы к главе 3

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

СПИСОК ЛИТЕРАТУРЫ

Введение диссертации (часть автореферата) на тему «Разработка функциональной модели программируемой логической интегральной схемы типа программируемой пользователем вентильной матрицы с одноуровневой структурой межсоединений»

ВВЕДЕНИЕ

На сегодняшний день программируемые логические интегральные схемы (ПЛИС) чрезвычайно популярны у отечественных разработчиков радиоэлектронной аппаратуры (РЭА). Это объясняется не только заменой в конечном устройстве логических интегральных схем (ИС) с малой и средней степенью интеграции (одна ПЛИС может заменить до 1000 ИС средней степени интеграции (СИС) и даже более), но и возможностью оперативно менять функциональность разработанного устройства без изменений на аппаратном уровне. Помимо этого, реализация схем цифровой обработки сигналов (ЦОС) в базисе современных ПЛИС позволяет обеспечить производительность до 500 MSPS (500 миллионов отсчетов в секунду) по сравнению с этими же схемами на базе ЦОС-блоков процессоров среднего класса производительностью 4 MSPS.

В РФ разработаны и серийно выпускаются несколько серий отечественных ПЛИС типа программируемых пользователем вентильных матриц (ППВМ). К ним относятся ПЛИС 5576ХС1Т (5576ХС1Т1), 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т. Они имеют от 2,5 тыс. до 200 тыс. логических вентилей, содержат встроенные блоки памяти и тестирования с использованием схемы периферийного сканирования, систему конфигурации и выполнены по технологии КМОП 0,35 и 0,18 мкм. Для их проектирования могут быть использованы САПР фирмы Altera MAX+PLUS II или Quartus II, а также Synplisity, Aldec и др.

Однако эти ИС являются функционально совместимыми аналогами нескольких кристаллов популярных зарубежных коммерческих ПЛИС и основаны на одной из архитектур с многоуровневой структурой несегментированных межсоединений. В настоящее время ПЛИС, выпускаемые отечественной электронной промышленностью, не удовлетворяют потребностям разработчиков РЭА. Кроме того, они жёстко привязаны к зарубежным системам автоматизированного проектирования, генерирующим файлы конфигурации ПЛИС. Привязка к многоуровневой архитектуре препятствует разработке необходимых ППВМ с большей логической ёмкостью и быстродействием. Проблема также осложнена отсутствием развитых отечественных САПР ПЛИС.

Поэтому тема разработки уникальной масштабируемой архитектуры ПЛИС типа ППВМ с одноуровневой сегментированной структурой межсоединений с соответствующими средствами САПР является актуальной.

Цель и задачи работы. Разработать модель ПЛИС типа ППВМ с сегментированной трассировочной структурой, пригодную для создания системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ПЛИС данной архитектуры.

Для достижения указанной цели необходимо решить следующие задачи:

1. Провести анализ архитектур известных коммерческих и академических ПЛИС с целью выбора подходящего базиса для разрабатываемой ППВМ с одноуровневой сегментируемой структурой межсоединений.

2. Установить наиболее оптимальные законы сегментации трассировочных каналов в ПЛИС с одноуровневой архитектурой.

3. Разработать функциональную модель ППВМ с оптимальной структурой межсоединений в среде Xilinx ISE, пригодную для дальнейшего создания системы автоматизированного проектирования, необходимой для конфигурирования кристаллов ППВМ с данной архитектурой.

Научная новизна работы

В результате выполнения диссертации получены следующие новые научные и технические результаты:

1. Переход от использования коммутаторов-маршрутизаторов типа L2 к L3, состоящих из двух мультиплексорных маршрутизаторов, в ППВМ с одноуровневой структурой сегментированных межсоединений позволяет повысить плотность локализации логических блоков и уменьшить количество сегментаций на критическом пути прохождения сигналов.

2. Разработана методика проектирования ППВМ с одноуровневой структурой межсоединений с использованием кода на языке VHDL, заключающаяся в сопряжении трёх систем моделирования - приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink фирмы MathWorks, ISE фирмы Xilinx, ModelSim® SE PLUS 6.0 фирмы Mentor Graphics Corporation, позволяющая автоматически генерировать основные

функциональные блоки ППВМ для последующей разработки функциональной модели и её верификации, что позволяет ускорить процесс создания новых архитектур ПЛИС.

3. Разработана методика выбора оптимального пути, основанная на эвристическом алгоритме, заключающемся в представлении трассировочных каналов в виде строк и столбцов матрицы и отдельной матрицы логических блоков и последующем поиске в этих массивах свободных соединительных каналов при размещении произвольных булевых функций в уникальном базисе ПЛИС.

Практическая значимость

1. Разработана методика выбора оптимального пути внутри трассировочных межсоединений спроектированной ППВМ, основанная на поиске свободного канала.

2. Созданные файлы конфигурации могут являться основой для исследования механизмов синтеза схем в уникальном базисе ПЛИС, созданных с привлечением высокоуровневых языков описания аппаратных средств.

3. Масштабируемая одноуровневая сегментированная структура разработанной ПЛИС позволит уменьшить трудоёмкость процесса проектирования новых видов БИС программируемой логики и ускорить сроки выхода на рынок новых изделий.

Основные положения, выносимые на защиту

1. Методика проектирования основных функциональных блоков ППВМ, заключающаяся в использовании кода на языке VHDL, сгенерированного с помощью приложения Simulink HDL Coder системы визуально-имитационного моделирования Matlab/Simulink, для последующего описания в программной среде Xilinx ISE.

2. Архитектура и функциональные возможности разработанной ПЛИС типа ППВМ с одноуровневой структурой межсоединений с законом сегментации типа L3, предполагающим непрерывные соединения через три логических блока.

3. Методика выбора пути внутри трассировочных ресурсов разработанной ППВМ, заключающаяся в использовании эвристического алгоритма поиска

свободного канала и его применении в качестве основы системы автоматического генерирования файлов конфигурации ППВМ.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: V Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем» (Зеленоград, 2012); ежегодных научно-технических конференциях профессорско-преподавательского состава, аспирантов и студентов ФГБОУ ВПО "Воронежский государственный технический университет" (Воронеж, 2010 - 2013); семинаре «Разработка полупроводниковых компонентов и электроники: Исследования и разработки в рамках Российско-Европейского сотрудничества» проекта SEMIDEC (Ульяновск, 2011).

Публикации. По теме диссертации опубликованы 15 научных работ, в том числе 5 - в изданиях, рекомендуемых ВАК РФ. Все исследования, представленные в диссертации, проведены соискателем.

Личный вклад автора. В работах, опубликованных в соавторстве, диссертанту принадлежит анализ использования различных архитектур индустриальных ПЛИС для выполнения произвольных логических функций и функций схем обработки потоковой информации [15-17]; разработка основных функциональных блоков ППВМ [21-25]; разработка методики выбора оптимального пути внутри трассировочных каналов ППВМ [21-24, 93]; аппаратно-отладочная верификация функциональной модели ППВМ [25-29, 91-93]; обсуждение полученных результатов [15-17, 21-27, 91-94].

Структура и объем работы. Диссертация состоит из введения, трех глав, заключения и списка литературы, включающего 96 наименований. Основная часть изложена на 99 страницах, содержит 6 таблиц и 58 рисунков.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Глава 1 Структура современных БИС программируемой логики

1.1 Классификация по функциональному генератору

Электрически программируемые устройства (FPD) широко распространены для реализации цифровых схем малого и среднего размера. Существуют два основных типа FPD - программируемые пользователем вентильные матрицы (ППВМ), которые обычно состоят из мелкозернистых программируемых логических ячеек, таких как k-входовые одновыходные таблицы перекодировок, и сложные программируемые логические устройства (Complex Programmable Logic Device, CPLD или СПЛУ), которые основываются на многовходовых и многовыходных логических ячейках, подобным программируемым логическим матрицам (ПЛМ-подобные логические ячейки) [1].

Сложные программируемые логические устройства. Рассмотрим функциональный генератор CPLD-устройства на примере семейства ХС9500 фирмы Xilinx. Функциональный блок (ФБ, рис. 1.1) состоит из 18 независимых макроячеек (МЯ), каждая из которых обеспечивает выполнение комбинаторной и/или регистровой функции. Кроме этого, на ФБ приходят сигналы разрешения выхода, установки/сброса и глобальной синхронизации. Каждый ФБ формирует 18 выходных сигналов, которые поступают на переключающую матрицу (ПМ), а также передаются в блоки ввода-вывода (БВВ).

Логика внутри ФБ представляет собой матрицу логических произведений (термов). Тридцать шесть входов обеспечивают использование 72 прямых и инверсных сигналов в матрице логических произведений для формирования до 90 термов. Любое подмножество этих термов может быть доступно каждой МЯ через схему распределения термов [2].

Каждый ФБ имеет внутренние цепи обратной связи, что позволяет любому количеству выходных сигналов ФБ поступать в свою собственную программируемую матрицу элементов И, не выходя за пределы ФБ.

Матрица логических произведений

От ПМ

ш о s а ф к

л

ь

S

§

§

а с о аз 0.

МЯ 1

МЯ 18

К ПМ

19

1 '»fa—

1 1

Глобальный сброс/установка

Глобальные

сигналы

тактирования

^UT РТО

БВВ

Рис. 1.1. Схема функционального блока ИС семейства ХС9500 [2]

Любая макроячейка в МС семейства ХС9500 может выполнять как логическую комбинаторную, так и регистровую функции. Структура макроячейки совместно с программируемой матрицей логических произведений (элементов И, или "термов", принадлежащих всему ФБ), представлена на рис. 1.2. Каждая макроячейка имеет пять основных и четыре дополнительных входа, поступающих на распределитель термов. Из матрицы логических произведений пять термов поступают на основные входы макроячейки и могут использоваться либо для выполнения комбинаторных функций (ИЛИ и "Исключающее ИЛИ"), либо как управляющие сигналы, включая сигналы тактирования запоминающего элемента РТС (Product Term Clock), его установки и сброса - PTS (Product Term Set) и PTR (Product Term Reset) и разрешения выхода PTOE (Product Term Output Enable). Ha четыре дополнительные входа поступают сигналы из других макроячеек. Назначение входных термов для выполнения той или иной функции производит имеющийся в каждой макроячейке распределитель термов.

U Ы~'Ы

-о-

¡"О"

-D—D--О--О -О

-О-

-о-

ш о 5

о.

ф

I-

л Ц

ш

IS

S

ч

£ с о га О.

Глобальный Сброс/Установка

Дополнительные входы от других макроячеек

PTS

1

0-]

РТС

PTR

РТОЕ

Дополнительные входы от других макроячеек

Глобальные сигналы тактирования

S

D/TQ > R

К пм

OUT

РТОЕ

К БВВ

Рис. 1.2. Макроячейка ПЛИС семейства ХС9500 [2]

Запоминающий элемент в макроячейке может быть сконфигурирован или как D-триггер, или как тактируемый триггер-защелка, или же он может не использоваться. В последнем случае сигнал логической функции пропускается напрямую для использования в других макроячейках. На каждый триггер могут быть поданы сигналы асинхронного сброса и установки с распределителя термов. Во время включения МС все регистры переводятся в начальное состояние, заданное при программировании пользователем. Если начальное состояние не задано, то регистры устанавливаются в НОЛЬ.

Кроме того, на каждую макроячейку приходят еще четыре глобальных управляющих сигнала (три тактовых - GCK1, GCK2, GCK3 - и один сигнал сброса/установки - GSR), которые могут быть использованы для управления работой триггера, как показано на рис. 1.3. Глобальные управляющие сигналы снимаются непосредственно с управляющих выводов МС, которые могут быть

использованы и в качестве логических входов/выходов (I/O), так как эти выводы соединены также с программируемыми БВВ [2].

Рис. 1.3. Схема управления работой триггера в МЯ ПЛИС семейства ХС9500 [2]

Распределитель термов управляет назначением пяти прямых термов к каждой макроячейке. К примеру, все пять прямых термов могут передаваться на элемент ИЛИ, как показано на рис. 1.4.

Распределитель термов

-о

-о

Ч1>

-о -о

Логическая функция ИЛИ из 5-ти термов

Рис. 1.4. Получение функции ИЛИ [2] 11

Распределитель термов может переназначить любой терм внутри ФБ для расширения логической емкости макроячейки сверх пяти прямых термов. Каждой макроячейке, запрашивающей дополнительный терм, доступен любой незадействованный терм в другой макроячейке внутри данного ФБ. Одной макроячейке могут быть доступны до 15 термов.

Программируемые пользователем вентильные матрицы в зарубежной литературе носят название FPGA (Field Programmable Gâte Array) или LCA (Logic Cell Array - матрица логических элементов). Хотя в настоящие дни применяются обе технологии, наибольшее развитие получили ППВМ.

Наиболее часто используемыми ППВМ являются основанные на к-входовых одновыходных таблицах перекодировок (k-LUT). Каждая k-LUT может реализовать любую функцию не более чем с к входами. Для первых ППВМ к обычно было мало, например, серии ХС2000 и ХС3000 фирмы Xilinx имели 4-входовые LUT-таблицы. Маловходовые LUT-таблицы были широко распространены в коммерческих архитектурах, т.к. площадь k-LUT, занимаемая на кристалле, увеличивается экспоненциально с ростом к. С другой стороны, устройства, основанные на ПЛМ часто имеют крупнозернистые базовые ячейки. Каждая ячейка имеет большое число входов (около 30-40). Также ПЛМ ячейка обычно содержит много выходов (16, для примера). В результате одна ПЛМ ячейка способна реализовать множественные функции не более чем с m термами произведений. Четырёхвходовая одновыходная LUT ячейка представляет собой к-LUT ячейку ППВМ наименьшей площади для широкого спектра программируемых технологий и уровней трассировки.

Простейшая архитектура ППВМ. Основной особенностью ППВМ является наличие трех типов элементов, конфигурация которых может изменяться разработчиком при проектирован™ конкретного устройства. Этими элементами являются блоки ввода/вывода (БВВ - от англ. ЮВ - Input / Output Block), конфигурируемые логические блоки (КЛБ - CLB - Configurable Logic Block) и межсоединения (Interconnection) [3].

Общая структура кристалла ППВМ показана на рис. 1.5, из которого видно, что БВВ располагаются по периферии кристалла, а КЛБ - в виде матрицы в центре. Между БВВ и КЛБ расположены конфигурируемые межсоединения.

Любой отдельный блок ввода/вывода может быть настроен для выполнения функций буферов: входного, выходного, с тремя состояниями, с запоминанием и других, - и обеспечения требуемого вида сопряжения с внешними схемами.

БВВ

о о

о о

о

й й й

'■"I п'Чтт^ ¡н'Цтт-'

КЛБ

0 0 0 0 О О I о о

Область межсоединений

О и I и о

О

и

в

Конфигурационная память

Теневое" ЗУ /

Рис. 1.5. Структура кристалла ППВМ фирмы ХШпх [3]

Конфигурируемые логические блоки предназначены для выполнения простых логических функций от нескольких переменных, а также функций триггера.

Цепи межсоединений служат для формирования сложных логических функций и построения узлов, состоящих из многих КЛБ и БВВ. Логические функции ППВМ и межсоединения определяются данными, хранящимися во внутренних статических запоминающих элементах ("теневом" ЗУ) [3], схема которых приведена на рис. 1.6, а схема реализации логической функции показана на рис. 1.7.

Запись или считывание

Данные

«о Управление конфигурацией

Рис. 1.6. Ячейка памяти статического ОЗУ [2]

МЗР

Рис. 1.7. Реализация функции на МДП-транзисторах и "теневом" ЗУ [3]

Для реализации требуемой функции в регистр Я в (элементы памяти "теневого" ЗУ) записывается нужная информация. Например, для функции "Сумма по модулю два" это 0110.

Транзисторы УТ1 ... УТ6 переводятся в проводящее состояние напряжением логической 1 на затворе и подключают к выходу X соответствующие разряды регистра. Если А = 0 и В = 0, то открыты транзисторы УГЗ, УТ4 и УТ6. В этом случае сигнал на выходе определяется состоянием четвертого разряда регистра (на рисунке этот путь показан пунктиром), т.е. X = 0. Полная таблица истинности для данного состояния регистра представлена в табл. 1.1.

Таблица 1.1

Таблица истинности логической функции "сумма по модулю два"

Адресные входы Выход

А В X

0 0 0

0 1 1

1 0 1

1 1 0

Из таблицы следует, что схема в этом случае реализует функцию

Х = Х-В + А-В5 (1.1)

где А — логическое НЕ; • - логическое И; + - логическое ИЛИ, т.е. реализуется требуемая функция "Сумма по модулю два". Для получения другой функции следует записать в регистр RG другую информацию.

Программируемые межсоединения в ППВМ позволяют объединять входы и выходы любых БВВ и КЛБ. Все межсоединения представляют собой сетку вертикальных и горизонтальных металлических сегментов, в месте пересечения которых расположены программируемые переключающие точки (транзисторы -англ. Physical Interconnect Point (PIP) - точка физического межсоединения). Это дает возможность реализовать практически любой требуемый маршрут цепи и получить для критических цепей задержку менее 0,1 не. Для разводки по всему кристаллу сигналов с минимальной задержкой служат так называемые длинные линии (ДЛ - англ. LL - Long Line) и тактовые буферы.

На кристаллах многих ППВМ имеется внутренний быстродействующий инвертирующий усилитель, позволяющий с помощью внешнего кварцевого резонатора и двух резисторов создавать кварцевый генератор, используемый в проектируемом устройстве. Схема генератора активизируется в начале загрузки конфигурации, что позволяет стабилизировать генератор. Реальное внутреннее подключение генератора задерживается до завершения загрузки конфигурации.

Отличительной особенностью ППВМ является возможность перепрограммирования функций КЛБ, БВВ и межсоединений путем перезагрузки во внутреннее ("теневое") ЗУ интегральной схемы (ИС) информации о ее конфигурации. Это позволяет получать разные устройства на одном и том же кристалле ППВМ в динамическом режиме, т.е. в течение малого времени и во время работы ИС в составе устройства.

Автоматическую загрузку информации о конфигурации обеспечивают специальные схемы на кристалле ППВМ. Исходные данные о конфигурации могут

находиться в постоянном запоминающем устройстве (ПЗУ), установленном на печатной плате рядом с ППВМ, или в файле на диске [3].

Гибкая архитектура ППВМ позволяет создавать устройства различного применения с широким спектром возможных параметров по быстродействию, температурному диапазону, напряжению питания, потребляемой мощности и т.п.

Быстродействие ППВМ обеспечивается применением современной технологии: частота переключения одного триггера в счетном режиме для разных модификаций ИС может составлять от 50 до 800 МГц и более, а время выработки логической функции на КЛБ - от 15 до 1 не [4, 5].

Температурный диапазон работы ППВМ зависит от исполнения: ИС в коммерческом исполнении работоспособны при температурах от 0 до +70 °С ; в промышленном - от -40 до +85 °С; в военном - от -55 до +125 °С [4, 5]. Периферийное напряжение питания в активном режиме обычно составляет от +1,2 В до +3,3 В, а номинальное напряжение питания ядра в современных ПЛИС может достигать +0,85 В.

Потребляемая мощность ППВМ, как и всех ИС на КМОП-структурах, существенно зависит от типа ИС и ее номинального напряжения питания, частоты переключения элементов и сложности схемы. Для реальных схем потребляемая мощность одной ППВМ в динамическом режиме составляет от 0,1 до 4 Вт и более. В статическом режиме, т.е. когда элементы не переключаются, потребляемая мощность ППВМ составляет единицы милливатт.

Структуру типа ППВМ имеет большинство ИС фирмы Xilinx (серии Spartan-6, Artix-7, Kintex-7 и т.д.), различающихся главным образом максимальным числом и сложностью КЛБ и БВВ (табл. 1.2). Большое разнообразие выпускаемых ИС позволяет создавать на одной ППВМ достаточно сложные устройства.

Таблица 1.2

Некоторые параметры ППВМ фирмы Xilinx

Параметры Серии ШШМ

Spartan-6 Artix-7 Kintex-7 Virtex-7

Количество логических ячеек 150,000 215,000 480,000 2,000,000

Блочная память 4.8Mb 13Mb 34Mb 68Mb

Количество DSP-блоков 180 740 1,920 3,600

Производительность DSP-блоков (симметричный КИХ-фильтр) 140GMACs 930GMACs 2,845GMACs 5,335GMACs

Количество приёмопередатчиков 8 16 32 96

Скорость приёмопередатчиков 3.2Gb/s 6.6Gb/s 12.5Gb/s 28.05Gb/s

Общая ширина пропускания приёмопередатчиков (полный дуплекс) 50Gb/s 211Gb/s 800Gb/s 2,784Gb/s

Интерфейс памяти (DDR3) 800Mb/s 1,066Mb/s l,866Mb/s l,866Mb/s

Интерфейс PCI Express® xl Genl x4 Gen2 x8 Gen2 x8 Gen3

Максимальное число блоков ввода/вывода 576 500 500 1,200

Напряжение блоков ввода/вывода 1.2V, 1.5V, 1.8V, 2.5V, 3.3V 1.2V, 1.35V, 1.5V, 1.8V, 2.5V, 3.3V 1.2V, 1.35V, 1.5V, 1.8V, 2.5V, 3.3V 1.2V, 1.35V, 1.5V, 1.8V, 2.5V, 3.3V

Построение цифровых устройств на ППВМ. Основной частью устройств на базе ППВМ является сама ППВМ, к входам и выходам которой подключаются другие ИС, тумблеры, элементы индикации и т.д., составляющие другую часть разрабатываемого устройства (рис. 1.8).

Рис. 1.8. Структурная схема устройств на ППВМ [3]

17

Так как при выключенном питании в ППВМ не содержится полезной информации, то основная проблема заключается во вводе в ППВМ информации о требуемой конфигурации. Существует несколько способов ввода конфигурации в ППВМ, различающихся количеством задействованных выводов, сложностью управления и т.п.

В простейшем случае процесс конфигурирования ППВМ осуществляется следующим образом. Предварительно программа конфигурации длиной несколько тысяч бит, автоматически получаемая в результате проектирования устройства, заносится в ИС ПЗУ. Затем ПЗУ устанавливается на печатную плату рядом с ППВМ и соединяется с ней по определенной схеме. После включения питания ППВМ сама переписывает из ПЗУ в свое "теневое" ЗУ информацию о конфигурации, после чего начинает выполнять заданные при проектировании функции.

Время, необходимое для загрузки программы конфигурации в ППВМ, зависит от объема их "теневого" ЗУ и частоты тактового сигнала ССЬК, которая, как правило, не превышает 30 МГц. Типичное время конфигурирования составит от нескольких единиц до нескольких сотен миллисекунд для разных ППВМ и разных режимов их конфигурирования.

1.1.1 Функциональные генераторы для реализации произвольных булевых функций

Архитектурный компромисс в ППВМ. Было установлено, что основное свойство ППВМ заключается в возможности реализации произвольной логики, шины данных и функций памяти в одном устройстве. Оценка эффективности каждой выполняемой функции в гомогенных (т.е. с унифицированными типами ресурсов), основанных на ЬиТ-таблицах перекодировок ППВМ, в корне сложна. Это обусловлено различными, часто несовместимыми, требованиями, которые были введены для логики, арифметики и функций памяти [6]. Для примера, произвольные логические функции, несмотря на существование скоплений элементов мелкого уровня (логических вентилей), обычно выигрывают на

распределении по кристаллу у крупных таблиц перекодировок (рис. 1.9). Таблицы перекодировок с числом входов более 5 допускают существенное сокращение логики низкого уровня и, таким образом, уменьшение задержек распространения сигналов в трассировочных какналах. Вследствие наличия прямой связи между уровнем модульности логического блока, задержками логики и сложностью трассировочных ресурсов ППВМ [7] существует верхний предел размера LUT-таблицы перекодировки (размер LUT-таблицы принимается как число его входов), что используется на практике. Основываясь на анализе, описанном в [7], трёх- и четырёх- входовые LUT-таблицы перекодировок (3-LUT и 4-LUT) были признаны лучшими исходя из площади кристалла. Результат взаимосвязанного исследования, опубликованный в [8] показал, что пяти- и шестивходовые LUT-таблицы перекодировок (5-LUT и 6-LUT) наиболее предпочтительные по задержкам распространения сигнала. Окончательно подобный анализ представлен в статье [9], в которой были представлены модели с наиболее компактной площадью кристалла и минимальными задержками и кластерным типом логического блока. Также было показано, что LUT-таблицы перекодировки с числом входов от четырёх до шести и кластерными логическими блоками, содержащими от четырёх до десяти LUT-таблиц, обеспечивают наилучшее соотношение площади и задержки сигнала.

а) б)

Рис. 1.9. а) Произвольная логическая булева функция и б) её реализация в базисе шестивходовых ТиТ-таблиц ПЛИС типа ППВМ [8]

Каждую тестовую схему можно охарактеризовать, используя информацию из отчётов о площади и ресурсах, которая была сгенерирована после технологически зависимой операции составления схемы. В работе [8] было установлено процентное соотношение произвольной логики, трассировочной логики и элементов памяти к базовой площади кристалла. Макрокомпоненты, которые были определены по библиотекам стандартных компонентов САПР (за исключением мультиплексоров) были классифицированы как трассировочная логика. Одноразрядные мультиплексоры классифицированы как компоненты произвольной логики (рис. 1.10). Триггеры и элементы, выполняющие постоянные значения, считаются элементами памяти. Все остальные компоненты рассматриваются как произвольная логика.

in0

in, in, in,

self, sel,

Рис. 1.10. Одноразрядный мультиплексор 4 в 1. Мультиплексоры с однобитными входами (выходами) позволяют реализовывать произвольные булевы функции [8]

Список литературы диссертационного исследования кандидат наук Мотылёв, Максим Сергеевич, 2013 год

СПИСОК ЛИТЕРАТУРЫ

1. Cong, J. Technology Mapping for k/m-macrocell Based FPGAs [Text] / Jason Cong, Hui Huang, Xin Yuan // Symposium on Field Programmable Gate Arrays -FPGA, 2000.-P. 51-59.

2. Xilinx. XC9500 In-System Programmable CPLD Family [Text] // Product Specification DS063 (v6.0). May 17, 2013.

3. Программируемые логические ИМС на КМОП структурах и их применение [Текст] / П. П. Мальцев, Н. И. Гарбузов, А. П. Шарапов, Д. А. Кнышев. - М. : Энергоатомиздат, 1998. - 160 с.

4. Xilinx. 7 Series FPGAs Overview [Text] // Advance Product Specification. DS180 (vl.13). November 30, 2012.

5. Altera. Stratix V Device Datasheet. SV53001-2.7, 2013.

6. Leijten-Nowak, K. Template-based embedded reconfigurable computing [Text] / Katarzyna Leijten-Nowak. - Eindhoven : Technische Universiteit Eindhoven, 2004.

7. Architecture of Field-Programmable Gate Arrays: The Effect of Logic Block Functionality on Area Efficiency [Text] / Jonathan Rose, Robert J. Francis, David Lewis, Paul Chow // IEEE Journal of Solid-State Circuits. - 1990. - Vol. 25. - P. 12151225.

8. The Effect of Logic Block Architecture on FPGA Performance [Text] / Satwant Singh, Jonathan Rose, Paul Chow, Dawid Lewis // IEEE Journal of Solid-State Circuits. - 1992. - Vol. 27. - P. 281-287.

9. Ahmed, E. The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density [Text] / Elias Ahmed, Jonathan Rose // Proceedings of the ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, 2000. - P. 3-12.

10. Varghese, G. Low Energy Field-Programmable Gate Array [Text] / George Varghese // PhD thesis University of California, Berkeley, 2000.

11. Altera. FLEX 10KE Programmable Logic Device Family. Data sheet. Altera,

2000.

12. Atmel. 5K-50K Gate FPGA with DSP Optimized Core Cell and Distributed FreeRAM. Summary. Data sheet. Atmel, 1999.

13. Xilinx. Virtex-E 1.8V Field Programmable Gate Arrays. Data sheet. Xilinx,

2000.

14. Rabaey, J. Digital Integrated Circuits. A Design Perspective [Text] / Jan Rabaey. - Prentice Hall, 1996.

15. Строгонов, А. В. Разработка модели микропроцессорного ядра в системе визуально-имитационного моделирования Matlab/Simulink с блоком обработки прерываний [Текст] / А. В. Строгонов, А. И. Буслов, М. С. Мотылёв // Компоненты и технологии. - 2010. - Вып. 7. - С. 76-81.

16. Строгонов, А. В. Проектирование микропроцессорных ядер в САПР ПЛИС WebPACK ISE фирмы Xilinx [Текст] / А. В. Строгонов, А. И. Буслов, М. С. Мотылёв // Компоненты и технологии. - 2010. - Вып. 8. - С. 6-8.

17. Строгонов, А. В. Проектирование микропроцессорного ядра в САПР ПЛИС фирмы XILINX [Текст] / А. В. Строгонов, М. С. Мотылёв //50 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ГОУВПО «Воронежский государственный технический университет», 2010.-С. 39.

18. Cherepacha, D. DP-FPGA: An FPGA Architecture Optimized for Datapaths [Text] / Don Cherepacha, David Lewis // VLSI Design. - 1996. - Vol. 4 (4). - P. 329343.

19. Stansfield, T. Wordlength as an Architectural Parameter for Reconfigurable Computing Devices [Text] / Tony Stansfield // Proceedings of the Field-Programmable Logic and Applications Conference, 2002. - P. 667-676.

20. Xilinx. Virtex 2.5V Field Programmable Gate Arrays. Data sheet. Xilinx,

2001.

21. Архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылёв, Д. С. Шацких // Вестник Воронежского государственного технического университета.-2011.-Т. 7.-№3.-С. 13-16.

22. Разработка основных функциональных блоков ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылёв, Д. С. Шацких // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 3. - С. 184-188.

23. Схемотехническое проектирование электронных ключей программируемых коммутаторов ПЛИС типа ППВМ с одноуровневой структурой межсоединений в САПР TANNER [Текст] / А. В. Строгонов, С. И. Давыдов, А. В. Арсентьев, М. С. Мотылёв, Д. С. Шацких // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 2. - С. 165-168.

24. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы [Текст] / А. В. Строганов, С. И. Давыдов, М. С. Мотылев, А. В. Быстрицкий // Вестник Воронежского государственного технического университета. - 2011. - Т. 7. - № 8. - С. 21-24.

25. ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий // Компоненты и технологии. -2011.-№2,- С. 14-19.

26. ПЛИС в ПЛИС или как спроектировать самому [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. -2011.-№4.-С. 68-73.

27. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. - 2011. - № 6.-С. 64-69.

28. Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе Matlab/Simulink [Текст] / А. В. Строгонов, М. С. Мотылев, С. И. Давыдов, А. В. Быстрицкий, С. А. Цыбин // Компоненты и технологии. -2011. -№ 12.-С. 6-11.

29. ПЛИС типа ППВМ: от 2D к 3D [Текст] / А. В. Строгонов, В. А. Небольсин, А. В. Быстрицкий, М. С. Мотылев // Компоненты и технологии. 2012. -№ 3. - С. 70-79.

30. Cong, J. Cut Ranking and Pruning: Enabling A General And Efficient FPGA Mapping Solution [Text] / J. Cong, C. Wu, Y. Ding // Proc. ACM Int'l. Symp. on FPGA. - Monterey, С A, 1999. - P. 29-35.

31. Kaviani, A. S. Novel Architecture and Synthesis Methods for High Capacity Field Programmable Devices [Text] / A. S. Kaviani // Ph.D. Thesis, University of Toronto, 1999.

32. Betz, V. Automatic Generation of FPGA Routing Architectures from HighLevel Descriptions [Text] / V. Betz, J. Rose // ACM/SIGDA International Symposium on Field Programmable Gate Arrays. - Monterey, С A, 2000. - P. 175 - 184.

33. Betz, V. Architecture and CAD for Speed and Area Optimization of FPGAs [Text] / V. Betz // Ph.D. Thesis, University of Toronto, 1998.

34. Betz, V. Architecture and CAD for Deep-Submicron FPGAs [Text] / V. Betz, J. Rose, A. Marquardt. -Kluwer Academic Publishers, 1999.

35. Cronquist, D. Emerald — An Architecture-Driven Tool Compiler for FPGAs [Text] / D. Cronquist, L. McMurchie // ACM Symp. on FPGAs, 1996. - P. 144-150.

93

36. The Design of an SRAM-Based Field-Programmable Gate Array. Part I: Architecture [Text] / P. Chow, S. Seo, J. Rose, K. Chung, G. Paez, I. Rahardja // IEEE Transactions On VLSI Systems. - 1999. - Vol. 7. -№ 2. - P. 191-197.

37. Lemieux, G. On Two-Step Routing for FPGAs [Text] / G. Lemieux, S. Brown, D. Vranesic // ACM Symp. on Physical Design, 1997. - P. 60-66.

38. Anderson, J. H. Technology Mapping for Large Complex PLDs [Text] / J. H. Anderson, S. D. Brown // Proc. 35th ACM/IEEE Design Automation Conference, 1998. -P. 698-703.

39. Betz, V. Cluster-Based Logic Blocks for FPGAs: Area-Efficiency vs. Input Sharing and Size [Text] / V. Betz, J. Rose // CICC. - 1997. - P. 551-554.

40. Marquardt, A. Using Cluster-Based Logic Blocks and Timing-Driven Packing to Improve FPGA Speed and Density [Text] / A. Marquardt, V. Betz, J. Rose // ACM Symp. on FPGAs, 1999. - P. 37-46.

41. Leventis, P. Placement Algorithms and Routing Architecture for Long-Line Based FPGAs [Text] / P. Leventis // Undergraduate Thesis, University of Toronto, 1999.

42. Second Generation ORCA Architecture Utilizing 0.5 fjm Process Enhances the Speed and Usable Gate Capacity of FPGAs [Text] / B. K. Britton et al. // IEEE Int. ASIC Conf., 1994. - P. 474-478.

43. A High-Speed FPGA Using Programmable Mini-tiles [Text] / Paul Chow, Soon Ong Seo, Kevin Chung, Gerard Paez, Jonathan Rose // Symposium on Integrated Systems, previously the Conference on Advanced Research in VLSI, 1993. - P. 103122.

44. Wiring Requirement and Three-Dimensional Integration Technology for Field Programmable Gate Arrays. [Text] / Arifur Rahman, Shamik Das, Anantha P. Chandrakasan, Rafael Reif // IEEE Transactions on very large scale integration (VLSI) systems. - 2003. - Vol. 11. - № 1.

45. Khellah, M. Inimizing interconnection delays in array-based FPGAs [Text] / M. Khellah, S. D. Brown, Z. Vranesic // Proc. Custom Integrated Circuits Conf. - San Diego, CA, 1994.-P. 181-184.

46. Reducing Leakage Energy in FPGAs Using Region-Constrained Placement [Text] / A. Gayasen, Y. Tsai, N. Vijaykrishnan, M. Kandemir, M. J. Irwin, T. Tuan // ACM/SIGDA International Symposium on Field- Programmable Gate Arrays, 2004.

47. Anderson, J. Active Leakage Power Optimization for FPGAs [Text] / J. Anderson, F. Najm, T. Tuan // International Symposium on Field-Programmable Gate Arrays, 2004.

48. Roy, K. Leakage current mechnaisms and leakage reduction techniques in deep-submicrometer CMOS CIRCUITS [Text] / K. Roy, S. Mukhopadhyay, H. Mahmoodi-Meimand // Proceedings of the IEEE, 2003.

49. Shang, L. Dynamic power consumption in VirtexTM-II FPGA family [Text] / L. Shang, A. S. Kaviani, K. Bathala // ACM/SIGDA International Symposium on Field Programmable Gate Arrays, 2002.

50. Li, F. Architecture Evaluation for Power-Efficient FPGAs [Text] / F. Li, D. Chen, L. He, and J. Cong // International Symposium on Field Programmable Gate Arrays, 2003.

51. Low-Power FPGA Using Pre-defined Dual-Vdd/Dual-Vt Fabrics [Text] / F. Li, Y. Lin, L. He, J. Cong // ACM/SIGDA International Symposium on Field-Programmable Gate Arrays, 2004.

52. Rahman, A. Evaluation of Low- Leakage Design Techniques for Field Programmable Gate Arrays [Text] / A. Rahman, V. Polavarapuv // ACM/SIGDA International Symposium on Field- Programmable Gate Arrays, 2004.

53. Calhoun, B. H. Design methodology for fine-grained leakage control in MTCMOS [Text] / B. H. Calhoun, F. A. Honroe, A. Chandrakasan // Proceedings of the international symposium on Low power electronics and design, 2003.

54. Architecture of Field-Programmable Gate Arrays: The Effect of Logic Block Functionality on Area Efficiency [Text] / J. Rose, R. Francis, D. Lewis, P. Chow // Proc. of JSSC, 1990.

55. Poon, K. K. Power Estimation for Field Programmable Gate Arrays [Text] K. K. Poon // MS Thesis in Dept. of Electrical and Computer Engg.: University of British Colmbia, 1999.

56. Brown, S. Segmented Routing for Speed-Performance and Routability in Field-Programmable Gate Arrays [Text] / S. Brown, M. Khellah, G. Lemieux // VLSI Design. - 1996. - Vol. 4. - № 4. - P. 275-291.

57. Performance benefits of monolithically stacked 3D-FPGA [Text] / M. Lin, A. El Gamal, Y.-C. Lu, S. Wong // Proceedings of the 2006 ACM/SIGDA Tenth International Symposium on Field-Programmable Gate Arrays, 2006. - P. 113-122.

58. The stratix II logic and routing architecture [Text] / D. Lewis, E. Ahmed, G. Baeckler, V. Betz, M. Bourgeault, D. Cashman, D. Galloway, M. Hutton, C. Lane, A. Lee, P. Leventis, S. Marquardt, C. McClintock, K. Padalia, B. Pedersen, G. Powell, B. Ratchev, S. Reddy, J. Schleicher, K. Stevens, R. Yuan, R. Cliff, J. Rose // Proceedings of the 2005 ACM/SIGDA tenth international symposium on FPGA, 2005. - P. 14-20.

59. Architecture analysis and automation: Architecture evaluation for power-efficient FPGAs [Text] / F. Li, D. Chen, L. He, and J. Cong // Proceedings of the 2003 ACM/SIGDA tenth international symposium on Field-programmable gate arrays, 2003.

60. Hauser, J. R. Augmenting a Microprocessor with Reconfigurable Hardware, [Text] / John Reid Hauser // Grauate division of the University of California, Berkeley, 2000.

61. Czajkowski, T. S. A Synthesis Oriented Omniscient Manual Editor [Text] / Tomasz S. Czajkowski, Jonathan Rose // Proceedings of the 2004 ACM/SIGDA 12th international symposium on Field programmable gate arrays, 2004. - P. 89-98.

62. Singh, D. P. Incremental Placement for Layout-Driven Optimizations on FPGAs [Text] / D. P. Singh, S. D. Brown // Proc. of the 2002 ACM/IEEE Int. Conf. on CAD, 2002.-P. 752-759.

63. Kutzschebauch, T. Layout Driven Decomposition with Congestion Consideration [Text] / T. Kutzschebauch, L. Stok // Proc. Of the 2002 Design, Automation and Test in Europe Conference and Exhibition, 2002. - P. 672-676.

64. Chow, W. EVE: A CAD Tool for Manual Placement and Pipelining Assistance of FPGA Circuits [Text] / W. Chow, J. Rose // Proc. of ACM/SIGDA Int. Symp. on FPGAs. - Monterey, California, USA, 2002. - P. 85-94.

65. Czajkowski, T. A Synthesis Oriented Omniscient Manual Editor for FPGA Circuit Design [Text] / T. Czajkowski // Master of Applied Science thesis, University of Toronto, 2004.

66. Venkateswaran, R. A survey of DA techniques for PLD and FPGA based systems INTEGRATION [Text] / R. Venkateswaran, P. Mazumder // The VLSIjournal. - 1994.-Vol. 17.-P. 191-240.

68. Directional and Single-Driver Wires in FPGA Interconnect [Text] / Guy Lemieux, Edmund Lee, Marvin Tom, Anthony Yu // Proceedings of the 2004 IEEE International Conference on Field-Programmable Technology, 2004. - P. 41-48.

69. Kuon, I. FPGA Architecture: Survey and Challenges [Text] / Ian Kuon, Russell Tessier, Jonathan Rose // Foundations and Trends in Electronic Design Automation. - 2007. - Vol. 2. - № 2. - P. 135-253.

70. Actel Corporation. Axcelerator family FPGAs [Электронный ресурс]. -Режим доступа : http://www.actel.com/ documents/AX DS.pdf, May 2005.

71. Ahmed, E. The Effect of Logic Block Granularity on Deep-Submicron FPGA Performance and Density [Text] / E. Ahmed // Master's thesis, University of Toronto, Department of Electrical and Computer Engineering, 2001.

72. Ahmed, E. The effect of LUT and cluster size on deep-submicron FPGA performance and density [Text] / E. Ahmed, J. Rose // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 2004. - Vol. 12. - № 3. - P. 288-298.

73. Allenand, G. R. Single event effects test results for advanced field programmable gate arrays [Text] / G. R. Allenand, G. M. Swift // IEEE Radiation Effects Data Workshop, 2006. - P. 115-120.

74. Altera Corporation. Hardcopy structured ASICs [Электронный ресурс]. -Режим доступа : http://www.altera.com/products/devices/hardcopy/hrd-index.html, 2005.

75. Anderson, J. A novel low-power FPGA routing switch [Text] / J. Anderson, F. Najm // Proceedings of the IEEE Custom Integrated Circuits Conference, 2004. - P. 719-722.

76. Baumann, R. Soft errors in advanced computer systems [Text] / R. Baumann // IEEE Design and Test of Computers. - 2005. - Vol. 22. - № 3. - P. 258-266.

77. Embedded floating-point units in FPGAs [Text] / M. J. Beauchamp, S. Hauck, K. D. Underwood, K. S. Hemmert // FPGA'06: Proceedings of the Interna- tion Symposium on Field Programmable Gate Arrays. - NY : ACM Press, 2006. - P. 12-20.

78. Bolchini, C. SEU mitigation for SRAM- based FPGAs through dynamic partial reconfiguration [Text] / C. Bolchini, D. Quarta, M. D. Santambrogio // GLSVLSI '07: Proceedings of the 17th Great Lakes Symposium on VLSI. - NY : ACM Press, 2007.-P. 55-60.

79. Butts, M. A structural object programming model, architecture, chip and tools for reconfigurable computing [Text] / M. Butts, A. M. Jones, P. Wasson // Field-Programmable Custom Computing Machines, 2007. 15th Annual IEEE Symposium on. FCCM, 2007.-P. 55-64.

80. Analysis of yield loss due to random photolithographic defects in the interconnect structure of FPGAs [Text] / N. Campregher, P. Y. K. Cheung, G. A. Constantinides, M. Vasilko // FPGA '05: Proceedings of the 2005 ACM/SIGDA 13th International Symposium on Field-Programmable Gate Arrays. - NY : ACM Press, 2005.-P. 138-148.

81. Patent 7,180,324M US. Redun- dancy structures and methods in a programmable logic device / Chan, P., Leventis, D. Lewis, K. Zaveri, H. M. Yi, and C. Lane. February 2007.

82. Chen, D. FPGA design automation: A survey [Text] / D. Chen, J. Cong, P. Pan // Foundations and Trends in Electronic Design Automation. - 2006. - Vol. 1. - № 3.

83. Device and architecture cooptimization for FPGA power reduction [Text] / L. Cheng, F. Li, Y. Lin, P. Wong, L. He // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2007. - Vol. 26. - № 7. - P. 1211-1221.

84. FPGA performance optimization via chip wise placement considering process variations [Text] / L. Cheng, J. Xiong, L. He, M. Hutton // International Conference on Field-Programmable Logic and Applications. - 2006. - Vol. 6. - P. 44-49.

85. Chinnery, D. Closing the Gap Between ASIC and Custom Tools and Techniques for High-Performance ASIC Design [Text] / D. Chinnery, K. Keutzer. -Kluwer Academic Publishers, 2002.

86. Dehon, A. Design of programmable interconnect for sublithographic programmable logic arrays [Text] / A. Dehon // FPGA '05: Proceedings of the 2005 ACM/SIGDA 13th International Symposium on Field-Programmable Gate Arrays. - NY : ACM Press, 2005. - P. 127-137.

87. Dehon, A. Nanowire-based programmable architectures [Text] / A. Dehon Journal on Emerging Technologies in Computing Systems. - 2005. - Vol. 1. - № 2. - P. 109-162.

88. Assessing carbon nanotube bundle interconnect for future FPGA architectures [Text] / S. Eachempati, A. Nieuwoudt, A. Gayasen, N. Vijaykrishnan, Y. Massoud // DATE '07: Proceedings of the Conference on Design, Automation and Test in Europe. -San Jose, CA: EDA Consortium, 2007. - P. 307-312.

89. Заглядин, Г. Г. Исследование и разработка метода планировки цепей СБИС с равномерным заполнением области трассировки [Электронный ресурс] / Г. Г. Заглядин - Режим доступа: http://miet.ru/upload/content/rnd/da/d01/ 2011/28Ь_06_20 ll.pdf.

90. Gayasen, A. Exploring technology alter- natives for nano-scale FPGA interconnects [Text] / A. Gayasen, N. Vijaykrishnan, and M. J. Irwin // DAC '05: Proceedings of the 42nd Annual Conference on Design Automation. - NY : ACM Press, 2005.-P. 921-926.

91. Строгонов, А. В. Использование VPR 5.0 для проектирования академических ПЛИС типа ППВМ [Текст] / А. В. Строгонов, М. С. Мотылев //51 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ГОУВПО «Воронежский государственный технический университет», 2011. - С. 27.

92. Строгонов, А. В. Разработка функциональной схемы аналога ПЛИС типа ППВМ ХС2000 фирмы Xilinx с маршрутизатором L2 [Текст] / А. В. Строгонов, М. С. Мотылев // 52 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. -Воронеж ФГБОУ ВПО «Воронежский государственный технический университет», 2012. - С. 27.

93. Строгонов, А. В. Разработка функциональной модели ППВМ по технологии single-driver с использованием среды Xilinx ISE [Текст] / А. В. Строгонов, М. С. Мотылев // Проблемы разработки перспективных микро- и наноэлектронных систем - 2012 : сб. тр. ; под общ. ред. академика РАН А.Л. Стемпковского. - М. : ИППМ РАН, 2012. - С. 431-434.

94. Строгонов, А. В. Разработка функциональной модели ПЛИС типа ППВМ в САПР XILINX ISE [Текст] / А. В. Строгонов, М. С. Мотылев // 53 Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистрантов и студентов. Секции «Физические свойства материалов и элементов электронной техники», «Конструкция и надежность приборов электронной техники» : тез. докл. - Воронеж : ФГБОУ ВПО "Воронежский государственный технический университет", 2013. - С. 24.

95. Зотов, В. Ю. Проектирование встраиваемых микропроцессорных систем на основе ПЛИС фирмы Xilinx в САПР WebPACK ISE [Текст] / В. Ю. Зотов. - М. : Горячая линия-Телеком, 2006. - 520 с.

96. Betz, V. VPR User's Manual, Version 4.22, 1998 [Электронный ресурс] / V. Betz. - Режим доступа : http://www.eecg.toronto.edu/~vaughn/vpr/vpr.html.

97. Anderson, J. Н. Technology Mapping for Large Complex PLDs [Text] / J. H. Anderson, S. D. Brown // Proc. 35th ACM/IEEE Design Automation Conference, 1998. -P. 698-703.

98. Cong, J. FlowMap: An Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs [Text] / J. Cong, Y. Ding // IEEE Trans, on Computer-Aided Design. - 1994. - Vol. 13. - № 1. - P. 1-12.