Исследование и разработка методов автоматизации топологического проектирования для реконфигурируемых систем на кристалле тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Железников Даниил Александрович

• Железников Даниил Александрович
• кандидат наук
• 2019

Оглавление диссертации кандидат наук Железников Даниил Александрович

ПЕРЕЧЕНЬ СОКРАЩЕНИЙ

ВВЕДЕНИЕ

ГЛАВА 1. ИССЛЕДОВАНИЕ СУЩЕСТВУЮЩИХ МЕТОДОВ И АЛГОРИТМОВ ТОПОЛОГИЧЕСКОГО ПРОЕКТИРОВАНИЯ РСНК

1.1. Маршрут проектирования заказных ИС с применением программируемых РСнК

1.2. Исследование проблем автоматизации проектирования заказных ИС с применением РСнК

1.3. Обзор существующих методов и алгоритмов декомпозиции интегральных схем

1.4. Обзор существующих методов и алгоритмов размещения элементов

1.5. Обзор существующих методов трассировки межсоединений

1.6. Выводы

ГЛАВА 2. РАЗРАБОТКА МЕТОДА ДЕКОМПОЗИЦИИ СЛОЖНЫХ СХЕМ С УЧЕТОМ РАЗЛИЧНЫХ АРХИТЕКТУРНЫХ ОСОБЕННОСТЕЙ РСНК

2.1. Анализ существующих алгоритмов декомпозиции

2.2. Разработка метода декомпозиции на основе алгоритма моделирования отжига

2.3. Программная реализация разработанного метода декомпозиции

2.4. Результаты численных экспериментов

2.5. Выводы

ГЛАВА 3. РАЗРАБОТКА АЛГОРИТМА АВТОМАТИЧЕСКОГО РАЗМЕЩЕНИЯ ЭЛЕМЕНТОВ РСНК НА РАЗНЫХ УРОВНЯХ ИЕРАРХИИ

3.1. Разработка алгоритма автоматического начального размещения элементов РСнК

3.2. Разработка алгоритма оптимизации размещения групп логических элементов

3.3. Разработка алгоритма оптимизации размещения логических элементов внутри групп

3.4. Программная реализация разработанных алгоритмов размещения элементов

3.5. Результаты численных экспериментов

3.6. Выводы

ГЛАВА 4. РАЗРАБОТКА ЛИНГВИСТИЧЕСКИХ И АЛГОРИТМИЧЕСКИХ СРЕДСТВ ДЛЯ АВТОМАТИЧЕСКОЙ ТРАССИРОВКИ МЕЖСОЕДИНЕНИЙ РСНК

4.1. Анализ алгоритма трассировки межсоединений PathFinder

4.2. Разработка обобщенной модели смешанного коммутационного графа

4.3. Адаптация алгоритма А* для автоматической трассировки межсоединений РСнК

4.4. Адаптация алгоритма PathFinder для автоматической трассировки межсоединений РСнК

4.5. Программная реализация алгоритмов трассировки межсоединений

4.6. Конфигурирование РСнК по результатам автоматической трассировки межсоединений

4.7. Результаты численных экспериментов

4.8. Выводы

ЗАКЛЮЧЕНИЕ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ

ПРИЛОЖЕНИЕ

Перечень сокращений

ИС - интегральная схема

СБИС - сверхбольшая интегральная схема

ПЛИС - программируемая логическая интегральная схема

СнК - система на кристалле

РСнК - реконфигурируемая система на кристалле

САПР - система автоматизированного проектирования

ЛЯ - логическая ячейка

ЛЭ - логический элемент

ГЛЭ - группа логических элементов

СФ-блок - сложно-функциональный блок

LE - logic element (логический элемент)

LAB - logic array block (группа логических элементов)

LUT - look up table (функциональная таблица истинности)

FPGA - field programmable gate array (программиируемая пользователем вентильная матрица)

Введение

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов автоматизации топологического проектирования для реконфигурируемых систем на кристалле»

Актуальность темы исследования

Диссертационная работа посвящена решению теоретических и прикладных проблем автоматизации топологического проектирования цифровых интегральных схем с применением реконфигурируемых систем на кристалле (РСнК).

В настоящее время большая часть РСнК создаётся как из комбинации программируемых логических элементов и сложно-функциональных реконфигурируемых блоков специального применения: блоков памяти, арифметических блоков, микроконтроллеров, аналоговых устройств. Зарубежные производители РСнК (Intel (Altera), Xilinx, Atmel), а также крупнейшие разработчики в области САПР (Synopsys, Cadence, Mentor Graphics) имеют ряд аппаратных и программных средств для проектирования схем в базисе РСнК, однако общеизвестные методы не учитывают архитектурные особенности конкретных микросхем. Таким образом, задача разработки новых эффективных методов проектирования для реконфигурируемых систем на кристалле является чрезвычайно актуальной.

Данная работа направлена на то, чтобы компенсировать отставание от западных разработчиков в области программных средств для автоматизации проектирования схем в базисе РСнК с островной иерархической архитектурой. Отличительной особенностью предлагаемых в данной диссертационной работе подходов является адаптируемость к различным архитектурным особенностям РСнК с высокой степенью автоматизации на этапах топологического проектирования.

Существует множество статей о разработках по алгоритмизации процессов декомпозиции, размещения логики и трассировки межсоединений в элементном базисе, предоставляемом программируемыми логическими интегральными схемами (ПЛИС). Однако, в отличие от ПЛИС, ключевой особенностью РСнК

является совмещение в одной реконфигурируемой системе наряду с программируемой логикой различных сложно-функциональных реконфигурируемых блоков, что порождает новые задачи на всех этапах топологического проектирования цифровых схем в данном базисе.

Данная диссертационная работа направлена на решение задачи разработки новых и адаптации имеющихся методов топологического проектирования схем в базисе реконфигурируемых систем на кристалле и создание собственных специализированных средств автоматизации проектирования для решения актуальных задач в этой области.

Степень разработанности темы исследования

Традиционно маршрут топологического проектирования начинается с этапа декомпозиции исходной схемы для упрощения дальнейших этапов размещения и трассировки элементов. На данный момент существующие алгоритмы декомпозиции можно разбить на три большие группы: нисходящие, восходящие и иерархические. Нисходящие алгоритмы итерационно делят схему на подсхемы «сверху-вниз» с помощью итерационной процедуры дихотомического деления. Примерами данного подхода могут служить алгоритмы поиска минимального разреза на графе: алгоритмы Кернигана-Лина [1], Федуччи-Маттеуса [2], Кришнамерфи [3]. Алгоритмы данного типа работают с графовым представлением, на каждой итерации разбивая граф на два непересекающихся множества, при этом стараясь уменьшить стоимость разреза с помощью парных или одиночных перестановок.

Восходящие алгоритмы принято называть кластеризацией. Такие алгоритмы выполняют объединение элементов исходной схемы «снизу-вверх» в подсхемы -кластеры. Классическим примером восходящего алгоритма может служить жадный алгоритм. Каждый раз при формировании нового кластера жадный алгоритм выбирает элемент с наибольшим количеством связей и добавляет в кластер. Затем по принципу наибольшей связности с формируемым кластером происходит добавление свободных элементов. Единственное ограничение

накладывается на количество элементов в кластере. Такой подход используют широко известные алгоритмы T-Vpack [4; 5], RPack [6] и iRAC [7].

Иерархические подходы сочетают в себе принципы как нисходящих, так и восходящих алгоритмов, при этом используя процедуру огрубления графа для уменьшения размерности задачи. Алгоритмы дихотомического деления используются на нижнем уровне иерархии, после чего схема восстанавливается до прообраза с сохранением информации о разбиении. Наиболее популярными иерархическими подходами являются алгоритм CHACO [8], HMETIS [9] и KaHyPar [10]. К недостаткам перечисленных методов применительно к РСнК можно отнести невозможность учесть архитектурные особенности данного класса схем, а также низкую структурную однородность создаваемых подсхем.

Последние тенденции в разработке алгоритмов автоматического размещения связаны с двумя методологиями представления пространства поиска возможных решений: непрерывно-дискретным и дискретным. В первом случае за основу берется метод аналитического размещения, в ходе которого проводится оценка длины межсоединений, после чего составляется система линейных уравнений, которая в свою очередь решается численными методами. Среди подходов данного типа можно выделить алгоритмы StarPlace [11], HeAP [12] и RippleFPGA [13]. Недостатком таких алгоритмов является упрощенная целевая функция, которая отражает в общем виде только длину межсоединений и не позволяет учитывать схемотехнические особенности РСнК.

Популярные методы с дискретным пространством поиска в большинстве своем основаны на алгоритме моделирования отжига. Метод моделирования отжига является стохастическим итерационным алгоритмом, предназначенным для решения различных задач оптимизации. С его помощью, выполняя различные типы перестановок элементов, происходит поиск минимума целевой функции, отражающей, как правило, длину межсоединений и задержку критического пути. В работе VPR [4] впервые был применен такой подход к автоматизации размещения элементов ПЛИС. Главным минусом данного подхода является

увеличение временных затрат на поиск оптимального решения с ростом количества размещаемых элементов.

Следом за этапом размещения элементов следует этап трассировки межсоединений. Основная задача трассировки состоит в том, чтобы достичь полноты разводимости, используя доступные коммутационные ресурсы. Базовым подходом к трассировке межсоединений является алгоритм поиска кратчайшего пути на графе - алгоритм Дейкстры [14]. Существуют различные подходы для улучшения данного алгоритма и повышения его быстродействия, например, алгоритм А* [15; 16]. Самым широко известным в академических и коммерческих кругах подходом к трассировке межсоединений ПЛИС на данный момент является алгоритм PathFmder [17], который уравновешивает конкурирующие задачи обеспечения полноты трассировки и минимизации длин критических путей. Данные алгоритмы в базовом виде рассчитаны на использование на направленном графе с единственным типом ключей, в то время как трассировочные ресурсы РСнК могут представляться смешанным графом и содержат в себе различные типы коммутационных элементов.

Цель работы и задачи исследования

Целью диссертационной работы является исследование и разработка методов автоматизированного топологического проектирования для реконфигурируемых систем на кристалле, адаптируемых к различным архитектурным особенностям. Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработка методов декомпозиции сложных схем с учетом архитектурных особенностей иерархических островных РСнК.

2. Разработка методов и алгоритмов размещения элементов РСнК на разных уровнях иерархии.

3. Разработка лингвистических и алгоритмических средств автоматической трассировки межсоединений РСнК с различными типами коммутационных элементов.

4. Интеграция разработанных методов и алгоритмов в маршрут проектирования реконфигурируемых систем на кристалле.

Методы исследования

Для решения поставленных задач в работе использованы: аппарат теории графов; теория языков программирования. Предлагаемые методы являются дальнейшим развитием метода моделирования отжига, алгоритмов трассировки А*, PathFmder.

Научная новизна работы, заключается в следующем:

1. Разработан метод декомпозиции сложных схем с учетом архитектурных особенностей РСнК иерархического островного типа. Отличительной особенностью предлагаемого метода является использование правила Рента в целевой оценочной функции алгоритма моделирования отжига, что позволяет повысить структурную однородность создаваемых подсхем по сравнению с известными подходами.

2. Предложены спецификации целевых оценочных функций для размещения элементов в базисе РСнК на разных уровнях иерархии с помощью алгоритма моделирования отжига. Разработанные спецификации обеспечивают более качественное решение задачи размещения по сравнению с общеизвестными методами за счет использования целевых оценочных функций, учитывающих схемотехнические и топологические особенности РСнК.

3. Разработана обобщенная модель смешанного коммутационного графа для описания различных типов коммутационных элементов РСнК. Отличительной особенностью предложенной модели является возможность использования широкого спектра элементов для трассировки межсоединений. Предложены адаптации алгоритмов А* и Ра№^ег для проведения трассировки межсоединений РСнК на основе разработанной коммутационной модели.

Основные результаты и положения, выносимые на защиту:

1. Метод декомпозиции сложных схем с учетом архитектурных особенностей РСнК, основанный на модифицированном алгоритме моделирования отжига.

2. Спецификации целевых оценочных функций для размещения элементов в базисе РСнК для разных уровней иерархии с учетом схемотехнических особенностей.

3. Обобщенная модель смешанного коммутационного графа для описания различных типов коммутационных элементов РСнК.

4. Модификация алгоритмов А* и PathFinder для автоматической трассировки межсоединений РСнК с различными типами коммутационных элементов.

Практическая значимость работы заключается в разработке новых методов топологического проектирования интегральных схем в базисе РСнК, учитывающих архитектурные особенности данного класса схем. Разработанные методы и алгоритмы интегрированы в существующие средства автоматизированного проектирования для реализации этапов топологического проектирования, а также могут использоваться в целях разработки новых средств программирования и проектирования для реконфигурируемых систем на кристалле.

Реализация и внедрение результатов работы

Разработанные программные средства топологического проектирования внедрены в АО «НИИМЭ», АО Дизайн Центр «СОЮЗ».

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

1. VIII Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем", 2018, Россия, Москва, Зеленоград.

2. IEEE Conference of Russian Young Researchers in Electrical and Electronic

Engineering, 2018, Россия, Москва, Зеленоград.

3. IEEE Conference of Russian Young Researchers in Electrical and Electronic

Engineering, 2019, Россия, Москва, Зеленоград.

Публикации.

Основные результаты диссертационной работы опубликованы в виде 9 научных трудов, среди которых 4 статьи изданы в изданиях, входящих в международные базы цитирования Web of Science, Scopus, 5 - в ведущих рецензируемых научных журналах и сборниках, рекомендованных ВАК.

Структура и объем работы

Диссертационная работа состоит из списка использованных сокращений, введения, четырех глав, заключения, списка использованной литературы (108 наименований) и двух приложений. Работа содержит 136 страниц (включая приложения), а также 8 таблиц и 60 рисунков.

Дальнейшее содержание работы следующее:

В первой главе приводится анализ существующих методов и подходов к проектированию микросхем в базисе реконфигурируемых схем на кристалле. Рассматриваются проблемы, возникающие при проектировании схем в базисе РСнК, а также приводится обзор существующих методов и алгоритмов топологического проектирования. Глава содержит описание маршрута проектирования цифровых схем в базисе РСнК. Рассмотрены существующие модели графового представления сложных схем и систем. Рассмотрены существующие методы и алгоритмы нисходящей и восходящей декомпозиции, методы размещения элементов и трассировки межсоединений. Перечислены достоинства и недостатки существующих подходов.

Вторая глава посвящена разработке метода декомпозиции сложных схем и систем в маршруте проектирования реконфигурируемых систем на кристалле. По результатам анализа существующих подходов предложен новый метод на основе алгоритма моделирования отжига с использованием правила Рента. Показано, что

такой подход повышает трассируемость сложных схем и систем, а также обеспечивает увеличение структурной однородности создаваемых подсхем. Приведены данные численных экспериментов, по оценке разработанного метода.

Третья глава посвящена разработке методов и алгоритмов размещения элементов для реконфигурируемых систем на кристалле. Предложена адаптация алгоритма моделирования отжига для решения задачи размещения элементов на разных уровнях иерархии РСнК. Предложенный подход предоставляет лучшее размещение элементов РСнК за счет использования различных целевых оценочных функций на разных уровнях иерархии РСнК, учитывающих архитектурные и топологические особенности данного класса схем.

Четвертая глава содержит описание разработанной обобщенной модели смешанного коммутационного графа для учета различных типов коммутационных элементов реконфигурируемых систем на кристалле. Предложены методы автоматической трассировки межсоединений для РСнК на основе алгоритмов A* и PathFmder. Предложенный подход позволяет учитывать различные типы коммутационных элементов РСнК за счет разработанной модели смешанного коммутационного графа для трассировки.

В заключении сформулированы основные результаты, полученные в рамках диссертационной работы.

Глава 1. Исследование существующих методов и алгоритмов топологического проектирования РСнК

Глава 1 содержит описание маршрута проектирования заказных интегральных цифровых схем с применением программируемых реконфигурируемых систем на кристалле. Приведен сравнительный анализ существующих методов и алгоритмов топологического проектирования для реконфигурируемых систем на кристалле. Приведено обоснование актуальности задачи разработки новых алгоритмов и методов проектирования, а также перечислены достоинства и недостатки существующих методов топологического проектирования схем в базисе реконфигурируемых систем на кристалле.

1.1. Маршрут проектирования заказных ИС с применением программируемых РСнК.

Под маршрутом автоматизированного проектирования заказных интегральных схем с помощью САПР принято понимать согласованный между собой пакет программ, обеспечивающий проектирование по всему циклу - от получения технического задания до изготовления промежуточных или рабочих фотошаблонов [18]. Похожая схема не теряет актуальности и в мире РСнК, лишь с тем исключением, что финальным результатом такого проектирования будет являться вектор загрузки (прошивки), содержащий такую конфигурацию блоков, которая формирует из реконфигурируемой схемы устройство, удовлетворяющее требованиям технического задания.

Маршрут автоматического проектирования схем с применением РСнК включает в себя такие этапы, как: синтез поведенческого или регистрового описания устройства на языке Уеп^ в структурное; декомпозиция; размещение логических элементов; трассировка межсоединений; анализ временных характеристик устройства, а также генерация вектора загрузки (рисунок 1.1).

Представленный на рисунке маршрут автоматизированного проектирования разработан в ИППМ РАН для реконфигурируемых систем на кристалле. Базирующийся на данном маршруте набор инструментальных средств САПР позволяет использовать как коммерческие, так и открытые средства проектирования и анализа интегральных схем, и позволяет проводить полный цикл проектирования в базисе РСнК. Разработанные методы и алгоритмы топологического проектирования, описываемые в настоящей диссертационной работе, были реализованы и протестированы в составе данного маршрута.

Рисунок 1.1 - Маршрут проектирования с использованием коммерческих и открытых средств проектирования и анализа

Маршрут автоматизированного проектирования объединяет в себе два подхода к решению задачи логического синтеза [19]. Суть первого подхода заключается в отображении исходного поведенческого или регистрового описания проектируемой схемы в библиотеку предварительно

охарактеризованных логических элементов посредством коммерческих программ логического синтеза: Design Compiler (Synopsys) или RTL Compiler (Cadence). Затем синтезированное иерархическое Verilog-описание раскрывается до плоского и передается препроцессору, который осуществляет трансляцию в промежуточный список соединений на расширенном командном языке Tool Command Language (TCL) [20]. Полученное описание в свою очередь передается в программу топологического синтеза, которая осуществляет последующие этапы декомпозиции, размещения и трассировки проектируемой схемы на РСЖ и генерирует конечный вектор прошивки.

Второй метод заключается в трансляции исходного описания в технологически независимое с использованием блоков функционального генератора LUT (LookUp Table) и триггеров в базисе элементов РСн^ которую обеспечивает свободно распространяемое программное обеспечение логического синтеза Yosys [21] в совокупности с программой для технологического отображения Berkley ABC [22]. В случае использования такого подхода с помощью Yosys генерируется плоское Verilog-описание проектируемой схемы, которое передается препроцессору. Препроцессор считывает описание и производит его оптимизацию, учитывая особенности архитектуры РСнК Оптимизация заключается в объединении комбинационных элементов LUT с триггерами в рамках одного логического элемента РСнK [23; 24], что в некоторых случаях может привести к существенному уменьшению площади, занимаемой схемой на кристалле, и как следствие, увеличению ее быстродействия. После этапа оптимизации препроцессор генерирует список соединений схемы и синтезированную библиотеку логических элементов на языке TCL, которые, как и в первом случае, передаются в программу топологического синтеза.

Моделирование синтезированных схем, в свою очередь, обеспечивается интеграцией маршрута с такими системами временного анализа, как:

• CTI-Encounter (Cadence);

• PrimeTime (Synopsys);

• OpenTimer (Open Source) [25].

Верификация быстродействия на схемотехническом уровне в формате Spice и более точный анализ временных характеристик критических путей синтезированных схем в предлагаемом маршруте обеспечены интеграцией со следующими средствами:

• Spectre (Cadence);

• HSPICE (Synopsys);

• NL-Sim (ИППМ РАН).

Для проведения таких этапов проектирования, как: технологическое отображение, декомпозиция, размещение элементов и трассировка межсоединений, а также генерации вектора загрузки РСнК, в маршруте автоматизированного проектирования используются программные средства собственной разработки. Такой подход позволяет глубоко прорабатывать параметры устройства и обеспечивает большую вариативность действий по устранению нарушений технического задания в случае их возникновения.

На рисунке 1.2 показаны основные этапы маршрута топологического проектирования, для которых были реализованы собственные программные средства и алгоритмы. В качестве входных данных используется технологическая информация о кристалле (Spice-описание схемы в формате CDL (Circuit Description Language), топологическая информация в формате GDS-II [26], граф коммутаций и межсоединений, карта расположения блоков памяти), а также синтезированное Verilog-описание проектируемой схемы.

После получения структурного описания проектируемой схемы следует этап ее декомпозиции на подсхемы в соответствии с архитектурными особенностями РСнК для упрощения задачи последующего этапа размещения элементов. Архитектура РСнК может задавать такие ограничения для формируемых подсхем, как их размер, количество внешних и внутренних межсоединений, а также связность с внешними СФ-блоками и блоками ввода-вывода. Качество проведенной декомпозиции имеет важнейшее значение, так как

от ее результатов в большой мере зависит конечное быстродействие проектируемого устройства.

Рисунок 1.2 - Основные этапы маршрута топологического проектирования на

РСнК

Следом за декомпозицией исходной схемы наступает этап размещения сформированных подсхем в выделенных областях. Основная задача этапа размещения элементов РСнК заключается в том, чтобы назначить все размещаемые элементы (в том числе СФ-блоки) на легальные позиции таким образом, чтобы оптимизировать некоторую предопределенную целевую функцию, например, общую длину межсоединений. Архитектурные особенности РСнК на данном этапе также накладывают свои ограничения в виде схемотехнических особенностей взаимного расположения элементов для нахождения минимально возможного пути между ними и, соответственно, сокращения задержек распространения сигналов.

Заключительным в маршруте топологического синтеза является этап трассировки межсоединений, в ходе которого элементы проектируемой схемы соединяются друг с другом посредством конфигурирования коммутационных элементов и блоков. Трассировка межсоединений представляет собой сложную комбинаторную задачу оптимизации, особенно для современных РСнК в условиях дополнительных ограничений, накладываемых на количество и распределение коммутационных ресурсов на кристалле. Кроме того, реконфигурируемые микросхемы могут иметь в своем составе различные типы коммутационных элементов, что приводит к необходимости создания новой графовой коммутационной модели для их описания.

После завершения топологического синтеза остается лишь сформировать загрузочную последовательность для РСнК на основе карты памяти элементной базы. Загрузочная последовательность - это двоичная последовательность конфигурационных данных, которая осуществляет непосредственное программирование системы путем переключения коммутационных и логических элементов в соответствии с результатами топологического синтеза.

1.2. Исследование проблем автоматизации проектирования заказных ИС с применением РСнК

Современные коммерческие РСнК в настоящее время стремятся занять значительную часть рынка интегральных микросхем. Архитектура РСнК наряду с комбинационной и последовательностной программируемой логикой содержит блоки памяти, умножители, блоки цифровой обработки сигналов и другие блоки специального применения. Также широко известны РСнК, в которых реконфигурируемая часть соседствует на одном кристалле с процессорными ядрами.

Однокристальное реконфигурируемое или программируемое решение предоставляет гораздо более широкий диапазон системных ресурсов для большей функциональной гибкости и адаптивности, чем традиционные полностью

заказные микросхемы, так как допускает оперативное изменение структуры внутренней аппаратной части и соответственно предназначения как на этапе проектирования, так и производства. Таким образом, РСнК обеспечивают комбинацию гибкости проектирования и скорости выхода конечной продукции на рынок.

Каждое семейство РСнК имеет свою собственную уникальную архитектуру и технические особенности, что влечет за собой совершенно разные проблемы и требует применения индивидуального подхода к каждой из архитектур в процессе автоматизированного проектирования заказных интегральных схем на основе таких систем.

Архитектура РСнК иерархического островного типа, как правило, включает в себя следующие структурные компоненты: программируемая логическая ячейка (ЛЯ), логический элемент (ЛЭ), группа логических элементов (ГЛЭ), ячейки ввода-вывода, коммутационные элементы, СФ-блоки специального назначения. Схемотехническая реализация компонентов и связей между ними придает уникальность каждой архитектуре [27].

Первая проблема автоматизации проектирования возникает из-за различий в реализации схемотехники логического элемента [28; 29]. В одном случае он может состоять из ячейки, спроектированной из ключей, инверторов и мультиплексоров под выполнение строго заданного набора логических функций от заданного количества переменных или функции триггера, или двух ячеек, одна из которых реализует комбинационную логику, а другая последовательностную. В другом случае он может состоять из элемента, реализующего произвольную таблицу истинности для N переменных (ШГ-элемента), и триггера. От выбранной реализации будет зависеть логический базис РСнК и способ конфигурирования логической ячейки. Так как общий подход невозможен для обоих вариантов, структуру нужно определить еще на этапе логического синтеза проектируемой схемы и учесть её при конфигурировании РСнК.

Также, некоторые проблемы автоматизации следуют из структуры ГЛЭ, соединений ЛЭ внутри групп и соединений между группами. В зависимости от разработчика ГЛЭ может состоять из произвольного количества ЛЭ. Данный факт усложняет автоматизацию проектирования, в связи с применением различных методов декомпозиции и размещения схемы. Если заказная интегральная схема большая по объему, то её, при объеме ГЛЭ в несколько сотен ЛЭ, легко разбить иерархически на модули и разместить каждый модуль, в отдельной группе. При меньшей вместимости ГЛЭ декомпозицию и размещение большой схемы произвести сложнее, появляется необходимость в реализации специальных методов и алгоритмов, способных справиться с поставленной задачей. Кроме объема ГЛЭ при размещении приходится учитывать ориентацию элементов внутри ГЛЭ, направление распространения сигнала по логическим элементам, количество связей между ЛЭ и окружающими его соседями, а также соединения ГЛЭ между собой и ячейками ввода-вывода. Если связей между логическими элементами и их группами мало, на автоматическое размещение и на автоматическую трассировку накладывается ограничение и вероятность занять схемой максимальную площадь РСнК, выполнив успешную маршрутизацию, снижается [30; 31].

Список литературы диссертационного исследования кандидат наук Железников Даниил Александрович, 2019 год

Список литературы

1. Kernighan B.W., Lin S. An efficient heuristic procedure for partitioning graphs // The Bell System Technical Journal, 1970, vol. 49, № 2, P. 291-307.

2. Fiduccia, C.M., Mattheyses R.M. A Linear-Time Heuristic for Improving Network Partitions // 19th Design Automation Conference, Las Vegas, NV, USA, 1982, P. 175-181.

3. Krishnamurthy B. An Improved Min-Cut Algorithm for Partitioning VLSI Networks // IEEE Transactions on Computers, May 1984, vol. C-33, № 5, P. 438446.

4. Betz V., Rose J. VPR: A new packing, placement and routing tool for FPGA research // In Proceedings of the Seventh FPLA, 1997, P. 213-222.

5. Betz V., Rose J. Cluster-based logic blocks for FPGAs: Area-efficiency vs. input sharing and size // In Proceedings of the IEEE Custom Integrated Circuits Conference, 1997, P. 551-554.

6. Bozorgzadeh E., Ogrenci-Memik S., Sarrafzadeh M. RPack: routability-driven packing for cluster-based FPGAs // Proceedings of the ASP-DAC 2001. Asia and South Pacific Design Automation Conference 2001, Yokohama, Japan, 2001, P. 629-634.

7. Singh A.M., Marek-Sadowska M. Efficient circuit clustering for Area and Power Reduction in FPGAs // ACM Transactions on Design Automation of Electronic Systems, October 2002, vol. 7, № 4, P. 643-663.

8. Hendrickson B., Leland R. The Chaco User's Guide, Version 2.0. / SAND95-2344, Unlimited Release, 1995, 44 p.

9. Karypis G., Kumar V. Multilevel k-way Hypergraph Partitioning // VLSI Design, 2000, vol. 11, № 3, P. 285-300.

10. Andre R., Schlag S., Schulz C. Memetic multilevel hypergraph partitioning // In Proceedings of the Genetic and Evolutionary Computation Conference (GECCO '18), 2018, P. 347-354.

11. Xu M., Grrewal G., Areibi S. Starplace: A new analytic method for fpga placement // INTEGRATION, the VLSI journal, 2011, vol. 44, № 3, P. 192-204.

12. Gort M., Anderson J.H. Analytical placement for heterogeneous fpgas // Field Programmable Logic and Applications (FPLA), 22nd International Conference on. IEEE, 2012, P. 143-150.

13. Pui Ch.-W., Chen G. RippleFPGA: A routability-driven placement for large-scale heterogeneous FPGAs // 2016 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Austin, TX, 2016, P. 1-8.

14. Dijkstra E.W. A note on two problems in connexion with graphs // Numerische Mathematik, 1959, vol. 2, P. 269-271.

15. Hart P.E., Nilsson N.J., Raphael B. A Formal Basis for the Heuristic Determination of Minimum Cost Paths // IEEE Transactions on Systems Science and Cybernetics, July 1968, vol. 4, № 2, P. 100-107.

16. Sharma A., Hauck S. Accelerating FPGA routing using architecture-adaptive A* techniques // Proc. Field-Programmable Technology, 2005, P. 225-232.

17. McMurchie L., Ebeling C. PathFinder: A Negotiation-Based Performance-Driven Router for FPGAs // Third International ACM Symposium on Field-Programmable Gate Arrays, Napa Valley, CA, USA, 1995, P. 111-117.

18. Казеннов Г.Г. Основы проектирования интегральных схем и систем / Бином. Лаборатория знаний, 2010, 296 с.

19. Гаврилов С.В., Железников Д.А., Липатов И.А., Тиунов И.В. Маршрут проектирования для отечественных программируемых интегральных схем специального назначения: интеграция с существующими промышленными средствами автоматизированного проектирования и решение проблем импортозамещения // Электронная техника. Серия 3. Микроэлектроника, 2017, С. 5-11.

20. TCL Developer Xchange: [сайт]. URL: https://www.TCL.tk/ (дата обращения 02.10.2019).

21. Yosys Open Synthesis Suite: [сайт]. URL: http://www.clifford.at/yosys/ (дата обращения 02.10.2019).

22. ABC: A System for Sequential Synthesis and Verification. Berkeley Logic Synthesis and Verification Group: [сайт]. URL: http://people.eecs.berkeley.edu/~alanmi/abc/ (дата обращения 02.10.2019).

23. Тиунов И.В., Липатов И.А., Железников Д.А. Разработка методов архитектурно-ориентированного ресинтеза в маршруте автоматизированного проектирования ПЛИС // Проблемы разработки перспективных микро- и наноэлектронных систем - 2018. М.: ИППМ РАН, 2018. Выпуск I. С. 69-74.

24. Железников Д.А., Тиунов И.В. Разработка методов логического ресинтеза на этапе технологического отображения для программируемых логических интегральных схем на базе логических ячеек со встроенным триггером // Вестник Рязанского государственного радиотехнического университета, 2018, № 66, Часть 1. C. 59-63.

25. OpenTimer. A High-performance Timing Analysis Tool for VLSI systems: [сайт]. URL: https://github.com/OpenTimer/OpenTimer (дата обращения 02.10.2019).

26. GDSII™ Stream Format Manual (B97E060), Release 6.0 / Calma, February 1987, 47 p.

27. Hauck S., DeHon A. Reconfigurable Computing: The Theory and Practice of FPGA-Based Computation / Morgan Kaufmann Publishers Inc., San Francisco, CA, USA, 2007, 944 p.

28. DeHon A. Balancing Interconnect and Computation in a Reconfigurable Computing Array (or, why you do not really want 100% LUT utilization) // In Proceedings of the 1999 ACM/SIGDA seventh international symposium on Field programmable gate arrays (FPGA '99). ACM, New York, NY, USA, 1999, P. 69-78.

29. Farooq U., Marrakchi Z., Mehrez H. FPGA Architectures: An Overview / In: Tree-based Heterogeneous FPGA Architectures, Springer, New York, 2012, P.7-24.

30. Chen D., Cong J., Pan P. FPGA Design Automation: A Survey // Now Publishers, 2006.

31. Chen S., Chang Y. FPGA placement and routing // 2017 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), Irvine, CA, 2017, P. 914-921.

32. Garey M. R., Johnson D. S. Computers and Intractability; A Guide to the Theory of NP-Completeness / W. H. Freeman & Co. New York, NY, USA, 1979, 340 p.

33. Hendrickson B., Leland R. A Multi-Level Algorithm For Partitioning Graphs // Proceedings of the 1995 ACM/IEEE Conference on Supercomputing, San Diego, CA, USA, 1995, P. 28-28.

34. Karypis G., Kumar V. Multilevel k-way Partitioning Scheme for Irregular Graphs / J. Parallel Distrib. Comput., 1998, №48 (1), P. 96-129.

35. Karypis G. METIS - A Software Package for Partitioning Unstructured Graphs, Partitioning Meshes, and Computing Fill-Reducing Orderings of Sparse Matrices Version 5.0 // University of Minnesota, Minneapolis, 2011.

36. Karypis G., Kumar V. Parallel Multilevel k-way Partitioning Scheme for Irregular Graphs // SIAM Review, 1999, Vol. 41, № 2, P. 278-300.

37. Karypis G., Schloegel K. ParMETIS - Parallel graph partitioning and sparse matrix ordering library Version 4.0 // University of Minnesota, Minneapolis, 2013.

38. Shahookar K., Mazumder P. VLSI cell placement techniques // ACM Commuting Surveys, 1991, vol. 23, № 2, P. 143-220.

39. Naylor W., Donelly R., Sha L. Non-linear optimization system and method for wire length and delay optimization for an automatic electric circuit placer / U.S. Patent 6 301 693, Oct. 9, 2001.

40. Линский B.C. Алгоритмическое проектирование вычислительных цифровых устройств / М.: ВЦ АН СССР, 1963, 134 с.

41. Sigl G., Doll K., Johannes F.M. Analytical placement: A linear or a quadratic objective function? // in Proceedings of the 28th ACM/IEEE Design Automation Conference. ACM, 1991, P. 427-432.

42. Chan T.F., Cong J., Shinnerl J.R., Sze K., Xie M. mPL6: Enhanced multilevel mixed-size placement // in Proc. of ISPD, 2006, P. 212-214.

43. Kahng B., Wang Q. A faster implementation of APlace // in Proc. of Int. Symp. Phys. Design, San Jose, CA, USA, 2006, P. 218-220.

44. Hsu M., Chou S., Lin T., Chang Y. Routability-driven analytical placement for mixed-size circuit designs // IEEE/ACM International Conference on Computer-Aided Design (ICCAD), San Jose, CA, 2011, P. 80-84.

45. Spindler P., Schlichtmann U., Johannes F.M. Kraftwerk2: A fast force-directed quadratic placement approach using an accurate net model // IEEE Transactions Computer-Aided Design, 2008, vol. 27, № 8, P. 1398-1411.

46. Viswanathan N., Pan M., Chu C. FastPlace 3.0: A fast multilevel quadratic placement algorithm with placement congestion control // in Proc. of ASPDAC, 2007, P. 135-140.

47. Kim M.-C., Lee D.-J., Markov I.L. Simpl: An effective placement algorithm // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2012, vol. 31, № 1, P. 50-60.

48. He X., Huang T., Xiao L., Tian H., Cui G., Evangeline F.Y. Ripple: An Effective Routability-Driven Placer by Iterative Cell Movement // in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2013, vol. 32, iss. 10, P. 1546-1556.

49. Xu Y., Khalid M.A. Qpf: efficient quadratic placement for fpgas // in Field Programmable Logic and Applications. International Conference on. IEEE, 2005, P. 555-558.

50. Gopalakrishnan P., Li X., Pileggi L. Architecture-aware fpga placement using metric embedding // in Design Automation Conference, 43rd ACM/IEEE, 2006, P. 460-465.

51. Lin T.H., Banerjee P., Chang Y.W. An efficient and effective analytical placer for fpgas // Proc. of the 50th Annual Design Automation Conference, 2013, P. 1-6.

52. Chen Y.-C., Chen S.-Y., Chang Y.-W. Efficient and effective packing and analytical placement for large-scale heterogeneous fpgas // Proc. of the 2014 IEEE/ACM International Conference on Computer-Aided Design, 2014, P. 647-654.

53. Chen S.-Y., Chang Y.-W. Routing-architecture-aware analytical placement for heterogeneous fpgas // in Proceedings of the 52nd Annual Design Automation Conference. ACM, 2015, P. 1-6.

54. Li W., Dhar S., Pan D.Z., Utplacef: A routability-driven fpga placer with physical and congestion aware packing // in Computer-Aided Design (ICCAD), 2016 IEEE/ACM International Conference on. IEEE, 2016, P. 1-7.

55. Rose J., Snelgrove W., Vranesic Z. ALTOR: An automatic standard cell layout program // Proc. of the Canadian Conference on VLSI, 1985, P. 168-173.

56. Hutton M., Adibsamii K., Leaver A. Adaptive delay estimation for partitioning driven PLD placement // IEEE Trans. on VLSI, 2003, vol. 11, № 1, P. 60-63.

57. Maidee P., Ababei C., Bazargan K. Fast timing-driven partitioning-based placement for island style FPGAs // in Proceedings of Design Automation Conference, Anaheim, CA, 2003, P. 598-603.

58. Banerjee P., Bhattacharjee S., Sur-Kolay S., Das S., Nandy S.C. Fast FPGA placement using space-filling curve // International Conference on Field Programmable Logic and Applications, Tampere, 2005, P. 415-420.

59. Казеннов Г.Г., Щемелинин В.М. Автоматизация проектирования БИС / В 6 кн.: Практ пособие. Кн.4. Топологическое проектирование нерегулярных БИС, М.: Высшая школа, 1990, 110 с.

60. Roy J.A., Adya S.N., Papa D.A., Markov I.L. Min-cut floorplacement // in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2006, vol. 25, № 7, P. 1313-1326.

61. Kleinhans J.M., Sigl G., Johannes F.M., Antreich K.J. GORDIAN: VLSI placement by quadratic programming and slicing optimization // in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 1991, vol. 10, № 3, P. 356-365.

62. Metropolis N., Rosenbluth A.W., Rosenbluth M.N., Teller A.H., Teller E. Equation of State Calculations by Fast Computer Machines // J. Chemical Physics. 21, 1953, P. 1087-1092.

63. Kirkpatrick S., Gelatt Jr. C.D., Vecchi M.P. Optimization by Simulated Annealing // Science, 1983, vol. 220, P. 671-680.

64. Luu J., Kuon I., Jamieson P., Campbell T., Ye A., Fang W.M., Rose J. VPR 5.0: FPGA cad and architecture exploration tools with single-driver routing,

heterogeneity and process scaling // In Proc. of the ACM/SIGDA international symposium on Field programmable gate arrays (FPGA '09). ACM, New York, NY, USA, 2009, P. 133-142.

65. Parthasarathy G., Marek-Sadowska M., Mukherjee A., Singh A. Interconnect complexity-aware FPGA placement using Rent's rule // In Proc. of the 2001 international workshop on System-level interconnect prediction (SLIP '01). ACM, New York, NY, USA, 2001, P. 115-121.

66. Sharma A., Hauck S., Ebeling C. Architecture-adaptive routability-driven placement for FPGAs // International Conference on Field Programmable Logic and Applications, Tampere, 2005, P. 427-432.

67. Zhuo Y., Li H., Mohanty S.P. A Congestion Driven Placement Algorithm for FPGA Synthesis // 2006 International Conference on Field Programmable Logic and Applications, Madrid, 2006, P. 1-4.

68. Eguro K., Hauck S., Sharma A. Architecture-adaptive range limit windowing for simulated annealing FPGA placement // Proceedings. 42nd Design Automation Conference, Anaheim, CA, 2005, P. 439-444.

69. Lima M., Cavalcanti A., Cabral L. A New Approach to VPR Tool's FPGA Placement // Proceedings of the World Congress on Engineering and Computer Science (WCECS), San Francisco, USA, 2007.

70. Vorwerk K., Kennings A., Greene J.W. Improving Simulated Annealing-Based FPGA Placement With Directed Moves // in IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2009, vol. 28, № 2, P. 179-192.

71. Zhuo, Yue & Li, Hao & Zhou, Qiang & Cai, Yici & Hong, Xianlong, New timing and routability driven placement algorithms for FPGA synthesis // In Proc. of the 17th ACM Great Lakes Symposium on VLSI, Stresa, Lago Maggiore, Italy, 2007, P. 570-575.

72. Eguro K., Hauck S. Enhancing timing-driven FPGA placement for pipelined netlists // in Proc. of the 45th ACM/IEEE Design Automation Conference, Anaheim, CA, 2008, P. 34-37.

73. Wang Y., Zhou Q., Bian J., Qu J. VPH: Versatile Routability-Driven Place Algorithm for Hierarchical FPGAs Based on VPR // 10th IEEE International Conference on Computer-Aided Design and Computer Graphics, Beijing, 2007, P. 349-354.

74. Birk S., Steffan J.G., Anderson J.H. Parallelizing FPGA placement using Transactional Memory // International Conference on Field-Programmable Technology, Beijing, 2010, P. 61-69.

75. Ludwin A., Betz V. Efficient and Deterministic Parallel Placement for FPGAs // ACM Transactions on Design Automation of Electronic Systems, New York, USA, 2011, vol. 16, Issue 3, Article No. 22.

76. Guo X., Wang T., Chen Z., Wang L., Zhao W. Fast FPGA placement algorithm using Quantum Genetic Algorithm with Simulated Annealing // IEEE 8th International Conference on ASIC, Changsha, Hunan, 2009, P. 730-733.

77. Cheong K.Y., Panicker R.C. Acceleration of genetic algorithm based FPGA placers using GPGPU // IEEE Region 10 Conference (TENCON), Singapore, 2016, P. 3801-3804.

78. Wang K., Xu N. Ant colony optimization for symmetrical FPGA placement // In Proc. of the 11th IEEE International Conference on Computer-Aided Design and Computer Graphics, 2009, P. 561-563.

79. Shafaghi S., Farokhi F., Sabbaghi-Nadooshan R. New ant colony algorithm method based on mutation for fpga placement problem // INTERNATIONAL JOURNAL OF SMART ELECTRICAL ENGINEERING, 2013, vol. 2, № 1, P. 53-60.

80. Land H., Doig A.G. An Automatic Method of Solving Discrete Programming Problems // Econometrica, 1960, vol. 28, № 3, P. 497-520.

81. Gilmore P.C., Gomory R.E. A Linear Programming Approach to the Cutting Stock Problem // Operations Research, 1961, № 9, P. 849-859.

82. Lee C.Y. An Algorithm for Path Connections and Its Applications // IRE Transactions on Electronic Computers, 1961, vol. EC-10, № 2, P. 364-365.

83. Dees W., Smith R. Performance of Interconnection Rip-Up and Reroute Strategies // Proc. 18th Design Automation Conference, 1981, P. 382-390.

84. Linsker R. An Iterative-Improvement Penalty-Function-Driven Wire Routing System // IBM Journal of Research and Development, 1984, vol. 28, P. 613-624.

85. Cohn J., Garrod D., Rutenbar R., Carley L., KOAN/ANAGRAM II: New Tools for Device-Level Analog Placement and Routing // IEEE Journal of Solid-State Circuits, 1991, vol. 26, P. 330-342.

86. Железников Д.А., Заплетина М.А., Хватов В.М. Исследование механизма разрыва и перетрассировки на этапе топологического синтеза в базисе реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018), Москва, Зеленоград, 2018, С.188-192.

87. Hill D. A CAD System for the Design of Field Programmable Gate Arrays // in Proc. 28th Design Automation Conference, 1991, P. 187-192.

88. Brown S., Rose J., Vranesic Z. A Detailed Router for Field-Programmable Gate Arrays // IEEE Transactions on Computer-Aided Design, vol. 11, № 5, 1992, P. 620-628.

89. Alexander M. A Unified New Approach to FPGA Routing Based on Multi-Weighted Graphs // 2nd International ACM/SIGDA Workshop on Field-Programmable Gate Arrays, 1994.

90. Frankle J. Iterative and adaptive slack allocation for performance-driven layout and FPGA routing // Proceedings 29th ACM/IEEE Design Automation Conference, Anaheim, CA, USA, 1992, P. 536-542.

91. Swartz J.S., Betz V., Rose J. A fast routability-driven router for FPGAs // In Proc. of the 1998 ACM/SIGDA sixth international symposium on Field programmable gate arrays (FPGA '98). ACM, New York, NY, USA, 1998, P. 140-149.

92. Tessier R. Negotiated A* Routing for FPGAs // In Proc. of the Fifth Canadian Workshop on Field-Programmable Devices (FPD98), 1998.

93. Wilton S.J.E. A crosstalk-aware timing-driven router for FPGAs // In Proc. of the ACM/SIGDA ninth international symposium on Field programmable gate arrays (FPGA '01), ACM, New York, NY, USA, 2001, P. 21-28.

94. Farkish A., Jahanian A. Parallelizing the pathfinder global routing algorithm on multi-core systems without quality degradation // IEICE Electronics Express, 2011, vol. 8, № 24, P. 2061-2067.

95. Moctar Y.O.M., Brisk P. Parallel FPGA routing based on the operator formulation // 51st ACM/EDAC/IEEE Design Automation Conference (DAC), San Francisco, CA, 2014, P. 1-6.

96. Landman B.S., Russo R.L. On a pin versus block relationship for partitions of logic graphs // IEEE Transactions on Computers, 1971, vol. C-20, № 12, P. 1469-1479.

97. Van Marck H., Stroobandt D., Van Campenhout J. Towards an extension of Rent's rule for describing local variations in interconnect complexity // Proceedings of the Fourth International Symposium for Young Computer Scientists, 1994, P. 136-141.

98. Гаврилов С.В., Железников Д.А., Чочаев Р.Ж., Хватов В.М. Алгоритм декомпозиции на основе метода имитации отжига для реконфигурируемых систем на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС-2018), 2018, Вып. I, С. 199-204.

99. Gavrilov S.V., Zheleznikov D.A., Khvatov V.M., Chochaev R.Z. Clustering optimization based on simulated annealing algorithm for reconfigurable systems-on-chip // 2018 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2018, P. 1492-1495.

100. Brglez F., Fujiwara H. A Neutral Netlist of 10 Combinational Benchmark Circuits and a Target Translator in Fortan // In Proc. of the International Symposium on Circuits and Systems, 1985, P. 663-698.

101. Yang S. Logic Synthesis and Optimization Benchmarks // Technical Report, published at 1989 MCNC International Workshop on Logic Synthesis, MCNC, 1988.

102. The 8051 microcontroller: [сайт]. URL: https://opencores.org/projects/8051 (дата обращения 02.10.2019).

103. Гаврилов С.В., Железников Д.А., Чочаев Р.Ж., Эннс В.И. Адаптация метода моделирования отжига для размещения элементов в базисе

реконфигурируемых систем на кристалле // Электронная техника. Серия 3. Микроэлектроника, 2018, Вып. 4 (172), С. 55-61.

104. Gavrilov S.V., Zheleznikov D.A., Chochaev R.Z. Simulated Annealing Based Placement Optimization for Reconfigurable Systems-on-Chip // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, P. 1597-1600.

105. KLayout - High Performance Layout Viewer and Editor: [сайт]. URL: https://www.klayout.de/ (дата обращения 02.10.2019).

106. Гаврилов С.В., Железников Д.А., Хватов В.М. Решение задач трассировки межсоединений с ресинтезом для реконфигурируемых систем на кристалле // Изв. вузов. Электроника, 2017, Т.22, №3, С. 266-275.

107. Zapletina M.A., Zheleznikov D.A., Khvatov V.M. The Rip-up and Reroute Technique Research for Island-Style Reconfigurable System-on-Chip // 2019 IEEE Conference of Russian Young Researchers in Electrical and Electronic Engineering (EIConRus), Moscow, 2019, P. 1593-1596.

108. Железников Д.А., Заплетина M.A., Хватов В.М. Решение задачи трассировки межсоединений для реконфигурируемых систем на кристалле с различными типами коммутационных элементов // Электронная техника. Серия 3. Микроэлектроника, 2018, Вып. 4 (172), С. 31-36.

ПРИЛОЖЕНИЕ 1

Акционерное общестио « Н ауч но- иссл е до вател ьс ки й и нетитут молекулярной электроники»

(АО «НИИМЗ»)

Россия, 124460, Москв-3. Зеленоград, 1 й Западный проезд, 12/1 гел.: [phone],[phone]факс [phone], e-mail: nllmB@nüme ru, web: www.niime.ru

О7 YO 20<9т i^S ШГ ' á УТВЕРЖДАЮ

Генеральный дирекюр АО «НИИМГ.Ь. [кадемнк РЛ11. дл .н., профессор "•■><«.• ши^пТ. Я.

2019 г.

АКТ ВНЕДРЕНИЯ

результатов днссерiиционной работы Жслезннкпк» Д.Д. на соискание ученой степени кандидата технических наук

J сма диссертации: «Исследовпкис и разрабо! ка методов автомапгащга топологического проектирования для реконфпгурируемых систем па кристлтлс»

Настоящий «кг составлен о том, ч.о в АО «ИИИМЭ» испашшмшы н внедрены научны« н практические результаты лисссрт анионной работы Желсзиикопа Д.А в том числе: методы и ашорятим ангомаггижровашюй декомпозиции, размещения и трассировки цифровых схем для реконфигурируемых систем на кристалле

Предложенные п работе модели, методы и алгоритмы использованы при выполнении ОКР «.loi ика-2», ОКР «Ллмаз-14» и OKI' «Логика-И2», и -также при выполнении угапа ирототипироваття при разработке программируемых интегральных схем в рамках ОКР «Логика-ИИ».

Гшработанныс мсгоды и алтригмы программно реализованы и тел ючены з сое I пн комплекса средств акпкжатшированного проектировали я дхх микросхем еернн 551ОХС п микросхем серии 55101С.

Заместитель генеральной) директора но разработке и внедрению микросхем космическою н специальною назначения АО «НТДОМЭ», кандидат технических наук

j¡p—----

Эннс Инкшр Иванович

Тел.: [phone] e-mail: verinspniinw'.ru

1244601, i. Москва. 3eтснотра.г 1 -ft Западный проект, д. 12, стр. 1

ПРИЛОЖЕНИЕ 2