Проектирование структуры межсоединений программируемых логических интегральных схем тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Быстрицкий, Алексей Викторович

• Быстрицкий, Алексей Викторович
• кандидат технических наук
• 2012

Оглавление диссертации кандидат технических наук Быстрицкий, Алексей Викторович

ОГЛАВЛЕНИЕ

ВВЕДЕНИЕ

ГЛАВА 1 .Архитектурные особенности ПЛИС типа программируемые пользователем вентильные матрицы

1.1.ПЛИС типа ППВМ с одноуровневой структурой межсоединений

1.2.Технологии соединения трассировочных ресурсов ПЛИС

1.3.ПЛИС типа ППВМ с многоуровневой структурой межсоединениий

1 АПрограммные инструменты проектирования ПЛИС типа ППВМ с

одноуровневой структурой межсоединений

1.5.Выводы к главе 1

ГЛАВА 2.Проектирование многоуровневой структуры межсоединений ПЛИС типа ППВМ

2.1.Принципы построения отечественных ПЛИС серии 5576

2.2.Проектирование структуры многоуровневых межсоединений для ПЛИС типа ППВМ с логической ёмкостью до 3-х млн эквивалентных вентилей

2.3.Проектирование маршрутизатора для ПЛИС с многоуровневой системой межсоединений

2.3.1.Генерация маршрутизаторов и проверка разводимости

2.3.2.Результаты исследований разводимости маршрутизаторов

2.3.3.Топологическая оптимизация маршрутизатора

2.4.Проектирование соединительного блока

2.5.Выводы к главе 2

ГЛАВА 3.Проектирование кластера из адаптивных логических блоков для ПЛИС с многоуровневой системой межсоединений

3.1 .Структура кластера из адаптивных логических блоков для ПЛИС типа ППВМ

3.2.Разработка электрической схемы адаптивного логического блока

3.3.Расширенные режимы работы АЛМ

3.4.Выбор и оптимизация схемы сумматора

3.5.Проектирование схемы программимруемого комммутатора с локальных межсоединений на входы логического блока

3.6.Выбор источника сигнала для триггера

3.7.Выводы к главе 3

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

Введение диссертации (часть автореферата) на тему «Проектирование структуры межсоединений программируемых логических интегральных схем»

ВВЕДЕНИЕ

В настоящее время в России широко используются программируемые логические интегральные схемы (ПЛИС) [1-10] в различных областях радиоэлектроники. Для повышения потребительских свойств продукции промышленность требует повышение степени интеграции ПЛИС, которая выражается в эквивалентной логической ёмкости. Эквивалентная логическая ёмкость - совокупный параметр, вклад в который дают основные составляющие ПЛИС: логические блоки (модули), встроенная память и встроенные специализированные блоки такие как умножители, блоки цифровой обработки сигналов (Б8Р-блоки), процессорные ядра и др. Достигнутая эквивалентная логическая ёмкость зарубежных ПЛИС составляет на настоящий момент более 10 млн. эквивалентных логических вентилей, изготовленных по технологическому процессу 28 нм [11-15].

Отечественная промышленность разработала и выпустила четыре типа ПЛИС серии 5576 максимальной логической ёмкостью 200 тыс. эквивалентных логических вентилей. Отставание от зарубежных изделий вызвано рядом факторов. Прежде всего, это отставание отечественной технологической базы уже более чем на порядок [2-9].

Вторым сдерживающим фактором является отсутствие проработанной методологии проектирования ПЛИС на заданном технологическом уровне. Архитектура отечественных ПЛИС серии 5576 привязана к ограничениям технологических процессов эпохи 0,5-0,35-0,25 мкм [4,5,7,8] и к устаревшей методологии проектирования трассировочных ресурсов ПЛИС с несегментированными межсоединениями, что не позволяет максимально повысить логическую ёмкость ПЛИС, используя преимущества, предоставляемые следующим поколением технологии уровня 180-130-90 нм, на которые ориентируется отечественная промышленность, с одной стороны появляются дополнительные слои металлизации, с другой существенно сильнее начинают проявляться физические эффекты глубокого субмикрона — реалии

которые необходимо учитывать, чтобы резко повысить логическую ёмкость и динамические характеристики современных ПЛИС. При использовании проектных норм 90 нм и разумном размере кристалла, на основании зарубежной практики, возможно проектирование и изготовление ПЛИС

и •• л "

логической емкостью до 3-х миллионов эквивалениных логических вентилеи.

Третьим ограничением в развитии нового поколения ПЛИС является отсутствие отечественных САПР ПЛИС, позволяющих учитывать и эффективно использовать особенности и преимущества разрабатываемых ПЛИС [2,3].

Основным предназначением ПЛИС является их использование при создании специализированных логических проектов пользователя. Этим своим назначением они являются родственными интегральным схемам специального применения (ASIC). По топологической реализации и соответствующим ей невозвратным инженерным расходам (NRE) ASIC могут быть реализованы на базовых матричных кристаллах (БМК), в виде схем на стандартных элементах или схем с полностью заказной топологией. По своим характеристикам и свойствам ПЛИС и ASIC являются противоположностями: преимущества одной являются недостатками другой и наоборот, соответственно. Достоинством ASIC является минимизированная площадь кристалла, высокое быстродействие, низкая динамическая мощность потребления, и наоборот достоинствами ПЛИС являются высокая серийность, возможность перепрограммирования, низкие невозвратные затраты пользователя [16].

Ранее были предприняты усилия по комбинированию подходов при реализации специализированных проектов [1-3]. При этом разработка и отладка проекта проводилась на ПЛИС, и уже отработанные проекты переводились в ASIC на БМК, обладающие стойкостью к внешним воздействующим факторам. К сожалению, в настоящее время отсутствуют отечественные структурированные БМК требуемой логической ёмкости, содержащие встроенные блоки памяти и вычислительные ресурсы (умножители или DSP-

блоки). С другой стороны, были проведены работ по повышению стойкости к внешним воздействующим факторам ПЛИС [4-9].

Для того, чтобы расширить сферу применения ПЛИС и сделать её ещё более конкурентной по отношению к ASIC, необходимо сформулировать новые подходы для проектирования ПЛИС, позволяющие сократить разрыв между ASIC и ПЛИС по таким характеристикам как площадь и мощность потребления на единицу эквивалентной логической ёмкости и быстродействие. Новые подходы должны содержать архитектурные и схемотехнические аспекты [7-9], учитывающие особенности технологических процессов до уровня 90 нм, а также возможности существующих средств САПР, позволящих создавать эффективные проекты на ПЛИС.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре "Полупроводниковая электроника и наноэлектроника" Воронежского государственного технического университета по теме НИР ГБ №_

Цель работы. Разработка новых архитектурных и схемотехнических подходов для проектирования ПЛИС типа программируемых пользователем вентильных матриц (111IBM) нового технологического поколения с логической ёмкостью до 3-х млн. эквивалентных логических вентилей, основываясь на преимуществах 90 нм КМОП технологического процесса с многоуровневой металлизацией.

Для достижения указанной цели были сформулированы следующие задачи:

1. Повысить логическую ёмкость ПЛИС за счёт изменения структуры трассировочных ресурсов и её функциональных блоков.

2. Сократить количество конфигурационной памяти ПЛИС, управляющей программируемыми межсоединениями, в пересчёте на единицу логической ёмкости за счёт выбора оптимальной структуры многоуровневых межсоединений и их коммутирующих элементов - маршрутизаторов и соединительных блоков.

3. Повысить быстродействие ПЛИС за счёт изменения структуры программируемых межсоединений и логических блоков и за счёт оптимизации схемотехники узлов ПЛИС.

Научная новизна работы. В диссертации получены следующие основные результаты, характеризующиеся научной новизной:

1. Разработана трассировочная структура ПЛИС с гетерогенными блоками, содержащая 7 уровней программируемых межсоединений по 90 нм КМОП технологии с длиной сегментируемых межсоединений в 4 кластера и шириной трассировочного канала \¥=96 треков, состоящего из 48 разнонаправленных пар межсоединений.

2. Установлено, что симметрия и упорядоченность структуры маршрутизаторов ухудшает их трассировочную способность. Для коммутации межсоединений в трассировочном канале разработана 4-х уровневый 12-ти разрядный маршрутизатор с псевдослучайной структурой с коэффициентом разветвления Б^З для концов и середин треков.

3. Для подключения кластеров к трассировочному каналу разработан двухкаскадный коммутатор с промежуточными локальными межсоединениями, в котором первый каскад имеет четырёхстороннюю коммутацию с использованием только двух коммутаторов в отличие от серии ПЛИС Уп1ех и Бй-айх зарубежных фирм. Получено аналитическое выражение для определения минимального количества электронных ключей, требуемых для обеспечения гарантированной разводимости выходов разреженного коммутатора. Определены условия оптимизации первого каскада коммутатора с использованием теории коммуникационных кодов - дистанции Хемминга.

4. Разработан АЛМ, обеспечивающий повышение быстродействия ПЛИС и эффективность упаковки проектов пользователя за счёт расширенных режимов работы ШГ5, ЫЛ6 и встроенного сумматора для логико-арифметических вычислений.

5. Разработана система обеспечения логической эквивалентности входов АЛМ, позволяющая разредить коммутатор с локальных межсоединений на входы АЛМ на 50 % с соответствующим уменьшением количества конфигурационной памяти по сравнению с традиционной структурой.

Практическая значимость.

1. Разработанные структура АЛМ и структура иерархических межсоединений предназначены для реализации серии ПЛИС логической ёмкостью до 3-х млн. эквивалентных логических вентилей, на порядок превышающей по логической ёмкости все существующие отечественные ПЛИС.

2. Разработанные архитектурно-схемотехнические решения при проектировании АЛМ и межсоединений позволяют повысить рабочую частоту для 36-разрядных вычислений до 190 МГц, что открывает пользователям дополнительные возможности для реализации алгоритмов обработки сигналов реального времени.

3. Определено оптимальное число гарантированно разводимых выходов разряженного коммутатора соединительного блока относительно общего числа коммутирующих элементов в нём, проведено улучшение разводимости коммутатора с использованием методологии проектирования коммуникационных кодов.

4. Разработана псевдослучайная структура маршрутизатора, показано её преимущество по сравнению с упорядоченными структурами маршрутизаторов.

5. Разработанные электрические схемы и топология основных элементов ПЛИС позволяют реализовать по 180 нм проектным нормам при размере

кристалла 12*12 мм2 ПЛИС логической ёмкостью 650 тыс эквивалентных логических вентилей вместо 200 тыс для серийно выпускаемой ПЛИС 5576ХС4Т.

Основные положения, выносимые на защиту.

1. Элементы конструкции ПЛИС типа ППВМ с логической емкостью до 3 млн. эквивалентных логических вентилей с использованием многоуровневой структуры межсоединений.

2. Оптимизация конструкции маршрутизаторов и коммутаторов для многоуровневой структуры межсоединений ПЛИС.

3. Методика проектирования многоуровневой структуры межсоединений для кластеров ПЛИС с АЛМ.

Апробация работы. Результаты диссертации докладывались на следующих конференциях и семинарах: ежегодных международных научно-технических семинарах "Элементная база космических систем" (Москва, МНТОРЭС им. A.C. Попова, 2005-2006); II Всероссийской научно-технической конференции "Проблемы разработки перспективных микроэлектронных систем" (Москва, 2006).

Публикации. По теме диссертации опубликовано 18 научных работ, в том числе 5 - в изданиях рекомендованных ВАК РФ, 1 патент РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю принадлежат: исследования и разработка трассировочных ресурсов ПЛИС [2-5, 15-18]; конструктивно-технологические решения ПЛИС-БМК [1,69]; архитектурные и схемотехнические решения для сложно-функциональных блоков ПЛИС [10-14].

Структура и объем работы. Работа состоит из введения, трёх глав и выводов. Общий объем 143 страницы, в том числе 17 таблиц, 76 рисунка, список литературы, состоящий из 76 наименований.

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Быстрицкий, Алексей Викторович

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

1. Предложено для оценки эффективности разрабатываемой архитектуры ПЛИС использовать критериальный параметр - отношение числа ячеек конфигурационной памяти, затрачиваемое на программирование межсоединений ПЛИС, к её логической ёмкости (tj).

2. Показано, что использование гетерогенных блоков в ПЛИС является одним из способов уменьшения rj. При использовании встроенного блока цифровой обработки сигналов относительно реализации на логических элементах серии 5576 количество ячеек конфигурационной памяти уменьшается в 293 раза, а занимаемая площадь - в 36 раз. Другим способом уменьшения г} является оптимизация структуры межсоединений.

3. Выделен наиболее критичный по быстродействию уровень сегментированных межсоединений - уровень треков. Определены два ключевых блока, влияющих на количество конфигурационной памяти, затрачиваемой на программирование межсоединений: маршрутизаторы и соединительные блоки.

4. Разработана структура ПЛИС, содержащая 7 уровней программируемых межсоединений. Определена оптимальная длина сегментации межсоединений в 4 кластера (L=4) и ширина трассировочного канала W=96 треков, в котором половина треков направлена в одну сторону, а вторая половина - в противоположную. Для трассировочного канала введена структура, состоящая из 12-ти каналов по 8 треков в каждом.

5. Определена оптимальная модель прохождения сегментированного трека через маршрутизаторы «10101», хорошо согласуемая с аналогичной моделью, используемой в программном инструменте VPR 5.0, применяемым для проектирования маршрутизаторов ПЛИС с одноуровневыми межсоединениями, на основе введённого принципа отсутствия дублирования межсоединений при длине треков в L=4 кластера. Разработана 4-х уровневая структура 12-ти разрядного (по числу групп) маршрутизатора для концов и середин треков для коммутации 96 треков трассировочного канала.

6. Установлено, что для связи трассировочного канала с входами АЛМ оптимальной является структура, состоящая из двухкаскадного коммутатора с промежуточными локальными межсоединениями. Система обеспечения логической эквивалентности входов АЛМ позволила разработать разреженный на 50 % коммутатор с локальных межсоединений на входы АЛМ с соответствующим уменьшением количества конфигурационной памяти. Проведена дополнительная оптимизация разрабатываемого коммутатора с использованием методологии проектирования коммуникационных кодов на основе дистанции Хемминга для повышения разводимости выходов коммутатора относительно гарантированной.

7. Установлена аналитическая зависимость требуемого количества электронных ключей разреженного коммутатора для обеспечения требуемой гарантированной разводимости его выходов. Введена функция С как отношение количества ключей коммутатора к числу гарантированно разводимых выходов. Установлено, что функция имеет экстремум, найдено его аналитическое выражение, указывающее на оптимальное с точки зрения количества ключей число гарантированно разводимых выходов коммутатора.

8. Показано, что типовые проекты пользователя ПЛИС имеют до половины логических функций 5-ти и 6-ти переменных. Эффективная реализация таких функций в АЛМ позволяет более эффективно (по сравнению с предыдущей серией 5576) упаковывать проект без использования дополнительных трассировочных ресурсов и памяти ПЛИС. В нормальном режиме работы АЛМ обеспечивает полную функциональную совместимость с ПЛИС серии 5576.

9. Предложено для повышения эффективности реализации алгоритмов цифровой обработки сигналов встроить в ПЛИС блок суммирования на основе схемы с обводом переноса на 4 разряда, оптимально подходящей для АЛМ с учётом паразитных емкостей и сопротивлений. Использование расширеных режимов работы АЛМ позволяет увеличить быстродействие ПЛИС до 30 %.

10. Использование новых архитектурно-схемотехнических решений позваляет снизить значение параметра ц в 5 и 30 раз для ПЛИС с сегментируемой структурой межсоединений с логической ёмкостью до 100 тыс. и 3 млн. эквивалентных логических вентилей, соответственно, по сравнению с ПЛИС с несегментированной структурой межсоединений. Так, использование нового подхода в проектировании трассировочных ресурсов позволило разработать ПЛИС логической ёмкостью 650 тыс. эквивалентных логических вентилей по тем же проектным нормам и на той же площади кристалла, что и для ПЛИС 5576ХС4Т логической ёмкостью 200 тыс. вентилей, серийно выпускаемых по 180 нм КМОП технологии.

Список литературы диссертационного исследования кандидат технических наук Быстрицкий, Алексей Викторович, 2012 год

СПИСОК ИСПОЛЬЗОВАННОЙ ЛИТЕРАТУРЫ

1 Цыбин С.А., Быстрицкий A.B. Методы и средства интегральной технологии ПЛИС + БМК / Электронная промышленность. 1994. № 4-5. С. 49-51.

2 Евстигнеев В.Г., Кошарновский А.Н., Дегтярев Е.В., Критенко М.И., Цыбин С.А.. Быстрицкий A.B.Импортозамещающая технология ПЛИС-БМК. Часть 2. Перевод проектов ПЛИС в полузаказные БИС по технологии ПЛИС-БМК // Компоненты и технологии. 2004. N8. С. 10-15.

3 Евстигнеев Е.В., Лаас С.А., Цыбин С.А., Быстрицкий A.B. Импортозамещающая технология ПЛИС-БМК. Часть 3. Оценка логической емкости программируемых логических ИС // Компоненты и технологии. 2004. N9. С. 98-100.

4 Цыбин С.А., Быстрицкий A.B. Интерфейсная ПЛИС повышенной надежности // Электроника: наука, технология, бизнес. 2006. N 7. С. 6065.

5 Телец В.А., Цыбин С.А., Подъяпольский С.Б., Быстрицкий A.B. Проектирование ПЛИС для космических применений. Элементная база космических систем. Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2005, С. 75-90.

6 Цыбин С.А., Быстрицкий A.B., Скуратович C.B. Особенности построения интерфейсной ПЛИС / Элементная база космических систем. / Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2006, С. 83-89.

7 Цыбин С.А., Быстрицкий A.B., Скуратович C.B. СФ-блоки программируемых пользователем логических ядер / Элементная база космических систем. Материалы конференции. Под ред. C.B. Ларионова. М., МНТОРЭС им. A.C. Попова. 2006, С. 90-98.

8 Цыбин С.А., Быстрицкий A.B., Скуратович C.B. Архитектура отказоустойчивой ПЛИС емкостью свыше 100 тыс.вентилей / II

Всероссийская научно-техническая конференция. Проблемы разработки перспективных микроэлектронных систем Сборник научных трудов. Под ред. А.Л. Стемпковского - М., ИППМ РАН. 2006, С. 376 - 381.

9 Цыбин С.А., Быстрицкий A.B., Скуратович С.В. Программируемые пользователем логические ядра для построения "систем на кристалле" / II Всероссийская научно-техническая конференция. Проблемы разработки перспективных микроэлектронных систем. Сборник научных трудов. Под ред. А.Л. Стемпковского - М., ИППМ РАН. 2006, С. 391 - 396.

10 Строгонов A.B., Цыбин С.А., Быстрицкий A.B. Тестер цифровых БИС, поддерживающих технологию периферийного сканирования // Компоненты и технологии. 2005. N3. с.60-65.

11 Строгонов А., МотылевМ., Давыдов С., Быстрицкий А. ПЛИС типа ППВМ с одноуровневой структурой межсоединений // Компоненты и технологии. 2011.N1. С.14-19.

12 Строгонов А., Мотылев М., Давыдов С., Быстрицкий А., Цыбин С. ПЛИС в ПЛИС или как спроектировать самому // Компоненты и технологии. 2011. N4. С.68-73.

13 Строгонов А., МотылевМ., Давыдов С., Быстрицкий А., Цыбин С. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений // Компоненты и технологии. 2011. N6. С.64-69.

14 Строгонов A.B., Давыдов С.И., Мотылев М.С., Быстрицкий A.B. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы // Вестник ВГТУ. 2011, N8. С.21-24.

15 Строгонов A.B., Быстрицкий A.B., Цыбин С.А. Трёхмерные интегральные схемы 3D БИС // Компоненты и технологии. 2011. N1. С.38-41.

16 Neil H.E. Weste, David Harris. CMOS VLSI Design. A Circuits and Systems perspective. Third Edition. Pearson International Edition. Addison Wesley. 2005. p.967.

17 14. Максфилд К. Проектирование на ПЛИС: курс молодого бойца: пер. с англ. / К. Максфилд. М.: Издательский дом Додэка XXI, 2007. - 408 с.

18ФерриД., Эйкерс Л., ГриничЭ. Электроника ультрабольших интегральных схем: Пер. с англ. М.: Мир. 1991. - 327 с.

19 Жан М. Рабаи, Ананта Чандракасан, Боривож Николич. Цифровые интегральные схемы. Мотодология проектирования. М.: Вильяме, 2007. 911с.

20 Ракитин В.В. Интегральные схемы на КМОП-транзисторах М.: 2007, -307 с.

21 Paul Chow, Soon Ong Seo, Jonathan Rose, Kevin Chung, Gerhard Paez-Monzonava, Immanuel Rahardja. The Design of an SRAM-based Fiel Programmable Gate Array. Parti: Architecture // Large Scale Integration (VLSI) Systems, IEEE Transactions on, 1999, vol. 7 issue 2, pp. 191-197.

22 Daniel Gomez-Prado, Maciej Ciesielski. A tutorial on FPGA routing // Electrónica — UNMSM, 2006, № 17, pp. 23-33.

23 Jonathan Rose, Abbas El. Gamal, Alberto Sangiovanni-vincentelli. Architecture of Field-Programmable Gate Arrays. Proceedings of the IEEE. 1993. vol. 81. № 7. pp. 1013-1029.

24 Andy Ye and Jonathan Rose. Using Bus-Based Connections to Improve Field-Programmable Gate Array Density for Implementing Datapath Circuits // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, Vol. 14, Issue 5, pp. 462-473.

25 Betz V. and Rose J. "FPGA Routing Architecture: Segmentation and Buffering to Optimize Speed and Density" // IEEE Design and Test Magazine, Spring 1999, pp.23-29.

26 Mingjie Lin, Abbas El Gamal. A Routing Fabric for Monolithically Stacked 3D-FPGA // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, Vol. 26 , Issue 2, pp. 216-229.

27 Mingjie Lin, Abbas El Gamal. Low-Power Field-Programmable Gate Array Routing Fabric // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, Vol. 17, Issue 10, 1481 - 1494.

28 S. Brown, R. Francis, J. Rose, and Z. Vranesic, Field-Programmable Gate Arrays, Kluwer Academic Publishers, 1992.

29 S. Wilton. Architectures and Algorithms for Field-Programmable Gate Arrays with Embedded Memories, Ph.D. Dissertation, University of Toronto, 1997. (http ://www. ece.ubc.ca/~stevew/publications.html).

30 Y. W. Chang, D. F. Wong, and C. K. Wong. Universal Switch Modules for FPGA Design // FPGA '96. Proceedings of the 1996 ACM Fourth International Symposium on, pp. 80 - 86.

31 G. Lemieux, E. Lee, M. Tom, and A. Yu. Direction and Single-Driver Wires in FPGA Interconnect // Field-Programmable Technology, 2004. Proceedings. 2004 IEEE International Conference on, pp. 41-48.

32 Ian Kuon, Russell Tessier, Jonathan Rose. FPGA Architecture: Survey and Challenges // Foundations and Trends in Electronic Design Automation. Vol. 2, No. 2 (2007) 13 5-253.

33 Dmitri B. Strukov, Konstantin K. Likharev. CMOL FPGA: a reconfigurable architecture for hybrid digital circuits with two-thermal nanodevices // Nanotechnology, 2005, no. 16, pp. 888-900. (www.tacks. iop.org/nano/16/888)

34 Jamieson, P.A.; Rose, J. Enhancing the Area Efficiency of FPGAs With Hard Circuits Using Shadow Clusters // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on,_Vol. 18 , Issue 12, pp. 1696 - 1709

35 Eddie Hung, Steven J. E. Wilton, Haile Yu, Thomas C. P. Chau and Philip H. W. Leong. A Detailed Delay Path Model for FPGAs // Field-Programmable Technology, 2009. FPT 2009. International Conference on, pp. 96-103.

36 Scott Y.L. Chin and Steven J.E. Wilton. Towards Scalable FPGA CAD Through Architecture // FPGA'11, February 27-March 1, 2011, Monterey, California, USA.

37 Valavan Manohararajah. Area Optimizations in FPGA Architecture and CAD / Ph.D. Dissertation, Graduate Department of Electrical and Computer Engineering University of Toronto 2005.

38 Arifur Rahman, ShamikDas, Anantha P. Chandrakasan and Rafael Reif. Wiring Requirement and Three-Dimensional Integration Technology for Field Programmable Gate Arrays // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on , Vol. 11, Issue 1, pp. 44-54.

39 Stephen Brown, Muhammad Khellah, and Guy Lemieux. Segmented Routing for Speed-Performance and Routability in Field-Programmable Gate Arrays // Journal of VLSI Design, 1996, Vol. 4, pp. 275-291

40 Fei Li, Deming Chen, Lei He, Jason Cong. Architecture Evaluation for Power-Efficient FPGAs // FPGA '03 Proceedings of the 2003 ACM/SIGDA eleventh international symposium on Field programmable gate arrays . pp. 175-184

41 Elias Ahmed. The Effect of Logic Block Granularity on Deep-Submicron FPGA Performance and Density / A thesis submitted in conformity with the requirements for the degree of Master of Applied Science Graduate Department of Electrical and Computer Engineering University of Toronto. 2001. (http://www.eecg.toronto.edu/~jayar/pubs/theses/Ahmed/EliasAhmed.pdf)

42 Mike Sheng. Mixing Buffers and Pass Transistors in FPGA Routing Architecture. / A thesis submitted in conformity with the requirements for the degree of Master of Applied Science Edward S. Rogers Sr. Department of Electricaltk Computer Engineering. University of Toronto. 2001. (http ://www. eecg.toronto. edu/~j ayar/pubs/sheng/shengfpgaO 1 .pdf)

43 Daniele G Paladino. Academic Clustering and Placement Tools for Modern Field-Programmable Gate Array Architectures / A thesis submitted in conformity with the requirements for the degree of Master of Applied Science

Graduate Department of Electrical and Computer Engineering University of Toronto. 2008.

44 Elias Ahmed and Jonathan Rose. The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density // Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, Vol. 12 , Issue: 3 , pp. 288 — 298.

45 Blair Fort, Daniele Paladino, Franjo Plavec. Full Custom Layout of an SRAM-Based FPGA. Final Report. ECE1388. VLSI Desig Methology. Toronto, University of Toronto. December, 2004. (http://www.eecg.toronto.edu/~roman/teaching/1388/2004/finalProj/2004_ECE 13 88_FP_www/SRAM-Based_FPGA/)

46 Betz V. and Rose J. "How Much Logic Should Go in an FPGA Logic Block?" // IEEE Design and Test Magazine, Spring 1998, pp. 10-15.

47 Deming Chen, Jason Cong and Peichen Pan. FPGA Design Automation: A Survey // Foundation and trends in Electronic Design Automation, 2006. vol. 1, no. 3, pp. 195-330.

48 Самкова E. STRATIXIV против VIRTEX-5. Точка не поставлена. Электронные компоненты. 2009. № 8. с.73-74.

49 Стив Дуглас. Особенности архитектуры нового семейства ПЛИС Virtex-5. Электронные компоненты. 2007. № 4. с. 105-108.

50 D. Lewis, V. Betz, D. Jefferson, A. Lee, C. Lane, P. Leventis, S. Marquardt, C. McClintock, B. Pedersen, G.Powell, S. Reddy, C. Wysocki, R. Cliff, J. Rose. The Stratix Routing and Logic Architecture // Proceedings of the 2003 ACM/SIGDA eleventh international symposium on Field programmable gate arrays, 12-20.

51 David Lewis et al. "The StratixTM Logic and Routing Architecture".// Proceedings of the 2003 ACM/SIGDA eleventh international symposium on Field programmable gate arrays, pp. 12-20.

52 David Lewis et al. The Stratix II Logic and Routing Architecture // Proceedings of the 2005 ACM/SIGDA 13th international symposium on Field-programmable gate arrays, pp. 14-20.

53 www.altera.com Stratix III Device Handbook. July 2009 vol 1. Software version 9.0.

54 www.altera.com. White paper. 40-nm FPGAs: architecture and performance comparison. WP-01088-1.0. December 2008, ver. 1.0.

55 www.altera.com FLEX 10K Embedded Programmable Logic Device Family Data Sheet. March 2001, ver.4.1.

56 Amit Singh, Ganapathy Parthasarathy, Malgorzata Marek-Sadowska. Interconnect Resource-Aware Placement for Hierarchical FPGAs // Computer Aided Design, 2001. ICCAD 2001. IEEE/ACM International Conference on, pp. 132 - 136.

57 S. Brown, R. Francis, J. Rose, Z. Vranesic, Field-Programmable Gate Arrays . Springer/Kluwer Academic Publishers, ISBN: 978-0-7923-9248-4, May 1992.

58 Andre DeHon. Balancing Interconnect and Computation in a Reconfigurable Computing Array (or, why you don't really want 100% LUT utilization) // Proceedings of the 1999 ACM/SIGDA seventh international symposium on Field programmable gate arrays, pp. 69 - 78.

59 M. Hutton at al. Improving FPGA Performance and Area Using an Adaptive Logic Module. J. Becker, M. Platzner, S. Vernalde (Eds.): Proceedings of the 2004 Field-Programmable Logic and Applications - FPL, pp. 135-144.

60 M. Hutton, V. Chan, P. Kazarian, V. Maruri, T. Ngai, J. Park, R. Patel, B. Pedersen, J. Schleicher, S. Shumarayev. Interconnect Enhancements for a High-Speed PLD Architecture // Proceedings of the 2002 ACM/SIGDA tenth international symposium on Field-programmable gate arrays, pp. 3-10.

61 M. Hutton, K. Adibsamii and A. Leaver. Timing-Driven Placement for Hierarchical Programmable Logic Devices // Proceedings of the 2001 ACM/SIGDA ninth international symposium on Field programmable gate arrays, pp. 3-11.

62 V. Betz, T. Campbell, W.M. Fang, P. Jamieson, K. I. Kuon, J. Luu,

A. Marquardt, J. Rose, A. Ye. VPR and T-VPack User's Manual Summer 2008

VPR 5.0 Full Release, July 29, 2009. (http://www.eecg.utoronto.ca/vprA/'PR_5.pdf)

63 J. Luu, I. Kuon, P. Jamieson, T. Campbell, A. Ye, W.M. Fang, J. Rose. VPR 5.0: FPGA CAD and architecture exploration tools with single-driver routing, heterogeneity and process scaling // Proceeding of the ACM/SIGDA international symposium on Field programmable gate arrays, pp. 133-142.

64 Vaughn Betz and Jonathan Rose. Automatic Generation of FPGA Routing Architectures from High-Level Descriptions //Proceedings of the 2000 ACM/SIGDA eighth international symposium on Field programmable gate arrays, pp. 175 - 184.

65 Robert Brayton, Alan Mishchenko. ABC: An Academic Industrial-Strength Verification Tool / Proceedings of CAV'2010. pp.24-40

66 Andrew H. Lam. An Analytical Model of Logic Resource Utilization for FPGA Architecture Development. B.A. Sc., University of Toronto, 2006, A thesis submitted in partial fulfillment of the requirements for the degree of Master of Applied Science in the faculty of Graduate Studies. University of British Columbia (Vancuver), February, 2010. (www.ece.ubc.ca/~andrewl/downloads/thesis_defense_slides.pdf)

67 V. Betz, J Rose. VPR: A new Packing, Placement and Routing Tool for FPGA Research / 1997 International Workshop on Field Programmable Logic and Application, pp. 1-10.

68 Michael J. Alexander, James P. Cohoon, Joseph L. Ganley and Gabriel Robins. Placement and Routing for Performance-Oriented FPGA Layout // VLSI DESIGN 1998, Vol. 7, No. 1, pp. 97-110

69 Guy Lemieux, Paul Leventis, David Lewis. Generating Highly-Routable Sparse Crossbars for PLDs // FPGA 2000 Monterey, California USA.

70 Guy Lemieux, David Lewis. Using Sparse Crossbars within LUT Clusters // FPGA 2001, February 11-13, 2001, Monterey, CA.

71 Цыбин С.А., Быстрицкий A.B. Базовое матричное устройство. Патент РФ N1690513 от 04.02.1993.

72 Цыбин С.А., Быстрицкий А.В., Смольянников И.А., Акулинин С.А. Системы на кристалле для цифровой обработки сигналов // Вестник ВГТУ, том 4, № 7, с. 44-46.

73 Цыбин С.А., Быстрицкий А.В., Смольянников И.А., Акулинин С.А. Умножители для систем цифровой обработки сигналов // Вестник ВГТУ, том 4, № 7, с. 63-65.

74 Raphae Rubin, Andre DeHon. Design of FPGA Interconnect for Multilevel Metallization // International Symposium on FPGA 2003, February 23-25, 2003, Monterey, С A.

75 Xiaojun Ma, Bo Wang, Jiarong Tong. Switch-box and Connection-box for Segmented Interconnection in Hierarchical FPGA. Microelectronics Department, Fudan University, Shanghai, 2004 33.

76 Yao-Wen Chang, D.F. Wong, C.K. Wong. Universal Switch-Module Design for Symmetric-Array-Based FPGAs. Department of Computer Sciences, University of Texas at Austin, Austin, Texas.