Проектирование функциональных блоков программируемой логической интегральной схемы, конфигурируемых с использованием метода сканирования пути тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Давыдов, Сергей Игоревич

• Давыдов, Сергей Игоревич
• кандидат наук
• 2013

Оглавление диссертации кандидат наук Давыдов, Сергей Игоревич

ОГЛАВЛЕНИЕ

ВВЕДЕНИЕ 3 ГЛАВА 1. ОБЗОР СОВРЕМЕННЫХ АРХИТЕКТУР БИС

ПРОГРАММИРУЕМОЙ ЛОГИКИ

1.1. Архитектуры индустриальных БИС программируемой логики

1.2. Технологии соединений в трассировочных ресурсах ПЛИС

1.3. Стековые 3D БИС программируемой логики 33 ВЫВОДЫ К ГЛАВЕ 1 44 ГЛАВА 2. РАЗРАБОТКА ИМИТАЦИОННОЙ МОДЕЛИ ПЛИС 45 ВЫВОДЫ К ГЛАВЕ 2 60 ГЛАВА 3. РАЗРАБОТКА ФУНКЦИОНАЛЬНОЙ МОДЕЛИ ПЛИС

3.1. Разработка функциональных блоков ПЛИС в САПР Quartus II с использованием двунаправленных программируемых межсоединений

3.2. Разработка функциональных блоков ПЛИС в САПР Quartus II с использованием однонаправленных программируемых межсоединений на мультиплексорных структурах

3.3. Разработка схемы конфигурирования ПЛИС с использованием метода сканирования пути

ВЫВОДЫ К ГЛАВЕ 3

ГЛАВА 4. ПРОЕКТИРОВАНИЕ ТОПОЛОГИИ КРИСТАЛЛА ПЛИС

ВЫВОДЫ К ГЛАВЕ 4

ОСНОВНЫЕ РЕЗУЛЬТАТЫ И ВЫВОДЫ

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

Введение диссертации (часть автореферата) на тему «Проектирование функциональных блоков программируемой логической интегральной схемы, конфигурируемых с использованием метода сканирования пути»

ВВЕДЕНИЕ

Актуальность темы. В настоящее время на зарубежном рынке больших интегральных схем (БИС) представлено более 20 фирм, разрабатывающих БИС программируемой логики (Altera, Xilinx, Actel, Atmel, Achronix, Tabula и др), которые ежегодно представляют более 10 новых типов программируемых логических интегральных схем (ПЛИС), отражающих современные тенденции проектирования - использование концепции системы на кристалле (System on Chip, SoC), содержащей микропроцессорное ядро, специальные вычислители, сложные интерфейсные контроллеры, специализированные аппаратные блоки и др. Например, БИС программируемой логики серии Stratix V фирмы Altera, могут содержать кроме массива программируемой логики несколько аппаратных процессорных ядер Cortex и специализированные аппаратные блоки для цифровой обработки сигналов, такие как встроенные перемножители с переменной точностью вычислений.

Крупные производители ПЛИС активно продвигают свои передовые ПЛИС емкостью более 3 млн. эквивалентных логических вентилей, выполненные по технологии 28 нм, обладающие большим количеством эквивалентных логических элементов, и имеющих в своём составе микропроцессорные ядра и различные аппаратные блоки цифровой обработки сигналов.

На отечественном рынке представлены ПЛИС фирмы ОАО "КТЦ-Электроника" серии 5576 типа 5576ХС1Т, 5576ХС1Т1, 5576ХС2Т, 5576ХСЗТ, 5576ХС4Т с логической емкостью 50-250 тыс. эквивалентных логических вентилей , изготовленные по 180-нм проектным нормам КМОП - техпроцесса, близкие по своим техническим характеристикам к ПЛИС серии FLEX компании Altera.

Поэтому актуальным является проработка и поиск новых видов архитектур и новых методов программируемых межсоединений трассировочных ресурсов, а также новых методов проектирования ПЛИС. Ускорить процесс разработки можно, осуществляя проектирование на различных уровнях: системном, функциональном, схемотехническом, топологическом (физическом). Процесс проектирования ПЛИС в

отличие от заказных БИС осложняется рядом причин, одна из них - это отсутствие специализированных САПР, учитывающих технологические и архитектурные особенности ПЛИС. На практике проектирование осуществляется с помощью САПР Cadence.

Работа выполнена в соответствии с планом комплексных исследований, проводимых на кафедре «Полупроводниковая электроника и наноэлектроника» ФГБОУ ВПО «Воронежский государственный технический университет» по теме НИР ГБ 2010.34 «Физические основы технологии и проектирование полупроводниковых изделий микроэлектроники» (№ гос. per. 012010052625).

Цель работы - применение современных подходов в проектировании к разработке новых видов ПЛИС: разработка модели ПЛИС на системном уровне с генерацией кода языка VHDL для его последующего использования на функциональном уровне в САПР Quartos II; применение метода «стандартных ячеек» для схемотехнического и топологического уровней проектирования. Для достижения поставленной цели в диссертации решались следующие задачи:

1. Провести сравнительный анализ технологии соединения с патентованными названиями multi-driver, single-driver, DirectDrive в трассировочных ресурсах современных зарубежных ПЛИС.

2. Разработать визуально-имитационную модель коммутации трассировочных ресурсов ПЛИС в системе Matlab/Simulink. Определить оптимальную длину сегментации межсоединений в трассировочных ресурсах. В пакете HDL Coder Matlab/Simulink сгенерировать код высокоуровневого языка описания аппаратных средств (VHDL) для последующего использования при разработке функциональной модели.

3. Разработать функциональную модель ПЛИС в САПР Quartos II с одноуровневой структурой соединений с использованием двунаправленных межсоединений в горизонтальном и вертикальном направлениях, сегментируемых электронными ключами, находящимися в маршрутизаторах. Разработать функциональную модель с использованием пар

разнонаправленных межсоединений в трассировочных ресурсах и мультиплексорных структур.

4. Разработать схему загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути (JTAG-интерфейс по стандарту IEEE Std 1149.1-2001).

5. Разработать топологию кристалла ПЛИС в САПР БИС Tanner на основе метода стандартных ячеек по масштабируемой КМОП технологии, с использованием новых схемотехнических решений в последовательностной логике (D-триггеры с динамическими ключами-инверторами).

Научная новизна исследований. В диссертации получены следующие

основные результаты, характеризующиеся научной новизной:

1. На системном уровне, не зависимо от САПР, применяемых на последующих уровнях проектирования ПЛИС, и технологического базиса изготовления, разработана визуально-имитационная модель коммутации разнонаправленных пар межсоединений в трассировочных каналах и длиной сегментации в два логических блока.

2. С помощью САПР БИС Tanner по имитационной и функциональной моделям с применением метода стандартных ячеек разработана топология кристалла ПЛИС по масштабируемой КМОП технологии с использованием новых схемотехнических решений в последовательностной логике.

3. Разработана новая схема конфигурирования ПЛИС типа ППВМ на основе метода сканирования пути, заключающаяся в подключении ячеек памяти программируемых мультиплексорных структур к регистру периферийного сканирования и модификации управляющего контроллера, позволяющая в отличие от традиционных решений на базе последовательно-параллельной схемы загрузки проводить реконфигурирование ПЛИС из встроенной блочной памяти.

Практическая значимость работы.

1. Продемонстрирована возможность использования системы имитационно-визуального проектирования Matlab/Simulink с пакетом HDL Coder для

разработки архитектуры ПЛИС с одноуровневой структурой межсоединений на системном уровне. Полученный код HDL позволяет переносить проект с одного технологического базиса на другой.

2. Разработанная схема конфигурирования ПЛИС на основе JTAG-интерфейса дает возможность загрузки копии прошивки ПЛИС из регистра захвата в случае сбоев при конфигурировании в условиях воздействия дестабилизирующих факторов. Вследствие использования в качестве ячейки памяти, управляемой электронным ключом, триггера, тактируемого фронтом синхросигнала, а не шеститранзисторной ячейки (статической памяти SRAM) на базе однотактного триггера с однофазным тактированием уровнем синхросигнала, значительно повышается помехоустойчивость схемы конфигурирования ПЛИС.

3. Разработанная топология кристалла ПЛИС в САПР Tanner с использованием метода стандартных ячеек по масштабируемой КМОП технологии, позволяет разрабатывать несложные ПЛИС для замены ИС средней степени интеграции.

Основные положения, выносимые на защиту.

1. Визуально-имитационная дискретная модель ПЛИС типа 111 IBM с использованием fi-объектов и языка М-файлов системы Matlab/Simulink.

2. Организация трассировочных ресурсов ПЛИС типа III IBM с использованием мультиплексорных структур в соединительных блоках и маршрутизаторах с длиной сегментации разнонаправленных пар межсоединений в два логических блока.

3. Функциональная модель ПЛИС типа 111 IBM в САПР Quartus II с использованием мультиплексорных структур в трассировочных ресурсах, построенная по коду языка VHDL, извлеченного из описания визуально-имитационной модели в системе Matlab/Simulink.

4. Схема загрузки конфигурационной информации в ПЛИС типа ППВМ на основе метода сканирования пути.

5. Электрическая схема ПЛИС, построенная по имитационным и функциональным моделям с использованием метода стандартных ячеек и

динамических ключей-инверторов в D-триггерах тактируемых уровнем синхросигнала с последующим топологическим проектированием по масштабируемой КМОП технологии в САПР Tanner.

Апробация работы. Основные результаты диссертации докладывались и обсуждались на международной научно-практической конференции "Фундаментальная наука и технологии - перспективные разработки" (Москва, 2013г.) [88], X международной научно-практической конференции «Научная дискуссия: вопросы технических наук» (Москва, 2013г.) [89], межвузовских конференциях [90-93].

Публикации. По результатам исследований, представленных в диссертации, опубликовано 12 печатных работ, в том числе 6 в изданиях рекомендованных ВАК РФ [75, 76, 78 - 81].В совместных работах автору принадлежит: в работе [75] разработка модели микропроцессорного ядра в системе Matlab/Simulink; в работах [76,77] разработка микропроцессорного ядра на функциональном уровне для реализации в ПЛИС серии Stratix фирмы Altera, исследования трассировочных способностей серии Stratix при размещении микропроцессорного ядра в базисе ПЛИС; в работах [78,82] исследования современных архитектур ПЛИС с одноуровневой структурой межсоединений; в работах [80,81] проектирование электронных ключей программируемых коммутаторов ПЛИС и исследование особенности программируемой коммутации межсоединений ПЛИС; в работах [79,82,83] разработка логического блока и коммутаторов для модели ПЛИС типа ill IBM на языке VHDL; в работе [85] разработка системы коммутации для модели ПЛИС в системе Matlab/Simulunk; в работе [86] разработка схемы конфигурирования ПЛИС типа 111 IBM на основе JTAG-интерфейса и контроллера диагностического порта на языке VHDL в САПР Quartus II. Материалы научных исследований использованы в учебном пособии [87].

Структура и объем работы. Диссертация состоит из введения, четырёх глав, заключения и списка цитируемой литературы, содержащего 94 наименований, включая 101 рисунок и 8 таблиц.

ГЛАВА 1. ОБЗОР СОВРЕМЕННЫХ АРХИТЕКТУР БИС ПРОГРАММИРУЕМОЙ ЛОГИКИ

1.1. Архитектуры индустриальных БИС программируемой логики

Существующие в настоящее время программируемые логические интегральные схемы (ПЛИС), выпускаемые различными производителями, имеют различную архитектуру. Развитие ПЛИС идет по трем направлениям: совершенствование структуры логических блоков (ЛБ), состоящих из групп логических элементов и соединенных с помощью локальной программируемой матрицы; структуры межсоединений логических блоков (трассировочных ресурсов) и переход на новые технологические поколения. Под трассировочными ресурсами понимаются межсоединения логических блоков и элементов ввода/вывода различной длины и соединительные блоки (коммутаторы и маршрутизаторы), управляемые электронными ключами. Основные четыре класса архитектур программируемых БИС показаны на рис. 1.1 [1-17].

симметричная структура строковая структура

.

иерархическая структура структура "море вентилей"

—

Рис. 1.1. Четыре класса архитектур программируемых интегральных схем [17]

В ПЛИС симметричного типа логические элементы организованы в виде матрицы (рис. 1.2). Между столбцами и строками логических элементов матрицы расположены трассировочные каналы. По краям матрицы располагаются ячейки ввода-вывода. Логические элементы выполняют функциональную обработку сигналов, ячейки ввода-вывода подключают внешние выводы, трассировочные каналы выполняют подвод сигналов к логическим элементам от внешних выводов, обмен сигналов между элементами и передачи сформированных сигналов к внешним выводам [17-18].

логический I эв элемент

матрица переключений (маршрутизаторы глобальных | БВ трассировочных ресурсов)

коммутаторы в трассировочных каналах \

блоки ввода-вывода

сегменты межсоединений

эв Е =Ь4 : св - БВ Е ы

а * ы 0

Рис. 1.2. Симметричная архитектура ПЛИС[29]

Трассировочные каналы состоят из отдельных сегментов проводников. В

местах пересечения горизонтальных и вертикальных каналов трассировки

расположены программируемые переключатели, позволяющие передавать сигналы

между сегментами в любом направлении.

Симметричная одноуровневая структура межсоединений ПЛИС типа ППВМ

(программируемые пользователем вентильные матрицы) широко используется не

9

только в коммерческих ПЛИС фирм Xilinx, Lucent Technologies, Vantis (рис.1.2)[11-16, 18], но и при разработке академических ПЛИС (под академическими ПЛИС подразумеваются БИС программируемой логики, разрабатываемые в ведущих учебных центрах, например, в университете Торонто, в Массачусетском технологическом институте. [19]. Также используется в ПЛИС с трехмерной организацией трассировочных ресурсов (3D ПЛИС), комбинированных ПЛИС, в которых, в качестве массива конфигурационной памяти используются блоки памяти на нанотрубках [20].

В ПЛИС строкового типа, представленных фирмой Actel, логические элементы расположены в виде строк, разделенных горизонтальными трассировочными каналами. Программирование осуществляется с помощью перемычек antifuse. Логические блоки располагаются в виде горизонтальных рядов, между которыми расположены трассировочные каналы. В каналах горизонтально расположены сегменты различной длины. Через логические блоки и трассировочные каналы проходят вертикальные сегменты. В пересечении сегментов предусмотрена программируемая перемычка antifuse, позволяющая соединять эти сегменты. Типичная структура строковых ПЛИС изображена на рис. 1.3 [18].

Каждый ЛМ управляет выходом, 2 канала сверху и 2 канала снигу

трассировочные каналы: 7 или 13 полнорагмерных и 2 половинной толщины сверху снизу

длинный вертикальный

Actel ACT

Каждый логический модуль содержит 8 входов(4 сверху и 4

Рис. 1.3. Строковая архитектура ПЛИС семейства Actel АСТ[1]

В архитектуре «море вентилей» логические элементы соединены напрямую с соседними элементами, к каждой строке добавляют по две глобальные соединительные линии (рис. 1.4.). К этой архитектуре относят базовые матричные кристаллы (БМК), являющиеся универсальными кристаллами-заготовками, расположенными на полупроводниковой пластине. Простейшие элементы (КМОП-транзисторы) располагаются на кристалле в узлах прямоугольной матрицы, поэтому его называют матричным. Изготовление конкретной БИС на БМК осуществляется путем коммутации КМОП-транзисторов с помощью однослойной или многослойной разводки (рис. 1.5).

Logic Ceil

J_L

Logic Ceil

Logic CbU

U J.

Logic CeM

Logic Cell

Logic Cell

Logic Cei

Logic CeM

Logic Cell

Loge Се«

Logic CeH

Logic CeM

Logic Cell

s ,, V _|-- —Ь V V"

-1-- \„ --1- 1

Logic Cea

Logic CeH

\ТГ\Т1з

Logic CeH

Быстрые соединения

Граница блока.

Локальные соединения

Повторители

Рис. 1.4. Архитектура ПЛИС 8еа-оГ-Оа1ез («море вентилей») [17]

Рис. 1.5. Топология архитектуры 8еа-оГ-Са1е5 [17]

Большинство коммерческих архитектур ПЛИС типа ППВМ (программируемые пользователем вентильные матрицы, РРОА) по технологии СОЗУ имеет одноуровневую структуру, когда логические блоки окружены с четырех сторон межсоединениями горизонтальных и вертикальных трассировочных каналов, равномерно распределенных по всей площади кристалла. Коммутация межсоединений осуществляется с помощью маршрутизаторов в трассировочных каналах (рис. 1.6) [21, 29].

логический блок

маршрутизатор трассировочного канала

трассировочный канал

периферийный маршрутизатор

Рис. 1.6. Одноуровневая структура ПЛИС типа ППВМ [21]

На рис. 1.7 показана стандартная манхэттенская модель ПЛИС. Это симметричная одноуровневая островковая (island-style) архитектура. В каждом трассировочном канале находятся блоки переключений межсоединений (S-Box), логические элементы (LE) подключаются к трассировочному каналу с помощью соединительных блоков (С-Вох) [22-23].

логическии элемент

I1I11III

С-Вох

LE

= S-Box =

блок

п ереключен ий соединений —

пп

ггтттттт

шиш

С-Вох

S-Box 11111111

п

аз о S-Box

X

II 1

LE С-Вох

11111 11111111

О

аз л S-Box

X

LE С-Вох

Hill llllllll

n ■ аз л S-Box

X

1 1

LE С-Вох

тггтт.

LE

шп

соединительный блок

шиш/

С-Вох Е

п

■

аз о х

n _

аз n — S-Box

X —

LE C-Box

LE

шп

_ n —

— аз —

— о —

- X —

ш n

S-Box — аз о S-Box

X

LE

шп

_ n —

— аз —

— о —

- X —

Рис. 1.7. Манхэттенская классическая архитектура ПЛИС [23]

Фирма Altera использует многоуровневую структуру межсоединений в ПЛИС Stratix, Cyclon и др. [7-10]. Многоуровневая организация трассировочных ресурсов позволяет улучшить их технические характеристики (рис. 1.8 - 1.9) [25].

В ПЛИС семейств Stratix используется трехсторонняя трассировочная структура [6-8], а в ПЛИС Virtex-5 - двухсторонняя (рис. 1.9) [24]. Уровень 1 использует прямые соединения, а уровень 2 и 3 программируемые соединения, которые отмечены кружками в пересечениях соединений. С повышением уровня соединений при удалении от логических блоков возрастает ширина трассировочных каналов.

Функциональные преобразователи группируются в блоки с собственной локальной шиной межсоединений. Логические блоки обмениваются сигналами через соединения верхнего уровня. Проводники в каналах непрерывны (т.е. не разделены на сегменты электронными ключами. Это обеспечивает малые задержки распространения сигналов между логическими блоками и позволяет существенно сократить количество электронных ключей.

Кроме того, благодаря этому свойству логические блоки можно заменять без изменения временной модели устройства, что существенно ускоряет процедуру реализации проекта и упрощает временное моделирование [25-26].

Для одноуровневой и многоуровневой структуры ПЛИС логические блоки зачастую выгодно объединять в кластеры (рис.1.8, 1.10-1.11) [27]. Так под терминологией конфигурируемый логический блок фирма Altera подразумевает кластер из 8 логических блоков (для ПЛИС серии FLEX10K) [4, 6]. В основе логических блоков лежит таблица перекодировки (таблица соответствия) LUT (Look-up table), в которой каждой комбинации входных сигналов сопоставлен логический уровень выходного сигнала.

логическии кластер

Qtii » щ f"

Уровень 2

логическии кластер

Рис. 1.8. Многоуровневая структура ПЛИС типа ППВМ (FLEXIOK, APEX,

APEXII фирмы Altera) [25]

Трех с торонняя

КОММУТАЦИЯ

Stratix IX

Двухсторонняя коммутация

Virtex

щ Коммутаторы с толбеиУстрока глобальных межсоединений

■ Трассировочный канал

■ Логический блок

Рис. 1.9. Трассировочная структура межсоединений в ПЛИС типа ППВМ Stratix фирмы Altera и Virtex фирмы Xilinx [6, 24]

□—н

1Р1И

к

локальная маршрутизация

Логический Кластер

ИЯ

I/

лэ

¥

РРР + тих

обратная связь

ОР1Ы

а

Рис. 1.10. Объединение логических блоков в кластеры [27]

п п п п п

о.

лк

лк

лк

□ □

лк

лк

лк

и и

лк

лк

лк

ТГ

□

ломальиая маршрутизация

Логический Кластер

К-входовая ШТ

•-ОРР-1

лэ

К-входовая 11ГТ

лэ

□ ОРЮ

□ ОРШ

К-входовая

шт

ЛЭ

□ ОРШ

Рис. 1.11. Использование кластеров в одноуровневых ПЛИС типа ППВМ [27]

Число входов для каждого кластера рассчитывается по формуле[27]:

К

2(^4-1)

где N - число логических блоков в кластере, К - число входов одной LUT, I - число входов кластера.

Рассмотрим типовую структуру логического блока фирмы Xilinx серии ХС2000, как наиболее изученную и являющуюся основой для разработки новых архитектур (рис. 1.12) [28]. В нем можно выделить три части:

1 ) комбинаторный узел, служащий для выработки логических функций;

2) запоминающий элемент (триггер) для хранения значения одной из логических функций;

3) узел соединений (мультиплексоры), предназначенный для внутренних соединений и управления;

4) «теневое» ЗУ - конфигурационная память.

Мультиплексор, управляе-

Входы

к

Тактовый вход

Рис. 1.12. Конфигурируемый логический блок серии ХС2000 фирмы ХШпх[28] 1.2 Технологии соединений в трассировочных ресурсах ПЛИС

Большинство фирм выпускает сложные одноуровневые ПЛИС, располагая ИТГ-таблицы, входящие в состав ЛБ, в виде матрицы на кристалле, выполняя связи между ШГ-таблицами в виде соединений (треков или дорожек), разделенных на отдельные сегменты электронными ключами. Схемотехнические решения в

трассировочных ресурсах и алгоритмы программирования электрических соединений являются важнейшими ноу-хау разработчиков индустриальных ПЛИС. "Кросс-бары" (коммутаторы) обеспечивают бесконфликтную параллельную передачу информации с множества У входов на множество Ъ выходов, но имеют большую аппаратную "избыточность" и применение их ограничено созданием коммутационных систем небольшой размерности (рис. 1.13) [30-32].

У-входы

Управляющие сигналы

Управляющие У-входы сигналы

¿-выходы

•ЗпТГП! * I | *

^УтП :

Тд^гг

1=1

}

¿-выходы

а) б)

Рис. 1.13.Определение коммутатора: а) мультиплексор с полной коммутацией ("кросс-бар")б) мультиплексор с полной коммутацией 4 входа х 4 выхода (8 управляющих сигналов) на мультиплексорах 4 в 1 [30].

Коммутаторы могут соединять все трассировочное соединения друг с другом (полная коммутация), что увеличивает разрядность мультиплексоров, их число и размер коммутатора. Разряженные коммутаторы выборочно подключают трассировочные соединения (рис. 1.14).

•••••••

•••••••

•••••••

•••••••

•••••••

1ТТ1ТТТТ

■»••III ■■•••II

Т I I I I I Т I

а б в

Рис. 1.14.Разновидности коммутаторов: а) с полной коммутацией; б) разряженный

коммутатор; в) угловой коммутатор; [23]

На рис. 1.15 показан фрагмент индустриальной ПЛИС типа ППВМ серии FLEX 8К компании Altera с многоуровневой архитектурой [31-32].

Соединительный блок (разряженный коммутатор), подключает кластер к трассировочному каналу

Выходы ЛЭ подключаются в локальную матрицу коммутации межсоединений в кластере

Рис. 1.15. Частичная и полная коммутация в индустриальной многоуровневой ПЛИС типа ППВМ серии FLEX 8К компании Altera[31]

Подключение кластера из 8 логических элементов с 4-х входовыми LUT-таблицами с числом входов 24 к горизонтальному трассировочному каналу из 168 межсоединений осуществляется с помощью соединительного блока (мультиплексора частичной коммутации 168 входов х 24 выхода (разряженный коммутатор). Внутри кластера коммутация межсоединений осуществляется с помощью мультиплексоров полной коммутации.

На рис. 1.16 показано подключение кластера из базовых логических элементов (BLE) к горизонтальным и вертикальным трассировочным каналам (^дг = WY

ширина трассировочного канала по вертикали и горизонтали одинаковая) в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС) с помощью мультиплексоров частичной коммутации [8]. Подключение кластера осуществляется с четырех сторон. Трассировочные каналы сегментируются маршрутизаторами типа Disjoint с коэффициентом разветвления ^s = 3 .

Соединительный блок

Рис. 1.16. Подключение кластера к трассировочным каналам в ПЛИС с одноуровневой структурой межсоединений (академическая ПЛИС) [32]

В ранних сериях ПЛИС преимущество отдавалось использованию сегментов межсоединений короткой длины, а длинные линии набирались из коротких межсоединений разделенных между собой электронными ключами (проходные транзисторы или буферы с третьим состоянием), что приводило к возрастанию задержек распространения сигналов в длинных линиях за счет внесения паразитных сопротивлений и емкостей проходными транзисторами.

В современных индустриальных ПЛИС, например в ПЛИС ХС5200 фирмы Xilinx, используется 6 уровней межсоединий в трассировочных ресурсах [10]: 1 -короткие линии (XI, длина сегментации межсоединений в одну глобальную трассировочную матрицу); 2 - линии двойной длины (Х2, длина сегментации через одну глобальную трассировочную матрицу); 3 - прямые соединения (directconnects) между кластерами из логических блоков VersaBlock без захода в глобальную трассировочную матрицу; 4 - длинные/глобальные линии, простирающиеся через весь кристалл, по ним передаются глобальные сигналы сброса/установки; 5 -локальная матрица межсоединений (LIM); 6 - вспомогательные межсоединия для логических ячеек в кластере (рис. 1.17) [50].

GRM

прямые соединения

Рис. 1.17. Уровни межсоединий в трассировочных ресурсах ПЛИС ХС5200 фирмы

Xilinx [28]

Рассмотрим некоммерческую открытую архитектуру ПЛИС LegoFPGA, разработанную в университете Торонто (Канада). Данная архитектура близка к ранним архитектурам ПЛИС Xilinx серий ХС3000 и ХС4000 (рис. 1.18), для которых характерно наличие канальных межсоединений разделенных проходными ключами в коммутационном блоке; прямые межсоединения, соединяющие выходы логического блока (ЛБ) со входами/выходами четырех соседних ЛБ; длинные

горизонтальные и вертикальные линии, проходящие вдоль всего кристалла; сеть тактовых синхросигналов, охватывающая весь кристалл, подключаемая к синхровходам триггеров ЛБ [33-34].

Коммутация межсоединений горизонтальных и вертикальных трассировочных каналов

Рис. 1.18. Архитектура ПЛИС типа ППВМ Xilinx 3000[34]

ПЛИС LegoFPGA представляет массив логических блоков (логических элементов), подключаемых с помощью соединительных блоков С1 и С2 к вертикальным и горизонтальным трассировочным каналам межсоединений (рис. 1.19). Блок С1 подключает один из входов (второй) LUT-таблицы и сигнал set/reset к вертикальному каналу, а блок С2 подключает один из входов (третий) и выход ЛЭ к горизонтальному каналу. Соединительные блоки С1 и С2 представляют собой программируемые коммутаторы на мультиплексорных структурах, позволяющие подключать любое межсоединение из горизонтального или вертикального трассировочных каналов на один из входов логического блока. Блок С2 подключает

любое межсоединение из канала к входу тЗ, а блок С1 подключает любое межсоединение из канала к входу т2. Для коммутации выходов ЛБ в блоке С2 используются коммутаторы (демультиплексоры) типа 1гаск-1:о-рт(один п-МОП ключ на каждое соединение) на проходных п-МОП ключах. В соединительных блоках С1 и С2 в качестве буферных элементов используются два последовательно соединенных инвертора [21, 34, 39-41, 53-57].

Рис. 1.19. Архитектура академических ПЛИС [33]

Коммутация межсоединений в каналалах осуществляется с помощью программируемого коммутатора-маршрутизатора (8-блок), представляющего из себя два шеститранзисторных п-МОП ключа, два непрерывных прямых горизонтальных каналов и два вертикальных канала. Совместно с п-МОП ключом применяется буфер восстановления уровня сигнала (рис. 1.20), т.к. при

использовании n-МОП ключей высокий уровень в цепи снижается на величину порогового напряжения после каждого элемента (рис. 1.21). Буфер с восстановлением уровня с р-МОП транзистором в обратной связи широко используется в коммутаторах межсоединений коммерческих ПЛИС, например серии Flex, Stratix фирмы Altera [4-8].Замена программируемого межсоединения на жесткое показано на рис. 1.22, что позволяет уменьшить число конфигурационных ячеек памяти, буферов восстановления уровня сигнала и существенно увеличить быстродействие ПЛИС [33, 35, 36]. На рис. 1.23 показана коммутация в ПЛИС и сегментация межсоединений.

Список литературы диссертационного исследования кандидат наук Давыдов, Сергей Игоревич, 2013 год

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Actel Corporation, "ACT 1 series FPGAs," http://www.actel.com/ documents/ACT 1DS .pdf, April 1996.

2. Altera Corporation, "Classic EPLD family data sheet. A-DS-CLASSIC-05", http://www.altera.com/literature/ds/classic.pdf, May 1999.

3. Altera Corporation, "APEX II programmable logic device family, DSAPEXII-3.0," http://www.altera.com/literature/ds/dsap2.pdf, August 2002.

4. Altera Corporation, "FLEX 10K embedded programmable logic device family, DS-F10K-4.2," http://www.altera.com/literature/ds/dsflOk.pdf, January 2003.

5. Altera Corporation, "APEX 20K programmable logic device family data sheet, DS-APEX20K-5.1," http://www.altera.com/literature/ds/apex.pdf, March 2004.

6. Altera Corporation, "Stratix II device handbook SII5V 1-3.1," http://www.altera.com/literature/hb/stx2/stratix2handbook.pdf, July 2005.

7. Altera Corporation, "Stratix device family data sheet, Volume 1, S5V1-3.4," http://www.altera.com/literature/hb/stx/stratixvoll.pdf, January 2006.

8. Altera Corporation, "Stratix III device handbook, ver 1.0," http://www. altera.com/literature/hb/stx3/stratix3handbook.pdf, November 2006.

9. Altera Corporation, "Cyclone device handbook. C5V 1-2.1, ver. C5V 1-2.1," http://www.altera.com/literature/hb/cyc/cycc5vl.pdf, January 2007.

10. Altera Corporation, "Stratix III FPGAs vs. Xilinx Virtex-5 devices: Architecture and performance comparison, Altera White Paper WP-01007-2.1," http://www.altera.com/literature/wp/wp-01007.pdf, October 2007.

11. Xilinx, "Xilinx 3000 series data sheet," http://direct.xilinx.com/bvdocs/ publications/3000.pdf.

12. Xilinx, "Virtex 2.5V field programmable gate arrays, DS003-l(v2.5)," http://direct.xilinx.com/bvdocs/publications/ds003-1 .pdf, April 2001.

13. Xilinx, "Spartan and Spartan-XL families field programmable gate arrays. DS060 (vl.7)," http://direct.xilinx.com/bvdocs/publications/ds060.pdf, June 2002.

14. Xilinx, "Spartan-3 FPGA family: Complete data sheet," DS099, http://direct.xilinx.com/bvdocs/publications/ds099.pdf, August 2005.

15. Xilinx, "Virtex-4 family overview," DS112(vl.4), http://direct.xilinx.com/ bvdocs/publications/dsl 12.pdf, June 2005.

16. Xilinx, "Spartan-3AN FPGA family data sheet, DS557," http://direct. xilinx.com/bvdocs/publications/ds557.pdf, February 2007.

17. Programmable Logic and Application Specific Integrated Circuits / Dave Landis, Ph.D., P.E. Professor of Electrical Engineering.The Pennsylvania State University. Center for Electronic Design, Communications, and Computing

18. Architecture of FPGAs and CPLDs: A Tutorial Stephen Brown and Jonathan Rose Department of Electrical and Computer Engineering University of Toronto, Integration, the VLSI journal 17 (1994) 191-240

19. Fort B., Paladino D., Plavec F. Full Custom Layout of an SRAM-Based FPGA.Final Report. ECE1388. VLSI Desig Methology. Toronto, University of Toronto. Dec., 2004.

20. Rahman A., Das S., Chandrakasan A.P., Reif R. Wiring Requirement and Three Dimensional Integration Technology for Field Programmable Gate Arrays//IEEE Transactions On Very Large Scale Integration (Vlsi) Systems, vol. 11, no. 1, february 2003.

21. Kuon I., TessierR., RoseJ.FPGA Architecture: Survey and Challenges // Foundations and Trendsin Electronic Design Automation. Vol. 2, No. 2. 2007.

22. Design of FPGA Interconnect for Multilevel Metalization / Raphael Rubin, Andre DeHon

23. The SFRA: A Corner-Turn FPGA Architecture, Nicholas Weaver, John Hauser, John Wawrzynek, ELECTRONICS-ET , Sozopol, Bulgaria, 2009, September.

24. Borisov MinevP., Stoianova KukenskaV. The Virtex-5 Routing and Logic Architecture. ELECTRONICS-ET.Sept. 14-17, 2009. Sozopol, Bulgaria.

25. Balancing Interconnect and Computation in a Reconfigurable Computing Array/ Andre DeHon, Berkeley Reconfigurable, Architectures, Software, and Systems Computer Science Division, University of California at Berkeley, Berkeley

26. Switch-Box and Connection-Box for Segmented Interconnection in Hierarchical FPGA, Xiaojun Ma, Bo Wang, Jiarong Tong ASIC & System State-Key-Lab Microelectronics Department, Fudan University, Shanghai.

27. A Detailed Delay Path Model for FPGAs Eddie Hung, Steven J. E. Wilton, Haile Yu, Thomas C. P. Chau and Philip H. W. Leong.

28. Мальцев П.П. Программируемые логические ИМС на КМОП-структурах и их применение / П.П. Мальцев, Н.И. Гарбузов, А.П. Шапапов, Д.А. Кнышев - М.: Энергоатомиздат, 1998. - 160с.

29. Towards Scalable FPGA CAD Through Architecture Scott Y.L. Chin and Steven J.E. Wilton, Department of Electrical and Computer Engineering, University of British Columbia, Vancouver, British Columbia, Canada

30. Строганов A.B. Основы микросхемотехники интегральных схем: учеб. пособие / А.В. Строгонов. Воронеж: ФГБОУ ВПО «Воронежский государственный технический университет». - 2012. 238 с.

31. Guy Lemieux, Paul Leventis, David Lewis Generating Highly-Routable Sparse Crossbars for PLDs // In ACM/SIGDA Int. Symp. on FPGA, 2000, Monterey, California, USA

32. Guy Lemieux, David Lewis Using Sparse Crossbars within LUT Clusters // In ACM/SIGDA Int. Symp. on FPGA, 2001, February 11-13, 2001, Monterey, California, USA.

33. Universal Switch-Module Design for Symmetric-Array-Based FPGAs / Yao-Wen Chang, D. F. Wong, С. K. Wong / Department of Computer Sciences, University of Texas at Austin, Austin, Texas, Department of Computer Science, Chinese University of Hong Kong, Hong Kong.

34. Fort В., Paladino D., Plavec F. Full Custom Layout of an SRAM-Based FPGA.Final Report. ECE1388. VLSI Desig Methology. Toronto, University of Toronto. Dec., 2004.

35. Automatic Generation of FPGA Routing Architectures from High-Level Descriptions / Vaughn Betz, Jonathan Rose. - Right Track CAD Corp., Dept. of Electrical and Computer Engineering, University of Toronto.

36. What if Merging Connection and Switch Boxes — an Experimental Revisit on FPGA Architectures Catherine L. Zhou, Ray С. C. Cheung and Yu-Liang Wu Department of Computer Science and Engineering The Chinese University of Hong Kong Shatin, N.T., Hong Kong

37. Directional and Single-Driver Wires in FPGA Interconnect Guy Lemieux Edmund Lee Marvin Tom Anthony Yu Department of ECE, University of British Columbia Vancouver, ВС, Canada, 2007.

38. FPGA Interconnect, Reconfigurable Computing , Philip Leong - Department of Computer Science and Engineering. The Chinese University of Hong Kong, 18-Jan-08

39. www.altera.com. White paper. 40-nm FPGAs: architecture and performance comparison. WP-01088-1.0. Ver. 1.0. Dec. 2008.

40. BetzV., RoseJ.How Much Logic Should Goin an FPGA Logic Block? // IEEE Design and Test Magazine. Spring 1998.

41. BetzV., RoseJ.FPGA Routing Architecture: Segmentation and Buffering to Optimize Speed and Density // IEEE Design and Test Magazine. Spring 1999.

42. С. Дуглас. Особенности архитектуры нового семейства ПЛИС Virtex-5

43. Architecture Evaluation for Power-Efficient FPGAs / Fei Li, Deming Chen*, Lei He, Jason Cong // Electrical Engineering Department, University of California, Los Angeles

44. A Three-Tier Asynchronous FPGA David Fang, Song Peng, Chris LaFrieda, Rajit Manohar Computer Systems Laboratory, Electrical and Computer Engineering, Cornell University, Ithaca, NY 14853, U.S.A.

45. LewisD. The Stratix Logic and Routing Architecture. Proc FPGA-02.

46. AhmedE., RoseJ.The Effect of LUT and Cluster Size on Deep-Submicron FPGA Performance and Density. Proc FPGA-00.

47. Czajkowski T.S., Rose J. A Synthesis Oriented Omniscient Manual Editor FPGA'04. 22-24Feb. 2004. Monterey, California, USA

48. Chandrakasan A.P., Troxel D.E. 3D FPGA Design and CAD Flow. The annual Progress Report 2004-2005 of the Research Laboratory of Electronics (RLE) at the Massachusettslnstitute of Technology (MIT)

49. Young-Su Kwon, Lajevardi P., Chandrakasan A.P., Honoré F., Troxel D.E. A 3-D FPGA Wire Resource Prediction Model Validated using a 3-D Placement and Routing Tool. IEEE System-Level Interconnect Prediction. Apr. 2005. San Francisco

50. Dorsey P. Xilinx Stacked Silicon Interconnect Technology Delivers Breakthrouqh FPGA Capacity, Bandwidth, and Power Efficiency Xilinx WP380 (vl.O). Oct. 27, 2010.

51. Mingjie Lin, Abbas El Gamal, Yi-Chang Lu, Simon Wong. Performance Benefits of Monolithically Stacked 3-D FPGA // IEEE Transactions on computer-aided design of integrated circuits and systems. Vol. 26, N.2. Feb. 2007.

52. Mingjie Lin, Abbas El Gamal. A Routing Fabric for Monolithically Stacked 3D-FPGA // FPGA'07. Feb. 18-20, 2007. Monterey, California, USA.

53. Segmented Routing for Speed-Performance and Routability in Field-Programmable Gate Arrays / Stephen Brown, Muhammad Khellah, Guy Lemieux.- Department of Electrical and Computer Engineering, University of Toronto, Canada VLSI DESIGN. -1996, Vol. 4, No. 4, pp. 275-291.

54. A survey of DA techniques for PLD and FPGA based systems // R. Venkateswaran, P. Mazumder. Department of Electrical Engineering and Computer Science, University of Michigan, Ann Arbor, MI 48109-2122, USA Received 10 January 1994

55. Modelling Routing Delays in SRAM-based FPGAs /Muhammad Khellah, Stephen Brown, Zvonko Vranesic. Department of Electrical and Computer Engineering University of Toronto, Toronto, Canada

56. A Stochastic Model to Predict the Routability of Field-Programmable Gate Arrays / Stephen D. Brown, Jonathan Rose and Zvonko G. Vranesic Department of Electrical Engineering, University of Toronto, Canada

57. FPGA Routing Architecture: Segmentation and Buffering to Optimize Speed and Density / Vaughn Betz, Jonathan Rose // Department of Electrical and Computer Engineering, University of Toronto. Toronto, Ontario, Canada

58. A Test Methodology for Interconnect Structures of LUT-Based FPGAs / Hiroyuki Michinishi, Tokumi Yokohira, Takuji Okamoto // Department of Information Technology Faculty of Engineering, Okayama University, Tsushima-naka, Okayama,

700 Japan Tomoo Inoue, Hideo Fujiwara, Nara Institute of Science and Technology, Takayama, Ikoma, Nara, 630-01 Japan

59. VPR 5.0: FPGA CAD and Architecture Exploration Tools with Single-Driver Routing, Heterogeneity and Process Scaling / Jason Luu, Ian Kuon, Peter Jamieson, Ted Campbell, Andy Ye, Wei Mark Fang, and Jonathan Rose The Edward S. Rogers Sr. Department of Electrical and Computer Engineering University of Toronto, Toronto, ON, Canada

60. Foundations and Trends in Electronic Design Automation / I. Kuon, R. Tessier and J. Rose // FPGA Architecture: Survey and'Challenges Vol. 2, No. 2 (2007) 135 с 2008.

61. An Analytical Model of Logic Resource Utilization for FPGA Architecture Development / Andrew H. Lam B.A. // A Thesis Submitted In Partial Fulfilment Of The Requirements For The Degree Of Sc., University of Toronto, 2006.

62. Appearing in International Symposium on Field-Programmable Gate Arrays (FPGA'03), Feb., 2003

63. A Tutorial on FPGA Routing Daniel Gomez-Prado Maciej Ciesielski // Department of Electrical and Computer Engineering, University of Massachusetts, Amherst, USA

64. Максфилд К. Проектирование на ПЛИС. Курс молодого бойца / К.Максфилд // М.: Издательский дом «Додэка-ХХ1», 2007. - 408 с.

65. Уилкинсон Б. Основы проектирования цифровых схем / Б. Уилкинсон. : Пер. с англ. - М. : Издательский дом «Вильяме», 2004. - 320с.

66. Стешенко В.Б. ПЛИС фирмы Altera: элементная база, система проектирования и языки описания аппаратуры / В.Б. Стешенко В.Б. — М.: Издательский дом «Додэка XXI», 2007. — 576 с.

67. Стешенко В. ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов М.: «Додека», 2000.

68. Емельянов В.А. Быстродействующие цифровые КМОП БИС. Мн.: Полифакт. -1998. 326 с.

69. Угрюмов Е.П. Цифровая схемотехника / Е.П. Угрюмов. СПб.: БХВ. - 2000.

70. Уэйкерли Джон Ф. Проектирование цифровых устройств: пер. с англ. / Ф. Джон Уэйкерли. М.: Постмаркет. - 2002. 533 с.

71. Токхейм Р. Основы цифровой электроники: пер. с англ. / Р. Токхейм. М.: Мир, 1988. 392 с.

72. Ракитин В.В. Интегральные схемы на КМОП-транзисторах / В.В. Ракитин, М.: МФТИ, 2007.

73. Строгонов А.,Небольсин В., Быстрицкий А., Мотылев М.ПЛИС типа ППВМ: от 2D к 3D // Компонентыи технологии.2012.№ 3.

74. 1149.1-2001 - IEEE Standard Test Access Port and Boundary Scan Architecture, http://standards.ieee.0rg/f1ndstds/standard/l 149.1-2001 .html

75. Строгонов A.B. Проектирование микропроцессорных ядер для реализации в базисе ПЛИС с использованием системы MATLAB/SIMULINK / A.B. Строгонов, А.И. Буслов, С.И. Давыдов, O.A. Золотухина // Вестник ВГТУ. - 2009. - №4. - С. 134-141.

76. Строгонов A.B. Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera / A.B. Строгонов, С.И. Давыдов // Вестник ВГТУ. - 2009. - №5. - С. 128-134.

77. Строгонов A.B. Проектирование учебного процессора с фиксированной запятой в САПР Quartus II компании Altera / A.B. Строгонов, А.Буслов, С. Давыдов // Компоненты и технологии. - 2009. - №8. - С. 86-89.

78. Строгонов A.B. Архитектура ПЛИС типа ППВМ с одноуровневой структурой межсоединений / A.B. Строгонов, С.И. Давыдов, A.B. Арсентьев, М.С. Мотылев, Д.С. Шацких // Вестник ВГТУ. - 2011. - №3. - с. 13-16.

79. Строгонов A.B. Разработка основных функциональных блоков ПЛИС типа ППВМ с одноуровневой структурой межсоединений / A.B. Строгонов, С.И. Давыдов, A.B. Арсентьев, М.С. Мотылев, Д.С. Шацких // Вестник ВГТУ. - 2011. - №3. - с. 184-188.

80. Строгонов A.B. Схемотехническое проектирование электронных ключей программируемых коммутаторов ПЛИС типа ППВМ с одноуровневой структурой межсоединений в САПР TANNER / A.B. Строгонов, С.И. Давыдов, A.B. Арсентьев, М.С. Мотылев, Д.С. Шацких // Вестник ВГТУ. - 2011. - №2. -с.165-168.

81.Строгонов A.B. Программируемая коммутация межсоединений в ПЛИС типа программируемые пользователем вентильные матрицы / A.B. Строгонов, С.И. Давыдов, М.С. Мотылев, A.B. Быстрицкий // Вестник ВГТУ. - 2011. - №2. -с.165-168.

82. Строгонов A.B. ПЛИС типа ППВМ с одноуровневой структурой межсоединений / A.B. Строгонов, М.С. Мотылев, С.И. Давыдов, A.B. Быстрицкий // Компоненты и технологии. - 2011. - № 115. - с. 64-69.

83. Строгонов A.B. Проектирование академических ПЛИС типа ППВМ с одноуровневой структурой межсоединений / A.B. Строгонов, М.С. Мотылев, С.И. Давыдов, A.B. Быстрицкий, С. А. Цыбин // Компоненты и технологии. -2011.-№119.-с. 78-83.

84. Строгонов A.B. ПЛИС в ПЛИС или как спроектировать самому / A.B. Строгонов, М.С. Мотылев, С.И. Давыдов, A.B. Быстрицкий, С.А. Цыбин // Компоненты и технологии. - 2011. - №117. - с. 88-93.

85. Строгонов A.B. Разработка модели ПЛИС типа ППВМ с одноуровневой структурой межсоединений в системе визуально-иммитационного моделирования Matlab/Simulink / A.B. Строгонов, М.С. Мотылев, С.И. Давыдов, A.B. Быстрицкий, С. Цыбин // Компоненты и технологии. - 2011.

86. Строгонов A.B. Использование JTAG интерфейса для загрузки ПЛИС / A.B. Строгонов, С.И. Давыдов, // Компоненты и технологии. - 2012.

87. Строгонов A.B. Основы проектирования программируемых логических интегральных схем: учеб. пособие / A.B. Строгонов, A.B. Быстрицкий, С.И. Давыдов, М.С. Мотылев, Д.С. Шацких. Воронеж: ФГБОУ ВПО «Воронежский государственный технический университет». - 2011. 140 с.

88. Давыдов С.И. Сравнение технологий коммутации в ПЛИС с использованием двунаправленных и разнонаправленных программируемых межсоединений/ С.И. Давыдов // Фундаментальная наука и технологии - перспективные разработки: международная научно-практическая конференция. Москва, -2013. - том 1.-е. 200-202.

89. Давыдов С.И. Разработка функциональной модели ПЛИС в САПР QuartusII с использованием двунаправленных и разнонаправленных программируемых межсоединений / С.И. Давыдов // Научная дискуссия: вопросы технических наук: X международная научно-практическая конференция. Москва -2013.

90. Строгонов A.B. Проектирование микропроцессорных ядер с конвейерной архитектурой для реализации в базисе ПЛИС фирмы Altera / A.B. Строгонов, С.И. Давыдов // Твердотельная электроника и микроэлектроника: межвузовский сборник научных трудов. - 2009. - №8. - С. 136-142.

91. Строгонов A.B. Проектирование процессора с фиксированной запятой в САПР ПЛИС Quartus II / A.B. Строгонов, С.А. Цыбин, O.A. Золотухина, С.И. Давыдов // Твердотельная электроника и микроэлектроника: межвузовский сборник научных трудов. - 2009. - №8. - С. 91-95.

92. Строгонов A.B. Исследование передаточных вентилей программируемых коммутаторов ПЛИС / A.B. Строгонов, С.И. Давыдов // Твердотельная электроника и микроэлектроника: межвузовский сборник научных трудов. -2010.-№9. -С. 153-159.

93. Строгонов A.B. Разработка имитационной модели ПЛИС типа 111 IBM с использованием технологии соединений трассировочных ресурсов single-driver / A.B. Строгонов, М.С. Мотылев, С.И.Давыдов, Д.С. Шацких С.А. Цыбин, A.B. Быстрицкий // Твердотельная электроника и микроэлектроника: межвузовский сборник научных трудов. - 2011. - №10. - С. 77-83.

94.Строгонов A.B. Разработка схемы конфигурирования ПЛИС методами сканирования пути / A.B. Строгонов, С.И. Давыдов // Элементная база силовой электроники: 5 традиционный всероссийский семинар, СБИС и ПЛИС специального назначения. Воронеж. - сентябрь 2013.