Исследование и оптимизация схемотехники систем синхронизации цифровых устройств с предельной производительностью тема диссертации и автореферата по ВАК РФ 05.13.15, кандидат технических наук Бутузов, Александр Валерьевич

• Бутузов, Александр Валерьевич
• кандидат технических наук
• 2006

Оглавление диссертации кандидат технических наук Бутузов, Александр Валерьевич

Введение.

1. Традиционные системы синхронизации.

1.1. Основные понятия и определения.

1.2. Предыдущие исследования и постановка задачи.

1.3. Методология разработки быстродействующих энергосберегающих элементов синхронизации.

1.4. Критерий сравнения различных реализаций триггеров.

1.5. Основные конфигурации триггеров и их оптимизация.

1.6. Применение методологии разработки высокопроизводительных и энергосберегающих триггеров.

2. Синхронизация устройств, построенных с использованием динамических элементов. .45 2.1. Предыдущие исследования и постановка задачи.

2.2. Классификация способов синхронизации устройств, построенных с использованием динамических элементов.

2.2.1. Стандартная система синхронизации «домино».

2.2.2. Система синхронизации, организованная по методике задержанного сброса.

2.2.3. Системы синхронизации, организованные по методике самовосстановления.

2.2.4. Система синхронизации «домино», допускающая фазовые разбросы.

2.3. Сравнительный анализ систем синхронизации.

2.3.1. Стандартная система синхронизации «домино».

2.3.2. Метод задержанного сброса.

2.3.3. Метод самовосстановления.

2.3.4. Синхронизация по методу «домино», допускающему фазовые разбросы.

2.3.5. Сравнение методов синхронизации.

3. Системы синхронизации с предельным быстродействием.

3.1. Общая структура конвейерной системы с предельным быстродействием.

3.2. Временные соотношения для синхронизации устройств, построенных на динамических вентилях.

3.3. Методика построения высокоэффективных систем синхронизации.

3.3.1. Методика организации синхронизации динамической системы с предельными характеристиками быстродействия.

3.3.2. Исследование оптимальной производительности для системы с предельными характеристиками быстродействия.

3.3.3. Методика организация синхронизации динамической системы с высоким быстродействием и длинными рабочими импульсами.

3.4. Дополнительные аспекты проектирования.

3.4.1. Надежность и контролепригодность системы синхронизации.

3.4.2. Методология расчетов разбросов задержек по цепи вычисления и восстановления.

3.4.3. Оценка разбросов задержек по цепи вычисления и восстановления.

3.4.4. Мощность динамических систем.

4. Программные средства оптимизации динамической системы синхронизации.

4,1. Программное средство для автоматизации проектирования системы синхронизации с предельными характеристиками быстродействия.

4.1.1. Модели используемых вентилей.

4.1.2. Принцип работы программы автоматической настройки системы синхронизации.

4.2. Программное средство для верификации временных соотношений в динамической системе синхронизации.

4.3. Практическое применение программного средства.

5. Примеры использования динамических систем синхронизации.

5.1. Целочисленный 32-разрядный сумматор.

5.1.1. Общая структура сумматора.

5.1.2. Логическая организация сумматора.

5.1.3. Основные схемотехнические решения.

5.1.3.1. Входные регистры.

5.1.3.2. Схемы PGK генераторов и функций обходных цепей.

5.1.3.3. Схемы переноса.

5.1.3.4. Дифференциальные усилители.

5.1.4. Синхронизация сумматора.

5.2. Умножитель 32x32.

5.2.1. Логическая структура умножителя.

5.2.2. Схемотехника умножителя и основные характеристики.

5.3. Умножитель 8x8.

Введение диссертации (часть автореферата) на тему «Исследование и оптимизация схемотехники систем синхронизации цифровых устройств с предельной производительностью»

Проектирование системы синхронизации является одним из ключевых этапов разработки цифровых устройств, поскольку она обеспечивает управление потоками данных для корректного выполнения логических операций. Фактически, для современных микропроцессоров система синхронизации обеспечивает согласованную работу миллионов логических элементов. Система синхронизации используется и для реализации функции конвейеризации, позволяющей эффективно переиспользовать аппаратуру для параллельных вычислений. Для микропроцессоров система синхронизации также является связующим звеном между двумя уровнями - архитектурным, где существенную роль играет организация конвейера, и схемотехническим, где характеристики синхросистемы определяют производительность разрабатываемых устройств. Отметим важную роль, которую система синхронизации играет при диагностике и отладке микропроцессоров.

Актуальность работы. Схемотехническая реализация системы синхронизации связана с рядом накладных расходов, определяемых технологическими разбросами, изменением условий функционирования отдельных частей системы, неравномерностью нагрузок. В конечном итоге эти факторы приводят к снижению производительности микропроцессора. Часть накладных расходов обусловлена свойствами элементов хранения, используемых в системах синхронизации. Система синхронизации вносит существенный вклад в общую мощность потребления, так как синхросигнал характеризуется максимальной активностью переключений (рис.1). Поэтому как для достижения высокой производительности, так и для целей энергосбережения, оптимизация системы синхронизации является весьма актуальной задачей.

Современные тенденции ставят дополнительный вызов для разработки системы синхронизации. К ним следует отнести:

- Усовершенствование архитектуры микропроцессоров. Для увеличения производительности организация конвейера делается все более и более агрессивно -увеличивается глубина конвейера, а число логических уровней внутри конвейерной ступени снижается. В результате увеличивается как относительное число триггеров, так и их вклад в общую производительность системы.

- Развитие КМОП-технологии, определяющее рост частоты микропроцессоров при переходе к более совершенным технологическим процессам (рис. 2).

- Увеличение степени интеграции, приводящее к росту флуктуаций напряжения питания и наводок, что в свою очередь ведет к увеличению вклада разбросов фронтов синхросигналов в ограничение минимального периода тактовой частоты. С увеличением степени интеграции длина пути распространения синхросигнала и нагрузка на синхросигнал растут, что увеличивает разбросы фронтов.

- Уменьшение технологических размеров, приводящее к росту неточности контроля за размерами структур на кристалле в процессе изготовления, что вызывает увеличение разбросов фронтов синхросигнала.

- Увеличение сложности новых разработок (см. рис. 3), требующее соответствующего усложнения механизмов отладки. Одно из распространенных решений - включение в элементы синхронизации дополнительной функциональности для диагностики, что усложняет нахождение оптимальных схемотехнических решений.

- Ограничение ресурса теплоотводящих систем и рост рынка мобильных устройств, предъявляющие повышенные требования к величине рассеиваемой мощности современных микропроцессоров. Это усложняет задачу разработки высокоэффективных систем синхронизации, поскольку зачастую решения для снижения мощности приводят и к уменьшению производительности. Технологическая тенденция по увеличению концентрации тепловыделения на кристалле (см. рис. 4) подчеркивает актуальность задачи снижения мощности. й Кэш Система СИ

Исполнит. Устр-ва S Управление

Драйверы ввода/вывода

3000

2500

2000

1500

2 1000

500

Pentium 4 •

Pentium 4 •

Aihlonl 900 »

Athlorf

Ath!on2100

1 Itanium

PowerPC о

• IBM-G4 Pill

Cray-1 S ■

Athlon - Itanium

Alpha 21264 PIN Xeon * * Alpha 21164 Exponential*

Alpha 21164 .lBMS/390 Alpha 21064 * UltraSparc II

СГаУСОсГсуЬег|ВМ 3090

CDCCyba Jv/1|psx

1975

1980

1985

1990

1995

2000

2005 Год

Рис.2. Характеристики быстродействия ведущих микропроцессоров [2].

Высокие требования как к производительности, так и к мощности современных цифровых устройств, в совокупности с дополнительными сложностями, вызванными упомянутыми выше тенденциями, требуют новых подходов к разработке высокоэффективных систем синхронизации. Необходима более сложная методология разработки системы синхронизации с учетом оптимизации не по единственному параметру, а как минимум по двум - мощности и быстродействию. Так, для статической схемотехники, характеризуемой конструктивно малой потребляемой мощностью, актуальным становится нахождение быстродействующих схемотехнических решений. Для динамической схемотехники, наоборот, - быстродействие является конструктивным параметром, здесь требуются решения для сокращения мощности и накладных расходов на синхронизацию и предзаряд вентилей, что в конечном итоге позволяет дополнительно повысить производительность. а а а. о ь 5 п X СО а. IX А ч я 3 о с с

EV4 EV5 EV6 EV7 EVS

Рис.3. Увеличение сложности современных микропроцессорных систем на примере нескольких поколений микропроцессоров фирмы DEC/Compaq

3].

70 GO GO 40 30

1----1---г i L i i 4--—i— i i +—i— i i Т"Г~ j

J-Hoi flols

4 i

-i i

T"~"l f"

1 L J i i i -4-—i----i—

•t-j----! i i

-r^r r

H------h

-f—T'~

4-.U. / ----

X \ -f—f— i i

T~T" i i 4—j

1.0 0.4 0.6 0.Й 0.2$ «д14 0.13 0.10 0.07 Frocks 'iricrcosi

Рис. 4. Эволюция концентрации мощности на кристалле [4].

Цель исследования. Целью диссертационной работы являлось нахождение эффективных логических и схемотехнических решений для проектирования высокопроизводительных энергосберегающих систем синхронизации конвейерных устройств как на статической, так и на динамической КМОП логике.

В соответствии с целью исследования в работе предложены и исследованы схемотехнические методы разработки систем синхронизации, позволяющие эффективно решать обозначенные проблемы. Рассмотрен весь спектр цифровых устройств, начиная от нацеленных на применения, требующие энергосбережения, и заканчивая предназначенными для высокопроизводительных вычислений. В главе 1 представлена обобщенная методология проектирования триггеров для статических устройств в широком диапазоне требований как на тактовую частоту, так и на мощность потребления.

В главе 2 исследованы основные подходы, используемые в современных высокопроизводительных микропроцессорах для синхронизации устройств на динамической схемотехнике, и проведен сравнительный анализ основных параметров. В главе 3 рассмотрена методология построения системы синхронизации без временных потерь для устройств, построенных с использованием динамической логики. В главе 4 представлено программное средство для автоматизации проектирования системы синхронизации без временных потерь и ее временной верификации. В главе 5 представлены практические результаты применения методологии. В заключении приведены основные результаты, полученные в работе.

Заключение диссертации по теме «Вычислительные машины и системы», Бутузов, Александр Валерьевич

Заключение.

Параметры системы синхронизации оказывают решающее влияние на характеристики всего цифрового устройства: разброс и крутизна фронтов синхросигнала ограничивают производительность, энергия драйверов синхросигнала вносит значительный вклад в мощность системы. В работе рассмотрены эффективные способы построения систем синхронизации для высокопроизводительных энергосберегающих устройств.

Разработана методология проектирования статических хранящих элементов, позволяющая получать схемы, оптимизированные как по быстродействию, так и по энергопотреблению. В теоретическую основу легла теория дифференциального исчисления для функций многих переменных. Предложен инженерный способ быстрого и эффективного применения методологии на практике, используя возможности современных САПР. Методология апробирована на практике с помощью программы моделирования.

Исследована структура и схемотехника элементов хранения с учетом современных требований по обеспечению возможностей диагностики и стремления сократить накладные расходы на синхронизацию. Предложено схемотехническое усовершенствование схемы на дифференциальном усилителе, позволившее достигнуть 30% увеличение быстродействия при равных энергиях переключения по сравнению со стандартной схемой MS-триггера.

Для поиска оптимальных решений в области динамической схемотехники создана классификация типов конструктивных решений, применяемых в современных высокопроизводительных микропроцессорах. Выделены способы, отличающиеся оптимальным быстродействием и мощностью потребления. Разработана методология расчетов и конструирования системы синхронизации с предельным быстродействием для функциональных устройств на динамической логике.

Так как минимизация накладных расходов по быстродействию в динамической системе требует значительных инженерных усилий, разработано вспомогательное программное средство для облегчения проектирования высокопроизводительных систем синхронизации и верификации временных соотношений в окончательной электрической схеме.

Для апробации методологии проектирования высокопроизводительных систем синхронизации разработаны тестовые устройства на динамической логике с применением предложенных систем синхронизации. В качестве тестовых схем рассмотрены типовые устройства обработки данных в современных микропроцессорах - сумматор и умножитель.

Методология проектирования и схемотехника статических хранящих элементов были использованы в расширении библиотеки стандартных ячеек при разработке SPARC-совместимого микропроцессора в ЗАО «МЦСТ», а также в НИР по низковольтной схемотехнике в ИМВС РАН.

Методология проектирования динамических систем синхронизации и схемотехника тестовых устройств была применеа в ОКР «Многопроцессорный вычислительный комплекс «Эльбрус-ЗМ(П)» в ЗАО "МЦСТ», а также ряде НИР по низковольтной схемотехнике в ИМВС РАН.

Базовые соотношения, лежащие в основе разработанной методологии проектирования высокопроизводительных систем синхронизации, получены в метриках, независимых от параметров технологических процесса. Это дает основание для вывода о том, что результаты работы сохраняются и для устройств, разработанных на новых поколениях технологических процессов, основные параметры которых получаются линейным масштабированием предыдущего поколения. Вместе с тем, эффекты немасштабируемости таких параметров как питающее и пороговое напряжения подчеркивают актуальность предложенных в работе решений для энергосбережения и для будущих поколений технологических процессов.

Список литературы диссертационного исследования кандидат технических наук Бутузов, Александр Валерьевич, 2006 год

1. P. Gronowski et al. "High-performance microprocessor design", 1.EE Journal SSC, vol.33, no.5, May 1998, P.676-688

2. V. Oklobdzija, J. Sparso "Future Directions in clocking Multi-GHz systems", ISLPED 2002 tutorial

3. J. Rabaey, "Ultra Deep Submicron Design Challenges", Advanced 1С Design, 2001

4. S. Borkar, "Design challenges of technology scaling", IEEE Micro, vol.19, no.4,1999, P. 2329

5. D. Messerchmitt "Synchronization in digital system design", IEEE J. of Selected Areas in Communications, vol. 8, no.8, Oct 1990, P. 1404-1419

6. S. Unger, C.-J. Tan, "Clocking Schemes for High-Speed Digital Systems", IEEE Trans. Computers, No. 10, Oct. 1986, P. 880 895.

7. A. Champernowne et al "Latch-to-latch timing rules", IEEE Trans. On Computers, vol. 39, no. 6, June 1990, P.798-808

8. S.-Z. E. Lin et al., "Optimal Time Borrowing Analysis and Timing Budgeting Optimization for Latch-Based Designs", ACM Transactions on Design Automation of Electronic Systems, vol. 7, no. 1, January 2002, P. 217-230

9. V. Oklobdzija, "Multi-GHz systems clocking", 5th International Conference on ASIC, vol. 2, Oct. 2003, P. 701 -706

10. H.Patrovi et al., "Flow-through latch and edge-triggered flip-flop hybrid elements", ISSCC Dig. Tech. Papers, Feb.1996, P.138-139

11. D. Draper et al., "Circuit techniques in a 266-MHz MMX-Enabled Processor", IEEE Journal SSC, vol.32, no.ll, Nov. 1997, P. 1650-1664

12. F. Klass, "Semi-dynamic and dynamic flip-flops with embedded logic", Symp. on VLSI Circuits, June 1998, P. 108-109

13. M. Matsui et al., "A 200-MHz 13 mm2 2-D DCT macrocell using sense-amplifier pipeline clocking scheme", IEEE Journal SSC, vol. 29, Dec.1994. P. 1482-1491

14. J. Montanaro et al. "A 160-MHz, 32-b, 0.5-W CMOS RISC Microprocessor", IEEE Journal SSC, vol. 31, Nov. 1996, P.1703-1714

15. B. Nikolic et al.,"Sense-amplifier based flip-flop", IEEE International SSC Conference, Feb. 1999, P.282-283

16. J. Yuan and C. Svensson, "New single-clock CMOS latches and flipflops with improved speed and power savings", IEEE Journal SSC, vol. 32, Jan. 1997, P. 62-69

17. G. Blair, "Comments on new single-clock CMOS latches and flipflops with improved speed and power savings", IEEE Journal SSC, vol. 32, Oct. 1997, P. 1610-1611

18. U.Ko et al., "Design techniques for high-performance energy-efficient control logic," ISLPED, Aug. 1996, P.97-100

19. S. Hesley et al., "A 7th-generation X86 Microprocessor", IEEE International SSC Conference, 1999, P.92-93

20. B. Nikolic et al., "Improved sense amplifier-based flipflop: design and measurements", IEEE J. Solid-State Circuits, vol.35, June 2000, P.876-884.

21. L.E. Sutherland, R. F. Sproull. "Designing for Speed on the Back of the Envelope," Proceedings of the 13th Conference on Advanced Research in VLSI. 1991, P. 1-16

22. А. Бутузов, Г. Кристовский "Инженерный метод оптимизации цифровых КМОП схем, учитывающий внутренние емкости логических элементов и связи между ними", Зарубежная радиоэлетроника, Микроэлектроника, N5, 2005, стр. 389-400

23. N.Nedovic et al., "A clock skew absorbing flip-flop," IEEE International SSC Conference, 2003, P.94-95

24. B.Benschneider et al., "A 300-MHz 64-b Quad-Issue CMOS RISC Microprocessor," IEEE J. Solid-State Circuits, Nov. 1995, vol.30, P.1203-1214

25. M.Nogawa et al., "A data-transition look-ahead DFF circuit for statistical reduction in power consumption", IEEE J. Solid-State Circuits, vol.33, no. 5, May 1998, P. 702-706

26. H. Kawaguchi and T. Sakurai, "A reduced clock-swing flip-flop (RCSFF) for 63% power reduction," IEEE J. Solid-State Circuits, vol.33, no. 5, May 1998, P. 807-811

27. C. Kim and S. Kang "A low-swing clock double-edge triggered flip-flop," IEEE J. Solid-State Circuits, vol.37, no.5, May 2002, P. 648-652

28. V. Stoyanovic et al., "Comparative Analysis of Latches and Flip-flops for High-Performance and Low-Power Systems," IEEE J. Solid-State Circuits, vol. 34, no.4, Apr. 1999, P. 536-548.

29. V. Stoyanovic et al. "A unified approach in the analysis of latches and flip-flops for low-power systems," ISLPED, Aug. 1998. P. 227-232

30. B. Kong et al. "Conditional-capture flip-flop for statistical power reduction," IEEE J. Solid-State Circuits, vol. 36, no.8, Aug. 2001, P. 1263-1271

31. D. Markovic, B. Nikolic, R. Brodersen, "Analysis and design of Low-energy flip-flops", International Symposium on Low-Power Electronics Design, 2001, P. 52-55

32. V. Zyuban, D.Meltzer "Clocking Strategies and Scannable Latches for Low Power Applications", International Symposium on Low-Power Electronics and Design, 2001, P. 346 -351.

33. А. Бутузов, "Эффективная методология разработки синхроэлементов для энергосберегающих систем," Сборник тезисов 46-ой научно-технической конференции МФТИ, 2003, стр. 47

34. М. Olivieri, "Theoretical system-level model for power-performance trade-off in VLSI microprocessor design", Workshop on Complexity Effective Design, in conjunction with the IEEE International Symposium on Computer Architecture, June 2001

35. А. Бутузов "Методология разработки высокопроизводительных энергосберегающих систем", Тезисы докладов XXI Научно-технической конференции в/ч 03425, Москва, 2002,стр.51-52.

36. V.Zyuban, P.Strenski, "Unified Methodology for Resolving Power-Performance Tradeoffs at the Microarchitectural and Circuit Levels", International Symposium on Low-Power Electronics and Design, 2002 P.166-171

37. P. Penzes, A. Martin, "Energy-Delay Efficiency of VLSI Computations", Great Lake Symposium on VLSI, 200238. http://www.synopsys.com/products/mixedsignal/hspice/hspice.html

38. G.Gerosa et al., "A 2.2W 80 MHZ superscalar RISC microprocessor", JSSC, vol.29, Dec. 1994, P.1440-1452

39. D.Dobberpuhl Et AL, "200-MHz 64-b Dual-Issue CMOS Microprocessor", IEEE J. Solid-State Circuits, vol. 27, no. 11, Nov. 1992, P. 1555-1564

40. M. Gowan, L. Brio, and D. Jackson, "Power Considerations in the Design of the Alpha 21264", Design Automation Conference, June 1998, P. 726-731

41. А. Бутузов "Исследование возможностей применения системы самосинхронизации для достижения предельного быстродействия умножителя", XLIV научная конференция МФТИ, 2001, стр. 49

42. М. Horowitz "Skew-tolerant domino circuits", Journal SSC, vol. 32, no. 11, Nov. 1997, P. 1702-1711

43. G. Yee, C, Sechen "Clock-delayed domino for dynamic circuit design," IEEE transactions on VLSI systems, Aug. 2000, P.425-430

44. K. Nowka, T.Galambos, "Circuit Design Techniques for a Gigahertz Integer Microprocessor," Proceedings of the IEEE International Conference on Computer Design, Oct. 1998, P.1117

45. D. Allen et al. "Custom circuit design as a driver of microprocessor performance", IBM J. Res. Dev., vol. 44, no. 6, Nov. 2000, P. 799-822

46. C. Heikes, "A 4.5 mm2 multiplier array for a 2OOMFLOP pipelined coprocessor, " in ISSCC Dig. Tech. Papers, Feb. 1994, P.290-291

47. Rajivan, "Wave propagation logic," US Patent N 5532625

48. J. Silberman et al., "A 1.0-GHz Single-Issue 64-Bit PowerPC Integer Processor", IEEE J. SSC, vol. 33, no. 11, Nov. 1998, P. 1600-1608

49. S. Naffziger, "The Implementation of the Itanium 2 Microprocessor," Journal SSC, vol. 37, No 11, Nov. 2002, P. 1448-1460

50. K. Dessendorff, "The Russians Are Coming," Microprocessor report, 1999

51. D.Harris et al, "Opportunistic time-borrowing domino logic," US Patent N 5517136

52. M.Sprague, "Pulsed reset single phase domino logic", US Patent N 5828234

53. A. Rogers et al., "Non-blocking delayed clocking system for domino logic", US Patent N 6018254

54. P. Glaskowsky, "Intrinsity's Dynamic Designs," Microprocessor report, Aug. 2001

55. T. Williams "Zero overhead self-timed iterative logic", US Patent N 5121003

56. D. Harris "Self-timed domino circuit", US Patent N 6239622

57. T. Williams, M. Horowitz, "A zero-overhead Self-timed 160ns 54b CMOS Divider," IEEE Journal SSC, vol. 26, no. 11, Nov. 1991, P. 1651-1661

58. J. Yang et al, "A Self-Timed Divider Using a New Fast and Robust Pipeline Scheme," IEEE Journal SSC, vol. 36, no. 6, June 2001, P. 917-923

59. T.I. Chappell, R.A. Haring, Т.К. Jaber, E. Seewann, M.P. Beakes, B.A. Chappell, В. M. Fleischer, "High Performance Self Resetting Circuits with Enhanced Testability," IBM Research Report RC20321, Jan. 1996.

60. Vinod Narayanan, Barbara A. Chappell, Bruce M. Fleischer, "Static Timing Analysis for Self Resetting Circuits," ICCAD, Nov. 1996, P. 119-126

61. B. Nguyen et al., "Pipelined clock distribution for self resetting CMOS circuits," US Patent N 5764083

62. A.Podlesny et al., "Efficient half-cycle clocking scheme for self-reset circuit", US Patent N 6323688

63. W. Hwang et al, "Implementation of a Self-Resetting CMOS 64-Bit Parallel Adder with Enhanced Testability," IEEE Journal of Solid-State Circuits, vol. 34, no. 8, Aug. 1999, P. 11081117

64. R. Hitchcock, G. Smith, D. Cheng, "Timing analysis of computer hardware," IBM J. Res. Dev., Jan. 1982, P. 100-105

65. T. Williams, "Latency and Throughput Tradeoffs in Self-Timed Speed-Independent Pipelines and Rings," Stanford University Technical Report CSL-TR-90-431, 1990

66. D. Harris "Skew Tolerant Circuit Design", Morgan Kaufinann, 2001

67. A. Chandrakasan, W. Bowhill,. F.Fox, "Design of High-Performance Microprocessor Circuits", IEEE Press, 2001

68. K.Nowka, "High-performance CMOS System Design Using Wave Pipelining", Technical report, Stanford University, 1995

69. W. Lam, "Valid Clock Frequencies and Their Computation in Wavepipelined Circuits," ICCAD, Jul. 1996, P. 791-807

70. T. Williams, "SPARC64: A 64-b 64-Active-Instruction Out-of-Order Execution MCM Processor", Journal SSC, vol. 30, no 11, P. 1215-1226, Nov. 199576. "WI Low-power microprocessor", MCST report, 2003

71. M. Abramovici, M. Breuer, and A. Friedman, "Digital Systems Testing and Testable Design". Computer Science Press, 1990.

72. M. Roncken, "Defect-Oriented Testability for Asynchronous ICs", Proceedings of the IEEE, vol.87, no.2, Feb. 1999, P. 363-375

73. J. Rabaey, A. Chandrakasan and B. Nikolic, "Digital Integrated Circuits," Prentice-Hall, 2003

74. C. McDonald, R. Bryant, "Symbolic Functional and Timing Verification of Transistor-Level Circuits", ICCAD, Nov. 1999, P. 726-730

75. A. Khoche E. Brunvand, "A Partial Scan Methodology for Testing Self-Timed Circuits", 13lh VLI Test Symposium, May 1995, P. 283-289

76. S. Pagey, A. Khoche and E. Brunvand, "DFT for Fast Testing of Self-timed Control Circuits", the 4th Asian test symposium, Nov. 1995, P. 382-386

77. X. H. Jiang and S. Horiguchi, "Optimization of wafer scale H-tree clockdistribution network based on a new statistical skew model", IEEE Int. Symp. Defect and Fault Tolerant in VLSI Systems (DFT'2000), 2000, P. 96-104

78. J.Qian, S.Pullela, L.Pillage, "Modeling the effective capacitance for the RC interconnect of CMOS gates", IEEE Trans. On Comuputer-Aided Design of Integrated Circuits and Systems, vol.13, no. 12, Dec. 1994, P. 1526-1534

79. M. Eisele, et al "The Impact of Intra-Die Device ParameterVariations on Path Delays and on the Designfor Yield of Low Voltage Digital Circuits,, IEEE Trans. On VLSI Systems "., vol. 5, no. 4, Dec. 1997, P.360-368

80. Managerial statistics, lectures, 2003

81. X. Jiang and S. Horiguchi,Statistical Skew Modeling for General Clock Distribution Networks in Presence of Process Variations, IEEE Trans. On VLSI Systems, vol. 9, no. 5, 0ct.2001, P. 704-712

82. T. Sakurai, "Closed form expressions for Interconnection Delay, Coupling, and Crosstalk in VLSI's", IEEE Trans. On Electron Devices, vol. 40, no. 1, Jan. 1993, P.118-124

83. M. Afghahi and C. Svensson, "Performance of synchronous and asynchronous schemes for VLSI systems," IEEE Trans. Comput., vol. 41, July 1992, P. 858-872

84. K. R. Lakshmi Kumar, "Characterization and modeling of mismatch in MOS devices and application to precision analog design," Ph.D. dissertation, Carlton Univ., Ottawa, ON, Canada, 1985

85. J. Bastos, M. Steyaert, A. Pergoot, and W. Sansen, "Mismatch characterization of submicron MOS transistors," Analog Integrated Circuits Signal Processing, vol. 12, 1997, P. 95106

86. K. R. Lakshmikumar, A. Hadaway, and M. A. Copeland, "Characterizationand modeling of mismatch in MOS transistors for precision analog design", IEEE J. Solid-State Circuits, vol. SC-21, Dec. 1986, P. 1057-106693. www.mosis.com

87. C.M. Lee, E.W. Szeto,., "Zipper CMOS", IEEE Circuits and Devices, vol. 2, no. 3, May 1986, P. 10-17

88. А. Бутузов, А. Подлесный, "Быстродействующий 64-разрядный сумматор для микропроцессора "Е2К", Информационные технологии и вычислительные системы, N1, 2001, стр. 34-42

89. В. Parhami, "Computer arithmetic, algorithms and hardware designs," Oxford University Press, 2000

90. J. Uyemura, "CMOS Logic Circuit Design," Kluwer academic publishers, 1999

91. C. Wallace, "A Suggestion for a Fast Multiplier," IEEE Transaction on Electronic Computers, Vol. 13, Feb. 1964, P. 14-17

92. A.D. Booth, "A Signed Binary Multiplication Technique," Quarterly J. Mechanical and Applied Math., vol. 4, part 2, 1951.

93. R. Jessany et al. "Comparison of single- and dual-pass multiply-add fused floating point units," IEEE Trans. Comput., vol. 47, no. 9, Sep. 1998, P.927-937

94. K. Chu, D. Pulfrey, "A comparison of CMOS circuit techniques: differential cascode voltage switch logic versus conventional logic", IEEE J. Solid-State Circuits, vol. 22, no. 4, 1987, P. 528-532