Высокопроизводительные RISC-микропроцессоры для встраиваемых применений с оптимизированной структурой конвейера команд тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Осипенко, Павел Николаевич

• Осипенко, Павел Николаевич
• кандидат технических наук
• 2005

Оглавление диссертации кандидат технических наук Осипенко, Павел Николаевич

Введение.

Глава 1. Анализ методов снижения энергопотребления цифровых КМОП СБИС.

1.1. Сравнение влияния качества схемотехнических решений современных микропроцессоров на энергопотребление.

1.2. Методы снижения энергопотребления в цифровых схемах.

1.3. Снижение напряжения питания и уменьшение проектных норм.

1.4. Динамическое управление частотой и напряжением питания.

1.5. Включение дополнительных тактов останова в конвейер.

1.6. Использование нескольких напряжений в одном кристалле.

1.7. Применение технологии «кремний на изоляторе».

1.8. Метод селективного отключения синхросигнала.

1.9. Использование средств САПР.

1.10. Выводы, постановка задачи.

Глава 2. Эффективность отключения блоков в тактах останова для микропроцессоров, ориентированных на встроенные применения.

2.1. Анализ типовой задачи для встраиваемых применений.

2.2. Исследование структуры энергопотребления RISC микропроцессора для встраиваемых применений.

2.3. Оценка эффективности отключения блоков для типовых режимов работы микропроцессора.

2.4. Система моделирования для исследования логической модели микропроцессора.

2.5. Оценка эффективности селективного отключения блоков микропроцессора.

2.6. Методика оценки эффективности селективного отключения блоков микропроцессора.

2.7. Выводы.

Глава 3. Оптимизация структуры конвейера с целью уменьшения параметра «энергопотребление/производительность».

3.1. Анализ возможности реализации отключения неиспользуемых блоков без снижения производительности в рамках существующего конвейера.

3.2. Анализ вариантов оптимизации структуры конвейера исследуемого микропроцессора на примере К1.

3.3. Анализ структуры конвейера RISC-микропроцессора на примере IDT79R32364.

3.4. Методика структурной оптимизации конвейера команд.

3.5. Выводы.

Глава 4. Применение разработанных методик при проектировании RISC микропроцессора К2 с уменьшенным показателем энергопотребление/производительность».

4.1. Применение методики оценки эффективности селективного отключения блоков микропроцессора при проектировании микропроцессора К2.

4.2. Применение методики структурной оптимизации конвейера команд при проектировании микропроцессора К2.

4.3. Комплекс структурных и схемотехнических решений, позволяющий оптимизировать структуру конвейера с целью уменьшения параметра «энергопотребление\производительность».

4.4. Выводы.

Глава 5. Разработка и исследование микропроцессора с оптимизированной структурой конвейера.

5.1. Структура оптимизированного конвейера с учетом предложений по оптимизации структуры конвейера.

5.2. Основные характеристики микропроцессора с оптймизированной структурой конвейера.

5.3. Стенд для исследования микропроцессоров К1 и К2. Результаты измерений энергопотребления.,.

5.4. Сравнение энергопотребления наиболее близких аналогов RISC-микропроцессора К2.

5.5. Выводы.

Введение диссертации (часть автореферата) на тему «Высокопроизводительные RISC-микропроцессоры для встраиваемых применений с оптимизированной структурой конвейера команд»

Технологические достижения микроэлектроники привели к бурному росту степепи интеграции, повышению рабочих частот интегральных схем и, как следствие, к увеличению локальной плотности выделения рассеиваемой энергии в полупроводниковых приборах. Для стационарной аппаратуры, в которой допустимо применение систем охлаждения, возможно использование специальных корпусов и радиаторов, отсутствуют жёсткие ограничения на потребляемую мощность. Разработчики такой аппаратуры могут использовать компоненты, для которых потребляемая мощность достигает 100 Вт и более на корпус СБИС. Однако во многих приложениях именно мощность потребления становиться ограничивающим фактором при дальнейшем повышении рабочей частоты и функциональной сложности СБИС.

В настоящее время быстро растет рынок встраиваемых систем, портативных и переносных устройств с автономным питанием. Это относится к коммуникационным приборам (телефоны, пейджеры), портативным компьютерам, навигационным приборам и многим другим. Для этих областей применения требуются устройства малого размера, более легкие, работающие длительное время без перезарядки батарей. Для многих портативных устройств эти требования непосредственно транслируются в требования к уменьшению энергопотребления, поскольку элементы питания (батареи или аккумуляторы) имеют значительный вес и габариты. В таких применениях потребляемая мощность СБИС не должна превышать долей или единиц Вт на корпус. По имеющимся прогнозам для выполнения проектных задач ближайших 10-15 лет необходимо уменьшить энергопотребление СБИС более, чем на порядок по сравнению с параметрами современных КМОП схем.

С другой стороны, увеличение объемов обрабатываемой информации и необходимость их обработки в реальном времени требуют от вычислительных систем все более высокой производительности.

Требования снижения энергопотребления и повышения производительности СБИС микропроцессоров, в общем случае, противоречат друг другу. Поэтому поиск путей разрешения этой проблемы, разработка методик проектирования, поиск структурных и схемотехнических решений, обеспечивающих выполнение все более сложных задач при соблюдении жёстких норм энергопотребления является актуальной проблемой.

Цель работы: Разработка методик проектирования, типовых структурных и схемотехнических решений, обеспечивающих создаиие высокопроизводительных микропроцессоров для встраиваемых применений с пониженным значением параметра «энергопотребление/производительность», а также создание и исследование конкретных реализаций высокопроизводительных RISC-микропроцессоров.

Для достижения указанной цели необходимо решение следующих задач:

1. Анализ методов снижения энергопотребления СБИС класса микропроцессоров.

2. Определение модели типовой задачи для встраиваемых применений, модели типовой системы и комплекса тестовых программ, имитирующих поведение системы при выполнении типовой задачи.

3. Исследование структуры энергопотребления СБИС микропроцессора в различных режимах.

4. Разработка системы моделирования, позволяющей исследовать режимы работы и загрузку основных функциональных узлов проектируемого микропроцессора на ранней стадии разработки.

5. Разработка методики оценки эффективности селективного отключения неиспользуемых блоков.

6. Разработка методики структурной оптимизации конвейера команд.

7. Разработка комплекса типовых структурных и схемотехнических решений, обеспечивающих селективное отключение неиспользуемых блоков при сохранении производительности.

8. Проектирование высокопроизводительной СБИС современного RISC микропроцессора с оптимизированной структурой конвейера команд.

9. Сравнительные исследования образцов RISC микропроцессоров для оценки влияния предложенных методов проектирования и разработанных структурных и схемотехнических решений на энергопотребление и производительность

Научная новизна диссертации

1. Разработана методика оценки эффективности селективного отключения блоков микропроцессора для встраиваемых применений. Методика основана на анализе структуры блоков микропроцессора с учетом их активности при выполнении типовых задач для встраиваемых применений. Методика формализует процесс принятия наиболее целесообразных решений о реализации схем селективного отключения блоков микропроцессора на заданном наборе типовых задач. Применение методики позволяет снизить риск принятия ошибочных решений на ранней стадии разработки, за счет чего снизить трудоемкость и общее время проектирования при обеспечении заданных параметров.

2. Разработана методика структурной оптимизации конвейера команд, обеспечивающей минимизацию параметра энергопотребление/производительность на заданном наборе типовых задач. Методика формализует процесс оптимизации конвейера с целью минимизации параметра энергопотребление/производительность при выполнении типовой задачи. Применение методики позволяет сократить сроки проектирования и обеспечить достижение требуемых параметров.

3. Разработан комплекс оригинальных структурных и схемотехнических решений, позволяющих снизить энергопотребление RISC микропроцессора при сохранении его производительности. Предложенные решения могут быть использованы при разработке новых типов микропроцессоров с RISC архитектурой.

Практическая значимость и внедрение результатов диссертации

Впервые в России разработан и изготовлен на отечественном предприятии 32-разрядный RISC-микропроцессор К2, который по показателю производительность/энергопотребление находится на уровне лучших зарубежных аналогов.

Положения, выносимые на защиту

1. Методика оценки эффективности отключения неиспользуемых блоков. Использование методики позволяет принять наиболее целесообразное решение о реализации схем селективного отключения блоков в СБИС микропроцессоров на заданном наборе типовых задач.

2. Методика структурной оптимизации конвейера команд, обеспечивающая минимизацию параметра энергопотребление/производительность на заданном наборе типовых задач.

3. Комплекс структурных и схемотехнических решений, позволяющих реализовать схему отключения неиспользуемых блоков при сохранении производительности RISC-микропроцессора, а именно:

• изменение распределения микроопераций по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»;

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать такты останова в циклах записи в кэш-память;

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирование признака отключения CMstall и снизить требования к быстродействию памяти данных, а также достичь сокращения занимаемой площади и энергопотребления.

Апробация результатов диссертации

Основные положения диссертации докладывались и обсуждались на следующих семинарах и конференциях:

1. Международная школа-семинар по автоматизации и компьютеризации в науке, технике и промышленности ACS'98.(r. Москва, 1998г.).

2. II Всероссийская научно-техническая конференция молодых ученых «Современные проблемы аэрокосмической науки», (г. Жуковский, 1999г.).

3. Научная сессия МИФИ-2004, (г. Москва, 2004г.).

4. Научно-технический семинар фонда УНИЭТ «Новые отечественные разработки в области создания микропроцессоров, процессоров цифровой обработки сигналов, микроконтроллеров: создание, проблемы, опыт применения, перспективы» (г. Москва, 2004г.).

5. Девятая международная научно-техническая конференция «ПЭМ-2004» Актуальные проблемы твердотельной электроники и микроэлектроник (г. Таганрог, 2004г.).

6. Пятая научно-техническая конференция «Элементная база 2004» «Проблемы обеспечения ракетно-космической отрасли высококачественной элементной базой» (г. Сочи, 2004г.).

7. Научная сессия МИФИ-2005, (г. Москва, 2005г.).

Публикации

По результатам диссертации опубликовано 17 работ.

Структура и объем диссертации

Диссертация состоит из введения, пяти глав, заключения и списка литературы, включающего 103 наименований. Содержание диссертации изложено на 145 страницах, включая рисунки, графики и таблицы.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Осипенко, Павел Николаевич

Основные результаты пятой главы:

1) Разработан микропроцессор К2, при проектировании которого использованы структурные и схемотехнические решения, разработанные в результате применения разработанных методик.

2) Разработана методика экспериментального определения влияния ' отключения неиспользуемых блоков в тактах останова, вызванных ситуацией CMStall, с учетом влияния других конструктивных решений, снижающих

I I I энергопотребление микропроцессора К2.

3) Разработан стенд, позволяющий измерять энергопотребление микропроцессоров в процессе выполнения тестовых программ. Проведены измерения энергопотребления микропроцессоров К1 и К2 при выполнении тестовых программ Prime и Flops 2.0. |

4) Определены экспериментальные значения коэффициента влияния отключения неиспользуемых блоков К тос/еехр- Полученные результаты соответствуют расчетным значениям коэффициента Кmocje, полученным в главе 2, с точностью 22%, что свидетельствует о корректности предложенной в работе методике оценки эффективности отключения неиспользуемых блоков микропроцессора.

5) Показано, что применение предложенных в диссертационной работе методик и разработанных на их основе структурных и схемотехнических ' ' решений, позволило снизить энергопотребление от 35 до 75 % в зависимости от задачи, увеличить быстродействие до 100% без учета влияния технологии, а также сократить время проектирования до двух раз.

Заключение. Основные результаты диссертации {

1) Разработана методика оценки эффективности селективного отключения блоков микропроцессора. Назначение методики состоит в том, чтобы ; обоснованно определить режимы работы микропроцессора, для которых целесообразно применение метода отключения неиспользуемых блоков, и для каждого выбранного режима определить набор отключаемых блоков. I t

Применение методики позволяет уменьшить риск принятия ошибочных решений на ранней стадии разработки, за счет чего снизить трудоемкость и общее время проектирования.

2) Разработана методика структурной оптимизации конвейера. Назначение методики состоит в минимизации параметра j энергопотребление/производительность при выполнении заданной типовой задачи. Поставленная цель достигается за счет формализации процесса разработки структурных и схемотехнических решений, обеспечивающих реализацию схем отключения неиспользуемых блоков при сохранении или повышении производительности.

3) Проведена апробация разработанной методики оценки эффективности селективного отключения блоков микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встроенных применений. В результате использования методики достигнуты следующие основные результаты:

• Определены типовые задачи для встраиваемых применений, предложена тестовая система и построена модель типовой задачи, которая состоит из набора тестовых программ Prime, Dhrystone 2.1 и Flops 2.0 выполняемых в течении 40%, 25% и 35% общего времени соответственно. I

Модель типовой задачи может использоваться при исследовании свойств

134 i любых микропроцессоров, предназначенных для встраиваемых применений.

• Разработана система моделирования, позволяющая исследовать поведение узлов микропроцессора при выполнении тестовых задач. I

Система использует поведенческое описание микропроцессора на языке I

Verilog HDL с возможностью подключения модулей, написанных на языке «С». Моделирование выполняется под управлением программы Verilog-NC компании Cadence.

• Реализовано выполнение тестовых задач на модели микропроцессора и вычислены коэффициенты эффективности селективного отключения неиспользуемых блоков для каждого из режимов I функционирования, что позволило сделать вывод о целесообразности реализации схемы отключения блоков, неиспользуемых в режиме останова CMStaIl.

4) Проведена апробация разработанной методики структурной оптимизации конвейера команд микропроцессора на примере проектирования высокопроизводительного RISC микропроцессора для встроенных применений. В результате использования методики разработан следующий комплекс I структурных и схемотехнических решений, введенных в структуру микропроцессора для обеспечения эффективности отключения неиспользуемых блоков: ! I

• изменение распределения действий по ступеням конвейера с целью перехода от способа адресации кэш-памяти «physical index, physical tag» к способу адресации «virtual index, physical tag»; j

• отказ от кэш-памяти с прямым отображением и переход к двух-ассоциативной кэш-памяти;

• введение в схему управления кэш-памятью дополнительного буфера, позволяющего минимизировать количество тактов останова в циклах записи; •

• модернизация компилятора языка «С» с целью учета введения дополнительного буфера в схеме управления кэш-памятью; i

• разделение временной диаграммы доступа к полям тэгов и данных в циклах чтения кэш-памяти, что позволяет повысить общее быстродействие за счет ускоренного формирование признака отключения CMstall и при этом снизить требования к быстродействию памяти данных, за счет чего достичь экономии в занимаемой площади и энергопотреблении. i

5) С использованием структурных и схемотехнических решений, полученных i с помощью методики оптимизации конвейера команд, разработаны структурные и схемотехнические решения, которые использованы при проектировании высокопроизводительного микропроцессора для встраиваемых применений К2.

Опытные образцы этого микропроцессора изготовлены по КМОП-технологии с технологическими нормами 0.35 мкм.

6) Проведено исследование энергопотребления микропроцессоров К1 и К2. Показано, что использование разработанных в диссертационной работе методик проектирования, структурных и схемотехнических решений позволяет обеспечить снижение энергопотребления RISC-микропроцессоров при решении типовых задач от 35 до 75 % (в зависимости от задачи), повысить производительность на 100% (при сохранении технологии производства) и сократить время проектирования в 1,5-2,0 раза. !

Практический результат заключается в разработке первого в России; 32i разрядного RISC микропроцессора для встраиваемых применений, предназначенного для изготовления на российском предприятии.

На базе микропроцессора К2 в ряде организаций спроектированы и I изготовлены модули в конструктиве 3U, 6U и PC 104, реализующие функции законченной ЭВМ и предназначенные для встроенных применений:

- модуль интеллектуальных интерфейсов в конструктиве 6U (КБ «Корунд-М», I г.Москва);

- модуль навигационных приемников в конструктиве PC 104 (КБ «Навис», г.Москва);

- модуль центрального процессора в конструктиве 3U (НКБ ВС, г. Таганрог).

Разработанные методика оценки эффективности селективного отключения блоков и методика оптимизации конвейера команд могут быть использованы при разработке новых типов RISC-микропроцессоров и позволяют на ранней стадии разработки обеспечить эффективность реализации схем селективного отключения блоков СБИС класса микропроцессоров на заданном наборе типовых задач. Методики позволяют сократить время разработки за счет снижения риска принятия неэффективных решений и, соответственно, уменьшения количества итераций проектирования.

Разработанная система моделирования, позволяющая исследовать режимы работы, использования и загрузки каждого из функциональных узлов проектируемого микропроцессора на ранней стадии разработки, может быть адаптирована для исследования различных типов микропроцессоров, а также других типов сложнофункциональных цифровых устройств, например системного контроллера или периферийных модулей на ранних стадиях проектирования, что сокращает количество необходимых аппаратных итераций при создании опытных образцов СБИС.

Разработанный отечественный микропроцессор К2 не уступает зарубежным аналогам по показателю энергопотребление/производительность.

Результаты диссертации используются при проектировании нового 64разрядного RISC микропроцессора, разработку которого в настоящее время выполняет НИИСИ РАН.

Список литературы диссертационного исследования кандидат технических наук Осипенко, Павел Николаевич, 2005 год

1. Yeap G. Practical low power digital VLS1.Design I I Kluwer Academic Publishers, 1998.

2. Chandrakasan A., Sheng S., Broersen R. Low-power CMOS Digital Design // IEEE Journal of Solid-State Circuits, 1999, v.27(4), pp.473-484.

3. Chandrakasan A., Brodersen R. Low Power Digital CMOS Design // Kluwer Academic Publishers, 1995.

4. Ricardo Gonzalez, Mark Horowitz. Energy Dissipation in General Purpose Microprocessors // IEEE Journal of Solid-State Circuits, 1996, v.31(9), pp. 12771284.

5. Pedram M. Power Minimization in 1С Design: principles and Applications // ACM T4ransactions on Design Automation of Electronic Systems, January, 1996. v. 1 (1), pp.3-56.

6. Yeap G., Wild A. Introduction to Low-Power VLSI design // International Journal of High Speed Electronics and Systems, January, 1996, v.7, n.2, pp. 1-26.

7. Najm F. A servey of Power Estimation Techniques in VLSI Circuits // IEEE Transaction on VLSI Systems, December, 1994, v.2(4), pp.446-455.

8. Najm F. Transition Density: A new measure of activity in Digital Circuits // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, February, 1993, v. 12(2), pp.310-323.

9. Newmani M., Najm F. Towards a High-level Power Estimation Capability // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, January, 1996, v.l5(6), pp.588-598.

10. Borah M., Owens R., Irwin M. Transistor Sizing for Low Power CMOS Circuits // IEEE Transitions on Computer-Aided Design of Integrated Circuits and Systems, January, 1996, v. 15(6), pp.665-671.

11. Yeap G.K., Nairn F.N. Low Power VLSI Design and Technology// Selected Topics in Electronics and Systems. World Scientific Publishing Co, 1996, v.6.

12. Power Compiler Workshop. Student Guide // Synopsys, 2003.

13. Nikolaidis S., Chatzigeorgiou A. Circuit-Level Low-Power Design, in Designing CMOS Circuits for Low Power // Kluwer Academic Publishers, 2002.

14. Li Y., Henkel J. A framework for estimating and minimizing energy dissipation of embedded IIW/SW systems // Proc. Design Automation Conf., June, 1998, pp. 188193.

15. Kougia S., Chatzigeorgiou A., Nikolaidis S. Evaluating Power Efficient Data-Reuse Decisions for Embedded Multimedia Applications: An Analytical Approach И Journal of Circuits, Systems and Computers, February, 2004, v.13(1), pp 125-129.

16. Chatzigeorgiou A., Stephanides G. Energy Issues in Software Design of Embedded Systems // 2nd WSEAS International Conference on Applied Informatics, Rethymnon, Crete, Greece, July 7-14, 2002.

17. Ishihara Т. and Yasuura Н. "Voltage scheduling problem for dynamically variable voltage processors" // Proc. Int'l Symposium on Low Power Electronics and Design, August, 1998, pp. 197-202.

18. Patterson D., Hennesy J. Computer Architecture and Quantitative Approach // Morgan Kaufmann Publishers, Inc., San Francisco, California, 1996.

19. Raghunathan A., Jha N.K., Dey S. High-Level Power analysis and optimization // Kluwer Academic Publishers, 1998.

20. T.Kuroda et al. Variable supply-voltage scheme for low-power high-speed CMOS digital design //JSSC, Mar. 1998, vol.33, pp.454-462.

21. Intel Centrino Mobile Technology Performance Brife // March, 2003. www.intel.com/performance

22. Mobile Intel® Pentium® III Processors Intel SpeedStep® Technology

23. The Mobile AMD Athlon Processor // AMD, Inc, 2002, www.amd.com

24. AMD Power Now Technology // AMD, Inc. 2000, www.amd.com

25. Explaining AMD PowerNow!™ Technology // AMD, Inc. 2000, www.amd.com

26. LongRun™ Dynamic Power/Thermal Management //www.transmeta.com

27. Transmeta Gets More Efficeon // Microprocessor Report, October, 2003, v. 17( 10).

28. Cruisor Processor Benchmark Report // Transmeta corporation, January, 2003.

29. Brooks D., Martonosi M. Adaptive Thermal Management for High-Performance Microprocessors // In Workshop on Complexity Effective Design, 2000.

30. Suesmith В., Paap III P. PowerPC 603 microprocessor power management // Communications of the ACM, June, 1994, vol.6, pp.43-46.

31. Gary S., Dietz C., Eno J. The PowerPC TM 603 microprocessor: a low-power design for portable applications // Proceedings of the IEEE International Computer Society Conference (COMPCON 94), San Francisco, CA, February, 1994, pp.307315.

32. Kuroda T. Low power CMOS Design. A Design and System Perspective //IWFIPT, Keio University, 2001.

33. Kuroda T. Low-power CMOS digital design with dual embedded adaptive power supplies //JSSC, April 2000, vol.35(4), pp.652-655.

34. Kuo J., Lin S. Low-voltage SOI CMOS VLSI devices and circuits //John Wiley & Sons, Inc, New York, 2001.

35. Tiwari V. et. al. Reducing Power in High-performance Microprocessors // Design Automation Conference, San Francisco, June, 1998.

36. Shelar R., Narayanan H., Desai M. Orthogonal Partitioning and Gated Clock Architecture for Low Power Realization of FSMs // IEEE Int. ASIC/SOC conf, September, 2000, pp.266-270.

37. Theeuwen F., Seelen E. Power Reduction through Clock Gating by Symbolic Manipulation, Proc // IFIP Int. Workshop on Logic and Architecture Synthesis, 1996.

38. Papachristou C., Spining Mark, Mehrdad Nourani. A Multiple Clocking Scheme for Low Power RTL Design // International Symposium on Low Power Design, 1995.

39. Lang Т., Musoll E., and Cortadella J. Individual flip-flops with gated clocks for low power data paths // IEEE Transactions on Circuits and Systems- II: Analog and Digital Signal Processing, June, 1997, v.44(6), pp.507-516.

40. Darren Jons. How to successfully use Gated Clocking in ASIC design // MIPS Technology Inc, 2002.

41. Power Compiler. User Guide. Release 2002.05 // Synopsys Inc, May 2002.

42. Low Power for BuildGates Synthesis and Cadence PKS, Version5.0.10// Cadence Design System, Inc, 2003.46. ГОСТ 26765.52-8747. ГОСТ 26765.51-86

43. Семейство ЭВМ для специализированных применений // М.: КБ-Корунд-М, 2000.

44. MIL-IIDBK-1553A Multiplex application handbook, 1988.

45. Бетелин В.Б., Осипенко П.П. и др. Серия микроконтроллеров и управляющих ЭВМ с архитектурой MIPS // Тезисы доклада на международной школе-семинаре по автоматизации и компьютеризации в науке, технике и промышленности ACS'98. М.: ИЯИ РАН, 1998, -С.46.

46. Осипенко П.Н. Малогабаритные ЭВМ с архитектурой MIPS // Тезисы доклада на II Всероссийская научно-техническая конференция молодых ученых «Современные проблемы аэрокосмичсской науки» Жуковский: ЦАГИ, 1999, -С. 16.

47. Halfhill R. Embedded Benchmarks Grow Up // Microprocessor Report, June, 1999, v.l3(8), pp. 1-5.

48. Gurnow H., Wichmann B. A synthetic benchmark // IEEE Computer, February, 1976, v.19(2).

49. Guthaus M., Ringenberg J., Ernst D., Austin Т., Mudge Т., Brown R. MiBench: a Free, Commercially Representative Embedded Benchmark Suite // In the Proceedings of the 4-th Workshop on workload Characterization, Austin, December, 2001.

50. Lee C., Potknjak M., Mangione-Smith W.H. MediaBench: a Tool for Evaluating and Synthesizing Multimedia and Communications systems // In the Proceedings of the 30lh Intl. Symposium on Microarchitecture, December, 1997, pp.330-335.

51. A1 Aburto. Flops 2.0 // ftp://ftp.nosc.mil/pub/aburto/tlops/

52. Dhrystone Benchmark: Rationale for Version 2 and Measurement Rules //SIGPLAN Notices 23,8 August, 1988, p.49-62.

53. Reinhold Weicker. Understanding Variations in Dhrystone Performance // Siemens AG, AUT E 51, Erlangen, April, 1989.

54. Weicker R. Dhrystone: A synthetic Systems Programming Benchmark // Communications of the ACM, October, 1984, v.27(19), pp.2013-2030.

55. Dhrystone Benchmark Results for Products of MIPS Technologies, Inc // MIPS Technology, Inc, 2004.

56. Лякина Е.П., Сидоров С.А. Система внутреннего программного обеспечения управляющих ЭВМ // Проблемы исследований и разработок по созданию силовых и энергетических установок XXI века. Тезисы докладов. — М.: ЦИАМ, 2000, -С.139-141.

57. Patterson D., Hennesy J. Computer Organization and Design: The Hardware/software Interface // Morgan Kaufmann Publishers, Inc., San Francisco, California, 1998.

58. Kane Jarry, Heinrich Joe. MIPS RISC Architecture // MIPS Computer System, Inc, 1992.

59. Performance: The Future of Embedded Processing // MIPS Technologied, Inc, 2004.

60. Levy M. Embedded Processors Set New Levels // Microprocessor Report, January, 2001, v.15(1), pp.30-33.

61. Levy M. MIPS Pipeline Favors Synthesizability // Microprocessor Report, June, 2003 v. 17(6), pp.35-37.

62. Halfhill T. MIPS Embrace Configurable Technology // Microprocessor Report, March, 2003, v.l7(3), pp.7-16.

63. MIPS Processors Are Superior for High-Performance, Power-Constrained Applications // MIPS Technologies, Inc, 2004.

64. Yun K. Y., Beerel P. A., Arceo J. Fligh-performance two-phase micropipeline building blocks: double edge-triggered latches and burst-mode select and toggle circuits // IEE Proceedings, Circuits, Devices and Systems, October, 1996, v. 143, pp.282-288.

65. MIPS R3000 User's Manual // MIPS Computer Systems, 1987.

66. The IDT79R3071, IDT 79R3081 RISController Hardware User's manual // Integrated Device Technology, Inc, Revision 2.0, April 4, 1994.

67. Моделирование вычислительных систем на базе микропроцессоров с архитектурой MIPS / А.П. Емелин, П.А. Монахов, П.Н. Осипенко, В.Н.

68. Подобаев // Научная сессия МИФИ-2004: Сб.науч.трудов. -Т.1. М.:МИФИ, 2004. -С.136-137.

69. LVS Reference Manual // Cadence Design Systems, 2000.

70. Alpert D., Flynn M. Performance Trade-Offs for Microprocessor Cache Memories // IEEE micro, July, 1988, v.8(7), pp.44-45.

71. Smith A.J. "Cache Memories" // Computing Surveys, September, 1982, v. 14(3), p.473.

72. Eric Wu C., Hsu Yarsun, Liu Yew-Huey. A quantitative evaluation of cache types for high-performance computer systems // IEEE Transactions on Computers, October, 1993, v.42(10).

73. Cao P., Felten E., Li K. Application-Controlled File Caching Policies // USENIX Summer, 1994.

74. Pattersen K., Li K. An Evaluation of Multiprocessor Cache Coherence Based on Virtual Memory Support // Proc. Of the 8th Int.l Parallel Processing Symp., 1994.

75. Jacob В., Mudge T. Virtual memory in Contemporary Microprocessors // IEEE micro, July, 1998, v. 18(4), pp.60-75.

76. James C. Hoe Memory Hierarchies: V. M. // Electrical & Computer Engineering, Carnegie Melon University, 2000.

77. Bellas N., Flajj I., Polychronopoulos C. Energy and Performance Improvements in Microprocessor Design using a Loop Cache // Proc. of the 1999.

78. Koji Inoue, Vasily G. Moshnyaga. Trends In High-Performance, Low-Power Cache Memory Architectures // IEICE Trans Electron, 2001.

79. MIPS R4000 User's Manual // MIPS Computer Systems, Inc, 1991.

80. IDT79RC64474 & IDT79RC64475 RISController 64-bit Embedded Microprocessor, Hardware Reference manual // Integrated Device Technology, Inc,1999.

81. Riordan T. The Genesis and Success of 64-bit MIPS Processors: An Embedded Perspective // PNC-Sierra, Inc, August, 2002.

82. IDT79RC32364 RISController Advanced Architecture 32-bit Embedded Microprocessor, User Reference Manual // Integrated Device Technology, Inc,2000.

83. Seznec A. A case for two-way skewed Associative caches // In the Proceedings of the 20th Intl. Symposium on Computer Architecture, San Diego, May, 1993, pp. 169178.

84. Norman P. Improving Direct-Mapped Cache Performance by the Addition of a Small Fully-Associative Cache and Prefetch Buffers // In Proceedings of the 17th Annual International Symposium on Computer Architecture, IEEE, June, 1990, pp.364-373.

85. Х-fab X-CMOS 0.35 Design Kit//www.xfab.com

86. Осипенко П.Н. Управление синхросигналом как способ снижения энергопотребления 32-х разрядного RISC микропроцессора // Информационная безопасность. Микропроцессоры. Отладка сложных систем.

87. Сб. статей, Под ред. академика РАН В.Б. Бетелина, -М.:11ИИСИ РАН, 2004. -С.27-35.

88. Бабаян Б., Ким А., Сахин Ю. Отечественные универсальные микропроцессоры серии "МЦСТ-R" // ЭЛЕКТРОНИКА: Наука, Технология, Бизнес, 2003, № 3.

89. Черников В.М., Виксне П.Е., Фомин Д.В. Однокристальный цифровой нейропроцессор с переменной разрядностью операндов // Приборостроение. 1996. Т. 39. No7. -С. 13-21.

90. Кашкаров В., Мушкаев С. Организация параллельных вычислений в алгоритмах БПФ на процессоре NM6403 // Журнал "Цифровая обработка сигналов", 2001, № 1.

91. Левин В.К. Отечественные суперкомпьютеры семейства МВС // http://parallel.ru/mvs/

92. Preview: Embedded Processor Forum 2004 // Microprocessor Report, April, 2004, v.18(4), pp. 12-14.

93. Современные микропроцессоры // Лаборатория Параллельных Информационных Технологий, -М:НИВЦ МГУ, Ноябрь 2003, www.parallel.ru

94. Осипенко П.Н. Методика оценки эффективности применения метода отключения неиспользуемых блоков RISC-микропроцессоров // Научная сессия МИФИ-2005: Сб.науч.трудов. -Т.1. М/.МИФИ, 2005. -С.78-79.