Маломощные цифровые сложнофункциональные блоки КМОП СБИС тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Гармаш, Александр Александрович

• Гармаш, Александр Александрович
• кандидат технических наук
• 2010

Оглавление диссертации кандидат технических наук Гармаш, Александр Александрович

СПИСОК СОКРАЩЕНИЙ

ВВЕДЕНИЕ

ГЛАВА 1. ФИЗИЧЕСКИЕ ОСНОВЫ ЭНЕРГОПОТРЕБЛЕНИЯ НАНОРАЗМЕРНЫХ ЦИФРОВЫХ КМОП СБИС

1.1. Динамическая мощность цифровых КМОП СБИС 19 1.1.1. Мощность, затрачиваемая на перезаряд узловой емкости 19 1.1.2 Мощность, связанная с протеканием сквозного тока

1.1.3. Метод энергетической оптимизации логических цепей 21 1.1.4 Выводы по параграфу

1.2. Статическая мощность цифровых СБИС 26 1.2.1. Подпороговый ток

1.2.1. Ток обратно смещенного р-n перехода

1.2.2. Ток утечки через переход затвор-подложка

1.2.4. Ток стока, индуцированный затвором (GIDL)

1.3. Тенденции в изменении соотношений между динамической и статической мощностью при уменьшении проектных норм

Выводы по главе

ГЛАВА 2. СНИЖЕНИЕ ЭНЕРГОПОТРЕБЛЕНИЯ АРИФМЕТИКО-ЛОГИЧЕСКИХ

БЛОКОВ

2.1. Снижение энергопотребления цепей распространения тактового сигнала

2.2. Методы снижения энергопотребления арифметико-логических блоков, заложенные в средства САПР

2.2.1. Изменение размеров элементов (Gate Sizing)

2.2.2. Переподключение входов элементов (Pin swapping)

2.2.3. Объединение элементов (Pin merging)

2.2.4. Оптимизация фронтов сигналов (Slew optimization) '

2.2.5. Перестроение логических цепей

2.2.6. Алгоритм автоматической оценки мощности. Анализ рассмотренных методов. '

2.3. Библиотека стандартных логических элементов

2.3.1. Логика с использованием проходных транзисторов

2.3.2. Преодоление ограничений, накладываемых на элементы с проходными транзисторами.

2.3.3. Разработанные элементы библиотеки

2.4. Методика использования функциональных узлов

2.4. Модификация метода отключения функциональных узлов

Выводы по главе

ГЛАВА 3. СНИЖЕНИЕ ЭНЕРГОПОТРЕБЛЕНИЯ СФ-БЛОКОВ СОЗУ

3.1. Обобщенная структурная схема двух координатной секции СОЗУ.

3.2. Анализ энергопотребления секции однопортовой СОЗУ

3.3. Определение оптимальной структуры секции накопителя

3.4. Методы повышения быстродействия СОЗУ

Выводы по главе

ГЛАВА 4. ПРАКТИЧЕСКОЕ ИСПОЛЬЗОВАНИЕ РАЗРАБОТАННОГО

МАРШРУТА ПРОЕКТИРОВАНИЯ

4.1. Использование библиотеки, включающей разработанные логические элементы

4.2. Семейство СФ-блоков СОЗУ

4.1.1. Выбор ячейки памяти для СФ-блока СОЗУ

4.1.2. Предварительный расчет параметров СФ-блока СОЗУ 4К*16 бит

4.1.3. Схемотехническая и топологическая реализация СФ-блока СОЗУ

4.1.4. Верификация СОЗУ

4.3. СФ-блоков ФАПЧ

4.2.1. Структурная схема ФАПЧ и принцип действия

4.2.2. Цифровое ядро ФАПЧ

4.2.3. Минимизация энергопотребления ФАПЧ

Введение диссертации (часть автореферата) на тему «Маломощные цифровые сложнофункциональные блоки КМОП СБИС»

Актуальность темы

Микроэлектронные цифровые вычислительные системы играют ключевую роль в решении широкого спектра стоящих перед страной экономических и оборонных задач. В связи с этим, развитие отечественной электронной компонентной базы (ЭКБ) относится к числу приоритетов научно-технической политики Российской федерации (РФ). Сложившаяся в последние годы устойчивая тенденция к расширению масштабов использования иностранной ЭКБ в отечественных электронных системах в сочетании с утратой Россией передовых научно-технических позиций в сфере разработки и производства ЭКБ создает реальную угрозу национальной безопасности РФ. В настоящее время в России действуют государственные программы [1-2], целью которых является создание экономически выгодных условий и предпосылок для развития отечественной ЭКБ.

Обеспечение конкурентоспособности отечественной ЭКБ гражданского, военного и специального назначения требует от разработчиков одновременного достижения высоких технологических и экономических параметров микросхем, таких, как: высокий процент выхода годных, низкую себестоимость производства, высокой производительности, широкого набора выполняемых функций и др [3]. В

1960-1990гг. для заказчиков ЭКБ определяющими являлись, прежде всего, производительность, функциональные возможности и надежность компонентной базы. В последние 30 лет совершенствование технологий проектирования и изготовления микросхем, сопровождаемое уменьшением характерных размеров транзисторов в соответствии с законом Мура [4], с одновременным ростом их быстродействия позволяет повышать эти характеристики. Однако рост степени интеграции и производительности микросхем сопровождается увеличением как 1 общей, так и удельной (на мм ) рассеиваемой мощности (для рабочих режимов). Именно эти характеристики в последнее время стали играть все большую роль в ограничении предельных возможностей, как отдельных микросхем, так и создаваемых на их основе устройств. В работе [5], например, отмечается, что в центральных процессорах персональных компьютеров повышение тактовой частоты с 100 Мгц в 1994 до 4200 МГц в 2007 привело к возрастанию рассеиваемой мощности с 10 Вт до 90 Вт, а удельной рассеиваемой мощности с

У 9

0.09 Вт/мм до 0.62 Вт/мм (что близко к удельному энерговыделению ТВЭЛа ядерного реактора [5]). Столь высокое энерговыделение приводит к росту рабочей температуры кристалла,, относительный подъем которой на 10° С в среднем в 2 раза увеличивает статистическую вероятность отказа микросхемы [6]. Рост температуры так же увеличивает токи утечек и снижает быстродействие активных элементов, что критически важно для современной ЭКБ [1-3,5,6]. Помимо этого увеличение рассеиваемой СБИС мощности само по себе приводит к росту такого критичного для ряда специальных применений параметра, как общее энергопотребления электронных систем, которое ограничивает время беспрерывной работы от независимого источника питания.

Охлаждение микросхемы за счет естественного рассеивания тепла в нормальных условиях возможно при применении специально спроектированных корпусов (с большой площадью поверхности) до уровня удельной рассеиваемой мощности не превышающего 0.03 Вт на мм [6], что значительно ниже рассеиваемой мощности высокопроизводительных микросхем [5]. При большом значении рассеиваемой мощности для стабилизации температуры кристалла в состав микроэлектронных устройств требуется введение систем охлаждения (СО) (для этого, как правило, применяют системы конвекционного типа с механическими вентиляторами [4,5]). Однако данное техническое решение существенно повышает весогабаритные параметры электронных устройств (объем, занимаемый СО процессора Pentium IV, примерно в 100 раз превышает объем корпуса чипа) и имеет ограничение по применению в ряде систем специального назначения.

В связи с этим разработка комплексных мер снижения энергопотребления современных цифровых СБИС, при сохранении других функциональных параметров, является одной из актуальных, задач развития отечественной методологии проектирования ЭКБ. Данная задача становится еще более актуальной вследствие активного внедрения наноразмерных сверхбольших интегральных схем (СБИС) типа "система на кристалле" СнК (англ. "System on chip") и развитием методологии проектирования с повторным использованием сложно-функциональных (СФ) блоков [7]. Существенным фактором ограничения производительности таких устройств, становится именно энергопотребление.

Наноразмерные СБИС типа СнК содержат процессорные ядра, память (обязательные элементы), а также большое число периферийных цифровых, цифро-аналоговых и аналоговых блоков. В зависимости от функционального назначения СнК более 70% энергопотребления приходится на цифровые СФ-блоки: оперативно-запоминающие устройства (ОЗУ), арифметико-логические устройства (АЛУ - включающие в себя умножители, сумматоры, делители и др.), блоки управляющей логики, устройства синхронизации и др. [7]. Поэтому важной задачей, решаемой при проектировании СнК, является задача уменьшения энергопотребления цифровых СФ-блоков, в том числе СФ-блоков ОЗУ.

В настоящее время общей тенденцией снижения энергопотребления является развитие технологий, позволяющих снизить напряжение питания микросхем и токи утечек активных и паразитных элементов за счет применения технологий с несколькими пороговыми напряжениями, варьированием толщин подзатворного окисла транзисторов и др. Однако, данные технологии не решают проблему снижения энергопотребления в рамках одной технологической базы.

Снижение энергопотребления СБИС СнК в рамках одной технологической базы является сложной иерархической задачей, решаемой на всех уровнях маршрута проектирования СБИС, представленного на рис. 1.

На производство СБИС

Рис.1. Маршрут проектирования СБИС СнК.

На системном уровне создаются, адаптируются и исследуются ключевые алгоритмы работы СБИС СнК, разрабатывается и верифицируется алгоритмическая модель системы. На архитектурном уровне определяется базовая структура СнК, разрабатываются спецификации на её проектирование целиком и на входящие в её состав СФ-блоки. Функциональный уровень включает в себя этапы маршрута проектирования СФ-блоков, основанные на использовании современных средств САПР. Соответственно, в зависимости от уровня проектирования методы снижения энергопотребления делятся на алгоритмические (системный и архитектурный уровни), схемотехнические и топологические (функциональный уровень).

По оценкам, проведенным в работе [8], в зависимости от решений принятых на системном и архитектурном уровнях, энергопотребление СБИС может отличаться в 20. 100 раз. Поэтому значительное количество работ посвящено алгоритмическим методам снижения энергопотребления. В отечественной литературе алгоритмические методы рассмотрены в работах [9,10]. В частности, в работе [9] предложен комплекс структурных и схемотехнических решений, позволяющий реализовать метод «отключения неиспользуемых блоков» для снижения энергопотребления (при сохранении производительности) узкого класса микросхем - RISC-процессоров. Применение этих решений, по оценкам автора, позволяет от 20 до 30 % снизить энергопотребление подобных устройств. В работе [10] предложена методика снижения энергопотребления синтезируемых процессорных ядер, основанная на исключении из набора команд инструкций, не используемых при реализации конкретного приложения.

Разработка СФ-блоков ведется на функциональном уровне по спецификациям, выработанных на системном и архитектурном уровнях. По оценкам, приведенным в работе [8] более 50 % энергопотребления СФ-блока зависит от функциональных решений, принятых при его проектировании.

В современные средства САПР заложены алгоритмы синтеза и верификации цифровых СФ-блоков и СБИС [11-13], реализующие маршрут проектирования, общая структура которого представлена на рис.2. [7, 11-13].

Рис.2. Маршрут проектирования цифровой СФ-блоков СБИС

Маршрут включает в себя следующие этапы:

1. Разработка функционального описания СФ-блока (RTL-описания) на языках HDL (VHDL, Verilog, System Verilog);

2. Моделирование и верификация разработанного функционального описания блока (средства САПР - NC-Sim MLS);

3. Логический синтез - процесс создания электрической (логической) схемы (списка цепей) на базе RTL-описания и библиотеки стандартных логических элементов (САПР - Synopsys Design Compiler, Cadence - Build Gates );

4. Вентильная верификация включает в себя вентильное моделирование (аналоговое моделирование) и статический временной анализ;

5. Физический синтез - процесс автоматического создания топологии блока на базе списка цепей и библиотеки стандартных логических элементов;

6. Верификация топологии - проверка топологии блока на соответствие технологическим правилам и исходному списку цепей. Функциональное моделирование топологии блока.

Работа на этапах проектирования цифрового СФ-блока СБИС, за исключением этапа написания RTL-кода, осуществляется в полуавтоматическом режиме, в котором разработчик задает настройки для синтеза и верификации, исходя из требований к конечному результату. На этапе RTL-кодирования работа ведется вручную в текстовом редакторе, за исключением тех случаев, когда модель системного уровня составлена из библиотечных СФ-блоков. В этом случае САПР предоставляет возможность автоматической генерации RTL кода системы на основе параметризованных RTL-описания цифровых СФ-блоков. Таким образом, средства САПР (Synopsys, Cadence) обеспечивают автоматический сквозной маршрут проектирования, вмешательство в который возможно на этапах: о разработки алгоритма функционирования и RTL-кода СБИС и СФ-блоков; о разработки среды синтеза - библиотек стандартных логических элементов; о настройки параметров инструментов синтеза исходя из требований к устройству.

В литературе [14.80] в последнее время широко обсуждается вопрос снижения энергопотребления отдельных цифровых сложно-функциональных блоков за счет использования различных методов снижения энергопотребления, в основу которых положены общеизвестные принципы снижения общей перезаряжаемой емкости, количества переключений для выполнения определенной логической функции, динамического снижения напряжения питания и отключения неиспользуемых блоков СБИС. Однако, как правило, в этих публикациях рассмотрены методы уменьшения мощности конкретных реализаций блоков, принадлежащих определенному классу устройств, под фиксированный круг задач и,не рассмотрены обобщенные вопросы снижения энергопотребления? на уровнях маршрута проектирования. Попытка обобщения методов снижения потребляемой мощности предпринята в работе [6]. Однако, эта работа, опубликованная в 1997 году, ориентирована на технологии уровня 800-350 нм и не учитывает особенности современных нанотехнологий, а именно существенного увеличения быстродействия транзисторов при снижении характерных размеров до уровня 130 нм (и ниже). Предложенные схемотехнические решения не ориентированы на работу с тактовой частотой более 300 МГц. Так же, в литературе не рассмотрены вопросы разработки стандартных библиотек логических элементов, ориентированных на применение в высокопроизводительных малопотребляющих СФ-блоков.

В отечественной литературе снижению энергопотребления СФ-блоков посвящала работа [14], однако в ней рассматриваются структурно-логические и схемотехнические методы повышения энергоэффективности узкого класса цифро-аналоговых устройств - носимых приемопередатчиков с кодовым разделением канала.

Таким образом, существует потребность:

- в развитии теории и методик проектирования малопотребляющих цифровых СФ-блоков и СБИС и их интеграции.

- в маршруте проектирования малопотребляющих цифровых СФ-блоков и СБИС, дающем разработчикам представление: о физических принципах энергопотребления цифровых СБИС; о методах снижения энергопотребления и их использовании на различных этапах маршрута проектирования цифровых СБИС.

- в отечественной библиотеке стандартных логических элементов, ориентированной на применение в высокопроизводительных СБИС с низким энергопотреблением.

В известной автору отечественной и зарубежной литературе описания подобного маршрута не приводится, (возможно, сведения о подобной методике относятся к категории коммерческих секретов зарубежных компаний-разработчиков архитектуры микросхем).

В настоящее время в России осваивается [1-3] производство микросхем, на основе КМОП технологий с проектными нормами уровня 250-90 нм. Отечественная компания ОАО «Ангстрем-Т» ведет работы по вводу в строй* производственных мощностей с проектными нормами 130-110 нм, ОАО «НИИМЭ и Микрон» реализует инвестиционную программу модернизации производства микросхем до уровня 180 нм [1-3]. Тем самым созданы предпосылки к формированию современной отечественной технологической базы изготовления ЭКБ военного, специального, двойного и гражданского назначения. Обеспечение конкурентоспособности данной ЭКБ по сравнению с зарубежными аналогами требует разработки общедоступной и основанной на современных САПР методики проектирования цифровых СБИС с пониженным энергопотреблением. Эта методика должна быть ориентирована на перспективные технологии с проектными нормами 250-90 нм

Целью диссертационной работы является развитие теории и разработка методик проектирования быстродействующих малопотребляющих цифровых СФ-блоков и их интеграция в маршрут проектирования КМОП СБИС СнК, основанный на применении современных САПР для перспективной отечественной технологической базы уровня 250-90 нм.

Для достижения поставленной цели в диссертационной работе решаются следующие задачи:

1. Анализ физических основ энергопотребления КМОП СБИС и разработка на основе его результатов методики оптимизации логических цепей по энергопотреблению при заданном быстродействии.

2. Анализ маршрутов и методов проектирования цифровых СФ-блоков, основанных на применении средств САПР, и разработка на основе этого анализа требований к элементам стандартной библиотеки логических элементов, ориентированной на использование при автоматическом проектировании быстродействующих малопотребляющих СФ-блоков.

3. Разработка методик снижения энергопотребления цифровых СФ-блоков, в том числе СФ-блоков ОЗУ, и их интеграция в маршрут проектирования.

4. Апробация и использование разработанного маршрута при проектировании малопотребляющих СФ-блоков.

Научная новизна диссертации

1. Предложен метод оптимизации логической цепи по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимального коэффициента нагрузки и числа КМОП каскадов логической цепи.

2. Разработана методика снижения энергопотребления цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде на основании разработанного метода оптимизации логической цепи.

3. Разработана методика расчета оптимального числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую при заданных значениях информационной емкости и быстродействия минимальным энергопотреблением.

Практическая значимость работы

1. Метод оптимизации логических цепей использован при расчете размеров транзисторов сложных логических элементов стандартных библиотек и при проектировании логических цепей в заказанном виде, что позволило на 10-20% снизить их энергопотребление.

2. Методика снижения энергопотребления, основанная на выделении из состава: СФ-блока функциональных узлов и их реализации в заказном виде, использована при проектировании арифметико-логических СФ-блоков и СФ-блока ФАПЧ микропроцессора «Мультикор».

3. Методика расчета оптимального по быстродействию и энергопотреблению соотношения числа строк и столбцов в накопителе позволила на логическом этапе проектирования СФ-блоков ОЗУ определить их структуру и оценить энергопотребление, что сократило время их разработки.

4. Разработанный D-триггер, срабатывающий по фронту и срезу тактового сигнала позволяет на 30-40% снизить энергопотребление цепей распространения тактовых сигналов СБИС СнК.

5. Разработанные быстродействующие малопотребляющие сложные логические элементы использовать при синтезе высокопроизводительных малопотребляющих цифровых СФ-блоков входящих в состав микропроцессора «Мультикор».

Положения, выносимые на защиту

1. Метод оптимизации логических цепей по критерию получения минимального энергопотребления при заданном быстродействии, основанный на расчете оптимальных коэффициентов нагрузки и числа КМОП каскадов логической цепи.

2. Методика снижения энергопотребления цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде с использованием разработанного метода оптимизации логических цепей.

3. Методика расчета оптимального соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую минимальным энергопотреблением при заданных информационной емкости и быстродействии.

4. Схемотехническая реализация триггеров, срабатывающих по фронту и срезу тактового сигналов и обеспечивающих снижение энергопотребления цепей распространения тактовых сигналов.

Внедрение результатов работы

1. Малопотребляющие быстродействующие сложные логические элементы, разработанные с учетом выработанных требований к элементам стандартной библиотеки, использованы при синтезе внутренних цифровых блоков сигнальных процессоров семейства "Мультикор" разработки ГУЛ НПЦ «ЭЛВИС», что подтверждено актом о внедрении.

2. Маршрут проектирования, включающий разработанные методы и методики, использован при проектировании СФ-блоков ФАПЧ и СФ-блоков СОЗУ для сигнальных микропроцессоров семейства "Мультикор" разработки ГУП НПЦ «ЭЛВИС», что подтверждено актом о внедрении.

3. Методика расчета оптимального числа столбцов и строк в накопителе и метод оптимизации логических цепей использованы при разработке СФ-блока СОЗУ 4Кх16 бит в составе СБИС ММК-Р разработки ЗАО НТЦ «Модуль», что подтверждено актом о внедрении.

Апробация диссертации

Основные положения диссертации докладывались и обсуждались на научнотехнических конференциях и семинарах:

Научно-техническая конференция «Электроника, микро- и наноэлектроника», 2004 г. (г. Н.Новгород), 2005 г. (г. Вологда), 2006 г. (г. Гатчина), 2008 г. (г. Петрозаводск).

Научные сессии МИФИ-2005, МИФИ-2007.

Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем - 2005"

Публикации

Основные результаты диссертации опубликованы в 9 работах (в период с 2004 по 2010 гг., в том числе 1 статья в издании, рецензируемом ВАК России.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения и списка литературы. Диссертация содержит 146 страниц основного текста, включая 74 рисунока и 11 таблиц. Список литературы включает 102 наименования.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Гармаш, Александр Александрович

Выводы по главе

1. Разработана методика расчета оптимального с точки зрения быстродействия и энергопотребления соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую при заданных значениях информационной емкости и быстродействия минимальным энергопотреблением.

2. На основании разработанной методики для технологий 250-90нм произведен анализ зависимости энергопотребления СОЗУ от числа столбцов в секции накопителя. В результате анализа установлено, что минимальным энергопотреблением при фиксированной информационной емкости и использовании ЯП, выполненных по правилу "Золотого стандарта" обладает СОЗУ отношение столбцов и строк в секциях накопителя которой (NCT/NCJ1 ш = М1Ж) лежит в некоторой окрестности 0 точки Мнк.опт = 1. На основании графического решения выведенных аналитических выражений автор определяет окрестность 0 границами [0,5.2]. В случае Мнк.опт из 0 динамическое энергопотребление СОЗУ определяется энергией, затрачиваемой на перезаряд разрядных шин, остальные составляющие динамического энергопотребления пренебрежимо малы.

3. На основании разработанной методики произведен анализ зависимости быстродействия СОЗУ от числа столбцов в секции накопителя. В результате анализа установлено, что максимальным быстродействием при фиксированной информационной емкости и использовании ЯП, выполненных по правилу "Золотого стандарта", обладает несекционированое СОЗУ отношение столбцов и строк в накопителе которой (NC1/NCJUII = Мнк) также лежит в некоторой окрестности 0

4. Установлено, что секционирование накопителя является эффективным способом. снижения энергопотребления СОЗУ в том случае, если отношение строк и столбцов секции принадлежит окрестности 0. В этом случае, как и при секционировании по строкам, так и при секционировании» по столбцам, происходит двукратное снижение суммарной емкости разрядных шин. Поскольку при Мнк из 0 энергопотребление СОЗУ определяется энергией, связанной с перезарядом суммарной емкости разрядных шин, то энергопотребление секционированной СОЗУ оказывается в два раза ниже энергопотребления несекционированного СОЗУ. При этом, с точки зрения энергопотребления секционирование по столбцам является предпочтительнее чем секционирования по строкам. Однако, в рамках Мнк из О, предпочтение тому или иному способу секционирования следует отдавать исходя из требований по занимаемой площади и быстродействию. Секционирование одновременно по строкам и столбцам, из-за потребности в объединении адресной части и части ввода-вывода, не имеет преимущества перед СОЗУ аналогичной информационной емкости, составленной из отдельных СФ-блоков СОЗУ, объединенных по шинам данных и адреса. Поэтому применение такого способа секционирования видится нецелесообразным.

Глава 4. Практическое использование разработанного маршрута проектирования

В главе приводятся результаты применения разработанных методик и элементов библиотек при проектировании цифровых СФ-блоков и СФ-блоков СОЗУ.

4.1. Использование библиотеки, включающей разработанные логические элементы

Библиотека логических элементов, включающая разработанные логические элементы, использована при синтезе цифровых СФ-блоков сигнального процессора 1892ВМ2Я (МС-24) серии "Мультикор" производства ГУЛ НПЦ ""ЭЛВИС".

Микросхема сигнального процессора 1892ВМ2Я (МС-24) - это однокристальная двухпроцессорная "система на кристалле" на базе IP-ядерной (IP- intellectual property) платформы "МУЛЬТИКОР", разработанной в ГУП НПЦ "ЭЛВИС" по проектным нормам 250 нм [99,100].

Структурная схема микросхемы 1892ВМ2Я приведена на рис. 4.1. с,»зс? AiJtq » * L

LPOHTD LPORT1 LP04T2 ЬРШТЗ^ мроят АгЫог

CRAM 1 DMA f сое pi щ

SPOKTO SPOKTtj

DSP- Bcoro-14 сое pass

PRAM

AGU iU-V

CPU

1САСНЁ его TIB СфО I

CSJ? QSTR MASKR

OnCO I

IT WOT RTT

UART

EDBS

PCt3

PCU

РАО

YRAMQ.l X

ХЯ/А'-О.! r

ID3S

ALUM

Rr

SI

33

PtL

HO

Рис. 4.1. Структурная схема микросхемы 1892ВМ2Я.

Сигнальный процессор включает в себя следующие СФ-блоки:

CPU - центральный процессор на основе МЗСядра;

CRAM - двухпортовая оперативная память центрального процессора;

- DSP - сопроцессор цифровой обработки сигналов с фиксированной точкой;

DMA - контроллер прямого доступа в память;

MPORT - порт внешней памяти;

- SPORT - последовательный порт;

LPORT - линковый порт;

- UART - универсальный асинхронный порт;

- ICACHE - кэш программ центрального процессора;

IT - интервальный таймер;

WDT - сторожевой таймер;

RTT - таймер реального времени;

- CDB[31:0] - шина данных CPU;

DDB[63:0] - шина данных DMA;

А[31:0] - шина адреса порта внешней памяти;

D[63:0] - шина данных порта внешней памяти;

OnCD - встроенные средства отладки программ;

XRAM, YRAM - памяти данных DSP;

PRAM - память программ DSP;

AGU - адресный генератор;

EDBS - коммутатор внешних шин;

IDBS - коммутатор внутренних шин;

PCU - устройство программного управления; PAG - генератор адреса программ;

PDC - программный дешифратор;

RF - регистровый файл;

ALU - арифметическое устройство;

ALUCtr - управление ALU;

- XDB0 - XDB3, GDB, PDB - шина данных DSP;

• ХАВ, YAB, РАВ - адресные шины DSP;

М, S, A, L - арифметические узлы ALU DSP;

• PLL - ФАПЧ.

Синтез цифровых СФ-блоков осуществлялся на основании разработанной в ГУЛ НПЦ "ЭЛВИС" Verilog модели. Условиями синтеза было получение предельного быстродействия при минимуме энергопотребления.

Общее число логических вентилей, используемых в цифровых СФ-блоках процессора, составило-405 059 штук. Из них число базисных элементов ("И", "И-НЕ", "ИЛИ", "ИЛИ-НЕ","НЕ") и сложных элементов "И-ИЛИ-И-НЕ", "И-ИЛИ-НЕ", "2И-ИЛИ-НЕ", "ЗИ-ИЛИ-НЕ", "ИЛИ-И-НЕ", "2ИЛИ-И-НЕ" составляет 284 179 штук (70% от общего числа).

В микросхеме использован 6 661 элемент "Исключающее-ИЛИ", из которых 622 элемента (10%) реализованы на каскадах с проходными транзисторами. Анализ схемотехники микроконтроллера, проведенный средствами статического анализа САПР Cadence, показал, что элементы с каскадами на проходных транзисторах использованы в некритических трактах. Это соответствует выводам, сделанным при моделировании разработанных элементов, поскольку реализация элемента "Исключающее-ИЛИ" на ПТ уступает по быстродействию, но выигрывает по энергопотреблению относительно реализации на КМОП каскадах.

Реализация элемента "Исключающее-ИЛИ-НЕ" на проходных транзисторах имеет преимущество, как по быстродействию, так и по энергопотреблению (глава 2, табл.2.3). Поэтому такой элемент должен быть использован средствами САПР, как в критических, так и в некритических трактах. Результат, полученный при синтезе процессора МС-24, полностью подтверждает этот вывод. В микросхеме использовано 18 652 элемента "Исключающее-ИЛИ-НЕ", из которых 16 091 (86%) элемент реализован на каскадах с проходными транзисторами.

В арифметико-логических блоках сигнального процессора использовано 7 025 полных одноразрядных сумматоров. Из этого числа 6 521 элемент (92%) реализован на каскадах с проходными транзисторами.

В последовательных цепях процессора использовано 57 415 триггерных элемента. Из них 39 563 элемента реализованных с применением каскадов на проходных транзисторах (69%).

Таким образом, разработанные элементы широко используются средствами САПР при синтезе логических цепей с требованием максимального быстродействия и минимальной мощности. Применение элементов на двунаправленных ключах позволило на 5-7 % снизить энергопотребление цифровых СФ-блоков микропроцессора по сравнению с СФ-блоками, синтезированными на стандартных элементах.

4.2. Семейство СФ-блоков СОЗУ

Маршрут проектирования, включающий разработанные методики, использован при создании СФ-блоков СОЗУ:

- информационной емкостью 1К*20, 1Кх6, 2К><7, выполненных по проектным нормам 250 нм и предназначенных для использования в составе сигнального процессора 1892ВМ2Я (МС-24);

- информационной емкостью 4Кх 16, выполненной по технологии 500 нм.

Рассмотрим подробнее процесс и результаты разработки СОЗУ 4Кх16, поскольку эта СОЗУ обладает наибольшей информационной емкостью.

Разработка СОЗУ 4К>16 проводилась в рамках СЧ ОКР: «Разработка СФ-блока ОЗУ по радиационно-стойкой технологии 0,5мкм», шифр «ММК-Р-ОЗУ». СЧ ОКР «ММК-Р-ОЗУ» выполнялась в соответствии с ТЗ Заказчика на выполнение ОКР по теме «Разработка базовой конструкции радиационно-стойкой микросборки мультиплексного канала по ГОСТ 352070», шифр «ММК-Р».

4.1.1. Выбор ячейки памяти для СФ-блока СОЗУ

В качестве элемента памяти заказчиком предлагалось использовать ЯП типа 6Тр (рис. 4.2,а) - с управляющими р-канальными транзисторами. Исследования, проведенные в [96] показали, что с точки зрения быстродействия предпочтительней является ЯП типа 6Тп (рис. 4.2,6), поскольку при реализации схемотехники по правилам "Золотого стандарта" ячейка памяти типа 6Тп обладает большим током считывания.

WL WL

BL

Vdd

T1 Щ 1

T5 н тз Н в- Т2

JT

T6

BLN

BLN

1И Г

Т4 X а)

6)

Рис. 4.2. Шеститранзисторная КМОП ЯП с n-канальными (а) - 6ТП и р-канальными управляющими транзисторами (б) - 6ТР

Характеристики ЯП обоих типов, выполненных по проектным нормам 500нм, представлены в табл.4.1, из, которой видно, что по энергетическим параметрам ячейка памяти^ типа 6Тп предпочтительнее ячейки 6Тр. При равном токе хранения данных (1ут.яп) -ЯП типа 6Тп обладает меньшей площадью, а также меньшей емкостью разрядных и словарных шин, приходящихся на элемент памяти. Как было показано в главе 3, для снижения энергопотребления необходимо минимизировать значения емкостей словарных и разрядных шин.

Заключение

Основной результат диссертации заключается в развитии теории и разработке методик проектирования быстродействующих малопотребляющих цифровых СФ-блоков и их интеграции в маршрут проектирования КМОП СБИС СнК, основанный на применении современных САПР для перспективной отечественной технологической базы уровня 250-90 нм.

Основной теоретический результат

Разработан метод оптимизации логических цепей по критерию достижения минимального энергопотребления при заданном быстродействии и на его основе разработана методика снижения энергопотребления цифровых СФ-блоков, основанная на выделении функциональных узлов и их реализации в заказном виде.

Частные теоретические результаты

1. Показано, что для логической цепи, оптимизированной по быстродействию и потребляемой мощности доля динамической мощности, связанная с протеканием сквозных токов при переключении элементов не превышает 10%.

2. Определены оптимальное число каскадов и коэффициенты нагрузки в узлах логической цепи, при которых логическая цепь обладает минимальным динамическим энергопотреблением при заданном или максимальном быстродействии.

3. Разработана методика расчета оптимального с точки зрения быстродействия и энергопотребления соотношения числа строк и столбцов в накопителе, позволяющая на логическом этапе проектирования определить структуру ОЗУ, обладающую при заданном быстродействии минимальным динамическим энергопотреблением.

4. Сформулированы требования, предъявляемые к элементам стандартной библиотеки логических элементов, ориентированной на проектирование цифровых СФ-блоков и СБИС СнК с пониженным энергопотреблением.

5. Разработан метод характеризации, позволяющий включить элементы с входными каскадами на ПТ в состав стандартной библиотеки и использовать их при синтезе.

6. Показано, что для технологий 250-90 нм секция накопителя ОЗУ обладает максимальным быстродействием и минимальным энергопотреблением, если отношение числа столбцов и строк в ней лежит в некоторой окрестности [0,5.2] точки 1.

Основной практический результат

Использование маршрута проектирования, включающего разработанные методы и методики, а также библиотеку, содержащую разработанные элементы, позволило для сигнального процессора серии "Мультикор" разработки ГУП НПЦ ""ЭЛВИС" снизить энергопотребление СФ-блоков ФАПЧ на 15%, СФ-блоков ОЗУ и арифметических блоков на 5-15% по сравнению с их исходными вариантами. Результат подтвержден актом о внедрении.

Использование методики расчета оптимального числа столбцов и строк в накопителе и метода оптимизации логических цепей позволили более чем на 50% снизить энергопотребление СФ-блока СОЗУ 4К*16 бит в составе СБИС ММК-Р разработки ЗАО НТЦ «Модуль», что подтверждено актом о внедрении.

Частные практические результаты

1. Разработаны элементы стандартной библиотеки, в которых применены каскады на двунаправленных ключах, что при сохранении быстродействия позволило на 10-20% снизить энергопотребление по сравнению аналогичными элементами, выполненными на стандартных КМОП каскадах.

2. Для схем умножителей и многоразрядных сумматоров разработаны элементы полных одноразрядных сумматоров с чередованием переносов. За счет отсутствия одного каскада в тракте формирования переноса быстродействие таких сумматоров на 10-15 % выше, а энергопотребление на 5-10% ниже, чем у аналогов.

3. Разработано конструктивно-схемотехническое решение D-триггера, срабатывающего по обоим фронтам тактового сигнала и предназначенного для снижения энергопопотребления цепей распространения тактового сигнала.

4. Создана специализированная библиотека функциональных узлов, позволяющая проектировать СФ-блоки ФАПЧ с различным диапазоном генерируемых частот в пределах 0.600 МГц.

Список литературы диссертационного исследования кандидат технических наук Гармаш, Александр Александрович, 2010 год

1. Федеральная целевая программа "Развитие электронной компонентной базы и радиоэлектроники" на 2008 2015 годы. Утверждена постановлением №809 от 26 ноября 2007 г.

2. Стратегия развития электронной промышленности России на период до 2025 года, Приказ Министерства промышленности и Энергетики РФ №311 от 7 августа 2007г.

3. Основы политики Российской Федерации в области развития науки и технологий на период до 2010 года и дальнейшую перспективу. Утверждены. Президентом Российской Федерации 30.03.2002 N Пр-576.

4. Айзек Р. Будущее технологии КМОП // Открытые системы. -2000. -№10. Web:http://schools.keldvsh.ru/sch444/MUSEUM/pres/C W-10-2000.htm

5. Р.Е. Gronowski et al. High performance microprocessor design // IEEE J.Solid-State Circuits. -1998. -vol.33. -№5. -pp.676-686.

6. JLRabaey, M.Pedran. Low power design methodologies // Kluwer academic publishers. Thud printing. -1997. -368c.

7. В.Немудров Г.Мартин. Системы-на-кристалле. Проектирование и развитие // Техносфера Москва -2004. -216с.

8. A. Krishnamoorthy. Minimize 1С power without sacrificing performance // EEdisign. -2004. -№5.

9. Web: http://www.design-reuse.com/articles/8288/minimize-ic-power-without-sacrificing-performance.html

10. Шалтырев В.А. Средства и методы повышения производительности и снижения энергопотребления систем на кристалле, реализуемых на базе программируемых логических интегральных схем: Автореф. Дис. канд. тех. наук. -М., 2009. -28с.

11. Cadence Design Systems, SoC Encounter RTL-to-GDSII System / Техническая доку ментация,-2008.

12. Web:http://www.cadence.com/rl/Resources/datasheets/socencounter ds.pdf

13. Synopsys, Платформы Galaxy и Discovery / Техническая документация, -2009. Web: http://www.alt-s.ru/catalog/svnopsvs/

14. Mentor Graphics, 1С Design and Circuit Design Verification / Техническая документация, 2009. Web: h ttp://www.mentor.com/products/icnanometer desi an/

15. Тимошенко А.Г. Структурно-логические и схемотехнические методы повышения энергоэффективности СБИС для носимых приемопередатчиков с кодовым разделением канала: Автореф. Дис. канд. тех. наук. -М., 2009. -28с.

16. Predicting short circuit power from timing models / E. Acar, R. Arunacalam and R. Nassif // IBM research, Austin. -1995.

17. Web: http://www.research.ibm.com/arl/publications/papers/acar2003.pdf

18. Leakage Current in Sub-Quarted Micron MOSFET: a perspective on Stressed Delta Iddq testing // O.Semenov, A.Vassighi and M. Sachdev// jurnal of electronic testing theory and applications №19 -2003.

19. Leakage Current Mechanism and leakage reduction techniques in deep-submicrometer CMOS circuits / R.Kaushik, S. Mukhopadhyay.

20. Web : http://cad37.cs.nthu.edu.tw/~lab/paners/01182065.pdf

21. Leakage power analysis and reduction: models, estimation ant tools/ A.Aganwal, S. Mukhopadhyay, C.H. Kim, A. Raychowdhury and K.Roy // IEEE Proc.-Comput. Digit. Tech/, -vol.152, -№3, -2005, -pp235.246

22. Computing With Subthreshold Leakage: Device/Cercuit/Architecture Co-Design for Ultralow-Power Subthreshold operation/ A.Raychovvdhury, B.Paul, S.Bhunia and K.Roy//IEEE trans. On VLSI.-vol.13, -№11, -2005, pp 1213-1224.

23. Comparison of leakage currents in RsL measurements and transistors./ -2006. Web: http://www.frontiersemi.com/pdiypapers/RsLransist.pdf

24. Gate oxide leakage and delay tradeoffs for dual-T0X circuits / A. Sultania, D. Sylvester and S.Sapatnekar //IEEE Trans, on VLSI, -vol.13, -№12, -2005, pp 13621375

25. Gate Leakage Reduction for Scaled Devices Using Transistor Stacking / S. Mukhopadhyay, C. Neau, R. T. Cakici, A.Agarwal, С. H. Kim, K. Roy // IEEE Trens. On VLSI system, -vol. 11, -№4, -2003, pp 716-730.

26. Impact of Gate inducted leakage onoverall leakage of Submicrometer CMOS VLSI Circuits // O.Semenov, A. Pradzynski, M. Sachdev IEEE nransactions on semiconductor manufacturing, -vol 15, -№1, -2002

27. Sleep Switch Dual Threshold Voltage Domino Logic With Reduced Standby Leakage Current / V.Kursun, E.Friedman //IEEE trans. On VLSI, -vol.12, -№5, -2004, -pp 485-497.

28. Analysis of Dual-VT SRAM Cells With Full-Swing Single-Ended Bit Line Sensing for On-Chip Cache / F.Hamzaoglu, Y.Keshavarsi, K.Zang, S.Narenda, S. Borkar and all//IEEE trans. On VLSI.-vol.10 -№4,-2002,-pp 91-96.

29. An Accurate Leakage Estimation and Optimization Tool for Dual-VT Circuits / S. Sirichotiyakul, T. Edwards, C. Oh, R. Panda and D. Blaauw // IEEE trans. On VLSI. -vol.10, -№4, -2002, -pp 79-90.

30. Ccharacterization and Modeling of Run-Time Techniques for Leakfge Power Reduction / Y. Tsai, D.Duarte, N. Vijakrishnam and M. Irwin //IEEE tran. On VLSI. -vol.12, -№11, -2004, -pp 1221-1234.

31. Digital Circuit Design Challenges and Opportunities in the Era of Nanoscale CMOS / B.H.Calhoun, Y.Cao // In Proceeding of the IEEE, -vol.96. -№2. -2008. Web: http://www.ece.cmu.edu/~rutenbar/pdf/rutenbar-procieee08.pdf

32. A Clock Power Model to Evaluate Impact of Architectural and Technology Optimization / D. Duarte, N, Vijaykrishnan and M. Irwin // IEEE trans. On VLSI. -vol.19, -№6, -2002, -pp. 844-854

33. A.Chattopadhyay and Z.Zilic GALDS: A complete Framework for Designing Multiclock ASICs and SoCs №6 june 2005 ieee transactions on VLSI 641-654 vol 13

34. Power optimal buffered clock tree design /A.Usami and M. Marek-Sadowska // in Roc. АСМЛЕЕЕ Design Automation Conf, -№6, -1995.

35. DCG: Deterministic Clock-Gating for Low-power Microprocessor Design / H.Bhumia, Y. Chen, K. Roy and T. Vijaykumar //IEEE trans. On VLSI, -vol.14, №2 2006, -pp.245-254.

36. Low-Power Clock Distribution Using Multiple Voltage and Reduces Swings / J. Pangjun and S. Sapatnekar // IEEE trans. Om VLSI, -vol.10, -№3, -2002, -pp.309318.

37. A Low-Power Reduced Swing Global Clocking Methodology / F.H. Ali Asgari M. Sachdev // IEEE transactions on VLSI sys. -vol.12, -№5, -2004, pp. 538-545.

38. Active GHz Clock Network Using Distributed PLLs / V. Gutnik and A. P. Chandrakasan // IEEE journal of solid-state circ. -vol.35, -№11, -2000, -pp 15531560.

39. Low-power Issue for SoCs by C.Piguet TIMA Lab. Reserch Reports / special session pf low-power SoC ISRN TIMA—RR-01 /10-9—FR // -2004. Web:http://www.dateconference.com/archive/conference/proceedings/PAPERS/2001/DATE01/PDFFILES/ 07B l.PDF

40. Strollo A.G.M., Napoli Е., М., Cimino С. Analysis of Power Dissipation in Double Edge-Triggered Flip-Flops // IEEE Trans, on VLSI Sys. -vol.8, -№5, -2000,-PP. 624629.

41. Dual-edge Triggered storage elements and clocking strategy for low power systems / N. Nedovic and V. Oklobdzia / IEEE trans. On VLSI, -vol.13, -№5, -2005, -pp.577-590.

42. Low-Power Clock Branch Sharing Double-Edge Triggered Flip-Flop / P. Zhao, J. McNeely, P. Golconda, M.A. Bayoumi et. all// IEEE Trans, on VLSI Sys. -vol.15, №3,-2007,-pp. 338-346.

43. Comparative analysis of master-slave latches and flip-flops for high-performance and low-power system / V.Stojanovic, V. Jklobdzija // IEEE J. Solid State Circuits-vol.34, -№4, -1999, -pp.536-548.

44. Critical Path Selection for Delay Fault Testing Based Upon a Statistical Timing Model / Li-C. Wang, J-J. Liou // IEEE Trans. On Computer-Aided Design of IS and sys.- 2004. -vol.23. №11 -pp. 1550-1565

45. Performance Optimization Using Extended Critical path Analysis in Multithreaded Programs on Multiprocessors / M. Broberg, L. Lundberg and H. Grahn // Journal of Parallel and Distributed Computing -2001. №61.-pp 115-136

46. Design Compiler Ultra / Datasheet Synopsys, -2009: Web: http://www.svnopsvs.com/Tools/Implementation/RTLSynthesis/Documents/dc ultra ds.pdf

47. Technical for Fast Physical Synthesis / C.J. Alpert, S.K. Karandikar and all //• Proceedings of the IEEE. -2007. -vol.95. №3 -pp 573-599

48. Гармаш А,А. Методы энергетической оптимизации быстродействующих цифровых КМОП СБИС // Электроника микро- и наноэлектроника . Сб. науч. трудов. -М: МИФИ, 2004. -С.221-225.

49. Гармаш А.А. Снижение энергопотребления КМОП логических цепей // Научная сессия МИФИ -2005. Сб. науч. трудов Т1. Автоматика. Микроэлектроника. Электроника. Измерительные системы. -М.: МИФИ, 2005. -С. 177-178.

50. Гармаш А.А. Характеризация элементов стандартной цифровой библиотеки по мощности // Научная сессия МИФИ-2007. Сб. науч. трудов Т.1. -М.:МИФИ, 2007.-С.143.

51. Lower-Power Logic Styles: CMOS Versus Pass-Transistor Logic / R.Zimmermann and W.Fichtner / IEEE Journal of solid-state circuits. -1997. -vol.32. №7 -pp325-337.

52. Alioto M., Palumbo G. Analysis and Comparison on Full Adder Block in Submicron Technjlogy // IEEE Trans, on VLSI Sys. -2002. -Vol.10. №12. -PP. 806-823.

53. Performance analysis of low-pwer 1-bit CMOS Full Adder Cells / A. Shams, T.Darwish and M.Bayoumi // IEEE trans of VLSI -vol. 10 № 1 2002 -pp.20-29

54. Гармаш А.А. Анализ полных одноразрядных сумматоров для высокопроизводительных КМОП СБИС // Электроника микро- и наноэлектроника . Сб. науч. трудов. -М: МИФИ, 2006. -С.57-60.

55. Гармаш А.А. Энергетическая оптимизация логических цепей, разрабатываемых по проектным нормам 250-90нм // Естественные и технические науки, №6, 2009, -С. 33-38.

56. Sequence-Swith Coding for Low-Power Data transmission / M.Yoon // IEEE trans. On VLSI -vol. 12 № 12 2004 -pp. 13 81 -13 85

57. Гармаш A.A. Сравнительный анализ простых матричных умножителей и умножителей, реализованных по алгоритму Бута // Научная сессия МИФИ-2003. Сб. науч. трудов Т.14. -М.:МИФИ, 2003. С.106-107.

58. Гармаш А.А. Повышение быстродействия комбинационных умножителей// Электроника, микро- и наноэлектроника. Сборник научных трудов / Под ред. В. Я. Стенина. -М.:МИФИ, 2002. С.95-97.

59. A Novel High-Speed 54x54 bit Multiplier/ P.Asadi, К. Navi // American Journal of Applied Sciences -2007, №4. -pp 666-672.

60. A Novel 32-bit Scalable Multiplier Architecture / Y.Kolla, Y. Kim, J. Carter // -2003, CLSVLSI'03 April 28-29, Washington, DC, USA.

61. Power Efficient Flexible Processor Architecture for Embedded Applications / F.Vermeulen, F. Catthoor, L.Nachtergaele, D. Verkest and H.De Man // IEEE trans. On VLSI -2003. -vol.11. №3. -pp.376-385

62. Power Management in High-level Synthesis /G.Lakshminarayana, A.Raghunatuan and S.Dey// IEEE trans.on VLSI-1999. -vol.7. №1. -pp.7-15

63. Reduce Dynamic Power Consumption in Synchronous sequential digital design using retiming and supply voltage scaling / N.Chabibi and W. Wolf // IEEE trans. On VLSI -2004. -vol.12 №6. -pp.573-590.

64. Design and analysis of low-power cache using two level folter scheme / Y.-J Chang, S.-J. Ruan // IEEE Trans on VLSI sys. -2003. -vol.10. №.4 -pp.568-580.

65. A Step-by-Step Design and Analysis of Low Power Caches for Embedded Processors / M. Ben Naser and C.A. Moriz // Departmen of Electrical and Computer Engineering, University of Massachusetts, Amherst, Jan 21, -2005.

66. A Lower-Power SRAM Using Bit-Line Charge-Recycling / K.Kim, H. Mahmoodi // IEEE Journal of solid-state circuits. -2008. -vol.43.№2. -pp 446- 459.

67. A Controllable Low-Power Dual-Port Embedded SRAM foe DSP Processor / H. Yang, M.-H. Chang, T. Lin and et. WEB:http://lpsoc.eic.nctu.edu.tw/pub/A%20Controllable%201ow-power%20dual-port%20embedded%20SRAM%20for%20DSP%20processor.pdf

68. Analysis of Dual-VT SRAM Cells With Full-Swing Single-Ended Bit Line Sensing for On-Chip Cache / F. Hamzaoglu, Y. Keshavatzi et al. // IEEE Trans. On VLSI Systems. -2002. -vol.10. №2. -pp.79-90.

69. Circuit and Microarchitectural Techniques for reducing Cache Leakage Power / N. Kim, K. Flautner, D/ Blaauw and Т/ Mudge // IEEE Trans, on VLSI Sys. -2003, -vol.15, №10,-pp. 232-248.

70. Design and Analysis of Two Lower Power SRAM Cell Structures / G. Razavipour, A. Afzali-Kusha and M.Pedram. Web: http://atrak.usc.edu/~massoud/Papers/Two-LowPower-SRAM-cells-TVLSI.pdf

71. Stable SRAM Cell Design for the 32 nm Node and Beyond / L.Chang et al.// VLSI Technology,.Digest of Techiacl Papers. 2005 Symposium. -2005 №6. -pp.128-129.

72. Reducing the sub-threshold and gate-tunneling leakage of SRAM cells using dual-Viand dual-T0X assignment / B. Amelifard, F.Fallah, and M. Pedram // im Proceeding of DATE.-2006, №3, pp. 1-6.

73. Low-Leakage Robust SRAM Cell Design for Sub-lOOnm Technologies /in Procidings of Asia South Pacific Design Automation Conference. -2005, -pp.539-544

74. Negative Word Line Scheme Based Low Power 8kb SRAM for Stand Alone Device / G.M. Reddy, P. Chandrashekara // European Journal of Scientific Reseach -2009, -vol.26, №2, -pp 223-237.

75. Speed and power scaling of SRAM's / R.J. Evans, P.D. Franzon // IEEE Trans. Solid.-State Circ., -2000, -vol. 35, -№2, -pp. 175-185.

76. A Low-Power High-Perfonnans Current-Mode Multiport SRAM / M.M. Khellah, M.I. Elmasry // IEEE trans. On VLSI, -2001, -vol.9, -№5, -pp.590-598.

77. Deep sleep mode: SRAM leakage suppression using ultra low standby data retention voltage. Present at Gigascale Silicon Research Centr. Workshop. -2003. Web: http://www.gigascale.org/pubs/tallks/2003/oakland

78. Гармаш А.А. Оценка максимальной динамической мощности КМОП СОЗУ // Электроника микро- и наноэлектроника . Сб. науч. трудов. —М: МИФИ, 2005. -С. 140142

79. Multi-Bank Main Memory Architecture with Dynamic Voltage Frequency Scaling for System Energy Optimization / H.Benfradj et.al. // IEEE Proceedings of the 9 EUROMICRON Conference on Digital System Design 2006.

80. Курс общей физики: В-5кн.:Кн.2: Электричество и магнетизм: Учеб. Пособие для вузов / И.В. Савельев. -М.: ООО «Издательство Астрель»: «Издательство ACT», -2003. -336с.: ил.

81. Моделирование радиационных эффектов в МДП-транзисторах и логических элементах. Анализ усилителей считывания для интегральных ЗУ: Отчет НИР (итоговый)/ Всесоюзный, науч.-техн. информ. центр Инв.№ Б872098. -М. -1980. -193с.

82. Разработка схемотехнических принципов улучшения технических характеристик КМДП СБИС ОЗУ. Анализ принципов создания и схемотехники быстродействующих КМДП СБИС ОЗУ: Отчет о НИР (заключительный) / № ГР 0186.0046674. -М МИФИ. -1987. -145с.

83. Зи С. Физика полупроводниковых приборов В 2-х книгах. Кн.1. Пер. с англ. 2-е перераб. И доп. Изд. - М.: Мир, 1984. -256с.

84. Список микропроцессоров Intel / ВикипедиЯ // -2009. Web: http://ru.wikipedia.org/vviki/%D0%Al%D0%BF%D0%B8%Dl%81%D0%BE%D0 %ВА %D0%BC%D0%B8%D0%BA%D 1 %80%D0%BE%D0%BF%D 1 %80%D0% BE%D 1 %86%D0%B5%D 1 %81 %D 1 %81 %D0%BE%D 1 %80%D0%BE%D0%B2 I ntel

85. Кармазинсикй A.H. Синтез принципиальных схем цифровых элементов на мдп-транзисторах. -М.: Радио и связь, 1983. -256 с.

86. Интегральные схемы на МДП-приборах: перевод с английского, под. Ред. А.Н. Крамазинского/Издательство "МИР"-М. -1975.88. .SEC KG60000 CELL LIBRARY /2nd Edition // Samsung Electronics Data Book Jan -1994.

87. XFAB Semicondoctor Foundriues AG, Haarbergst. 67, 99097 Erfurt, Germany. Data and Info Sheets.

88. Web:http://ww\v.xfab.com/fileadmin/X

89. FAB/Download Center/Technology/CMQS/XC018 CMOS Data Sheet.pdf Web:http://w\vw.xfab.com/fileadmin/X

90. FAB/Download Center/Technology/CMOS/XCO 18 CMOS Info sheet.pdf

91. Silterra Malasya Sdn. Data sheets.

92. Web: http://www.viragelogic.com/render/content.asp?id=259

93. J. Vandenbusse, G. Gielen, M. Steyart /Sysytem Design of Analog IP Blocks // Kluvver Academic Publishers, Boston/Dordrecht/London/ -2003, -193pp.

94. Сверхбольшие интегральные микросхемы оперативных запоминающих устройств / В.В. Баринов, А.С. Березин, В.Д. Вернер и др. -М.: Радио и связь, 1991.-272 с.

95. Угрюмов Е.П. / Цифровая схемотехника // -СПб.: БХВ-Петербург, 2001. -528с.

96. Deep-submicron CMOS circuit design Simulator in hands E. Sicard, S.D. Dendhina Brook/Cloe Publishing company, Salt Lake City, Utah 84109, USA -2003.

97. Герасимов Ю.М. Особенности расчета ячеек памяти на дополняющих МДП-транзисторах // Ядерная электроника. Сб. статей, вып. 5 / Под ред. Т.М. Агаханяна. М.: Атомиздат. - 1975.- С. 33-38.

98. Герасимов Ю.М., Григорьев Н.Г Элементы памяти для радиационно стойких КМОП нано-СБИС СнК // Элктроника, микро- и наноэлектроника. Сбор. Науч. Труд. / под ред. В .Я. Стенина. -М.ЖМИФИ, -2008. С. 20-29.

99. Григорьев Н.Г. Повышение быстродействия цепей выборки статических КМДП БИС ОЗУ схемотехническими методами. Дис. канд. тех. наук. -М., -1988, УДК 621.382.322,-177с.

100. Input Space adaptive design: A high-level methodology for optimization energy and performance / W.Wang, A. Raghunatihan, G.Lakshminarayana and N.Jha IEEE trans. On VLSI -vol.12 №6 2004 -pp.590-602

101. ГУП НПЦ «ЭЛВИС», техническая документация. Web: http://multicore.ru/index.php?id=47

102. Время кентавров: микросхемы серии Мультикор-1 lxx (МС-11хх) для встраиваемых и мобильных применений / Т. Солохина, Я. Петричкович, А. Глушков, А. Беляев и др.// Журнал Chip News №8 -2002.

103. Web: http://www.chipinfo.rU/literature/chipnews/200208/2.html

104. TSMC 0.25 pm Process SRAM-SP-HD Generator User Manual / -2002, January, Artisan Сотр. Release 5.0.

105. Адрес: i24<16l, Москва, а/я 19 E-mail: main@elvees ги

106. Тел./факс . 195) £ 13-31-88 Web: http//www eivees ru

107. При разработке семейства микросхем сигнальных процессоров семейства "Мультикор" использованы следующие результаты диссертации, полученные автором:

108. При разработке впугрешшх блоков памяти использован предложенный маршрут проектирования цифровых СФ-блоков с пониженным энергопотреблением, включающий методику расчета оптимального соотношения числа строк и столбцов в секциях накопителя.

109. При разработке СФ-блоков ФАПЧ испочьзован предложенный маршрут проектирования цифровых СФ-блоков с пониженны ,i энергопотреблением, включающий метод повторного использования функциональных узлов.

110. Председатель комиссии Члены комиссии:п1. Jf. &

111. У Солохина Т.В. Джиган В.И.1. Глушков А.В.1. УТВЕРЖДАЮ»

112. Генеральный директор ЗАО НТЦ «МодулЕ»""оо внедрении результатов диссертационной работы Гармаша А.А. «МАЛОМОЩНЫЕ ЦИФРОВЫЕ СЛОЖНОФУНКЦИОНАЛЬНЬЫ БЛОКИ КМОП СБИС»,лредставлениой па соискание ученой степени кандидата технических наук

113. Нас оящий акт свидетелт ствует о том, что результаты диссертаьчи Гармаша А.А. испол1 юваны при выполнении СЧ ОКР: «Разработка СФ-блока ОЗУ по радиационно-стойкс й технологии 0,5 мкм», шифр «ММК-Р-ОЗУ».1. В частотности:

114. Разработанная ОЗУ удовлетворяет всем условиям технического задания и не пмее: зарубе, сных аналогов.1. Зам. дирекюрл1. JФомин Д.В.

115. Нач. отдела, гл. конструктор | «ММК -Р»1. Харин В.А.С