Исследование и разработка методов снижения энергопотребления при проектировании микропроцессорных СБИС тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Лобанова, Анна Юрьевна

• Лобанова, Анна Юрьевна
• кандидат технических наук
• 2012

Оглавление диссертации кандидат технических наук Лобанова, Анна Юрьевна

ВВЕДЕНИЕ.

1. Рассеиваемая мощность ИС, схемотехнические методы уменьшения мощности.

1.1. Рассеиваемая мощность ИС и ее составляющие.

1.1.1. Статическая мощность.

1.1.2 Динамическая мощность.

1.2. Методы уменьшения рассеиваемой мощности.

1.2.1. Метод стробирования тактового сигнала (Clock gating).

1.2.2. Метод введения изоляционных элементов (Operand Isolations).

1.2.3. Метод оптимизации набора элементов и их подключения (Gate level optimization).

1.2.4. Метод использования элементов с различным пороговым напряжением (Multi-Vth).

1.2.5. Метод введения различного напряжения питания (Multi-Vdd).

1.3. Пример алгоритма введения элементов с различным пороговым напряжением и изменения размеров элементов для снижения рассеиваемой мощности.

1.4. Анализ эффективности применения нескольких методов одновременно.

1.5. Выводы.

2. Анализ влияния методов на занимаемую площадь и быстродействие. Разработка классификации блоков микропроцессоров.

2.1. Влияние рассматриваемых методов на занимаемую площадь и быстродействие схем.

2.2. Критичность по параметрам быстродействия и занимаемой площади.

2.3. Классификация блоков микропроцессоров.

2.4. Оценка применения рассматриваемых методов на различных проектных нормах.

2.5. Выводы.

3. Разработка методик поиска эффективных комбинаций методов для различных категорий блоков.

3.1. Методики поиска эффективных комбинаций методов.

3.1.1. Методика поиска оптимальной комбинации методов энергосбережения для блока, некритичного по быстродействию, критичного по занимаемой площади.

3.1.2 Блок некритичный по занимаемой площади, критичный по быстродействию.

3.1.3. Критичный по быстродействию, критичный по занимаемой площади.

3.1.4 Некритичный по быстродействию, некритичный по занимаемой площади.

3.2. Выводы.

4. Результаты применения разработанных методик на бло контроллера порта внешней памяти микропроцессора на различных проектных нормах.

4.1. Установленные ограничения и особенности введения методов в средствах проектирования.

4.2. Анализ эффективности применения разработанных методик на проектных нормах 250 нм.

4.3. Анализ эффективности применения разработанных методик на проектных нормах 130 нм.

4.4. Анализ эффективности применения разработанных методик на проектных нормах 90 нм.

4.5. Выводы.

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ.

Список используемой литературы.

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов снижения энергопотребления при проектировании микропроцессорных СБИС»

Актуальность.

Одной из главных задач при проектировании современных интегральных схем становится уменьшение рассеиваемой мощности. Особенно важно решить эту проблему для портативных устройств, работающих от батареи, так как уменьшение рассеиваемой мощности позволит увеличить время работы устройства без дополнительной подзарядки. Кроме того, уменьшение рассеиваемой мощности позволяет снизить стоимость корпусировки и увеличить быстродействие за счет более низких рабочих температур.

Эта проблема актуальна и при проектировании микропроцессоров. На рис. 1 показана тенденция увеличения рассеиваемой мощности процессоров компании «Intel» [1,2]. Из рисунка видно, что значительный рост рассеиваемой мощности микропроцессоров происходит постоянно. Это связано с уменьшением проектных норм, увеличением рабочей частоты, повышением плотности элементов на кристалле вследствие усложнения схемотехнической составляющей.

100

10

Мощность (Вт) 1

0.1

1970 о *

1980

1990

2000

2010

Рис.1 Тенденции увеличения рассеиваемой мощности процессоров компании

Intel».

В связи с уменьшением проектных норм появилась необходимость снижения не только динамической составляющей мощности, но и статической. На рис.2 показана тенденция роста мощности и ее составляющих [3].

И~ендениия Статическая мощность памяти ШТенденция. Статическая мощность логической составляющей ^Тенденция Динамическая мощность памяти ^Тенденция. Динамическая мощность логтеской составляющей

Рис.2.Тенденции роста мощности и ее составляющих.

Системы автоматизированного проектирования в настоящее время включают широкий спектр программных продуктов и методов, нацеленных на снижение потребляемой мощности в проектируемых устройствах [4,5]. Ведется разработка новых подходов к проектированию систем на кристалле (СнК), новых алгоритмов и программных средств САПР [4-7], ориентированных на переход к наноразмерным топологическим нормам. Вместе с тем, актуальной является задача увеличения быстродействия и сохранения площади, занимаемой схемой.

Цель работы.

Основной целью работы является исследование и разработка методов уменьшения мощности при проектировании энергоэффективных блоков микропроцессорных КМОП СБИС и СнК с учетом их быстродействия и занимаемой площади.

Для достижения поставленной цели необходимо решить следующие задачи:

1. Разработать классификацию блоков микропроцессора по критерию ограничений, накладываемых при проектировании.

2. Исследовать схемотехнические методы уменьшения рассеиваемой мощности и их влияние на быстродействие и занимаемую площадь устройств.

3. Разработать методики и алгоритмы поиска эффективного метода или комбинации методов с учетом поставленных ограничений по быстродействию и площади.

4. Применить разработанные методики на блоках микропроцессора на различных проектных нормах.

Научная новизна.

Научная новизна работы заключается в следующих результатах:

1. Предложен новый подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2. Установлены механизмы влияния схемотехнических методов уменьшения мощности на быстродействие и площадь проектируемых блоков микропроцессоров.

3. Показано, что одновременное использование методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения не обеспечивает гарантированного требуемого сочетания параметров быстродействия и площади.

4. Предложены методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

Практическая значимость работы.

1) Предложенный подход к проектированию микропроцессоров, заключающийся в предварительной групповой классификации их блоков с точки б зрения установленных критериев критичности по быстродействию и площади перед этапом логического синтеза, и дальнейшем применении методик поиска эффективных комбинаций известных схемотехнических методов уменьшения мощности, применена при разработке микропроцессоров компании ОАО НПЦ «ЭЛВИС». Используемые методики позволили уменьшить рассеиваемую динамическую мощность блоков микропроцессоров 1892КП1Я и 1892ВМ8Я на 20% с сохранением значений быстродействия и занимаемой площади.

2) Разработанные маршруты проектирования и алгоритмы использованы при выполнении НИР в рамках ФЦП НПК 2009-2013 на кафедре ИЭМС Национального Исследовательского Университета «МИЭТ»:

- «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспективных устройств приемо/передачи аналоговой и цифровой информации», шифр «И-2009-.1-219-005-009».

- «Исследование методов проектирования наноразмерной электронной компонентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью», НИР «ИМПУЛЬС».

3) Предложенные методики проектирования использованы при модернизации учебных дисциплин по программам магистерской подготовки «Проектирование СБИС с топологическими нормами 90нм» и «Проектирование и технология устройств интегральной наноэлектроники» по направлению 210100 «Электроника и наноэлектроника» кафедры ИЭМС Национального Исследовательского Университета «МИЭТ»:

- «Проектирование блоков цифровых наноразмерных СБИС».

- «Энергоэффективное проектирование наноэлектронных ИС средствами САПР Cadence и Synopsys».

- «Особенности логического синтеза цифровых наноэлектронных блоков».

На защиту выносятся положения:

1). Предложенный подход к проектированию энергоэффективных СнК, основанный на предварительной групповой классификации блоков, входящих в ее состав, по критериям ограничения по быстродействию и занимаемой площади.

2). Разработанные методики и алгоритмы поиска эффективной комбинации методов для определенных ограничений по быстродействию и занимаемой площади для различных проектных норм.

3). Результаты апробации методик на блоке контроллера порта внешней памяти микропроцессора на проектных нормах 250, 130, 90 нм.

Апробация работы.

Основные результаты работы докладывались и демонстрировались на следующих научно-технических конференциях: VII конференция молодых ученых, СПбГУ ИТМО, 2010г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», МГИЭТ(ТУ), 2010г.; Международная научно-техническая конференция «Радиоэлектроника, электротехника и энергетика», МЭИ(ТУ), 2010г.; конференция «Проектирование систем на кристалле: тенденции развития и проблемы», МГИЭТ(ТУ), 2010г.; Всероссийская межвузовская научно-техническая конференция

Микроэлектроника и информатика», МГИЭТ(ТУ), 2011г.; Всероссийская межвузовская научно-техническая конференция «Микроэлектроника и информатика», НИУ «МИЭТ», 2012г, V Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем -2012», Москва, 2012г.

Публикации

По теме диссертационной работы опубликовано 9 научных работ, в том числе 3 публикации в журналах, входящих в перечень ВАК, 6 тезисов доклада.

Основные результаты диссертации опубликованы в следующих работах:

Публикации в изданиях, рекомендованных ВАК РФ

1. Лобанова А. Ю. Выбор методов уменьшения рассеиваемой мощности при проектировании блоков высокопроизводительных микропроцессоров// Известия вузов. Электроника - № 3 - 2012. - с. 81-82.

2. Лобанова А.Ю. Анализ эффективности комплексного использования схемотехнических методов снижения энергопотребления сложно-функциональных блоков цифровых СБИС// Сборник трудов "Проблемы разработки перспективных микро- и наноэлектронных систем" - 2012. - с. 507 -510.

3. Лобанова А.Ю., Крупкина Т.Ю. Выбор методов энергосбережения для блоков микропроцессора с учетом быстродействия и занимаемой площади // Радиопромышленность - выпуск 3.-2012. -с. 107-113.

Доклады.

4. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с целью уменьшения рассеиваемой мощности // VII Всероссийская межвузовская конференция молодых ученых - 2010. - с. 115-116.

5. Лобанова А.Ю. Методы снижения рассеиваемой мощности на этапе проектирования блоков высокопроизводительных микропроцессоров // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" - 2010.- с. 84.

6. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров, направленная на уменьшение рассеиваемой мощности // Международная научно-техническая конференция «Радиоэлектроника, электроника и энергетика» -2010.-е. 285-286.

7. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с применением методов снижения рассеиваемой мощности // Конференция «Проектирование систем на кристалле: тенденции развития и проблемы » - 2010. - с. 35.

8. Лобанова А.Ю. Оптимизация маршрута проектирования блоков высокопроизводительных микропроцессоров на основе автоматизации выбора методов снижения рассеиваемой мощности // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" -2011.-с.82.

9. Лобанова А.Ю. Выбор оптимальной комбинации методов уменьшения рассеиваемой мощности для блока контроллера порта внешней памяти на различных проектных нормах // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" - 2012.- с.76.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения и одного приложения. Объем работы составляет 120 страниц, работа содержит 52 рисунка, 4 таблицы, список цитируемых источников из 101 наименования, приложения занимают 2 страницы.

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Лобанова, Анна Юрьевна

ОСНОВНЫЕ РЕЗУЛЬТАТЫ РАБОТЫ

В ходе диссертационной работы был разработан новый подход к проектированию СнК на примере микропроцессорного устройства с использованием четырех методов уменьшения мощности: метода стробирования синхросигнала, метода введения изоляционных элементов, метода оптимизации набора элементов и их подключения, метода введения элементов с повышенным пороговым напряжением. Этот подход показан на ри.5.1 и заключается в следующих этапах:

1). Проведение логического синтеза без применения методов.

2). Определение критериев критичности для быстродействия и занимаемой площади для выбранного устройства.

3). Разделение составляющих устройство блоков на группы, исходя из предварительной классификации, основанной на определенных заранее критериях критичности по площади и быстродействию.

4). Применение предложенных в работе методик и алгоритмов поиска эффективной комбинации методов на этапе логического синтеза, разработанных для различных видов ограничений и проектных норм.

Рис.5.1. Общий подход к проектированию энергоэффективных СнК.

Для разработки данного маршрута проектирования было сделано следующее:

1). Проведен анализ и предложен подход к проектированию СнК, предполагающий предварительную групповую классификацию блоков по параметру критичности быстродействия и занимаемой площади.

2). Рассмотрено влияние методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения, а также применения элементов с повышенным пороговым напряжением на основные параметры блоков микропроцессора.

3). Определена эффективность применения методов стробирования синхросигнала, введения изоляционных элементов, оптимизации набора элементов и их подключения и применения элементов с повышенным пороговым напряжением в зависимости от проектных норм.

4). Разработаны методики и алгоритмы поиска оптимальной комбинации методов в зависимости от установленных ограничений и проектных норм.

5). Предложенные методики и алгоритмы применены для поиска эффективной комбинации методов блока MPORT. Для проектных норм 250 нм для всех видов ограничений для этого блока эффективной является комбинация метода стробирования синхросигнала и оптимизации набора элементов и их подключения. Снижение мощности составляет в этом случае до 20,4%.

6). Для проектных норм 130 нм для блока MPORT оптимальной является комбинация метода стробирования синхросигнала, введения изоляционных элементов и оптимизации набора элементов и их подключения для всех видов ограничений. Уменьшение мощности достигает 37,7%.

7). Для проектных норм 90 нм для блока MPORT самой эффективной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением в случае, когда блок критичен по площади, некритичен по быстродействию.

108

Если блок критичен по быстродействию, некритичен по площади - метод введения изоляционных элементов и применения элементов с повышенным пороговым напряжением.

И если блок критичен по обоим параметрам, то оптимальной является комбинация методов стробирования синхросигнала и введения элементов с повышенным пороговым напряжением. Уменьшение динамической мощности доходит до 25,4%, статической до 77,1%.

Таким образом, в результате диссертационной работы был предложен новый подход к проектированию СнК с использованием разработанных методик и алгоритмов поиска эффективной комбинации методов уменьшения мощности, учитывающий ограничения по занимаемой площади и быстродействию блоков устройства.

Список литературы диссертационного исследования кандидат технических наук Лобанова, Анна Юрьевна, 2012 год

1. Fred Pollack of Intel. IEEE 32nd Annual International Symposium on Microarchitecture, Haifa,Israel, 16-18 Nov. 1999. www.huron.cs.ucdavis.edu/Micro32/homepage.html

2. Grochowski E., Annavaram M. Energy per instruction trends in Intel microprocessors // Technology@Intel Magazine. Mar. 2006.- p. 1-8.

3. Practical Guide to Low-Power Design, www.si2.ora.4. https://solvnet.svnopsys.com.5. http://support.cadence.com.

4. Казеннов Г.Г. Основы проектирования интегральных схем и систем. М.: БИНОМ. Лаборатория знаний, 2005. -295с.

5. Стемпковский A.JI. Развитие отечественных САПР задача национальной технологической безопасности // Электроника: Наука, Технология, Бизнес.- 2008. -N8,- с.14-19.

6. Roy К., Mukhopadhyay S., Mahmoodi-Meimand Н. Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits // Proceeding of IEEE, Feb. 2003,- vol 91, № 2,- p. 305-327.

7. Agarwal A. , Mukhopadhyay S., Kim C.H. Leakage power analysis and reduction: models, estimation and tool // IEEE Proceedings Computers and Digital Techniques, May 2005,- vol 152, № 3.- p 353-368.

8. Pollack F. New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies. Micro32 Keynote, 1999.

9. Thompson S., Packan P., Bohr M. MOS Scaling: Transistor Challenges for the 21st Century // Intel Technology Journal, 1998, №3.

10. Keating M., Flynn D., Aitken R., Gibsons A., Shi K. Low Power Methodology Manual for System on Chip Design. Springer Publications, New York, 2007.

11. Wong H-S. P. Nanoscale CMOS // Proc. IEEE, April 1999,- vol 87.

12. Liu C.T. Circuit requirement and integration challenges of thin gate dielectrics for ultra-small MOSFETs // In IEDM Tech. Dig., 1998,- p. 747-750.

13. Yeap C-F. Leakage current in low standby power and high performance devices: trends and challenges // International Symposium on Physical Design, April 2002.- p. 2227.

14. Sze S.M., Ed. Modern Semiconductor Device Physics. John Wiley & Sons, New York, 1998.

15. Semiconductor Industry Association, International Technology Roadmap for Semiconductors, 2001 edition, http://public.itrs.net/.

16. Sheu B., Scharfetter D., Ko P., Jeng M. BSIM: Berkeley short-channel IGFET model for MOS transistors // IEEE Journal of Solid State Circuits, August 1987.- vol. 22,-p. 558-566.

17. Sze S.M. Ed. High-Speed Semiconductor Devices. John Wiley & Sons, New York, 1990.

18. You K-F., Wu C-Y. A new quasi-2-D model for hot-carrier band-to-band tunneling current // IEEE Trans. Electron. Devices, June 1999.- vol. 46.

19. Chen M-J. Back-Gate Bias Enhanced Band-to-Band Tunneling Leakage in Scaled MOSFETs // IEEE Electron. Device Lett., April 1998. vol. 19.

20. Lee H-D., Hwang J-M. Accurate extraction of reverse leakage current components of shallow silicided p+-n junction for quarter- and sub-quarter-micron MOSFETs // IEEE Trans. Electron.Devices, August 1998.- vol. 45.

21. Murakami Y., Shingyouji T. Separation and analysis of diffusion and generation components of pn junction leakage current in various silicon wafers // Applied Physics, April 1994.-vol. 75.

22. Taur Y. CMOS scaling into the nanometer regime // Proc. IEEE, April 1997,- vol. 85.

23. Keshavarzi A., Roy K., Hawkins C. F. Intrinsic IDDQ: origins, reduction, and applications in deep sub-um low power CMOS ICs // Proc. Int. Test Conf. (ITC), 1997.-p. 167-176.

24. Keshavarzi A., RoyK., Hawkins C. F. Intrinsic leakage in deep submicron CMOS ICs. Measurement- based test solutions // IEEE Trans. VLSI Syst., December 2000.- vol. 8.

25. Josephson D., Storey M., Dixon D. Microprocessor IDDQ testing: a case study // IEEE Design& Test of Computers, Summer 1995,- vol. 12.

26. Maxwell P.C., Reariek J.R. A simulation-based method for estimating defect-free IDDQ // IEEEInt. Workshop on IDDQ Testing, Digest of Papers, 1997,- p. 80-84.

27. Blair G.M. Designing Low-Power Digital CMOS // IEE Electronics & Communication Engineering Journal, Oct 1994,- vol. 6, № 5.- p. 229-236,.

28. Venkatachalam V., Franz M. Power Reduction Techniques For Microprocessor Systems // University of California, ACM Computing Surveys, September 2005.- vol. 37, № 3.- p. 195 -237.

29. Chandrakasan A., Yang I., Vieri C., Antoniadis D. Design considerations and tools for low-voltage digital system design // Department of EECS, Massachusetts Institute of Technology, Cambridge, 33rd Design Automation Conference.

30. Borkar S. Design Challenges of Technology Scaling // IEEE Micro, July/August 1999. p. 23-29.

31. Gowan M., Biro L.L., Jackson D.B. Power considerations in the design of the Alpha 21264 microprocessor // Proc. Design Automation Conf., 1998.- p. 726-731.

32. Correale A. Overview of the power minimization techniques employed in IBM PowerPC 4xx embedded controllers // Int. Symp. on Low-power Design, 1995.- p. 7580.

33. Tiwari V., Singh D., Rajgopal S., Mehta G., Patel R., Baez F. Reducing power in high-performance microprocessors // Proc. Design Automation Conf., 1998.- p. 726-731.

34. Khan Z., Mehta G. Automatic clock gating for power reduction // SNUG '99.

35. Hurst A. P. Sequential Optimization for Low Power Digital Design. Spring, 2008.

36. Qureshi S., Sanjeev K. Power and performance optimization using multi-voltage, multi-treshold and clock gating for low-end microprocessors // TENCON 2009- 2009 IEEE Region 10 Conference, 2009.

37. Raghavan N., Akella V., Bakshi S. Automatic insertion of gated clocks at register transfer level // Proc. 12th International Conference on VLSI Design, January 1999.

38. Qing W., Pedram M., Xunwei W. Clock- gating and its application to low power design of sequential circuits // IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Mar 2000.- vol. 47.

39. Muench M., Wurth B., Mehra R., Sproch J. Automating RT-level operand isolation to minimize power consumption in datapaths // Proc. Design Automation and Test in Europe, 2000, p. 624-631.

40. Power Compiler Reference Manual, Synopsys.

41. Coudert O., Haddad R. Integrated resynthesis for low power // Proc. Int. Symp. on Low-Power Electron, and Design, 1996.-p. 169-174.

42. Tiwari V., Ashar P., Malik S. Technology mapping for low power // Proc. Design Automation Conf., 1993,- p. 74-79.

43. Borah M., Owens R., Irwin M. Transistor sizing for low-power CMOS circuits // Trans. On Computer-Aided Design, June 1996.- p. 665-671.

44. Svilan S., Burr J.B., and Tyler G.L. Effects of elevated temperature on tunable near-zero threshold CMOS // Proc. Int. Symp. on Low-Power Electron, and Design, 2001,- p. 255-258.

45. Ishihara T., Asada K. A system level memory power optimization technique using multiple supply and threshold voltages // IEEE/ACM DAC 2001,- p. 456-461.

46. Sundararajan V., Parhi K. K. Low power synthesis of dual threshold voltage CMOS VLSI circuits // IEEE ISLPED, 1999,- p. 139-144.

47. Tripathi N., Bhosle A., Samanta D., Pal A. Optimal assignment of high threshold voltage for synthesizing dual threshold CMOS circuits // VLSI Design, India, 2001,- p. 227-232.

48. Wei L. Design and Optimization of Dual-Threshold Circuits for Low-Voltage Low-Power Applications // IEEE TVLSI, March 1999,- vol. 7, № 1,- p. 16-23.

49. Wei L., Chen Z, Roy K., Ye Y., De V. Mixed-Vth (MVT) CMOS Circuit Design Methodology for Low Power Applications // ACM/IEEE DAC, 1999,- p. 430-435.

50. Wei L., Roy K., Koh C. K. Power Minimization by Simultaneous Dual-Vth Assignment and Gate-sizing // IEEE CICC 2000.- p. 413-416.

51. Wong Q., Vrudhula S.B.K. Static power optimization of deep submicron CMOS circuits for dual V/sub T/ technology // IEEE/ACM ICCAD, 1998,- p. 490-496.

52. Wong Q., Vrudhula S.B.K. An investigation of power delay trade-offs for dual V/sub t/ CMOS circuits // ICCD, 1999,- p. 556-562.

53. Kao J.T., Chandrakasan A.P. Dual-threshold voltage techniques for low-power digital circuits // IEEE Journal of Solid-State Circuits, July 2000,- vol. 35,- p. 1009-1018.

54. Agarwal A., Kang K., Bhunia S.K., Gallagher J.D., Roy K. Effectiveness of low power dual-Vt designs in nano-scale technologies under process parameter variations // ISLPED'05, 2005.- p. 14-19.

55. Tamura D., Pangrle B., and Maheshwary R. Techniques for energy-efficient SoC design, http://www.eedesign.com/features/exclusive/OEG20030724S0044.

56. Lackey D.E., Gould S., Bednar T.R., Cohn J., Zuchowski P.S. Managing power and performance for system-on-chip designs using voltage islands // Int. Conf. on Computer-Aided Design, 2002,- p. 195-202.

57. Usami K., Igarashi M., Minami F., Ishikawa T., Kawakawa M., Ichida M., Nogami K. Automated low-power technique exploiting multiple supply voltages applied to media processor // IEEE J. Solid-State Circuits, 1998,- vol. 33, № 3.- p. 463^172.

58. Wei L., Roy K., and De V. Low-power, low-voltage CMOS design techniques for deep submicron ICs // Proc. Int. Conf. on VLSI Design, 2000,- p. 24-29.

59. Kuroda T. Low-Power CMOS Circuit Design by Means of Supply-Voltage and Threshold-Voltage Control. Ph.D. Dissertation, University of Tokyo, December 1998.

60. Usami K., Horowitz M. Clustered Voltage Scaling for Low-Power Design // International Symposium on Low Power Design, April 1995.- p. 3-8.

61. Usami K., Igarashi M. Low-Power Design Methodology and Applications Utilizing Dual Supply Voltages // Asia and South Pacific Design Automation Conference, 2000,-p. 123-128.

62. Burd T.D. et. al. A dynamic voltage scaled microprocessor system // IEEE J. SolidState Circuits, Nov.2000.- vol. 35,- p. 1571-1580.

63. Flautner K., Reinhardt S., Mudge T. Automatic performance setting for dynamic voltage scaling // 7th Intl. Conf. on Mobile Computing and Networking, 2001.

64. Geppert L., Perry T.S. Transmeta's magic show // IEEE Spectrum, May 2000.- vol. 37,-p. 26-33.

65. Hu Z., Buyuktosunoglu A., Srinivasan V., Zyuban V., Jacobson H., Bose P. Microarchitectural Techniques for Power Gating of Execution Units // International Symposium on Low Power Electronics and Design, 2004.- p. 32-37.

66. Roy K. Leakage Power Reduction in Low-Voltage CMOS Design // IEEE International Conference on Electronics, Circuits and Systems, 1998.- p. 167-173.

67. Kaxiras S., Hu Z., Martonosi M. Cache Decay: Exploiting Generational Behavior to Reduce Cache Leakage Power // International Symposium on Computer Architecture, 2001,-p. 240-251.

68. Flautner K., Hu Z., and Martonosi M. Drowsy Caches: Simple Techniques for Reducing Leakage Power // International Symposium on Computer Architecture, 2002,-p. 241-250.

69. Rele S., Pande S., Onder S., Gupta R. Optimizing Static Power Dissipation by Functional Units Superscalar processors // International Conference on Compiler Construction, 2002,- p. 261-274.

70. Mizuno H., Ishibashi K., Shimura T., Hattori T., Narita S., Shiozawa K., Ikeda S., Uchiyama K. A 18uA-Standby-Current 1.8V 200MHz Microprocessor with Self Substrate-Biased Data-Retention Mode // IEEE Intl. Solid-State Circuit Conf., 1999.-p.280-281.

71. Keshavarzi A., Narendra S. Effectiveness of reverse body bias for leakage control in scaled dual Vt CMOS ICs // Intl. Symp. on Low Power Electronics and Design, 2001.

72. Liu X., Mourad S. Performance of submicron CMOS devices and gates with substrate biasing // IEEE Intl. Symp. Circuits and Systems, Geneva, Switzerland, May 28-31.

73. Rahman H., Chakrabarti C. A leakage estimation and reduction technique for scaled CMOS logic circuits considering gate-leakage // The International Symposium on Circuits and Systems, 23-26 May 2004,- p. 297-300.

74. Johnson M.C., Somasekhar D., Roy K. A model for leakage control by MOS transistor stacking // Tech. Rep. TRECE 97-12, Purdue University, School of Electrical and Computer Engineering, 1997.

75. Chen Z., Johnson M., Wei L., and Roy K. Estimation of standby leakage power in CMOS circuits considering accurate modeling of transistor stacks // The Symposium on Low Power Design and Electronics (1998).- p. 239-244.

76. Das K.K., Brown R.B. Ultra Low-Leakage Power Strategies for Sub-1 V VLSI: Novel Circuit Styles and Design Methodologies for Partially Depleted Silicon-On-Insulator (PD-SOI) CMOS Technology // VLSI Design 2003.

77. Narendra S., Borkar S., De V., Antoniadis D., Chandrakasan A. Scaling of Stack Effect and its Application for Leakage Reduction // International Symposium on Low Power Electronics and Design, August 2001,- p. 195-200.

78. Johnson M., Somasekhar D., Chiou L-Y., Roy K. Leakage Control with Efficient Use of Transistor Stacks in Single Threshold CMOS // IEEE Transactions on VLSI Systems, February 2002.-vol. 10, № 1,- p. 1-5.

79. Augsburger S., Nikolic B. Combining Dual-Supply, Dual-Threshold and Transistor Sizing for Power Reduction // The 2002 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD'02), September 2002,- p. 316.

80. Shrivastava A., Sylvester D. Minimizing Total Power by Simultaneous Vdd/Vth Assignment // The Asia and Pacific Design Automation Conference, 2003.

81. Munch M. Automating RT-Level Operand Isolation to Minimize Power Consumption in Datapaths // DATE, 2000. p. 624-631.

82. Petracca M., Carloni L. P. The Benefits of Using Clock Gating in the Design of Networks-on-Chip // Dept. of Computer Science, Columbia University, New York, NY 10027

83. Sun W.-J., Sechen C. A loosely coupled parallel algorithm for standard cell placement // IEEE/ACM International Conference on Computer-Aided Design of Integrated Circuits and Systems (ICCAD '94), p. 137-144, San Diego, Calif, USA, June 1994.

84. Rittman D. Nanometer Power Leakage. November 2005. http://www.tavden.eom/publications/N anometerPowerLeakage.pdf.

85. Исаев M.B. Основные тенденции в архитектуре высокопроизводительных многоядерных процессоров // Вопросы радиоэлектроники, серия ЭВТ, 2011.-Вып.З.

86. Лобанова А.Ю., Крупкина Т.Ю. Выбор методов энергосбережения для блоков микропроцессора с учетом быстродействия и занимаемой площади // Радиопромышленность выпуск 3. - 2012. -с. 107 -113.

87. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с целью уменьшения рассеиваемой мощности // VII Всероссийская межвузовская конференция молодых ученых -2010. с 115-116.

88. Лобанова А.Ю. Методы снижения рассеиваемой мощности на этапе проектирования блоков высокопроизводительных микропроцессоров // Всероссийская межвузовская научно-техническая конференция "Микроэлектроника и информатика" 2010.- с 84.

89. Лобанова А.Ю. Разработка маршрута проектирования блоков высокопроизводительных микропроцессоров с применением методов снижения рассеиваемой мощности // Конференция «Проектирование систем на кристалле: тенденции развития и проблемы »-2010.-с35.

90. Лобанова А. Ю. Выбор методов уменьшения рассеиваемой мощности при проектировании блоков высокопроизводительных микропроцессоров// Известия вузов. Электроника № 3 -2012.-е 81-82.