Теория, разработка и создание проблемно-ориентированных процессорных ядер с оптимальным вычислительным конвейером и многоядерных сигнальных процессоров на их основе. тема диссертации и автореферата по ВАК РФ 05.13.05, доктор технических наук Беляев, Андрей Александрович

• Беляев, Андрей Александрович
• доктор технических наук
• 2012

Оглавление диссертации доктор технических наук Беляев, Андрей Александрович

ВВЕДЕНИЕ.

ГЛАВА 1 . АРХИТЕКТУРА И МЕТОДЫ ПРОЕКТИРОВАНИЯ ПРОБЛЕМНО-ОРИЕНТИРОВАННЫХ ПРОЦЕССОРОВ.

1.1. Классификация микропроцессоров по назначению.

1.1.1. Процессоры общего назначения.

1.1.2. Проблемно-ориентированные процессоры.

1.2. Архитектура современных микропроцессоров.

1.2.1. Архитектура фон Неймана.

1.2.2. Гарвардская архитектура.

1.2.3. Реализация принципа параллелизма в архитектуре современных микропроцессоров.

1.3. Принципы построения многоядерных систем на кристалле.

1.3.1. Многоядерные гомогенные архитектуры.

1.3.2. Многоядерные гетерогенные архитектуры.

1.4. Особенности архитектуры сигнальных процессоров.

1.5. Обзор проблемно-ориентированных процессоров ведущих зарубежных и отечественных производителей.

1.6. Методы проектирования проблемно-ориентированных процессоров и процессорных ядер для многоядерных вычислительных систем на кристалле.

1.6.1. Проблемы проектирования ASIP.

1.6.2. Методология MESCAL проектирования проблемно-риентированных процессоров

1.6.3. Проектирование проблемно-ориентированных процессоров в виде IP-ядер для многоядерных вычислительных систем на кристалле.

1.6.4. Критерии и методы оптимизации проблемно-ориентированных процессорных ядер для многоядерных СнК.

1.7. Методы построения и оптимизации вычислительного конвейера проблемно-ориентированных процессоров.

1.7.1. Принципы построения конвейера инструкций.

1.7.2. Организация конвейера сигнальных процессоров.

1.7.3. Методы оптимизации вычислительного конвейера проблемно-ориентированных процессоров.

1.8. Сравнительный анализ достоинств и недостатков существующих методов проектирования проблемно-ориентированных процессорных ядер и многоядерных систем на кристалле на их основе.

1.9. Цели и задачи диссертационной работы.

Выводы

ГЛАВА 2 . ТЕОРЕТИЧЕСКИЕ ОСНОВЫ ОПТИМИЗАЦИИ ВЫЧИСЛИТЕЛЬНОГО КОНВЕЙЕРА ПРОБЛЕМНО-ОРИЕНТИРОВАННОГО ПРОЦЕССОРА ПО КРИТЕРИЮ ПРОИЗВОДИТЕЛЬНОСТИ.

2.1. Теоретическая модель однородного конвейера. Вывод функции производительности и определение оптимальной глубины однородного конвейера.

2.1.1. Теоретическая модель однородного конвейера.

2.1.2. Вывод функции производительности однородного конвейера.

2.1.3. Определение оптимальной глубины однородного конвейера.

2.2. Теоретическая модель неоднородного конвейера. Вывод функции производительности и определение оптимальной глубины неоднородного конвейера.

2.2.1. Теоретическая модель неоднородного конвейера.

2.2.2. Вывод функции производительности неоднородного конвейера.

2.2.3. Определение оптимальной глубины неоднородного конвейера.

2.3. Дискретный метод определения оптимального периода неоднородного конвейера.

2.4. Вывод функции производительности и определение оптимальной глубины однородного конвейера для приложений с программными переходами.

2.5. Вывод функции производительности и определение оптимальной глубины неоднородного конвейера для приложений с программными переходами.

2.6. Вывод функции производительности и определение оптимальной глубины однородного конвейера для приложений с программными переходами и распределенной зависимостью по данным.

Выводы

ГЛАВА 3 . МНОГОКРИТЕРИАЛЬНАЯ ОПТИМИЗАЦИЯ СТРУКТУРЫ ВЫЧИСЛИТЕЛЬНОГО ТРАКТА ПРОБЛЕМНО-ОРИЕНТИРОВАННОГО ПРОЦЕССОРА.

3.1. Принципы многокритериальной оптимизации вычислительного тракта проблемно-ориентированного процессора.

3.1.1. Критерии (цели) оптимизации.

3.1.2. Методология многокритериальной оптимизации.

3.2. Проблема исследования пространства архитектурных решений.

3.3. Методы исследования пространства архитектурных решений.

3.3.1. Аналитические методы.

3.3.2. Методы, основанные на компьютерном моделировании.

3.3.3. Сравнительный анализ методов исследования пространства архитектурных решений.

3.4. Выбор архитектуры вычислительного тракта и пространственно-временное отображение задачи.

3.4.1. Влияние характера исполняемых приложений на выбор архитектуры вычислительного тракта.

3.4.2. Выбор аппаратной платформы для реализации видеоприложений.

3.5. Разработка системы теоретических моделей для оптимизация структуры вычислительного тракта проблемно-ориентированного процессора.

3.5.1. Способы оптимизации вычислительного тракта.

3.5.2. Разработка системы теоретических моделей для оптимизации вычислительного тракта.

3.6. Общая методика оптимизации структуры вычислительного тракта проблемно-ориентированного процессора.

3.6.1. Маршрут проведения оптимизации вычислительного тракта.

3.6.2. Методы определения статистических характеристик исполняемых

Введение диссертации (часть автореферата) на тему «Теория, разработка и создание проблемно-ориентированных процессорных ядер с оптимальным вычислительным конвейером и многоядерных сигнальных процессоров на их основе.»

Актуальность работы. Уже на первых этапах развития вычислительной техники стало очевидно, что характеристики вычислительных машин напрямую определяются не только достигнутым технологическим уровнем их производства, но и их архитектурой. Поэтому одновременно с совершенствованием технологии развивались научные идеи, связанные с построением процессоров, методами организации вычислений, принципами управления ЭВМ - всем тем, что получило название архитектуры ЭВМ.

В разработку теории и практики построения вычислительных систем и микропроцессорной техники значительный вклад внесли и российские ученые: С.А.Лебедев, В.М.Глушков, В.С.Бурцев, Г.Г.Рябов, Б.А.Бабаян, Ю.В.Гуляев, В.К.Левин, Л.Н.Преснухин, А.К.Ким, А.И.Галушкин, В.В.Корнеев и другие. В создании новейших архитектур процессоров, а также в области практической их реализации в виде интегральных схем участвовали отечественные организации: ИТМиВТ им. С.А.Лебедева, НИИСИ РАН, ИНЭУМ им. И.С.Брука, ИППМ РАН, НИИМЭ и завод «Микрон», НИИТТ и завод «Ангстрем», НИИМА "Прогресс", НТЦ «Модуль», МЦСТ, НПЦ «ЭЛВИС» и другие. Достигнутые в этой области успехи связаны с именами таких ученых, как К.А.Валиев, Г .Я. Гуськов, В.Б.Бетелин, В.Г.Немудров, В.А.Шахнов, В.П.Корячко, А. Л. Стемпковский, В.Н.Филатов, Г.Я.Красников, Я.Я.Петричкович и многих других. Исследованием влияния статистических свойств исполняемых приложений на производительность конвейера микропроцессора занимались зарубежные ученые П.Эмма, Э.Дэвидсон, А.Харстейн, Т.Пузак.

В последнее десятилетие в развитии микропроцессорной техники произошёл фундаментальный сдвиг - переход от одноядерных архитектур к многоядерным. Этот переход был вызван тем, что возможности повышения производительности одноядерных процессоров только за счет увеличения тактовой частоты при уменьшении технологических норм были практически исчерпаны в силу фундаментальных физических ограничений, связанных с необходимостью рассеивания всё возрастающей потребляемой мощности с единицы площади кристалла.

Однако переход к многоядерным архитектурам сам по себе не обеспечивает повышения энергоэффективности выполняемых вычислений. Напротив, он связан с усложнением процесса программирования, вызванным необходимостью декомпозиции выполняемой прикладной задачи на несколько процессорных ядер и организации обмена данными между ними, что может приводить к дополнительным энергетическим затратам.

По этой причине в настоящее время наиболее быстро развиваются не просто многоядерные, а многоядерные гетерогенные архитектуры - то есть такие архитектуры, в которых наряду с процессорными ядрами общего назначения используются специализированные процессорные ядра, ориентированные на реализацию некоторого заданного круга прикладных задач.

Процессоры, предназначенные для эффективной реализации заданного круга приложений, получили в зарубежной научно-технической литературе название ASIP (application-specific instruction-set processor) - процессоры с проблемно-ориентированной системой команд или, проще, проблемно-ориентированные процессоры.

Проблемно-ориентированные процессоры обеспечивают возможность реализации растущего числа приложений, включая графику, видеоприложения, построение сетей, обработку сигналов.

Эти программируемые устройства представляют собой высокопроизводительную и энергетически эффективную альтернативу применению процессоров общего назначения. Они обладают также существенными преимуществами по сравнению с ASIC (application-specific integrated circuit) - специализированными большими интегральными схемами (СБИС). Сложность и стоимость проектирования СБИС при переходе к более совершенным технологическим процессам постоянно возрастает, что является неприемлемым для значительного круга коммерческих приложений. По этой причине гибкость и возможность повторного использования являются теми качествами, которые делают проблемно-ориентированные процессоры более привлекательным выбором в сравнении со специализированными схемами. Таким образом, проблемно-ориентированные процессоры должны сочетать в себе, с одной стороны, гибкость процессоров и, с другой стороны, эффективность специализированных схем.

Наиболее распространенной разновидностью проблемно-ориентированных процессоров являются процессоры цифровой обработки сигналов (DSP), которые ориентированы на решение достаточно широкого сектора задач, связанных с сигнальной обработкой. К областям их применения относятся обработка аудио- и видеосигналов, навигация, связь, гидроакустика, радиолокация, цифровое телевидение, системы дистанционного зондирования Земли и многое другое. Разработка новых поколений таких систем требует всё возрастающей производительности сигнальной обработки. Этим определяется актуальность исследований, направленных на повышение производительности и улучшение других функциональных характеристик сигнальных процессоров.

Существующий в мире уровень производительности сигнальных процессоров очень высок, и достижения лидеров в этой области, таких, как компании Texas Instruments, Analog Devices предоставляют широкие возможности для создания систем обработки сигналов и управления различного назначения. Однако не является секретом, что, как и в прежние годы, странами северо-атлантического альянса проводится политика ограничения поставок на российский рынок новейшей элементной базы, которая могла бы быть использована для создания систем вооружений, в связи с чем всё большую остроту приобретает проблема импортозамещения.

В связи с вышесказанным крайне актуальной является проблема разработки высокоэффективных проблемно-ориентированных процессорных ядер и многоядерных процессоров сигнальной обработки на их основе для вычислительных систем и комплексов управления различного назначения.

Сложность проектирования проблемно-ориентированных процессоров вытекает из фундаментальных задач выбора и оптимизации их архитектуры применительно к рассматриваемым областям приложений. По этой причине должна быть выработана целостная методология исследования пространства архитектурных решений, которая бы учитывала как статистические характеристики исполняемых прикладных задач, так и свойства используемого технологического базиса.

Объектом исследования в диссертационной работе являются проблемно-ориентированных процессорные ядра для многоядерных гетерогенных вычислительных систем на кристалле, а предметом исследования - методика проектирования проблемно-ориентированных процессорных ядер с оптимальным вычислительным конвейером и многоядерных сигнальных процессоров на их основе.

Исходя из анализа существующих в данной области проблем, были сформулированы следующие цели и задачи диссертационной работы.

Целью диссертационной работы является разработка теории, методик расчета и научно обоснованных технических решений, направленных на создание проблемно-ориентированных процессорных ядер с оптимальным вычислительным конвейером и многоядерных сигнальных процессоров на их основе.

Для достижения указанной цели в работе поставлены следующие задачи:

1. Вывести аналитические соотношения для функции производительности и оптимальной глубины однородного и неоднородного конвейера.

2. Разработать дискретный метод определения оптимального периода неоднородного конвейера.

3. Разработать методику оптимизации вычислительного конвейера проблемно-ориентированных процессорных ядер с учётом статистических характеристик исполняемых приложений и временных характеристик используемого технологического базиса.

4. Разработать принципы и способы построения ЭБР-ядер с оптимальным вычислительным конвейером для многоядерных сигнальных процессоров.

5. На основе предложенной методики выполнить разработку серии ББР-ядер ЕЬ-соге-хх с оптимизированным по производительности конвейером.

6. Разработать принципы и способы построения многоядерных кластеров на основе разработанных ББР-ядер.

7. Разработать способ синхронизации вычислительных потоков в процессорных ядрах многоядерной системы для задач типа «производитель-потребитель» на основе применения специализированного буфера обмена с усовершенствованной логикой управления.

8. Выполнить разработку и создание многоядерных сигнальных процессоров на основе разработанных ОБР-ядер.

9. Выполнить экспериментальную проверку выведенных в работе соотношений и измерение производительности, достигаемой многоядерными сигнальными процессорами на основе разработанных ОБР-ядер.

Методы исследования. Для решения поставленных задач использовались теория и методы оптимизации, теория программирования, теория графов, теория параллельных вычислительных систем, теория и алгоритмы цифровой обработки сигналов, теория и методы проектирования интегральных схем.

Научная новизна. При выполнении диссертационной работы получены следующие новые научные результаты.

1. Выведены аналитические соотношения для функции производительности и оптимальной глубины однородного и неоднородного конвейера.

2. Разработан дискретный метод определения оптимального периода неоднородного конвейера.

3. Разработана методика оптимизации вычислительного конвейера проблемно-ориентированных процессорных ядер с учётом статистических характеристик исполняемых приложений и временных характеристик используемого технологического базиса.

4. Разработаны принципы и способы построения ББР-ядер с оптимальным вычислительным конвейером для многоядерных сигнальных процессоров.

5. Разработаны принципы и способы построения многоядерных кластеров на основе разработанных ББР-ядер.

6. Разработан способ синхронизации вычислительных потоков в процессорных ядрах многоядерной системы для задач типа «производитель-потребитель» на основе применения специализированного буфера обмена с усовершенствованной логикой управления.

Практическая значимость работы состоит в следующих достижениях.

1. Предложенный в работе дискретный метод, за счет более точного определения оптимальной глубины конвейера, позволяет получить на некоторых приложениях выигрыш в производительности более 20% по сравнению с ранее известными аналитическими методами.

2. Применение разработанной методики, за счет сокращения итеративности, позволяет уменьшить общее время проектирования проблемно-ориентированных процессорных ядер на 20-30%.

3. На основе предложенной методики разработана серия масштабируемых рекон-фигурируемых DSP-ядер ELcore-xx для многоядерных сигнальных процессоров.

4. На основе разработанных DSP-ядер созданы микросхемы сигнальных процессоров серий 1891, 1892. Созданные микросхемы обладают производительностью от 240 миллионов до 12 миллиардов операций с плавающей точкой в секунду, что соответствует мировому уровню для сигнальных процессоров данного класса.

5. В результате проведенной оптимизации DSP-ядра имеют относительно короткий конвейер - от 3 до 7 фаз (для сравнения, конвейер процессоров TigerSHARC содержит 10 фаз). Это позволило, при сохранении требуемой производительности, уменьшить энергопотребление, и тем самым значительно повысить энергоэффективность созданных процессоров. Например, сравнение изготовленных по технологии 130 нм процессоров 1892ВМ10Я и TS203S (TigerSHARC) показывает, что процессор 1892ВМ10Я обладает в 2,5 раза лучшей энергоэффективностью - 3,33 Гфлопс/Вт против 1,36 Гфлопс/Вт.

6. Микросхемы 1892ВМЗТ, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ8Я включены в «Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве и эксплуатации аппаратуры, приборов, устройств и оборудования военного назначения» Министерства обороны РФ. Микросхемы серии 1892 внедрены при разработке аппаратуры на 124 предприятиях.

В соответствии с государственной стратегией импортозамещения компонентов вычислительной техники и систем управления, выполненная работа непосредственно связана с планом научных исследований предприятия ОАО НПЦ «ЭЛВИС» и является критически важной для повышения обороноспособности страны ввиду возможности создания на основе полученных в ней результатов высокоэффективных отечественных вычислительных систем и комплексов управления. Соискатель проводил исследования в рамках «Приоритетных направлений развития науки, технологий и техники РФ», утвержденных указом Президента Российской Федерации от 07 июля 2011 г. № 899 и «Стратегии развития электронной промышленности России на период до 2025 года», утвержденной приказом Министра промышленности и энергетики Российской Федерации от 07 августа 2007 г. № 311.

Достоверность результатов работы обусловлена применением общепринятых математических методов оптимизации, математического моделирования, использованием систем автоматизированного проектирования, и подтверждается многолетним опытом эксплуатации ОБР-ядер Е1соге-хх и сигнальных процессоров серии 1892 «Мультикор», разработанных на основе теоретических и технических идей данной работы.

Внедрение результатов работы. На основе научных результатов, полученных в данной работе, автором была разработана серия ОЗР-ядер Е1соге-хх, на базе которой созданы микросхемы сигнальных процессоров серий 1891 и 1892 «Мультикор»: : 1892ВМЗТ (РАЯЖ.431285.003), 1892ВМ2Я (РАЯЖ.431285.002), 1892ВМ4Я (РАЯЖ.431285.004), 1892ВМ5Я (РАЯЖ.431285.005), 1892ВМ7Я (РА-ЯЖ.431282.003), 1891ВМ7Я (ТВГИ.431281.012), 1892ВМ8Я (РАЯЖ.431285.006), 1892ВМ10Я (РАЯЖ.431282.012), 1892ВМ11Я (РАЯЖ.431282.011). Микросхемы сигнальных процессоров 1892ВМЗТ, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ8Я включены в «Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве и эксплуатации аппаратуры, приборов, устройств и оборудования военного назначения» Министерства обороны РФ. Микросхемы серии «Мультикор» были внедрены при разработке аппаратуры более чем на 100 предприятиях (см. Приложение 5). Среди них можно выделить системные концерны российской оборонной промышленности: ФГУП "НПО машиностроения", ОАО "Концерн "Созвездие", ОАО НПО "Алмаз" им. академика А.А.Расплетина, ОАО Концерн радиостроения "Вега", ФГУП ЦНИИ "Комета", ФГУП "НИИ "Вектор", ФГУП НПО "Орион", ФНПЦ «Раменское приборостроительное конструкторское бюро» и другие.

Устройства, созданные на базе процессоров серии 1892ВМ, в частности, применяются в самолетах СУ-35, вертолетах МИ-28Н, комплексах ПВО С-400, цифровых радиостанциях 6-го поколения и многих других объектах стратегического назначения. Общий объем поставок процессоров серии 1892 составляет более 5000 штук в год.

Основные научно-технические результаты работы, основанные на исследованиях автора, были использованы при выполнении 16-ти ОКР и НИР, проводившихся на предприятии НПЦ «ЭЛВИС» в течение ряда лет (см. Приложение 2).

Личный вклад автора. Все выносимые на защиту научные положения, проведенные в рамках диссертационной работы теоретические и экспериментальные исследования, разработка и внедрение выполнены автором лично.

Кроме того, автор участвовал в подготовке и проведении приемо-сдаточных испытаний изготовленных микросхем, в разработке программной, текстовой и конструкторской документации, а также проводил сопроводительные работы в местах эксплуатации изделий, созданных на базе изготовленных микросхем.

На защиту выносятся:

- аналитические соотношения для функции производительности и оптимальной глубины однородного и неоднородного конвейера;

- дискретный метод определения оптимального периода неоднородного конвейера;

- методика оптимизации вычислительного конвейера проблемно-ориентированных процессорных ядер с учётом статистических характеристик исполняемых приложений и временных характеристик используемого технологического базиса;

- принципы и способы построения ББР-ядер с оптимальным вычислительным конвейером для многоядерных сигнальных процессоров;

- разработка ББР-ядер серии ЕЬсоге-хх с оптимальным вычислительным конвейером для многоядерных сигнальных процессоров;

- принципы и способы построения многоядерных кластеров на основе разработанных ББР-ядер;

- способ синхронизации вычислительных потоков в процессорных ядрах многоядерной системы для задач типа «производитель-потребитель» на основе применения специализированного буфера обмена с усовершенствованной логикой управления:

- создание многоядерных сигнальных процессоров серий 1891ВМ, 1892 на основе разработанных ББР-ядер.

Апробация работы. Основные результаты работы докладывались и обсуждались на: Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2005», ИППМ РАН, Истра, 2005; Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2006», ИППМ РАН, Истра, 2006; Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем - 2008», ИППМ РАН, Истра, 2008; Всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем - 2010», ИППМ РАН, Истра, 2010; международной научно-технической конференции «Современные телевизионные технологии. Состояние и направления развития», МНИТИ, Москва, 2004; международной научно-технической конференции «Современные телевизионные технологии. Состояние и направления развития», МНИТИ, Москва, 2006; VIII научно-технической конференции «Системы наблюдения, мониторинга и дистанционного зондирования Земли», МНТОРЭС им. A.C. Попова, Геленджик, 2011, и других конференциях.

По теме диссертации опубликована 68 научных работ. Из них в ведущих рецензируемых журналах, входящих в перечень, утвержденный ВАК - 32, тезисов докладов всероссийских конференций - 18 , одно авторское свидетельство об изобретении. Без соавторов опубликовано 43 работы. Основные научные результаты диссертации опубликованы в рецензируемых научных изданиях.

Структура и объем диссертации. Диссертационная работа состоит из введения, семи глав, заключения, списка использованной литературы и приложений. Общий объем диссертации - 377 страниц, объем основного текста - 270 страниц. В работе содержится 148 рисунков и 24 таблицы. Список литературы содержит 162 наименования.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Беляев, Андрей Александрович

Выводы

1. Произведена экспериментальная проверка выведенных аналитических соотношений и их сравнительный анализ с ранее известными аналогичными формулами, в результате которого подтверждена более высокая точность полученных в данной работе результатов.

2. Применение DSP-ядер серии Elcore-хх при создании перечисленных микросхем сигнальных процессоров позволило обеспечить их производительность и энергоэффективность на уровне ведущих мировых производителей - фирм Analog Devices и Texas Instruments. Так, изготовленный по 0,13-мкм технологии процессор 1892ВМ10Я обеспечивает производительность большую, чем процессор TS203S фирмы Analog Devices: при вычислениях в формате плавающей точки -4 Гфлоп/с против 3,0 Гфлоп/с; а при вычислениях в 16-разрядном формате фиксированной точки - 16,0 млрд.оп/с против 12,0 млрд.оп/с. Время выполнения быстрого преобразования Фурье составляет для процессора 1892ВМ10Я 16,8 мкс, а для процессора TS203S - 19,4 мкс. При этом процессор Навиком-02Т потребляет меньшую мощность и соответственно обладает значительно лучшей энергоэффективностью - 3,33 Гфлопс/Вт против 1,35 Гфлопс/Вт у процессора TS203S.

3. DSP-кластер QElcore-09 в составе процессора 1891ВМ7Я, спроектированного по технологическим нормам 90 нм на тактовой частоте 500 МГц обеспечивают производительность 12 млрд. операций с плавающей точкой в секунду, что является на сегодняшний день наивысшим достижением среди отечественных сигнальных процессоров.

4. Применение сигнального процессора 1892ВМЗТ для реализации системы управления бортовыми приборами визуализации изображений (БПВ) позволило достичь следующих характеристик по производительности: 10-12 Гц при визуализации трехмерной сцены из 1200 треугольников и 18 Гц при формировании двухмерной карты сложностью 3 тыс. треугольников (10 тыс. вершин), 16 тыс. линий. Практическая производительность стадии растеризации составила 92% от теоретической оценки (4,9 млн. текстурированных пикселей в секунду).

5. Применение сигнального процессора 1892ВМ2Я при реализации системы обработки в реальном времени тепловизионных изображений, поступающих с матричного тепловизионного матричного фотоприёмного устройства, на основе процессора 1892ВМ2Я были достигнуты следующие результаты по производительности: при поступлении тепловизионных кадров размером 256x256 точек с частотой 50 Гц (разрядность данных - 14 бит на точку; интенсивность входного потока - 6,25 МБайт/с) загрузка по вычислениям микропроцессора 1892ВМ2Я составляет 90% (1,463,808 тактов на кадр).

6. При реализации стандартных алгоритмов сжатия изображений на базе процессоров серии «Мультикор» были достигнуты следующие результаты по производительности: сжатие неподвижных изображений размером 720x576 пикселей по стандарту JPEG на базе процессоров NVCom-01/NVCom-02T выполняется со скоростью 75 кадров в секунду, сжатие видео формата SD по стандарту MPEG-2 на базе этих же процессоров - со скоростью 31.25 кадров в секунду.

Заключение

Наиболее значимые результаты выполненной диссертационной работы состоят в следующем.

1. Выведены математические соотношения для функции производительности и оптимальной глубины однородного и неоднородного конвейера проблемно-ориентированных процессорных ядер при наличии в исполняемом приложении программных переходов и зависимостей по данным. Разработан дискретный метод определения оптимальной глубины неоднородного конвейера. Предложенный метод, за счет более точного определения оптимальной глубины конвейера, позволяет получить на некоторых приложениях выигрыш в производительности более 20% по сравнению с ранее известными аналитическими методами.

2. Разработана методика оптимизации структуры вычислительного тракта проблемно-ориентированных процессорных ядер с учётом статистических характеристик исполняемых программ и временных характеристик используемого технологического базиса. Применение предложенной методики, за счет сокращения итеративности, позволяет уменьшить общее время проектирования на 2030%.

3. На основе предложенной методики разработана серия масштабируемых рекон-фигурируемых ББР-ядер ЕЬсоге-хх для многоядерных сигнальных процессоров.

4. Разработаны принципы и способы построения многоядерных кластеров на основе ОБР-ядер ЕЬсоге-хх, реализация которых обеспечивает масштабируемость, требуемую скорость обмена данными и синхронизацию вычислительных потоков в ядрах. Разработан аппаратный способ синхронизации вычислительных потоков в процессорных ядрах многоядерной системы для задач типа «производитель-потребитель» на основе применения специализированного буфера обмена с усовершенствованной логикой управления, позволяющий в несколько раз повысить скорость выполнения таких обменов.

5. На основе разработанных ЭБР-ядер созданы микросхемы сигнальных процессоров серий 1891 и 1892 «Мультикор»: 1892ВМЗТ, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ7Я, 1892ВМ8Я, 1892ВМ10Я, 1892ВМ11Я, 1891ВМ7Я. Созданные микросхемы обладают производительностью от 240 миллионов до 12 миллиардов операций с плавающей точкой в секунду, что соответствует мировому уровню для сигнальных процессоров данного класса.

6. В результате проведенной оптимизации ББР-ядра имеют относительно короткий конвейер - от 3 до 7 фаз (для сравнения, конвейер процессоров ТлдегЗНАЫС содержит 10 фаз). Это позволило, при сохранении требуемой производительности, уменьшить энергопотребление, и тем самым значительно повысить энергоэффективность созданных процессоров. Например, сравнение изготовленных по технологии 130 нм процессоров 1892ВМ10Я и Т82038 ОЩе^НАШ:) показывает, что процессор 1892ВМ10Я обладает в 2,5 раза лучшей энергоэффективностью - 3,33 Гфлопс/Вт против 1,36 Гфлопс/Вт.

7. Микросхемы 1892ВМЗТ, 1892ВМ2Я, 1892ВМ4Я, 1892ВМ5Я, 1892ВМ8Я включены в «Перечень электрорадиоизделий, разрешенных к применению при разработке (модернизации), производстве и эксплуатации аппаратуры, приборов, устройств и оборудования военного назначения» Министерства обороны РФ. Микросхемы серии 1892 «Мультикор» внедрены при разработке аппаратуры более чем на 100 предприятиях.

8. Таким образом, представленная диссертация является научно-квалификационной работой, в которой изложены научно обоснованные технические решения, направленные на создание проблемно-ориентированных процессорных ядер с оптимальным вычислительным конвейером и многоядерных сигнальных процессоров на их основе, внедрение которых вносит значительный вклад в развитие страны.

Список литературы диссертационного исследования доктор технических наук Беляев, Андрей Александрович, 2012 год

1. Таненбаум Э. Архитектура компьютера, 4-е изд. Спб.: Питер, 2003. - 704 с.

2. Столлингс В. Структурная организация и архитектура компьютерных систем. Проектирование и производительность. 5-е издание. Москва, 2002. 896 с.

3. Микропроцессоры и микропроцессорные комплекты интегральных микросхем. Под ред. Шахнова В.А. М.: "Радио и связь" ,1988. Т.1, (Т.2) - 368 е., (368 с.)

4. Корнеев В. В. Современные микропроцессоры / Корнеев В. В., Киселев А. В. -3-е изд. СПб. : БХВ - Петербург, 2003. - 448 с.

5. Хамахер К., Вранешич 3., Заки С. Организация ЭВМ. Спб.:Питер, 2003 - 848с.

6. Микропроцессоры. В 3-х кн. // Нестеров П.В.,.Шаньгин В.Ф, Горбунов В.Л.и др.; Под ред. Преснухина Л.Н. М.: "Высшая школа", 1986. Кн.1: Архитектура и проектирование микроЭВМ. Организация вычислительных процессов. 495 с.

7. Микропроцессорные системы. Под ред. Пузанкова Д.В. «Политехника», С.Петербург, 2002. 935 с.

8. Современные высокопроизводительные компьютеры. Информационно-аналитический обзор. -М.:ЦИТ, 1997.9. http://www.intel.com/10. http://www.amd.com/11. http://www.arm.com/12. http://www.mips.com/13. http://www.sun.com/

9. Intel®64 and IA-32 Architectures Software Developer's Manual. Intel Corporation, 2011.

10. MIPS32® Architecture For Programmers. Volume IV-e: The MIPS® DSP Application-Specific Extension to the MIPS64® Architecture. MIPS Technologies. April 06, 2010.

11. Gries M. and Keutzer K. Building ASIPs: The Mescal Methodology. Springer, Berlin, Heidelberg, 2005.17.1enne, P. and Leupers, R. editors, Customizable Embedded Processors: Design Technologies and Applications. Morgan Kaufmann, Los Altos, CA, July 2006.

12. Liu D. Embedded DSP Processor Design: Application Specific Instruction Set Processors. Morgan Kaufmann, 2008.

13. Schliebusch О., Meyr H., Leupers R.Optimized ASIP Synthesis from Architecture Description Language Models. — Dordrecht: Springer, 2007.

14. Jerraya A.A., Wolf W. Multiprocessor Systems-on-Chips (Design Space Exploration). Springer, 2005.

15. Hiibner M., Becker J. Multiprocessor System-on-Chip: Hardware Design and Tool Integration. Springer, 2010.

16. Ehliar A. Design of Embedded DSP Processors. Linkoping University, 2011.

17. Каган Б.М. Электронные вычислительные машины и системы. М.; Энергоатом-издат, 1991.- 592 с.

18. Галушкин А.И. Нейрокомпьютеры в системах обработки сигналов. М.; Радиотехника, 2003. - 224 с.

19. Von Neumannn J. First Draft of a Report on the ED VAC. Moore School, University of Pensylvania, 1945.

20. Flynn M. Very high-speed computing system // In proceddings of IEEE. 1966. N 54. P.1901-1909.

21. Flynn M. Some Computer Organisations and Their Effectiveness // In proceddings of IEEE Trans. Computers. 1972. V.21. N 9. P.948-960.28. http://www.analog.com/29. http://www.ti.com/

22. Беляев А.А., Путря Ф.М. Глобальный коммутатор для многоядерного процессора с несимметричным доступом к памяти // Вопросы радиоэлектроники, серия ЭВТ. 2008. Вып. 3. С. 28-39.

23. Солонина А., Улахович Д., Яковлев JI. Алгоритмы и процессоры цифровой обработки сигналов. С-Пб, «БХВ-Петербург», 2002 г. 464 с.

24. TMS320C64x Technical Overview. Texas Instruments. SPRU395B January 2001.

25. TMS320C64x/C64x+ DSP CPU and Instruction Set Reference Guide. Texas Instruments. SPRU732H October 2008.

26. TMS320DM6467 Digital Media System-on-Chip. Texas Instruments. SPRS403E -December 2007.

27. ADSP-219x/2192 DSP Hardware Reference Revision 1.1, April 2004 Part Number 82-002001-01 Analog Devices, Inc.

28. TigerSHARC®Embedded Processor ADSP-TS203S 2006 Analog Devices, Inc.

29. ADSP-TS201 TigerSHARC® Processor Programming Reference Revision 1.1, April 2005 Part Number 82-000810-01 Analog Devices, Inc.

30. Рябов Г.Г. Поэлементное моделирование вычислительных систем — М., 1978.

31. Кривченко И. Системы на кристалле: общее представление и тенденции развития. Компоненты и технологии.№6, 2001г.

32. Бухтеев А.В. Методы и средства проектирования систем на кристалле. Chip News №4, 2003. с.4-14.

33. РТМ «Сложно-функциональные блоки. Общие требования к разработке», ШИЛГ 430109.004 РМ. ФГУП «НИИМА «Прогресс» — М„ 2002.

34. РТМ «Состав информации и форматы её передачи для цифровых СФ блоков», ШИЛГ 430109.002 РМ. ФГУП «НИИМА «Прогресс» — М„ 2002.

35. РТМ «Состав и форматы передачи информации для тестирования цифровых СФ блоков», ШИЛГ 430109.003 РМ. ФГУП «НИИМА «Прогресс» — М., 2002.

36. Немудров В., Мартин Г. Проектирование систем на кристалле. Техносфера. — М., 2004г., 216 с.

37. Michael J. Flynn, Patrick Hung, Kevin W. Rudd. Deep-Submicron Microprocessor Design Issues // IEEE Micro, Vol. 19, No. 4, July/Aug. 1999, pp. 11-22.

38. Marc Duranton. The challenges for high performance embedded systems // Proceedings of 9th EUROMICRO Conference on Digital System Design (DSD'06),2006,pp.3-7.

39. Borkar S. Design Challenges of Technology Scaling // IEEE Micro, Vol. 19, No. 4, July/Aug. 1999, pp. 23-29.

40. Ullman J.D. Computational Aspects of VLSI. // Computer Science Press, Rockville, Md.,1984, pp. 42-79.

41. Vikas Agarwal, Hrishikesh Stephen, Keckler W., Doug Burger. Clock Rate versus IPC: The End of the Road for Conventional Microarchitectures // Proceedings of the 27 Annual International Symposium on Computer Architecture, 2000,pp.248 259.

42. Коуги П.М. Архитектура конвейерных ЭВМ // Пер. с англ.— М.: Радио и связь,1985. 360 с.

43. Hartstein A. and Puzak Т. R. The optimum pipeline depth for a microprocessor. //Proceedings of the 29th Annual International Symposium on Computer Architectures, pp. 7- 13, 2002.

44. Hrishikesh M., Jouppi N., Farkas K., Burger D., Keckler S. and Shivakumar P. The optimal logic depth per pipeline stage is 6 to 8 F04 inverter delays // Proceedings of the 29th Annual Int Symposium on Computer Architectures, pp.14 24, 2002.

45. Sprangle E. and Carmean D. Increasing processor performance by implementing deeper pipelines // Proceedings of the 29th Annual International Symposium on Computer Architectures, pp. 25 35, 2002.

46. Srinivasan V., Brooks D., Gschwind M., Bose P., Zyuban V., Strenski P. N. and Emma P. G. Optimizing pipelines for power and performanc. // Proceedings of the 35th Annual IEEE/ACM International Symposium on Microarchitecture, pp.333 -344, 2002.

47. Kunkel S.R. and Smith J.E. Optimal pipelining in supercomputers // Proceedings of the 13th Annual International Symposium on Computer Architectures, pp. 404 411,1986.

48. Emma P.G., Davidson E.S. Characterization ob Branch and Data Dependencies in Programs for Evaluating Pipeline Performance // IEEE Trans. On Computers, Vol.C-36, N0.7, July 1987, pp.859-875.

49. Hartstein A., Puzak T.R. Optimum Power/Performance Pipeline Depth // Proceedings of the 36th International Symposium on Microarchitecture (MICRO-36'03), pp.117 -125, 2003.

50. MIPS32™ Architecture For Programmers. Volume I: Introduction to the MIPS32™ Architecture. MIPS Technologies. March 12, 2001.

51. Беляев A.A. Влияние программных переходов и зависимостей по данным в исполняемом программном коде на производительность конвейера DSP-ядра // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2009. №3. С. 75-80.

52. Беляев A.A. Оптимальная по производительности глубина программного конвейера для приложений с программными переходами и зависимостью по данным // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2010. №2(82). С. 48-51.

53. Беляев A.A. Влияние глубины конвейера на производительность процессора // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2009. № 6(80). С. 50-53.

54. Беляев A.A. Оптимизация по критерию быстродействия приложений для DSP-ядер ELcore-xx с различной глубиной конвейеризации // Вопросы радиоэлектроники. Серия ЭВТ. М„ 2008. Вып. 3. С. 99-112.

55. Беляев A.A. Анализ влияния глубины конвейера на производительность проблемно-ориентированного процессора для случая неоднородного конвейера // Вопросы радиоэлектроники, Серия общетехническая. М., 2012. Вып. 2. С. 8896.

56. Беляев A.A. К вопросу развития теории конвейерных вычислений для проблемно-ориентированных процессоров // Оборонная техника. М.: ФГУП «НТЦ «Ин-формтехника», 2012. № 1. С. 45^17.

57. Беляев А. А. Анализ влияния глубины конвейера на производительность проблемно-ориентированного процессора для случая неоднородного конвейера // Вопросы радиоэлектроники, серия Общетехническая. М., 2012. - Вып.5, - С. 88-96.

58. Bailey В., Martin G., and Piziali A. ESL Design and Verification. Morgan Kaufmann, Los Altos, CA, 1st ed., 2007.

59. Кини P.Jl., Райфа X. Принятие решений при многих критериях: предпочтения и замещения. — М: Радио и связь, 1981. — 560 с.

60. Markovic D., Stojanovic V., Nikolic В., Horowitz M.A, and Brodersen R.W. Methods for true energy-performance optimization // IEEE J. Solid-State Circuits, vol. 39, pp. 1282-1293, Aug. 2004.

61. Chandrakasan A.P, Sheng S., Brodersen R.W. Low power CMOS digital design // IEEE J. Solid-State Circuits, vol. 27, pp. 473^*84, Apr. 1992.

62. Беляев A.A. Способы оптимизации вычислительного тракта проблемно-ориентированных процессоров // Техника и технология. М.: Спутник Плюс, 2012. №3. С. 51-53.

63. Беляев A.A. Разработка системы теоретических моделей для оптимизации вычислительного тракта проблемно-ориентированных процессоров // Техника и технология. М.: Спутник Плюс, 2012. № 3. С. 48-50.

64. Беляев A.A., Солохина Т.В., Юдинцев В.А. Современные устройства цифровой обработки сигналов. Вместе или врозь? // Электроника: Наука, Технология, Бизнес. 2009. № 1.С. 28-35.

65. Преснухин Н., Воробьев Н.В., Шишкевич A.A. Расчет элементов цифровых устройств. Москва, Издательство Высшая школа, 1991. 384 с.

66. Стемпковский A.J1. Методы логического и логико-временного анализа цифровых КМОП СБИС // А.Л. Стемпковский, C.B. Гаврилов, А.Л. Глебов ; под общ. ред. А.Л. Стемпковского ; Ин-т проблем проектирования в микроэлектронике РАН. — М. : Наука, 2007. — 218 с.

67. Artisan Components. 1st Silicon (Malaysia) Sdn. Bhd. 0.25mm Process 2.5-Volt // SAGETM Standard Cell. Library Databook. - September 2002. - Release 2.0.

68. Петричкович Я.Я., Филатов В.Н., Заболотный А.Е., Максимов В.А. Конвейеризация суммирующих устройств // Электронная техника. Сер. 10. Микроэлектронные устройства, 1987, вып. 5/65/, с. 3-6.

69. Филатов В.Н., Петричкович Я.Я., Максимов В.А., Заболотный А.Е. Конвейеризация схем с помощью графов» // Электронная техника. Сер. 10. Микроэлектронные устройства, вып. 1/61/, 1987, с. 42-47.

70. Беляев A.A. Влияние характеристик памяти на выбор структуры конвейера DSP-ядра // Вопросы радиоэлектроники, серия Общетехническая. М.: 2011. Вып. 1.С. 68-77.

71. Беляев A.A. Неконвейеризуемые операции как фактор ограничения производительности DSP-ядра // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2009. № 4. С. 56-60.

72. Беляев A.A. Процессорные ядра сигнальной обработки для многоядерных систем на кристалле // Оборонная техника. М.: ФГУП «НТЦ «Информтехника», 2011. №8. С. 52-53.

73. Беляев A.A. DSP-ядра серии ELcore-xx™ для многоядерных вычислительных систем на кристалле // Техника и технология. М.: Спутник-Плюс, 2010. № 6(41). С. 17-19.

74. Беляев A.A. Реконфигурируемые DSP-ядра для многоядерных систем на кристалле // Материалы научной конференции "Зеленоград космосу". М.: МНТО-РЭС им. A.C. Попова, 2011. С. 85-88.

75. Беляев A.A. Реконфигурируемая структура регистровых файлов DSP-ядер EL-core-хх™ платформы «Мультикор» // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. № 2. С. 16-19.

76. Беляев A.A. Обработка и хранение различных типов данных в DSP-ядре ELcore-30 // Техника и технология. М.: Спутник Плюс, 2011. № 1(42). С. 29-31.

77. Беляев A.A. Построение реконфигурируемого тракта обработки данных в сигнальных процессорах с VLIW-архитектурой // Известия высших учебных заведений. Электроника. М„ 2011. №3 (89). С. 64-68.

78. Беляев A.A. Проблемы применения принципа параллелизма в архитектуре сигнальных процессоров // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. № 3. С. 31-35.

79. Беляев A.A. Векторные АЛУ и архитектура SIMD: два уровня параллелизма в архитектуре сигнальных процессоров // Техника и технология. М.: Спутник Плюс, 2011. № 2(43). С. 23-25.

80. Беляев A.A. О реализации принципа параллелизма в архитектуре сигнальных процессоров // Оборонная техника. М.: ФГУП «НТЦ «Информтехника», 2011. № 6-7. С. 68-70.

81. Беляев A.A. Два способа реализации SIMD-распараллеливания в архитектуре сигнальных процессоров // Оборонная техника. М.: ФГУП «НТЦ «Информтех-ника», 2012. № 1. С. 42^14.

82. Беляев A.A. Реализация SIMD-распараллеливания в сигнальных процессорах платформы «Мультикор» // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2012. № 2(94). С. 67-70.

83. Беляев A.A. Организация аппаратной поддержки программных циклов в процессорах обработки сигналов // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2011. № 6(92). С. 49-54.

84. Беляев A.A. Аппаратная поддержка программных циклов в сигнальных процессорах с глубоким конвейером // Оборонная техника. М.: ФГУП «НТЦ «Ин-формтехника», 2011. № 6-7. С. 70-73.

85. Беляев A.A. Структура конвейера адресных генераторов для ядер цифровых сигнальных процессоров // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2012. № 1. С. 17-18.

86. Беляев A.A. Реконфигурируемая гарвардская архитектура сигнальных процессоров платформы «Мультикор» // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. № 2. С. 7-10.

87. Беляев A.A. Гарвардская архитектура с реконфигурируемой памятью программ и данных // Техника и технология. М.: Спутник-Плюс, 2010. № 6 (41). С. 14-16.

88. Дубинин В. Н., Зинкин С. А. Проектирование вычислительных систем и сетей на основе сетевых формализмов. Пенза: Изд-во Пенз. гос. ун-та, 1998. -322 с.

89. Беляев A.A. Построение мультипроцессорных систем на базе DSP-ядер EL-соге-хх™ // Техника и технология. М.: Спутник-Плюс, 2010. № 6 (41). С. 2023.

90. Беляев A.A. Организация многоядерных кластеров на базе DSP-ядер ELcore-хх™ // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. № 2. С. 11-16.

91. Беляев A.A. Средства межпроцессорного взаимодействия в DSP-кластерах платформы «Мультикор» // Оборонная техника. М.: ФГУП «НТЦ «Информтех-ника», 2011. №8. С. 56-57.

92. Александров Ю.Н., Беляев A.A., Солохина Т.В. Способ синхронизации вычислительных потоков в многоядерной системе на кристалле // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. №4. С. 19-22.

93. Беляев A.A. Усовершенствованный способ синхронизации вычислительных потоков в многоядерной системе на кристалле // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2012. № 2. С. 27-30.

94. Солохина Т.В., Александров Ю.Н., Петричкович Я.Я. Сигнальные контроллеры компании «Элвис»: первая линейка отечественных DSP // Электроника: Наука, Технология, Бизнес. 2005. - №7. - С. 70-77.

95. Солохина Т.В., Петричкович Я.Я., Глушков A.B., Беляев A.A. и др. Время кентавров: Микросхемы серии Мультикор-llxx (МС-11хх) для встраиваемых и мобильных применений // Chip News. 2002. № 8(71). С. 10-17.

96. Солохина Т.В., Петричкович Я.Я., Глушков A.B., Александров Ю.Н., Глушков В.Д., Семенович A.M., Беляев A.A. и др. Мультикор-128 сигнальный контроллер с плавающей точкой для высокоточных встраиваемых применений // Chip News. 2003. № 8(81). С. 4-15.

97. Солохина Т.В., Петричкович Я.Я., Александров Ю.Н., Герасимов Ю.М., За-болотнов И.В., Алексеев М.Н., Беляев A.A. и др. Микросхемы базовых серий «МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24) // Chip News. 2005. № 2(95). С. 20-31.

98. Солохина Т.В., Петричкович Я.Я., Александров Ю.Н., Герасимов Ю.М., За-болотнов И.В., Алексеев М.Н., Беляев A.A. и др. Микросхемы базовых серий

99. МУЛЬТИКОР». Сигнальный микроконтроллер 1892ВМ2Т (МС-24) // Chip News. 2005. № 3(95). С. 20-26.

100. Петричкович Я.Я., Солохина T.B. SoC серии «МУЛЬТИКОР» первый шаг и положительная динамика развития // Компоненты и технологии, №5, 2003г., с.104-106.

101. Петричкович Я.Я., Солохина T.B. SoC серии «МУЛЬТИКОР» первый шаг и положительная динамика развития // Компоненты и технологии, №6, 2003г., с. 140-143.124. http: // www.multicore.ru

102. Беляев A.A., Солохина Т.В. Архитектура высокопроизводительных сигнальных контроллеров МС-0428 семейства «МУЛЬТИКОР» // Вопросы радиоэлектроники. Серия Общетехническая. М., 2011. Вып. 1. С. 25-34.

103. Беляев A.A. Сигнальные процессоры платформы «Мультикор»: основные характеристики и особенности архитектуры // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2011. № 1. С. 85-87.

104. Беляев A.A., Путря Ф.М. Выбор оптимальной структуры функционально полного контроллера шины SPI с 32-разрядным интерфейсом // Известия высших учебных заведений. Электроника. М.: МИЭТ, 2006. №4. С. 71-75.

105. Беляев A.A., Путря Ф.М. Проектирование СФ-блока контроллера шины SPI с интерфейсом АМВА // Тезисы докладов научно-технической конференции «Электроника и информатика». М., 2005. С. 180.

106. Беляев A.A. Радиационно-стойкий сигнальный процессор 1892ВМ8Я // Материалы VIII научно-технической конференции «Системы наблюдения, мониторинга и дистанционного зондирования Земли». М.: МНТОРЭС им. A.C. Попова, 2011. С. 338-340.

107. Беляев A.A. Функциональные возможности, основные параметры и условия эксплуатации сигнального процессора 1892ВМЗТ // Оборонная техника. М.: ФГУП «НТЦ «Информтехника», 2011. № 8. С. 71-72.

108. Беляев A.A. Организация работы конвейера сигнальных процессоров платформы «Мультикор» // Оборонная техника. М.: ФГУП «НТЦ «Информтехника», 2011. №8. С. 54-55.

109. Беляев A.A. Функциональные возможности, основные параметры и условия эксплуатации сигнального процессора 1892ВМ2Я // Оборонный комплекс научно-техническому прогрессу России. М.: ФГУП «ВИМИ», 2012. № 2. С. 25-26.

110. Беляев A.A. Реконфигурируемые вычислители на основе многоядерных DSP-систем // Оборонная техника. М.: ФГУП «НТЦ «Информтехника», 2012. № 1. С. 37-41.

111. Беляев A.A., Путря Ф.М., Солохина Т.В., Юдинцев В.А. Многоядерные процессоры для устройств связи. Перспективы и проблемы // Электроника: Наука, Технология, Бизнес. Мм 2011. № 8. С. 90-104.

112. Беляев A.A., Александров Ю.Н., Глушков A.B., Солохина Т.В., Петричкович Я.Я. Отечественные трехядерные сигнальные микроконтроллеры с производительностью 1,5 GFLOPS // Электроника: Наука, Технология, Бизнес. 2006. № 6. С. 73-78.

113. Беляев A.A. Архитектура модуля оценки движения для видеопроцессора // Техника и технология. М.: Спутник Плюс, 2012. № 3. С. 45-47.

114. Беляев A.A. Сигнальный микроконтроллер для видеоприложений // Вопросы радиоэлектроники, Серия общетехническая. М., 2006. Вып. 2. С. 48-58.

115. ISO/IEC 13818-2 Video, international standard, 1994.

116. Information Technology-Coding of Audio-Visual Objects-Part 2: Visual, ISO/IEC 14496-2, 1999.

117. ITU-T Recommendation H.264 and ISO/IEC 14496-10 A VC, 2003.

118. Pennebaker W.B., Mitchell J.L. JPEG Still Image Data Compression Standard// VNR, New York, 1992.

119. Ю.Н.Александров,О.Н.Зинченко,Е.С.Колобанова. «Цифровой охранный радиолокатор KU-диапазона» // Вопросы радиоэлектроники. ,Серия общетехническая, Выпуск 2, Москва,2006г.,с.115-125.

120. Беляев A.A., Кузьмичёв A.M. Цифровая обработка видеоинформации в многоканальной аппаратуре дистанционного зондирования Земли на ПЛИС с ограниченными ресурсами встроенной блочной памяти // Труды НИИР. М., 2011. № 4. С. 20-24.

121. Беляев A.A., Кузьмичёв A.M. Усовершенствованный кодер ДИКМ многоканальных ИОЭП СППИ КА ДЗЗ // Труды VI Научно-технической конференции "Системы наблюдения, мониторинга и дистанционного зондирования Земли". М.: МНТОРЭС им. A.C. Попова. 2009. С. 104-113.

122. Беляев A.A. Аппаратная реализация сжатия изображений методом ДИКМ в системах дистанционного зондирования Земли // Материалы научной конференции "Зеленоград космосу". М.: МНТОРЭС им. A.C. Попова, 2011. С. 82-84.