Разработка эффективных сигма-дельта АЦП повышенной разрядности за счет снижения внутренних шумов тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Лаврентьев, Максим Валерьевич

• Лаврентьев, Максим Валерьевич
• кандидат технических наук
• 2005

Оглавление диссертации кандидат технических наук Лаврентьев, Максим Валерьевич

Содержание:.

Введение.

Глава 1. Обзор архитектуры СДАЦП, другие типы преобразователей.

1.1 Типы архитектур АЦП.

1.2 Принципы работы и состав СДАЦП.'.

1.3 Анализ СДМ.

1.3.1 Простейшая схемотехническая реализация СДМ.

1.3.2 Анализ работы модулятора во временной области.

1.4 Виды архитектур СДМ.

1.5 Основные параметры СДМ.

1.6 Методы управления параметрами СДМ.

1.7 Выводы.

Глава 2. Усовершенствованный подход к расчету сигма-дельта модулятора.

2.1 Анализ влияния неидеальностей на характеристики модулятора.

2.1.1 Классификация неидеальностей.

2.1.2 Изучение влияния неидеальностей на характеристики модулятора.

2.2 Усовершенствованная методика расчета коэффициентов модулятора.

2.2.1 Применение метода, основанного на расчете фильтра.

2.2.2 Поведенческое моделирование.

2.2.3 Комбинированный метод.

2.2.4 Учет влияния неидеальностей на характеристики модулятора.

2.3 Выводы.

Глава 3. Структурные методы повышения эффективности СДАЦП.

3.1 Особенности разработки многокаскадной архитектуры СДМ.

3.2 Оценка физического шума интегратора на переключаемых конденсаторах в составе СДМ.

3.3 Численное моделирование шума «просачивания».

3.4 Методика выбора архитектуры СДП.

3.5 Оценка применимости разработанных методик.

3.6 Выводы.

Глава 4. Проектирование СДП повышенной разрядности.

4.1 Новые подходы к проектированию СДМ.

4.2 Проектирование цифрового КИХ фильтра-дециматора.

4.2.1 Функциональное назначение КИХ фильтра-дециматора.

4.2.2 Архитектура цифрового фильтра.

4.2.3 Циклический буфер.

4.2.4 Интерфейс КИХ-фильтра.

4.3 Разработка тестовой микросхемы.

4.3.1 Архитектура тестового кристалла.

4.3.2 Описание методики и стенда для проверки работоспособности тестового кристалла.

4.4 Выводы.

Введение диссертации (часть автореферата) на тему «Разработка эффективных сигма-дельта АЦП повышенной разрядности за счет снижения внутренних шумов»

Актуальность работы

Современные беспроводные телекоммуникационные системы требуют аналого-цифровых преобразователей (АЦП) с широкой полосой пропускания и высоким разрешением. Сигма-дельта АЦП (СДАЦП) часто используются в приемниках сигнала из-за своего высокого разрешения и низкой потребляемой мощности. Основой СДАЦП является сигма-дельта модулятор (СДМ), осуществляющий преобразование аналогового сигнала в цифровой. СДМ представляет собой последовательность интеграторов с обратной связью. Дискретизация цифрового сигнала модулятора производится на частоте большей частоты Найквиста в OSR (коэффициент передискретизации) раз. Частота дискретизации сигнала на выходе модулятора понижается до частоты Найквиста посредством последовательного выполнения операций фильтрации и децимации (удаление кратных отсчетов) сигнала. Преимуществом такой архитектуры является многократная выборка, усредняющая значение сигнала и приводящая к низким требованиям по точностям аналоговых элементов модулятора и смещение большей мощности шумов квантования из низкочастотной области в высокочастотную.

Благодаря простой структуре и низким требованиям к точностям аналоговых компонентов широко распространена однокаскадная архитектура модулятора с одноразрядным квантователем. Однако она не удовлетворяет современным требованиям к разрядности преобразования. Для достижения лучших характеристик модулятора необходимо повысить: порядок модулятора, разрядность квантователя и/или коэффициент передискретизации. Но увеличение порядка модулятора приводит к его нестабильности, что может вызвать снижение мощности сигнала и увеличение шума, вследствие чего происходит значительное падение характеристик модулятора: динамического диапазона (DR) и отношения сигнал/шум (SNR ). Повышение OSR, в свою очередь, снижает полосу входного сигнала, а увеличение полосы входного сигнала, при сохранении высокого OSR, ограничено максимальным быстродействием, определяемым используемой технологией.

Традиционная методика расчета параметров модулятора основана на вычислении параметров аналогового БИХ фильтра, соответствующего модулятору. Однако при этом значение отношения SNR модулятора (с использованием 4 полученных коэффициентов) не является максимальным. Вторым недостатком существующих методик является отсутствие возможности учета схемотехнических особенностей архитектуры модулятора и неидеальностей аналоговых компонентов. Для достижения высоких характеристик СДАЦП необходимо усовершенствовать традиционную методику выбора коэффициентов СДМ.

Существуют два основных варианта архитектуры модулятора: однокаскадная (вложенная) и многокаскадная (MASH). Повышение порядка модулятора при одновременном сохранении стабильности возможно путем использования многокаскадной архитектуры. Но так как реальные передаточные характеристики аналоговых компонентов отличны от расчетных (идеальных), наблюдается снижение характеристик модулятора многокаскадной архитектуры ввиду появления на выходе шума квантования с промежуточных каскадов, называемого шумом «просачивания». Основными причинами шума «просачивания» являются неидеальности аналоговых компонентов модулятора. Для оценки мощности шума на выходе модулятора необходимо разработать модель шума «просачивания» применительно к многокаскадному СДМ.

Снижение мощности шума «просачивания» и, следовательно, повышение характеристики SNR может быть достигнуто изменением как схемотехнических, так и архитектурных параметров модулятора, таких как, увеличение эффективного коэффициента усиления операционного усилителя (Keff) и изменение порядка или архитектуры модулятора. Для снижения шума «просачивания» необходимо определить архитектуру модулятора, в которой влияние неидеальностей будет минимально, либо снизить их влияние на модулятор путем выбора соответствующей схемотехнической реализации.

В настоящей диссертации представлены методы и соответствующие технические решения, направленных на повышение параметров (SNR, DR) однокаскадных и многокаскадных СДАЦП.

Цель работы

Целью работы является разработка методов и методик, направленных на повышение характеристик однокаскадных и многокаскадных СДАЦП (SNR, DR) за счет надлежащего выбора структуры АЦП, целенаправленного выбора схемотехнических параметров: Kej}, OSR, точность воспроизведения аналоговых компонентов и др.

Научная новизна результатов работы

1. Научная новизна результатов, полученных в диссертационной работе, заключается в следующем:

2. Разработана усовершенствованная методика структурно-схемотехнического синтеза многокаскадной архитектуры СДМ, в которой учтены параметры аналоговых компонентов и их технологический разброс, что обеспечивает высокую точность и сокращение времени проектирования уже на верхнем уровне;

3. Разработана методика анализа влияния схемотехнических параметров блоков (эффективного коэффициента усиления ОУ в составе интегратора) на характеристики АЦП (SNR, DR, полоса входного сигнала), позволяющая прогнозировать изменение характеристик модулятора при смене параметров компонентов;

4. Разработана аналитическая и программная модель шума «просачивания» применительно к многокаскадному СДМ, определены области доминирования этого шума над физическим, включающим в себя шум сопротивления каналов ключей и тепловой шум транзисторов ОУ, что позволяет выработать требования к неидеальностям аналоговых компонентов СДМ с целью достижения высоких характеристик;

5. На основе изучения взаимосвязи шума «просачивания» и архитектуры СДМ даны рекомендации по выбору архитектуры СДМ. Разработаны методы управления величиной шума «просачивания», посредством соответствующего выбора архитектуры и параметров компонентов модулятора, обеспечивающих повышение характеристик СДМ.

Практическая значимость работы

1. Разработанные в диссертации методики, модели и технические решения позволяют повысить характеристики СДМ посредством целенаправленного выбора архитектуры и снижения внутренних шумов СДМ. Результаты работы использовались при разработке интегральных модулей смешанного сигнала в рамках ФКЦП "Национальная технологическая база" и предназначены для создания эффективных СДАЦП для широкого спектра телекоммуникационных систем.

2. Результаты работы и программные средства для проектирования СДМ используются в учебном процессе при чтении в курсах лекций и при выполнении курсовых и дипломных проектов. На защиту выносятся

1. Усовершенствованная методика синтеза коэффициентов однокаскадных СДМ, заключающаяся в использовании целенаправленного структурно-схемотехнического проектирования на уровне поведенческого моделирования с учетом неидеальностей аналоговых компонентов модулятора, позволяющая повысить характеристики однокаскадных и многокаскадных СДМ.

2. Модели для анализа шума «просачивания» в СДМ многокаскадной архитектуры с учетом аналоговых неидеальностей: конечного значения коэффициента усиления операционного усилителя (ОУ) в составе интегратора на переключаемых конденсаторах (ИПК) и вариаций коэффициента передачи модулятора.

3. Методика выбора архитектуры СДАЦП с повышенной разрядностью на основе многокаскадных СДМ, исходя из результатов анализа шума «просачивания» и его соотношения с физическим шумом для различных конфигураций СДМ.

Апробация работы

Результаты проведенных работ докладывались:

• На четвертой международной научно-технической конференции "Электроника и Информатика", Зеленоград, ноябрь 2002 г.;

• На десятой всероссийской межвузовской научно-технической конференции студентов и аспирантов "Микроэлектроника и Информатика", Зеленоград, апрель 2003 г.;

• На одиннадцатой всероссийской межвузовской научно-технической конференции студентов и аспирантов "Микроэлектроника и Информатика", Зеленоград, апрель 2004 г.;

• На двенадцатой всероссийской межвузовской научно-технической конференции студентов и аспирантов "Микроэлектроника и Информатика", Зеленоград, апрель 2005 г.

Структура и объем диссертации

Диссертационная работа состоит из введения, четырех глав, заключения, 5-ти Т приложений и списка цитируемой литературы из . наименований. Объем

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Лаврентьев, Максим Валерьевич

3.6 Выводы

1. Разработана модель шума «просачивания» применительно к многокаскадному СДМ. Изучена взаимосвязь шума «просачивания» и архитектуры СДМ. На основе этого разработаны методы управления величиной шума «просачивания» с целью повышения параметров СДМ.

2. Выявлено, что основной вклад в шум «просачивания» вносит первый каскад модулятора, это позволяет снизить требования к элементам второго каскада. При значениях Кеу >6 ООО шум «просачивания» для предложенной модели зависит только от относительного отличия коэффициента передачи от номинального значения.

3. Получено, что при значении физического шума не более минус 98 дБ, емкость ПК первого каскада модулятора должна быть не меньше 1,5 пФ. Для снижения шума «просачивания» до величин минус 98 дБ, при коэффициенте передискретизации равным 16-ти и емкости ПК первого каскада модулятора

76 не более 1,5 пФ необходимо использовать архитектуры модулятора 2-1 и 2-2 с разрядностью квантователей более 3 разрядов.

Произведена оценка применимости разработанных методик и моделей для новых технологий. Результаты оценки показали правильность методик и методов для технологий до 0,13 мкм.

ГЛАВА 4. ПРОЕКТИРОВАНИЕ СДП ПОВЫШЕННОЙ РАЗРЯДНОСТИ

4.1 Новые подходы к проектированию СДМ

В процессе работы предложена усовершенствованная методика проектирования СДП. Основным ее преимуществом по сравнению с традиционной методикой является учет неидеальностей аналоговых компонентов модулятора на этапе расчета коэффициентов модулятора и оценка возможности применения. Расчет коэффициентов модулятора основан на поведенческом моделировании модулятора с перманентной проверкой на стабильность. Это позволяет снизить общее время проектирования СДМ и получить лучшие характеристики в сравнении с традиционными методами.

С выхода модулятора сигнал поступает на вход цифрового фильтра-дециматора. В системах речевой обработки могут быть использованы БИХ фильтры. Для широкополосных систем необходимо использование только КИХ фильтров, поскольку в этом случае прилагаются повышенные требования к сигналу и недопустимо появление дисперсии сигнала на выходе АЦП.

4.2 Проектирование цифрового КИХ фильтра-дециматора

4.2.1 Функциональное назначение КИХ фильтра-дециматора

Цифровой фильтр представляет собой устройство обработки сигнала, преобразующее одну последовательность (называемую входной) в другую (называемую выходной), при этом он усиливает одни сигналы и подавляет другие [84]. Структурная схема цифрового КИХ фильтра представлена на Рис. 4.1

Частота

Рис. 4.1 - Структура цифрового КИХ фильтра-дециматора

В случае, если фильтр имеет импульсную характеристику конечной протяженности, то такой фильтр называется КИХ фильтром. В этом случае отсутствуют плюсы, и поэтому фильтр всегда устойчив. Выходная характеристика такого фильтра является линейной. В процессе обработки производится последовательное умножение каждого входного значения на матрицу значений, называемых коэффициентами фильтра. На Рис. 4.2 представлена архитектура такого цифрового КИХ фильтра, где h(0), h(l).h(N-l) обозначены коэффициенты фильтра. I

ЛЧ

Y(n)= h(n)* x(n)= ^h(k)x{n-\) k=0

Рис. 4.2 - Архитектура цифрового КИХ фильтра

При децимировании удаляется отсчет, кратный коэффициенту децимации, что в частотной области соответствует делению полосы сигнала на коэффициент децимации, li результате в частотной области осуществляется фильтрация спектра входных значений, результат снимается с последовательного выхода фильтра. На Рис. 4.3 показана работа фильтра-дециматора в частотной области. входного сигнала

Входной сигнал частота Найквиста дискретизации f d=2fin входного сигнала и полоса пропускания полуполосного фильтра

Фильтрация входного сигнала

Децимация входного сигнала

Рис. 4.3 - Фильтрация и децимирование входного сигнала в частотной области

4.2.2 Архитектура цифрового фильтра

Цифровой КИХ фильтр-дециматор (Рис. 4.2) состоит из следующих блоков:

- массив элементов памяти (регистров), работающих по принципу циклического буфера, размерностью равной порядку фильтра, помноженному на разрядность входных значений;

- счетчик адреса ячейки массива памяти, по которому записывается информация со входа; при изменении в число децимации тактовая частота по вхсду clkwork уменьшается коэффициент равное коэффициенту децимации;

- счетчик адреса ячейки массива памяти и коэффициента (по которой считывается информация и отправляется на умножитель);

- счетчик входных тактовых сигналов для определения времени выдачи сигнала на выход (необходим для различных коэффициентов децимации);

- умножитель (разрядностью равной: разрядность коэффициентов * разрядность входных значений);

- сумматор с аккумулятором, производящий накопление значений с выхода умножителя.

Рис. 4.4 - Архитектура цифрового КИХ фильтра-дециматора 4.2.3 Циклический буфер

В последовательных вычислениях КИХ фильтра к N коэффициентам фильтра постоянно осуществляется последовательный доступ. Данные постоянно циркулируют в памяти, новые значения заменяют собой старые с каждым отсчетом вычисления выходных значений фильтра. Фиксированное значение памяти может более эффективно использоваться при использовании зацикливания адресов памяти фильтра, на

Рис. 4.4 представлен вариант такой реализации для КИХ фильтра четвертого порядка, [64].

При вычислении адреса памяти старые значения данных читаются из памяти первыми, начиная со значений, которые должны быть перезаписаны. Например, х(4) записывается в памяти по адресу 0, а значения данных тогда читаются начиная с адресов 1, 2, 3 и 0. Данный пример можно пролонгировать на любое количество шагов. Этот буфер адреса данных называется циклическим, потому что последнее значение является начальным для следующего буфера (Рис. 4.5).

Расположение Чтение Запись Чтение Запись Чтение в памяти

Пх(4)

1хМ х(2) х(5' Т х(2) х(3) U х(3) у(3)= у(4)= h(0)x(3)+h(l )x(2)+h(2)x(l )+h(3)x(0) h(0)x(4)+h( 1 )x(3)+h(2)x(2)+h(3)x( 1) y(5)=h(0)x(5)+h( 1 )x(4)+h(2)x(3)+h(3)x(2)

Рис. 4.5 - Принцип работы циклического буфера

В цифровых фильтрах для обработки используется память, для уменьшения количества обращений к памяти можно использовать модернизированный циклический буфер, когда вместо каждого значения выступают слова из памяти, т.е. управление ведется с помощью словарной шины массива памяти. При этом количество обращений к памяти (максимальная частота считывания/записи) определяется по формуле: где F - максимальная частота считывания/записи массива памяти N - порядок фильтра R - коэффициент децимации f — частота, с которой приходят данные в фильтр.

Как видим, для того чтобы уменьшить частоту, с которой будет работать память необходимо увеличить коэффициент децимации. Таким образом, возможно использование более медленной памяти, при этом также экономится потребляемая мощность. В результате схема может использоваться в качестве мобильных приложений. Описание КИХ фильтра-дециматора на языке высокого уровня Verilog HDL представлено в Приложении В.

4.2.4 Интерфейс КИХ-фильтра На Рис. 4.6 представлен интерфейс фильтра. Основные характеристики интерфейса представлены в Таблица 4.1.

ЗАКЛЮЧЕНИЕ

1. Разработана усовершенствованная методика синтеза коэффициентов СДМ однокаскадной и многокаскадной архитектуры, обеспечивающая получение коэффициентов модулятора, при которых значение сигнала будет наилучшим для различных схемотехнических реализаций модулятора с учетом неидеальностей аналоговых компонентов.

2. Предложена методика анализа влияния параметров модулятора и неидеальностей аналоговых компонентов характеристики СДАЦП (SNR, DR). При помощи которой можно произвести оценку изменения характеристик СДМ при перестройке параметров модулятора для повышения характеристик устройства.

3. Разработана модель шума «просачивания» применительно к многокаскадному СДМ. Изучена взаимосвязь шума «просачивания» и архитектуры СДМ. На основе этого разработаны методы управления величиной шума «просачивания» с целью повышения параметров СДМ.

4. Разработан метод управления характеристиками АЦП за счет изменения архитектуры многокаскадных АЦП. Проведены исследования по совершенствованию характеристик АЦП и возможности управления ими за счет архитектуры и схемотехнических изменений при модернизации технологии. Применение разработанных методик и метода обеспечивает выигрыш в DR не менее 8-10 дБ, а по SNR не менее 6-8 дБ

Результаты практических разработок отражены в Актах внедрения. Новизна технических решений подтверждена публикациями, свидетельствами об официальной регистрации на программную модель и топологию СДМ.

Результаты практических и теоретических разработок используются в учебном процессе при чтении в курсах лекций и при проведении лабораторных рабог и курсовых проектов в МИЭТ.

Список литературы диссертационного исследования кандидат технических наук Лаврентьев, Максим Валерьевич, 2005 год

1. Е. Siragusa and 1. Galton, "A digitally enhanced 1.8-V 15-bit 40-MSample/s CMOS pipelined ADC," IEEE Journal of Solid-State Circuits, vol. 39, pp. 2126 - 2138, December 2004.

2. J. Li and U. Moon, "A 1.8-V 67-mW 10-bit 100-MS/s pipelined ADC using time-shifted CDS technique," IEEE Journal of Solid-State Circuits, vol. 39, pp. 1468 1476, September 2004.

3. L. Yao, M. S. J. Steyaert, and W. Sansen, "A 1-V 140-^W 88-dB audio sigma-delta modulator in 90-nm CMOS," IEEE Journal of Solid-State Circuits, vol. 39, pp. 1809- 1818, November 2004.

4. S. Ryu, S. Ray, B. Song, G. Cho, and K. Bacrania, "A 14-b linear capacitor self-trimming pipelined ADC," IEEE Journal of Solid-State Circuits, vol. 39, pp. 2046 2051, November 2004.

5. M. Liu, K. Huang, W. Ou, T. Su, and S. Liu, "A low voltage-power 13-bit 16 MSPS CMOS pipelined ADC," IEEE Journal of Solid-State Circuits, vol. 39, pp. 834 836, May 2004.

6. J. De Maeyer, P. Rombouts, and L. Weyten, "A double-sampling extended-counting ADC," IEEE Journal of Solid-State Circuits, vol. 39, pp. 411 418, March 2004.

7. R. Jiang and T. S. Fiez, "A 14-bit AS ADC with 8 x OSR and 4-MHz conversion bandwidth in а 0.18-цт CMOS process," IEEE Journal of Solid-State Circuits, vol. 39, pp. 63 74, January 2004.

8. X. Wang, P. J. Hurst, and S. H. Lewis, "A 12-bit 20-Msample/s pipelined andog-to-digital converter with nested digital background calibration," IEEE Journal of Solid-State Circuits, vol. 39, pp. 1799 1808, November 2004.

9. J. Park, S. Yoo, S. Kim, Y. Cho, and S. Lee, "A 10-b 150-MSample/s 1.8-V 123-mW CMOS AID converter with 400-MHz input bandwidth," IEEE Journal of Solid-State Circuits, vol. 39, pp. 1335 1337, August 2004.

10. J. Arias, V. Boccuzzi, L. Quintanilla, L. Enriquez, D. Bisbal, M. Banu, and J. Barbolla, "Low-power pipeline ADC for wireless LANs," IEEE Journal of Solid-State Circuits, vol. 39, pp. 1338 1340, August 2004

11. D. Chang and U. Moon, "A 1.4-V 10-bit 25-MS/s pipelined ADC using opamp-reset switching technique," IEEE Journal of Solid-State Circuits, vol. 38, pp. 1401 1404, August 2003.

12. Y. Li and E. Sanchez-Sinencio, "A wide input bandwidth 7-bit 300-MSample/s folding and current-mode interpolating ADC," IEEE Journal of Solid-State Circuits, vol. 38, pp. 1405 1410, August 2003.

13. K. Uyttenhove and M. S. J. Steyaert, "A 1.8-V 6-bit 1.3-GHz flash ADC in 0.25-pm CMOS," IEEE Journal of Solid-State Circuits, vol. 38, pp. 1115 1122, July 2003.

14. J. Sauerbrey, D. Schmitt-Landsiedel, and R. Thewes, "A 0.5-V 1-pW successive approximation ADC," IEEE Journal of Solid-State Circuits, vol. 38, pp. 1261 1265, July 2003.

15. P. Balmelli and Q. Huang, "A 25-MS/s 14-b 200-mW SA modulator in 0.18-pm CMOS," IEEE Journal of Solid-State Circuits, vol. 39, pp. 2161 2169, December 2004.

16. P. Rombouts, J. De Maeyer, and L. Weyten, "A 250-kHz 94-dB double-sampling ЕД modulation A/D converter with a modified noise transfer function," IEEE Journal of Solid-State Circuits, vol. 38, pp. 1657 1662, October 2003.

17. S. К. Gupta and V. Fong, "A 64-MHz clock-rate SA ADC with 88-dB SNDR and -105-dB IM3 Distortion at a 1.5-MHz signal frequency," IEEE Journal of Solid-State Circuits, vol. 37, pp. 1653 1661, December 2002

18. M. Keskin, U. Moon, and G. C. Temes, "A 1-V 10-MHz clock-rate 13-bit CMOS AS modulator using unity-gain-reset opamps," IEEE Journal of Solid-State Circuits, vol. 37, pp. 817- 824, July 2002.

19. С. B. Wang, "A 20-bit 25-kHz delta—Sigma A/D converter utilizing a frequency-shaped chopper stabilization scheme," IEEE Journal of Solid-State Circuits, vol. 36, pp. 566 569, March 2001.

20. Y. Geerts, M. S. J. Steyaert, and W. Sansen, "A high-performance multibit AS CMOS ADC," IEEE Journal of Solid-State Circuits, vol. 35, pp. 1829 1840, December 2000.

21. C.C. Cutler, "Transmission system employing quantization", U.S. Patent No. 2,927,962, March 8,1960 (filed 1954).

22. F. de Jager, "Delta modulation a method of PCM transmission using the one unit code", Philips Res. Rep., vol. 7, pp. 442-466, 1952.

23. H. Inose, Y. Yasuda and J. Murakami, "A telemetring system by code modulation-A £ modulation", IRE Trans. Space Electron. Telemetry, vol. SET-8, pp. 204-209, Sept. 1962.

24. G.R. Ritchie , "Higher order interpolation analog to digital converters", Ph.D. Dissertation, University of Pennsylvania, 1977.

25. T. Hayashi, Y. Inable, K. Uchimutara and A. Iwata, "A multistage delta-sigma modulator whithout double integration loop", ISSCC Dig. Tech. Pap., pp. i82-183, Feb. 1986.

26. Peter Kiss, "Adaptive Digital Compensation of Analog Circuits Imperfections for Cascaded Delta-Sigma Analog-to-Digital Converters", PhD thesis, 02 August 1999.

27. W. L. Lee and C. G. Sodini, "A topology for higher order interpolative coders," Proc. 1987 IEEE Int. Symp. Circuits Sys., vol. 4, pp. 459-462, May 1987.

28. R. W. Harris, "Enhanced delta modulation encoder," U.S. Patent 4,509,03, filed Dec. 1, 1982, assigned to Gould Inc.

29. G. C. Temes, R. H. Walden, and T. Catalepe, "Architectures for high-order multibit sigma-delta modulators," Proc. IEEE Int. Symp. Circuits Sys., vol. 2, pp. 895-898, May 1990.

30. R. W. Adams, "Design and Implementation of an audio 18-bit analog-to-digital converter using oversampling techniques," /. Audio Eng. Soc, vol. 34, pp. 153-166, March 1986.

31. R. W. Adams, P. F. Ferguson, A. Ganesan, S. Vincelette, A. Volpe, and R. Libert, "Theory and practical implementation of a fifth-order sigma-delta A/D converter," J. Audio Eng. Soc, vol. 39, pp. 515-528, July 1991.

32. D. R. Welland, B. P. Del Signore, E. J. Swanson, Т. Tanaka, K. Hamashita, S. Hara, and K. Takasuka, "Stereo 16-bit delta-sigma A/D converter for digital audio," J. Audio Eng. Soc, vol. 37, pp. 476A186, June 1989.

33. R. Schreier, "Noise-shaped coding," Ph.D. Dissertation, University of Toronto, 1991. 8. M. O. J. Hawksford, "Chaos, Oversampling, and noise-shaping in digital-to-analog conversion," J. Audio Eng. Soc, vol. 37, no. 12, Dec. 1989.

34. P. F. Ferguson, Jr., A. Ganesan, and R. W. Adams, "One bit higher order sigma-delta A/D converters," Proc. IEEE Int. Symp. Circuits Sys., vol. 2, pp. 890-893, May 1990.

35. S. К. Tewksbury and R. W. Hallock, "Oversampled, linear-predictive and noise shaping coders of order > 1," IEEE Trans Circuits Sys., vol. 25, pp. 436-447, July 1978.

36. A. Boser and B. A.Wooley, "The design of sigma-delta modulation analog-to-digital converters," IEEE Journal of Solid-State Circuits, vol. 23, no. 6, pp. 1298-1308, December 1988.

37. R. Baird, T. Fiez, "A Low Oversampling Ratio 14-b 500-kHz 2Д ADC with a Self-Calibrated Multibit DAC", IEEE Journal of solid-state circuit, 1996.

38. Y. Geerts, M. Steyaert, "A High-Performance multibit 2Д CMOS ADC", IEEE Journal of solid-state circuit, 2000.

39. M. Sarhang-Nejad, "A High-Resolution Multibit 2Д ADC with Digital Correction and Relaxed Amplifier Requirements", IEEE Journal of solid-state circuit, 1993.

40. R. Baird, T. Fiez, "Stability Analysis of High-Order Delta-Sigma Modulation for ADC's", IEEE transactions on circuits and system-II, 1994.

41. A. Marques, V. Peluso, M. S. Steyaert, and W. M. Sansen, "Optimal parameters for delta-sigma modulator topologies," IEEE Transactions on Circuits and S) stems — II: Analog and Digital Signal Processing, vol. 45, no. 9, pp. 1232-1241, September 1998.

42. P.M.Aziz, H.V.Sorensen, and J.V.Spiegel, "An overview of sigma-delta converters", IEEE Signal Processing Magazine, vol. 68, no. 1, pp. 61-84, January 1996.

43. R.W. Adams, P.F.Fergusson, A.Ganesan, S.Vincelette, A.Volpe and R.Libert, "Theory an practical implementation of fifth-order sigma-delta A/D converter", J. Audio Eng. Soc., vol.39, pp. 515-528, July 1991.

44. D.R.Welland, B.P.Del Signore, E.J.Swanson, T.Tanaka, K.Hamashita. S.Hara and K.Takasuka, "Stereo 16-bit delta-sigma A/D converter for digital audio", J. Audio Eng. Soc., vol.37, pp. 476-486, Junel989.

45. P.F.Fregusson, Jr., A.Ganesan, andR.W.Adams, "One bit higher order sigma-delta A/D converters", Proc. IEEE Int. Symp. Circuits Sys., vol. 2, pp. 890-893, May 1990.

46. Лаврентьев M.B. Круглов Ю.В., «Выбор архитектуры многокаскадного сигма-дельта модулятора на основе оценки «просачивающегося» шума квантования и физического шума», Известия высших учебных заведений Электроника №3 2005 р.40-45

47. Лаврентьев М. В., Круглов Ю. В., «Подход к определению архитектуры и разрядности многокаскадных сигма дельта модуляторов», Оборонный комплекс -научно - техническому прогрессу России, № 4, 2005 р.92-94.

48. S.K.Tewksbury and R.W.Hallock, "Oversampled, linear-precittive and noise-shapingcoders of order > 1", IEEE Trans. Circuits Sys. Vol. 25, pp. 436-447, July 1978.

49. Peter Kiss, "Adaptive Digital Compensation of Analog Circuits Imperfections for Cascaded Delta-Sigma Analog-to-Digital Converters", PhD thesis, 02 August 1999.

50. R. Shreier, "An Empirical Study of High-Order Single-Bit Delta-Sigma Modulators", IEEE transactions on circuits and system-II, 1993.

51. Г. Лэм "Аналоговые и цифровые фильтры". Мир: М., 1982.

52. П.И. Рудаков, В.И. Сафонов "Обработка сигналов и изображений. Matlab 5х". Диалог-МИФИ: М. 2000.

53. В.Г. Потемкин, П.И. Рудаков "МАТАКВ 5. Для студентов.", Диалог-МИФИ.: М., 1999.

54. А. Гультяев "MATALB 5.2. Имитационное моделирование в среде Windows", КОРОНА: М., 1999.

55. Н. Inose and Y. Yasuda, "A unity bit coding method by negative feedback," Proc. IEEE, vol. 51, pp. 1524-1535, Nov. 1963.

56. W. L. Lee and C. G. Sodini, "A topology for higher order interpolative coders," Proc. IEEE Int. Symp. Circuits Syst., vol. 4, pp. 459-462, May 1987.

57. D. R. Welland, B. P. Del Signore, E. J. Swanson, Т. Tanaka, K. Hamasnita, S. Hara, and K. Takasuka, "Stereo 16-bit delta-sigma A/D converter for digital audio," J. Audio Eng. Soc, vol. 37, pp. 476-486, June 1989.

58. P. F. Ferguson, Jr., A. Ganesan, and R. W. Adams, "One bit higher order sigma-delta A/D converters," IEEE Proc. 1SCAS '90, vol. 2, pp. 890-893, May 1990.

59. Y. Matsuya, K. Uchimura, A. Iwata, T. Kobayashi, M. Ishikawa, and T. Yoshitome, "A 16-bit oversampling A-to-D conversion technology using triple-integration noise shaping," IEEE J. Solid-State Circuits, vol. 22, pp. 921-929, Dec. 1987.

60. L. Longo and M Copeland, "A 13 bit ISDN-band oversampled ADC using two-stage third-order noise shaping," IEEE Proc. Custom 1С Conf., pp. 21.2.1-21.2.4, Jan. 1988.

61. M. Rebeschini, N. R. van Bavel, P. Rakers, R. Greene, J. Caldwell, and J. R. Haug, "A 16-b 160 kHz CMOS A/D converter using sigma-delta modulation," IEEE J. Solid-State Circuits, vol. 25, pp. 431-440, April 1990.

62. R. W. Adams, "Design and implementation of an audio 18-bit analog-to-digital converter using oversampling techniques," J. Audio Eng. Soc, vol. 34, no. 3, pp. 153-166, March 1986.

63. P. J. A. Naus, E. C. Dijkmans, E. F. Stikvoort, A. J. McKnight, D. J. Holland, and W. Brandinal, "A CMOS stereo 16-bit D/A converter for digital audio," IEEE J. Solid-State Circuits, vol. SC-22, no. 3, pp. 390-395, June 1987.

64. L. R. Carley and J. Kenney, "A 16-bit 4'th order noise-shaping D/A converter," Proceedings of the 1988 IEEE Custom Integrated Circuits Conference, pp. 21.7.1- 21.7.4, Rochester, NY, May 1988.

65. L. R. Carley, "A noise-shaping coder topology for 15+ bit converters," IEEE J. Solid-State Circuits, vol. SC-24, pp. 267-273, April 1989.

66. R. J. Van De Plassche, "A monolithic 14-bit D/A converter," IEEE J. Solid-State Circuits, vol. SC-14, no. 3, pp. 552-556, June 1979.

67. J. C. Candy, "A use of double integration in sigma-delta modulation," IEEE Trans. Commun., vol. 33, no. 3, pp. 249-258, March 1985.

68. E. F. Stikvoort, "Some remarks on the stability and performance of the noise shaper or sigma-delta modulator," IEEE Trans. Commun., vol. 36, no. 10, pp. 1157-1162, Oct. 1988.

69. S. H. Ardalan and J. J. Paulos, "An analysis of nonlinear behavior in delta-sigma modulators," IEEE Trans. Circuits Sys., vol. CAS-34, no. 6 pp. 593-603, June 1987.

70. C. Wolff and L. R. Carley, "Modeling the quantizer in higher-order delta-sigma modulators," Int. Symp. Circuits Sys., vol. 4, pp. 2335-2339, Helsinki, Finland, June 1988.

71. J. Kenney and L. R. Carley, "CLANS: A high-level synthesis tool for high resolution data converters," Proceedings of the 1988 IEEE International Conference on Computer-Aided Design, vol. 1, Santa Clara, CA, Nov. 1988.

72. J. G. Kenney and L. R. Carley, "Design of multi-bit noise-shaping data converters," Analog Int. Circuits Signal Proc. J. (Kluwer), vol. 3, pp. 259-272, May 1993.

73. L. R. Carley, "An oversampling analog-to-digital converter topology for high resolution signal acquisition systems," IEEE Trans. Circuits Sys., vol. CAS-34, no. 1, pp. 83-91, Jan. 1987.

74. J. W. Scott, W. Lee, C. Giancarlio, and C. G. Sodini, "A CMOS slope adaptive delta modulator," ISSCC Dig. Tech. Papers, pp. 130-131, 1986.

75. J.-B. Shyu, G. C. Temes, and F. Krummenacher, "Random error effects in matched MOS capacitors and current sources," IEEE J. Solid-Slate Circuits, vol. SC-19, pp. 948955, Dec. 1984.

76. D. J. Allstot and W. C. Black, Jr., "Technological design considerations for monolithic MOS switched-capacitor filtering systems," Proc. IEEE, vol. 71, pp. 967-985, Aug. 1983.

77. J. L. McCreary, "Matching properties, and voltage and temperature dependence of MOS capacitors," IEEE J. Solid-State Circuits, vol. SC-16, pp. 608-616, Dec. 1981.

78. Burr-Brown Corp., Product Data Book, Burr-Brown, Tucson, AZ, 1986.

79. F. Harris, "On the use of windows for harmonic analysis with the discrete Fourier transform," Proc. IEEE, vol. 66, pp. 51-83, Jan. 1978.

80. K. Haug, F. Maloberti, and G. Temes, "Switched-capacitor integrators with low finite-gain sensitivity," Electron. Lett., vol. 21, no. 24, Nov. 1985.

81. G A. Gobet and A. Knob, "Noise Analysis of Switched Capacitor Networks", IEEE Trans, on Circuits and Systems II, vol. CAS - 30, no. 1, January 1983. P. 37-43

82. R. Gregorian and G. C. Temes, Analog MOS Integrated Circuits for Signal Processing. New York: Wiley, 1986. p. 598

83. К. Gulati and H.-S. Lee, "A High Swing CMOS Telescopic Operational Amplifier", IEEE J. Solid - State Circuits, vol. 33, no. 12, December 1998. P. 2010-2019.

84. R. Brederlow, W. Weber, S. Donnay, P. Wambacq, J, Sauerer, M. Vertregt A Mixed-Signal Design Roadmap IEEE Design & Test of Computers, 2001, vol. 18, # 6, pp. 34-46

85. S. Norsworthy, R. Schreier, G. Temes, Delta-Sigma Data Converters: Theory, Design, and Simulation, NY, IEEE Press, 1996, 476 c.

86. R. J. van de Plassche, Dynamic Element Matching for High-Accuracy monolithic D/A Converters, IEEE J. Solid-States Circuits, vol. SC-11, pp.795-800, Dec. 1976.

87. R. Adams, K. Nguyen and K. Sweetland, A 113-dB SNR Oversampling DAC with Segmented Noise-Shaped Scrambling. IEEE J. Solid-State Circuits, Vol. 33, pp. 1871-1878, Dec. 1998.

88. O. Nys and R. Henderson, A 19-Bit Low-Power Multibit Sigma-Delta ADC Based on Data Weighted Averaging, IEEE J. Solid State Circuits, Vol. 33, Dec. 1998.

89. D. Cini, C. Samori and A. Lacaita, Double-Index Averaging: A Novel Technique for Dynamic Element Matching in Z-A A/D Converters, IEEE Trans. Circuits and Syst. II, vol. 46, pp. 353-358, Apr. 1999.

90. К. Vleugels, S. Rabii and B. Wooley, A 2.5-V Sigma-Delta Modulator for Broadband Communication Applications, IEEE J. Solid State Circuits, Vol. 36, Dec 2001.

91. Y. Geerts, A. M. Marques, S. J. Steyaert, W. Sansen, A 3.3-V, 15-bit, Delta-Sigma ADC with a Signal Bandwidth of 1.1 MHz for ADSL Applications, IEEE Journal of Solid-State Circuits, vol. 34, no. 7, July 1999, pp. 927-936.

92. R. T. Baird and T. S. Fiez, "AX DAC linearity using data weighted averaging," IEEE Proc. Int. Symp. Circuits Syst., vol. 1, pp. 13-16, 1995.

93. L. R. Carley and J. Kenney, "A 16-bit 4th order noise-shaping D/A converter," Proc. IEEE CICC, pp. 21.7.1-21.7.4, 1988.

94. P. J. A. Naus et al., "A CMOS stereo 16-bit D/A converter for digital audio," IEEE J. Solid-State Circuits, vol. 22, pp. 390-395, June 1987.

95. J. C. Candy and A. N. Huynh, "Double interpolation for digital-to-analog conversion," IEEE Trans. Commun., vol. 33, pp. 77-81, Jan. 1986.

96. K. Uchimura et al., "Oversampling A-to-D and D-to-A converters with multistage noise shaping modulators," IEEE Trans. Acoust. Speech Signal Proc, vol. 36, no. 12, Dec. 1988.

97. V. Friedman et al., "A dual-channel voice-band PCM codec using SD modulation technique," IEEE J. Solid-State Circuits, vol. 24, no. 2, April 1989.

98. M. S. Ghausi and K. R. Laker, Modern Filter Design, Prentice-Hall, Englewood Cliffs, NJ, p. 465, 1981.

99. N. S. Sooch et al., "18-bit stereo D/A converter with integrated digital and analog filters," Audio Engineering Society, Preprint no. 3113, New York, 91st AES Convention, 1991.

100. P. J. Hurst and J. E. C. Brown, "Finite impulse response switched-capacitor decimation filters for the DSM D/A interface," IEEE Proc. Int. Symp. Circuits Syst., vol. 3, pp. 16881691,1989.

101. D. C. von Grunigen et al., "Integrated switched-capacitor low-pass filter with combined anti-aliasing decimation filter for low frequencies," IEEE J. Solid-State Circuits, vol. SC-17, no. 6, pp. 1024-1029, Dec. 1982.

102. J. A. C. Bingham, "Applications of a direct-transfer SC integrator," IEEE Trans. Circuits Syst, vol. 31, pp. 419-420, Apr. 1984.

103. T. Kwan, Analog Devices Inc., personal communication.

104. В. M. J. Kup et al., "A bit-stream digital-to-analog converter with 18-b resolution," IEEE J. Solid-State Circuits, vol. 26, no. 12, pp. 1757-1763, Dec. 1991.

105. Y. Matsuya et al., "A 16-bit oversampling A-to-D conversion technology using triple integration noise shaping," IEEE J. Solid-State Circuits, vol. SC-22, pp. 921-929, Dec. 1987.