Методы анализа и оптимизации цифровых КМОП СБИС тема диссертации и автореферата по ВАК РФ 05.13.12, доктор технических наук Глебов, Алексей Львович

• Глебов, Алексей Львович
• доктор технических наук
• 2003

Оглавление диссертации доктор технических наук Глебов, Алексей Львович

Введение.

Глава 1. Анализ и оптимизация цифровых КМОП схем.

1.1. Методы расчета мощности в цифровых КМОП схемах.

1.2. Параметрическая оптимизация.

1.3. Структурная оптимизация.

1.4. Анализ помехоустойчивости цифровых схем.

1.5. Выводы.

Глава 2. Последовательно-параллельные диаграммы двоичных решений

SP-BDD).

2.1. Определения и основные свойства.

2.2. Основные операции на SP-BDD.

2.3. SP-BDD и КМОП-схемы.

2.4. Выводы.

Глава 3. Методы ключевого моделирования, расчета мощности и задержек цифровых КМОП схем.

3.1. Оценка мощности, потребляемой КМОП схемой.

3.2. Последовательность процедур моделирования.

3.3. Ключевое моделирование с использованием SP-BDD.

3.4. Алгоритм расчета задержек с использованием SP-BDD.

3.5. Расчет энергии сквозных токов.

3.6. Быстрая вероятностная модель мощности.

3.7. Экспериментальные результаты.

3.8. Выводы.

Глава 4. Параметрическая оптимизация цифровых КМОП схем.

4.1. Оптимизация схем, спроектированных на базе параметризованных ячеек.

4.2. Использование метода моделируемого отжига при параметрической оптимизации.

4.3. Выводы.

Глава 5. Структурная оптимизация цифровых КМОП схем.

5.1. Обзор метода ресинтеза.

5.2. Глобальный ресинтез.

5.3. Локальный ресинтез.

5.4. Пространство состояний в локальном ресинтезе.

5.5. Выводы.

Глава 6. Анализ и оптимизация цифровых КМОП схем на проходных транзисторах.

6.1. КМОП схемы на проходных транзисторах и модель задержек для них.

6.2. Модель мощности для цифровых КМОП схем на проходных транзисторах.

6.3. Параметрическая оптимизация цифровых КМОП схем па проходных транзисторах.

6.4. Структурная оптимизация цифровых КМОП схем на проходных транзисторах.

6.5. Выводы.

Глава 7. Анализ помехоустойчивости цифровых КМОП схем.

7.1. Методы определения логических корреляций между сигналами цифровой схемы.

7.2. Методы анализа помех в цифровой схеме на основе корреляций между сигналами.

7.3. Анализ помехоустойчивости цифровой схемы на основе результатов временного анализа.

7.4. Выводы.

Глава 8. Характеристика программного обеспечения и экспериментальные т результаты.

8.1. Характеристика программного обеспечения, реализующего структурную и параметрическую оптимизацию цифровых КМОП схем.

8.2. Экспериментальные результаты по параметрической оптимизации цифровых КМОП схем.

8.3. Экспериментальные результаты но структурной оптимизации цифровых КМОП схем.

8.4. Выводы.

Введение диссертации (часть автореферата) на тему «Методы анализа и оптимизации цифровых КМОП СБИС»

Актуальность темы. Уровень развития математического обеспечения во многом определяет функциональные возможности САПР СБИС и, в первую очередь, сдерживает темпы их развития. Это особенно отчетливо проявляется при применении современных САПР в разработках субмикроппых СБИС. Возможности практического проектирования в этом случае отстают от технологических возможностей изготовления, т.е. наблюдается так называемый кризис проектирования. Состояние вычислительных методов анализа и оптимизации КМОП СБИС является доминирующей составляющей в процессе такого отставания. Ввиду возрастания роли межсоединений в субмикроипых СБИС, особую важность здесь представляют методы анализа помехоустойчивости цифровых схем.

История развития большей части указанных методов насчитывает не один десяток лет. Следует отметить, что как в нашей стране, так и за рубежом получеп значительный ряд результатов в области логического синтеза и оптимизации цифровых схем. Самостоятельное направление составили исследования по синтезу схем на транзисторном уровне, связанные с известными работами Глориозова E.JI. [110], Шагурипа И.И. [111], Кармазинского A.II. [112], Немудрова В.Г. [113]. Несмотря па значительный прогресс в этой области, существует потребность в новых и более эффективных методах и алгоритмах анализа и оптимизации. К факторам, порождающим такую потребность можно отнести:

- постоянное снижение размеров элементов (транзисторов, межсоединений), а также рост числа элементов на кристалле;

- необходимость проектирования схем с низкой потребляемой мощностью;

- возрастающее разнообразие стилей проектирования, которые используются или могут быть использованы при разработке СБИС.

Для удовлетворения указанных потребностей необходимо создать новое поколение методов анализа и оптимизации цифровых КМОП схем, включая анализ мощности и помехоустойчивости, обладающих значительно более высокими производительностью и качеством результатов по сравнению с существовавшими ранее. Для создания таких методов необходима новая математическая модель цифровых КМОП схем. Базой этой модели могут стать BDD (binary decision diagrams, или диаграммы двоичных решений), ранее успешно использовавшиеся для представления булевских функций в логическом синтезе. На решение указанных задач нацелена настоящая диссертация.

Цель работы: разработка теоретических основ специализированного BDD-прсдставления для построения новой модели и нового поколения высокопроизводительных и эффективных методов анализа и оптимизации цифровых КМОП схем, обеспечивающих радикальное ускорение и повышение качества их проектирования.

Основные задачи работы:

• Разработка и исследование новой математической модели цифровых КМОП схем, сохраняющей детальность описания схемы на транзисторном уровне, однако позволяющей гораздо быстрее и эффективнее выполнять вычислительные операции. Разработка базовых методов и алгоритмов работы с моделью.

• Разработка и исследование оперативных методов расчета мощности и быстродействия цифровых КМОП схем па основе указанной модели, обладающих достаточной точностью и пригодных для использования внутри оптимизационного цикла.

• Разработка и исследование эффективных методов параметрической оптимизации цифровых КМОП схем по критериям мощности, быстродействия и площади, описанных как на уровне транзисторов, так и на уровне параметризованных ячеек.

• Разработка и исследование эффективных методов структурной оптимизации цифровых КМОП схем по указанным критериям при наличии различных ограничений, с использованием вышеуказанных математической модели КМОП схем и быстрых методов расчета мощности и быстродействия.

• Обобщение вышеуказанных методов анализа и оптимизации цифровых КМОП схем на различные стили проектирования, в частности, на схемы на проходных транзисторах.

• Разработка и исследование логико-временных методов анализа устойчивости цифровых КМОП схем по отношению к помехам, возникающим за счет емкостных связей межсоединений.

• Экспериментальная проверка предложенных методов.

Методы исследования. При решении поставленных задач использованы методы теории множеств, теории графов, оптимизации, ключевого моделирования и временного анализа КМОП схем.

Научная новизна:

• Предложена оригинальная теоретико-графовая модель цифровых КМОП схем, основанная на впервые введенных BDD (диаграммах двоичных решений) специального вида (SP-BDD). Разработана теория SP-BDD, включающая набор базовых методов и алгоритмов работы с этими объектами. Данная модель позволяет эффективно производить вычислительные операции для КМОП вентилей в рамках различных алгоритмов.

• Предложены методы ключевого моделирования цифровых КМОП схем, а также оперативного расчета мощности и задержек, основанные на использовании SP-BDD модели, обладающие точностью транзисторного уровня описания схемы и пригодные для использования внутри оптимизационных циклов.

• Предложен новый метод параметрической оптимизации цифровых КМОП схем на транзисторном уровне, основанный на использовании нестандартной процедуры моделируемого отжига с осциллирующим температурным планом. Данный метод может быть применен также к другим оптимизационным задачам, например, в оптимизации цифровых схем, спроектированных на основе библиотеки параметризованных ячеек.

• Разработан новый метод структурной оптимизации (ресинтеза) цифровых КМОП схем, основанный на использовании SP-BDD модели. На каждом шаге выполнения ресинтеза, схема описана детально на транзисторном уровне. Показано, что пространство сотояний схемы при рссинтезс по своим размерам типично для этапа логического синтеза. Теоретически обоснованы и экспериментально подтверждены качество результатов и быстродействие метода ресинтеза.

• Предложены методы оперативного расчета мощности и задержек, параметрической и структурной оптимизации для различных типов цифровых КМОП схем на проходных транзисторах.

• Разработаны новые методы логического и логико-врсмсниого анализа помехоустойчивости цифровых схем. Методы включают в себя оригинальные быстрые алгоритмы вычисления логических корреляций между сигналами в цифровой схеме логических импликаций). Предложены обобщения метода логических импликаций на случай учета задержек распространения сигналов, а также на случай использования импликаций в сочетании с результатами статического временного анализа. Экспериментально доказана высокая эффективность разработанных методов.

Защищаемые в работе положения:

• Новая теоретико-графовая модель цифровых КМОП схем, основанная па впервые введенных BDD (диаграммах двоичных решений) специального вида (SP-BDD). Модель содержит детальную информацию о КМОП схеме на транзисторном уровне, одновременно описывая также логическую функцию схемы. Модель обеспечивает эффективность выполнения вычислительных операций в рамках различных алгоритмов.

• Новые методы ключевого моделирования цифровых КМОП схем, оперативного расчета мощности и задержек. Методы основаны на использовании SP-BDD модели, имеют точность транзисторного уровня описания схемы и пригодны для использования внутри оптимизационных циклов.

• Оригинальный метод параметрической оптимизации цифровых КМОП схем на транзисторном уровне, основанный на впервые введенной нестандартной процедуре моделируемого отжига с осциллирующим температурным планом. Метод может быть применен также к другим оптимизационным задачам.

• Новый метод структурной оптимизации (ресинтеза) цифровых КМОП схем, основанный па использовании SP-BDD модели. В данном методе на каждом таге оптимизационной процедуры используется как детальное описание схемы на транзисторном уровне, так и описание ее логической функции. Метод позволяет значительно улучшить параметры схемы, предварительно синтезированной и оптимизированной лучшими из известных программ логического синтеза.

• Оригинальные методы оперативного расчета мощности и задержек, параметрической и структурной оптимизации для различных типов цифровых КМОП схем на проходных транзисторах. Методы позволяют использовать указанные перспективные стили проектирования при разработке цифровых КМОП СБИС.

• Новые методы логического и логико-врсмеппого анализа помехоустойчивости цифровых схем. Методы включают в себя впервые предложенные быстрые алгоритмы вычисления логических корреляций между сигналами в цифровой схеме (логических импликаций). Обобщение метода, использующего логические импликации, на случай учета задержек распространения сигналов (внутри импликаций), а также на случай использования импликаций в сочетании с результатами статического временного анализа.

Практическая ценность. Результаты выполненных исследований позволяют значительно повысить эффективность и качество проектирования цифровых КМОП СБИС, особенно СБИС с низкой потребляемой мощностью. Во первых, за счет применения эффективных методов ключевого моделирования, оперативного расчета мощности и задержек, параметрической и структурной оптимизации достигается возможность более качественного проектирования на этапе разработки электрической схемы.

Во вторых, за счет использования методов расчета мощности и задержек, параметрической и структурной оптимизации для цифровых КМОП схем па проходных транзисторах достигается возможность использования большего разнообразия перспективных стилей проектирования при разработке СБИС.

И, наконец, применение разработанных методов анализа помех в цифровых схемах дает возможность повысить помехоустойчивость проектируемых СБИС.

Таким образом, практическая ценность предлагаемых методов состоит в том, что они, по сравнению с известными, предоставляют возможности более качественного и эффективного проектирования цифровых СБИС.

Реализация научно-технических результатов работы. Результаты диссертации нашли практическое применение при проектировании ряда микросхем, блоков и элементов цифровых СБИС на предприятиях ОАО "ЫИИМЭ и Микрон", ОАО "Ангстрем", а также на Федеральном государственном унитарном предприятии НИИ электронной техники.

Апробация работы. Результаты диссертации докладывались и обсуждались на 4-м международном семинаре по автоматизации проектирования "Russian Workshop" (Москва, 1994), 4-м международном семинаре по проектированию низкомощных и быстродействующих интегральных схем "PATMOS" (Испания, 1994), Между народном симпозиуме ио проектированию пизкомощных интегральных схем "ISLPD" (США, 1995), 2-й между народной конференции "Микроэлектроника и информатика" (Москва, 1995), Европейской конференции по проектированию и тестированию интегральных схем "ED&.TC" (Франция, 1997), Международной конференции по компьютерному проектированию интегральных схем "ICCAD" (США, 1997), 3-й международной конференции "Микроэлектроника и информатика" (Москва, 1997), 1-м международном семинаре по проектированию мульти-архитектурных низкомощпых интегральных схем "MALOPD" (Москва, 1999), Международном семинаре по помехоустойчивости интегральных схем "Signal Integrity Workshop" (США, 2000), 3-й международной конференции "Электроника и информатика - XXI век" (Москва, 2000), Международной конференции по компьютерному проектированию интегральных схем "ICCAD" (США, 2001), Международном симпозиуме по качественному проектированию интегральных схем "1SQED" (США, 2002).

Публикации. По теме диссертации опубликованы 24 печатные работы, в том числе одна монография.

Структура и объём диссертации. Диссертация состоит из введения, восьми глав, заключения и списка литературы из ИЗ наименований. Материал диссертации изложен на 248 страницах, включая рисунки, графики и таблицы.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Глебов, Алексей Львович

Основные результаты восьмой главы:

1) Разработано программное обеспечение для структурной и параметрической оптимизации цифровых КМОП схем (программа OPTI). Применение указанной программы позволило улучшить качество проектируемых микросхем на ряде предприятий электронной техники.

2) Проведены численные эксперименты, доказывающие высокие производительность и эффективность разработанного в диссертации метода параметрической оптимизации цифровых КМОП схем, использующего нестандартную процедуру моделируемого отжига.

3) Проведены численные эксперименты по структурной оптимизации (ресинтезу) цифровых КМОП схем. Предложенный метод позволяет значительно улучшить качество проектируемой схемы. Например, для исходной схемы, синтезированной одной из лучших программ логического синтеза (Synopsys) достигается уменьшение площади или потребляемой мощности па 10-50% без ухудшения ее быстродействия. При этом время счета для метода ресинтеза в несколько раз меньше времени счета программы логического синтеза.

Заключение Основные результаты диссертации:

1) Разработана теоретико-графовая модель статического КМОП вентиля в форме диаграммы двоичных решений (BDD) специального вида (SP-BDD). Показано, что SP-BDD имеет минимальный размер среди всех минимизированных диаграмм двоичных решений (ROBDD), описывающих логическую функцию вентиля. Показано, что данная модель обладает свойством каноничности (единственности) и описывает как логическую функцию вентиля, так и его электрическую схему па транзисторном уровне. Модель позволяет конструировать высокопроизводительные методы и алгоритмы анализа и оптимизации цифровых КМОП схем. Разработаны также базовые алгоритмы для работы с SP-BDD (экстракция из транзисторной схемы, ПП-сужение, минимизация и др.).

2) Разработан метод ключевого моделирования цифровых КМОП схем, ориентированный на расчет потребляемой мощности. Разработана также особенно быстрая версия данного метода, основанная на использовании SP-BDD модели. В данном методе учитываются точные потенциалы всех узлов схемы, эффект разделения заряда и сквозные токи через КМОП вентили. Метод обладает высокой точностью и производительностью, поэтому пригоден для использования внутри оптимизационного цикла. Разработан также оперативный метод расчета задержек для цифровых КМОП схем, основанный на использовании SP-BDD модели и являющийся частью метода ключевого моделирования.

3) Предложен новый метод параметрической оптимизации цифровых КМОП схем, основанный на использовании нестандартной процедуры моделируемого отжига с осциллирующим температурным планом. Метод ориентирован на использование реалистических моделей мощности и задержек и учитывает сложную структуру и многоэкстрсмальность целевой функции в рассматриваемой задаче. Проведенные численные эксперименты свидетельствуют о высокой эффективности предложенного метода.

4) Разработан метод структурной оптимизации (ресинтеза) цифровых КМОП схем. Метод основан на иснользовани SP-BDD модели КМОП схемы. В ходе ресинтеза в схеме последовательно выделяются подсхемы относительно небольшого размера (окна), которые подвергаются локальному ресинтезу на транзисторном уровне. Предложенный метод позволяет значительно улучшить качество проектируемой схемы. Например, для исходной схемы, синтезированной одной из лучших программ логического синтеза (Synopsys) достигается уменьшение площади или потребляемой мощности на 10-50% без ухудшения ее быстродействия. При этом время счета для метода ресинтеза в несколько раз меньше времени счета программы логического синтеза.

5) Разработаны методы расчета мощности и задержек для цифровых КМОП схем на проходных транзисторах. Методы основаны на использовании в качестве модели указанных схем разделенных диаграмм двоичных решений (SBDD). Указанные методы являются достаточно оперативными для использования их внутри оптимизационного цикла.

6) Разработаны методы параметрической и структурной оптимизации для цифровых КМОП схем на проходных транзисторах. Указанные методы пригодны для схем различных типов: схем CPL (комплементарная логика на проходных транзисторах), TGL (логика на проходных ключах), PTL (простая логика на проходных транзисторах). Результаты проведенных численных экспериментов свидетельствуют о высоких производительности и эффективности предлагаемых методов.

7) Разработаны методы быстрого вычисления большого числа логических корреляций между сигналами в цифровой схеме (ПЛИ - простые логические импликации). Первый метод вычисляет импликации, не учитывающие задержек распространения сигналов (ПЛИ с нулевой задержкой), тогда как второй метод находит импликации с задержкой (сочетающие в себе логическую и временную информацию).

8) Разработан метод анализа помехоустойчивости цифровой схемы па основе использования логических корреляций между сигналами. Для заданного набора кластеров (групп узлов схемы, имеющих между собой сильную емкостную связь) данный метод уточняет величину максимальной помехи в узле-жертве, учитывая невозможность одновременного переключения некоторых пар узлов-агрессоров в силу наличия логических корреляций. Метод позволяет улучшить проектирование помехоустойчивых схем, что особенно важно для СБИС с субмикронными размерами элементов. Разработан также вариант метод анализа помехоустойчивости па основе учета логических корреляций между сигналами в сочетании с результатами статического временного анализа. Результаты численных экспериментов свидетельствуют о высоких производительности и эффективности предложенных методов.

9) Разработано программное обеспечение для структурной и параметрической оптимизации цифровых КМОП схем (программа OPTI). Применение указанной программы позволило улучшить качество проектируемых микросхем па ряде предприятий электронной техники.

Совокупность проведенных в диссертации исследований является решением крупной научной проблемы, имеющей важное хозяйственное значение и заключающейся в разработке нового поколения методов анализа и оптимизации цифровых КМОП СБИС, позволяющих повысить эффективность САПР в электронике и вычислительной технике.

Список литературы диссертационного исследования доктор технических наук Глебов, Алексей Львович, 2003 год

1. Kick В. Timing Correction in Logic Synthesis // Proc. of 1-st 1.t. Conf. "VLSI and Computers", Hamburg, May 11-15, 1987, p.299.

2. Tsui C.Y., Pedram M., Despain A.M. Technology Decomposition and Mapping Targeting Low Power Dissipation// Proc. of 30th Design Automation Conference, Dallas, June 14-18, 1993, p.68.

3. Tiwari V., Ashar P., Malik S. Technology Mapping for Low Power // Proc. of 30th Design Automation Conference, Dallas, June 14-18, 1993, p.74.

4. Marculescu R., Marculescu D., Pedram M. Switching Activity Analysis Considering Spa-tiotemporal Correlations // Intern. Conf. on Computer Aided Design, 1994, p.294.

5. Marculescu R., Marculescu D., Pedram M. Efficient Power Estimation for Highly Correlated Input Streams // Proc. of 32nd Design Automation Conference, San Francisco, June 1216, 1995, p.628.

6. Mechta H., Borah M., Owens R.M., Irwin M.J. Accurate Estimation of Combinational Circuit Activity // Proc. of 32nd Design Automation Confercncc, San Francisco, June 12-16, 1995, p.618.

7. Saxena V., Najm F.N., Hajj I.N. Monte-Carlo Approach for Power Estimation in Sequential Circuits // Proc. of European Design & Test Conference, Paris, March 17-20, 1997, p.416.

8. Kim Y.H., Hwang S.H., Newton A.R. Electrical-Logic Simulation and Its Applications // IEEE Trans, on CAD, 1989, v.8, p.8.

9. Saleh R.A., Newton A.R. Mixed-Mode Simulation. 1990.

10. Rabe D., Timmermann В., Ncbel W. CMOS Library Characterization for Power Consumption // PATMOS-94, p.94.

11. Najm F.N. Feedback, Correlation, and Delay Concerns in the Power Estimation of VLSI Circuits // Proc. of 32nd Design Automation Conference, San Francisco, June 12-16, 1995, p.612.

12. Najm F.N., Zhang M.Y. Extreme Delay Sensitivity and the Worst-Case Switching Activity in VLSI Circuits // Proc. of 32nd Design Automation Conference, San Francisco, June 12-16, 1995, p.623.

13. Hayes J.P. A Unified Switching Theory with Applications to VLSI Design // Proc. IEEE, 1982, v.70, p. 1140.

14. Bryant R.E. A Switch-Level Model and Simulator for MOS Digital Systems // IEEE Trans, on Computers, 1984, v.33, p. 160.

15. Huizer C.M. Power Dissipation Analysis of CMOS VLSI Circuits by Means of Switch-Level Simulation // Proc. of 16-th European Solid-State Circuit Conf., 1990, p.61.

16. Gavrilov S., Glebov A., Rusakov S., ct.al. Fast Power Loss Calculation for Digital Static CMOS Circuits // Proc. of European Design & Test Conference, Paris, March 17-20, 1997, p.411.

17. Cheng D.I., Cheng K.T., Wang D.C., Marck-Sadowska M. A New Hybrid Methodology for Power Estimation // Proc. of 33rd Design Automation Conference, Las Vegas, June 9-13, 1996, p.439.

18. Fishburn J.P., Dunlop Л.Е. TILOS: A Posynomial Programming Approach to Transistor Sizing // Intern. Conf. on Computer Aided Design, 1995, p.326.

19. Sapatnckar S.S., Rao V.B., Vaidya P.M., Kang S.M. An Exact Solution to the Transistor Sizing Problem for CMOS Circuits Using Convex Optimization // IEEE Trans, on CAD, 1993, v.12, p.1621.

20. Hoppe В., Neuendorf G., Schmitt-Landsiedel D. Optimization of High-Speed CMOS Logic Circuits with Analytical Models for Signal Delay, Chip Area and Dynamic Power Dissipation // IEEE Trans, on CAD, 1990, v.9, p.236.

21. Borah M., Owens R.M., Irwin M.J. Transistor Sizing for Minimizing Power Consumption of CMOS Circuits under Delay Constraint // Int. Symp. on Low Power Design, 1995, p. 167.

22. Glebov A.L., Lialinsky A.A., Rusakov S.G. Optimization of CMOS Circuits Based on Parameterized Cells // PATMOS-94, p. 178.

23. Hsieh Y.C., Hwang C.Y., Lin Y.L., Hsu Y.C. LiB: A CMOS Cell Compiler// IEEE Trans, on CAD, 1991, v.l0,p.994.

24. Baltus D.G., Allen J. SOLO: A Generator of Efficient Layout from Optimized MOS Ciruit Schematics // Proc. of 25th Design Automation Confercncc, Anaheim, June 12-15, 1988, p.445.

25. Boyer D.G. Symbolic Layout Compaction Review // Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.383.

26. Berkelaar M., Jess J. Gate Sizing in MOS Digital Circuits with Linear Programming // EDAC-90, p.217.

27. Berkelaar M., Buurman P., Jess J. Computing the Entire Active Area/Power Consumption versus Delay Trade-off Curve for Gate Sizing with a Piecewise Linear Simulator // Intern. Conf. on Computer Aided Design, 1994, p.474.

28. Chen D.S., Sarrafzadeh M. An Exact Algorithm for Low Power Library-Spccific Gate Resizing // Proc. of 33rd Design Automation Conference, Las Vegas, June 9-13, 1996, p.783.

29. Bahar R.I., Hachtel G.D., Macii E., Somcnzi F. A Symbolic Method to Reduce Power Consumption of Circuits Containing False Paths // Intern. Conf. on Computer Aided Design, 1994, p.368.

30. Bahar R.I., Cho H., Hachtel G.D., ct.al. Timing Analysis of Combinational Circuits Using ADD's // Proc. of European Design & Test Conference, Paris, March 1994.

31. Coudert O. Gate Sizing: A General Purpose Optimization Approach // Proc. of European Design & Test Conference, Paris, March 11-14, 1996, p.214.

32. Devadas S., Malik S. A Survey of Optimization Techniques Targeting Low Power VLSI Circuits // Proc. of 32nd Design Automation Conference, San Francisco, June 12-16, 1995, p.242.

33. Iman S., Pedram M. Logic Extraction and Factorization for Low Power// Proe. of 32nd Design Automation Confcrcncc, San Francisco, June 12-16, 1995, p.248.

34. Fishburn J.P. A Depth-Decreasing Heuristic for Combinational Logic, or How to Convert a Ripple-Carry Adder into Carry-Lookahead Adder or Anything In-Between // Proe. of 27th Design Automation Conference, 1990, p.361.

35. Carlson B.S., Lee S.J. Delay Optimization of Digital CMOS VLSI Circuits by Transistor Reordering// IEEE Trans, on CAD, 1995, v. 14, p. 1183.

36. Caufape S., Figueras J. Power Optimization of Delay Constrained CMOS Bus Drivers // Proc. of European. Design & Test Conference, Paris, March 11-14, 1996, p.205.

37. Turgis S., Azemad N., Auvergne D. Design and Selection of Buffers for Minimum Power-Delay Product // Proc. of European Design & Test Conference, Paris, March 11-14, 1996, p.224.

38. Glebov A.L., Blaauw D., Jones L.G. Transistor Reordering for Low Power CMOS Gates Using SP-BDD Representation // Int. Symp. on Low Power Design, 1995, p. 161.

39. Musoll E., Cortadella J. Optimizing CMOS Circuits for Low Power Using Transistor Reordering// Proc. of European Design & Test Conference, Paris, March 11-14, 1996, p.219.

40. Rohfleisch В., Kolbl Л., Wurth B. Reducing Power Dissipation after Technology Mapping by Structural Transformations // Proc. of 33rd Design Automation Conference, Las Vegas, June 9-13, 1996, p.789.

41. Glebov A., Gavrilov S., Blaauw D., ct.al. Library-Less Synthesis for Static CMOS Circuits // Intern. Conf. on Computer Aided Design, 1997.

42. Glebov A.L. BDD Based Algorithms for Series-Parallel Network Representation and Manipulation//Russian Workshop, Moscow, 1994, p.32.

43. Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation // IEEE Trans, on Computers, 1986, v.35, p.677.

44. Levi R., Blaauw D., Braca G., et.al. ClariNet: A Noise Analysis Tool for Deep Submi-cron Design // Proc. of 37th Design Automation Conference, Los Angeles, June 5-9, 2000, p.233.

45. Chen P., Keutzer K. Towards True Crosstalk Noise Analysis // Intern. Conf. on Computer Aided Design, 1999, p. 132.

46. Shepard K.L., Narayanan V., Elementary P.C., Zhen G. Global Harmony: Coupled Noise Analysis for Full-Chip RC Interconnect Networks // Intern. Conf. on Computer Aided Design, 1997, p. 139.

47. Shepard K.L. Design Methodologies for Noise in Digital Integrated Circuits // Proc. of 35th Design Automation Conference, San Francisco, June 15-19, 1998, p.94.

48. Shepard K.L., Narayanan V., Rose R. Harmony: Static Noise Analysis of Deep Submi-cron Digital Integrated Circuits// IEEE Trans, on CAD, 1999, v.18, p.1132.

49. Kirkpatrick D.A., Sangiovanni-Vincentelli A.L. Digital Sensitivity: Predicting Signal Interaction Using Functional Analysis // Intern. Conf. on Computer Aided Design, 1996, p.536.

50. Rubio A., Itazaki N., Xu X., Kinoshita K. An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits // IEEE Trans, on CAD, 1997, v. 16.

51. Glebov A., Gavrilov S., Blaauw D., ct.al. False-Noise Analysis Using Logic Implications // Intern. Conf. on Computer Aided Design, 2001.

52. Glebov A., Gavrilov S., Zolotov V., et.al. False-Noise Analysis Using Resolution Method // Int. Symp. on Quality Electron Design, San Jose, 2002.

53. Caisso J.R, Cerny E., Rumin N.S. A Recursive Technique for Computing Delays in Series-Parallel MOS Transistor Circuits // IEEE Trans, on CAD, 1991, v. 10, n.5, p.589.

54. Tan C.H., Allen J. Minimization of Power in VLSI Circuits Using Transistor Sizing, Input Ordering, and Statistical Power Estimation // Proc. of Int. Workshop on Low Power Design, 1994, p.75.

55. Boehncr M. LOGEX An Automatic Logic Extractor from Transistor to Gate Level for CMOS Technology // Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.517.

56. Глебов А.Л. SP-BDD модель цифровых КМОП схем и ее приложения в оптимизации и моделировании // 2-я международная конференция "Микроэлектроника и информатика", Москва, 1995, с.44.

57. Глебов А.Л. SP-BDD модель цифровых КМОП схем и ее приложения в оптимизации и моделировании // Информационные технологии, 1997, №10.

58. Chandrakasan А.Р., Shcng S., Brodersen R.W. Low-Power CMOS Digital Design //IEEE Journ. of Solid-State Circuits, 1992, v.27, n.4, p.473.

59. Barzilai Z., Bccce D., Huisman L.M., et.al. SLS a Fast Switch-Lcvcl Simulator// IEEE Trans, on CAD, 1988, v.7, n.8, p.838.

60. Rao V.B., Trick T.N. Network Partitioning and Ordering for CMOS VLSI Circuits // IEEE Trans, on CAD, 1987, v.6, n.l, p. 128.

61. Li W.N., Lim A., Agrawal P., Sahni S. On the circuit implementation problem // Proc. of 29th Design Automation Conference, Anaheim, June 8-12, 1992, p.478.

62. Barth R., Monier L., Serlet B. PatchWork: Layout from schcmatic annotations // Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.250.

63. Bloom M. Parameterizablc cells strike middle ground between fixed and compiled cells // Computer Design, 1986, Nov.l, p. 24.

64. Obermcicr F.W., Katz R.H. An electrical optimizer that considers physical layout // Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.453.

65. Chen H.Y., Kang S.M. Л new circuit optimization technique for high performance CMOS circuits // IEEE Trans, on CAD, 1991, v. 10, p.670.

66. Lin S., Marek-Sadowska M., Kuh E.S. Delay and area optimization in standard-cell design // Proc. of 27th Design Automation Conference, 1990, pp.349.

67. Chan P.K. Algorithms for library-specific sizing of combinational logic // Proc. of 27th Design Automation Conference, 1990, p.353.

68. Kirkpatrick S., Gellat C.,Jr. and Vecchi M.P. Optimization by Simulated Annealing // Sciencc, 1983, v.220,p.671.

69. Strenski P.N., Kirkpatrick S. Analysis of Finite Length Annealing Schedules //Algorith-mica, 1991, v.6, p.346.

70. Hooke R., Jeeves Т.Л. Direct search solution of numerical and statistical problems // J. Assoc. Сотр. Mach., 1961, №.8, p.212.

71. Gill P.E., Murray W., Wright M.I I. Practical optimization. London: Academic Press, 1981.

72. Carlson B.S., Chen C.Y.R. Performance enhancement of CMOS VLSI circuits by transistor reordering // Proc. of 30th Design Automation Conference, Dallas, June 14-18, 1993, p.361.

73. Barth R., Serlct В., Sindhu P. Parameterized schematics // Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.243.

74. Boese K.D., Kahng A.B., Tsao C.W.A. Best-So-Far vs. Where-You-Are: New Perspectives on Simulated Annealing for CAD // Proc. of European Design Automation Conference, Hamburg, September 20-24, 1993, p.78.

75. Aluffi-Pentini F., Parisi V., Zurilli F. Global Optimization and Stochastic Differential Equations // Journ. of Optimization Theory and Applications, 1985, v.47, p. 1.

76. Sakurai Т., Newton A.R. MOSFET Model Parameter Extraction Based on Fast Simulated Diffusion // Memorandum № UCB/ERL M90/20, 16 March 1990, University of California, Berkeley.

77. Tivari V., Ashar P., Malik S. Technology Mapping for Low Power// Proc. of 30th Design Automation Conference, Dallas, June 14-18, 1993, p.74.

78. Dharchoudhury A., Kang S.M., Kim K.H., Lee S.H. Fast and Accurate Timing Simulation with Regionwisc Quadratic Models for MOS // Intern. Conf. on Computer Aided Design, 1994, p. 190.

79. Rudell R. Dynamic variable ordering for OBDD // Intern. Conf. on Computer Aided Design, 1993, p.42.

80. Meinel C., Somenzi F., Theobald T. Linear sifting of decision diagrams // Proc. of 34th Design Automation Conference, Anaheim, June 9-13, 1997, p.202.

81. Madre J.C., Billon J.P. Proving Circuit Correctness Using Formal Comparison Between Expected and Extracted Behaviour// Proc. of 25th Design Automation Conference, Anaheim, June 12-15, 1988, p.205.

82. Minato S., Ishiura N., Yajima S. Shared Binary Decision Diagram with Attributed Edges for Efficient Boolean Function Manipulation // Proc. of 27th Design Automation Conference, 1990, p.52.

83. Levy R., Blaauw D., Braca G., et.al. "ClariNet: A noise analysis tool for deep submicron design // Proc. of 37th Design Automation Conference, Los Angeles, June 5-9, 2000, p.233.

84. Brown F.M. Boolean reasoning. Boston: Kluwer Academic Publishers, 1990.

85. Ilachtel G., Jacoby R., Moceyunas P., Morrison C. Performance Enhancements in BOLD using Implications // Intern. Conf. on Computer Aided Design, 1988, p.94.

86. Kunz W., Menon P.R. Multi-Level Logic Optimization by Implication Analysis // Intern. Conf. on Computer Aided Design, 1994, p.6.

87. Bahar R.I., Burns M., Hachtel G.D., et.al. Symbolic Computation of Logic Implications for Technology-Dependent Low-Power Synthesis // ISPLED-96.

88. Long W., Wu Y.L., Bian J. IBAW: An Implication-Tree Based Alternative-Wiring Logic Transformation Algorithm //ASPDAC-2000, p.415.

89. Bobba S., Hajj I.N. Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des., 1998.

90. Wroblewski A., Schimpfle C.V., Nossek J.A. Automated Transistor Sizing Algorithm for Minimizing Spurious Switching Activities in CMOS Circuits // ISCAS-2000, p.291.

91. Garey M.R., Johnson D.S. Computers and Intractability, A Guide to the Theoiy of NP-Completeness. New York: Freeman, 1979.

92. Loukakis E., Tsouros C. An Algorithm for the Maximum Internally Stable Set in a Weighted Graph// Intern. J. Computer Math., 1983, v. 13, p.l 17.

93. Meinel C., Teobald T. Algorithms and Data Structures in VLSI Design. New York: Springer, 1998.

94. Blaauw D., Zolotov V., Sundareswaran S., et.al. Slope propagation in static timing analysis // Intern. Conf. on Computer Aided Design, 2000.

95. Brashear R.B., Menezes N., Oh C., ct.al. Predicting circuit performance using circuit-lcvel statistical timing analysis // EDAC-94.

96. Глебов АЛ. SP-BDD модель цифровых КМОП схем и ее приложения в оптимизации и моделировании // 2-я междунар. конф. "Микроэлектроника и информатика", Москва, 1995, с.44.

97. Гаврилов С.В., Глебов А.Л., Лопатников С.Ю. Алгоритм быстрого расчета мощности для цифровых КМОП схем // 3-я междунар. коиф. "Микроэлектроника и информатика", Москва, 1997.

98. Glebov A., Nadezhin D. Fast delay and power estimation for digital CMOS circuits // 1st Intern. Workshop "Muli-Architecture Low Power Design", Moscow, 1999, p.3.

99. Гаврилов C.B., Глебов A.JI., Стемпковский А.Л. Быстрый алгоритм расчета мощности в цифровых КМОП схемах // Электроника НТБ, 2002, №4, с.42.

100. Глебов А.Л., Лопатников С.Ю. Новый алгоритм моделируемого отжига для оптимизации КМОП схем // Информационные технологии, 1998, №1.

101. Gavrilov S., Glebov A. BDD-bascd circuit level structural optimization for digital CMOS // 1-st Intern. Workshop "Muli-Architecture Low Power Design", Moscow, 1999, p.45.

102. Глебов А.Л., Стемпковский А.Л. Оптимизация низкомощных цифровых КМОП схем // Автоматизация проектирования, 1997, №3, c.l 1.

103. Глебов А.Л., Соловьев А.Н. Оптимизация цифровых синхронных КМОП СБИС // Информационные технологии, 2000, №2.

104. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Структурная оптимизация цифровых КМОП схем // Информационные технологии и вЕлчислительпые системы, 2002, №4, с.34.

105. Гаврилов С.В., Глебов Л.Л. Алгоритм логического синтеза цифровых КМОП схем на проходных транзисторах // 3-я междунар. копф. "Электроника и информатика XXI век", Москва, 2000.

106. Glebov A., Gavrilov S. Use of logic implications for cross-coupling noise analysis // Signal Integrity Workshop, Austin, 2000.

107. Стсмпковский А. Л. Отказоустойчивые архитектуры микроэлектронных вычислительных систем // Информационные технологии и вычислительные системы,2001, №2/3.

108. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Анализ помехоустойчивости цифровых схем па основе логических импликаций // Известия ВУЗов, Электроника,2002, №5.

109. Шагурин И.И. Основы формального схемотехнического синтеза цифровых микросхем на биполярных транзисторах // Микроэлектроника, 1979, т.8, №2, с.114.

110. Кармазипский А.Н. Синтез принципиальных схем цифровых элементов на МДП-транзисторах // Москва, Радио и связь, 1983.

111. Нсмудров В.Г., Лебедев В.И., Гладков В.Н., Иванов Ю.П. Быстродействующие БИС па переключателях тока // Москва, Радио и связь, 1982.us

112. АКТ ВНЕДРЕНИЯ результатов диссертационной работы Глебова A.JI,. на соискание ученой степени доктора технических наук. Тема диссертации: "Методы анализа и оптимизации цифровых1. КМОП СБИС"

113. Разработанные автором программные средства, интегрированные в САПР сквозного проектирования.

114. При внедрении программных средств использовались, разработанные автором:

115. Методика проектирования анализа и оптимизации цифровых КМОП ИС.

116. Структура программно-аппаратных средств.

117. Методы, модели и алгоритмы процессов структурной и параметрической оптимизации цифровых КМОП схем по критериям быстродействия, площади и потребляемой мощности.

118. В.К.Крюков В.К.Зольников И.П.Потапов

119. Настоящий акт свидетельствует о том, что на предприятии ОАО "Ангстрем" были внедрены научные и практические результаты диссертационной работы Глебова АЛ.

120. На основе предложенных в диссертационной работе методов автором разработан комплекс программ "OPTI" для параметрической и структурной оптимизации быстродействия, площади и потребляемой мощности цифровых КМОП схем.

121. Эффективность предложенных в диссертационной работе алгоритмов и моделей представления проектной информации подтверждена практическим опытом проектирования реальных микросхем.1. КМОП СБИС

122. Ученый секретарь НТС Главный специалист

123. В.М.Самохвалов А.П.Подобаевzsг1.•

124. УТВЕРЖДАЮ" Директор ИППМ РАНчл.-корр. РАН А.Л.Стемпковский2003 г.

125. АКТ ВНЕДРЕНИЯ результатов диссертационной работы Глебова А.Л. на соискание ученой степени доктора технических наук

126. Тема диссертации: "Методы анализа и оптимизации цифровых КМОП СБИС"

127. Указанный программный комплекс используется в ИППМ РАН и показал свою эффективность:- при проведении научных исследований;- при проведении учебного процесса на базовой кафедре института.

128. Зав. сектором ИППМ РАН, к.т.н.1. Ученый секретарь ИППМ РАН1. С.В.Гаврилов В.С.Борискин