Методы анализа помех, влияющих на быстродействие цифровых КМОП схем тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат технических наук Соловьев, Роман Александрович

• Соловьев, Роман Александрович
• кандидат технических наук
• 2007

Оглавление диссертации кандидат технических наук Соловьев, Роман Александрович

Содержание.

Введение.

Глава 1. Анализ помехоустойчивости цифровых КМОП схем. Обзор состояния проблемы.

1.1. Консервативный анализ помехоустойчивости.

1.2. Современные методы анализа помехоустойчивости.

1.3. Выводы.

Глава 2. Предварительные эксперименты. Покластерный метод анализа помех, влияющих на задержку, в цифровых схемах.

2.1. Предварительные эксперименты по анализу помех влияющих на задержку проводящего пути.

2.2. Алгоритм покластерного анализа помехи задержки на проводящем пути

2.3. Алгоритм покластерного анализа помехи задержки на проводящем пути с учетом межкластерных взаимодействий.

2.4. Экспериментальные результаты.

2.5. Выводы.

Глава 3. Статический временной анализ с обнаружением ложных путей на основе логических импликаций. Анализ помех влияющих на задержку на основе результатов временного анализа.

3.1. Статический временной анализ.

3.2. Современный статический временной анализ.

3.3. Расчет задержки и времени переключения для предварительно отхарактеризованного вентиля.

3.3.1. Нелинейная модель задержки.

3.3.2. Полиномиальная модель задержки.

3.4. Учет задержки вносимой межсоединениями в статическом временном анализе.

3.4.1. Задержка и время переключения сигнала для RC-деревьев.

3.4.2. Алгоритм, основанный на расчете эффективной емкости (Ceff) RC-дерева.

3.4.3. Экспериментальные результаты расчета RC-деревьев в статическом анализе.

3.5. Алгоритмы перечисления путей.

3.6. Формирование логических ограничений.

3.7. Статический временной анализ с определением ложных путей с помощью логических импликаций.

3.8. Анализ помех влияющих на задержку на основе результатов статического временного анализа.

3.9. Реализация и экспериментальные результаты.

3.10. Выводы.

Глава 4. Анализ помех влияющих на задержку с помощью графа парных ограничений.

4.1. Модель помехи задержки.

4.2. Логические ограничения.

4.3. Временные ограничения.

4.4. Расчет влияния помехи на время задержки распространения сигнала в цифровых СБИС «на наихудший случай».

4.5. Формирование графа парных ограничений.

4.6. Поиск независимого множества максимального веса на графе парных ограничений.

4.7. Реализация и экспериментальные результаты.

4.8. Выводы.

Глава 5. Анализ помех влияющих на задержку с помощью метода ветвей и границ.

5.1. Расчет влияния помехи на время задержки распространения сигнала в цифровых СБИС «на наихудший случай».

5.2. Реализация и экспериментальные результаты.

Введение диссертации (часть автореферата) на тему «Методы анализа помех, влияющих на быстродействие цифровых КМОП схем»

Актуальность темы. Уровень развития математического обеспечения во многом определяет функциональные возможности САПР СБИС. Не смотря на значительные достижения в развитии методов математического моделирования и на их постоянное развитие, именно состояние средств моделирования в первую очередь сдерживает темпы развития САПР. Эта тенденция особенно отчетливо проявляется при применении современных САПР в разработках субмикронных СБИС. Возможности практического проектирования в этом случае отстают от технологических возможностей изготовления, т.е. наблюдается так называемый кризис проектирования. Состояние вычислительных методов является основной составляющей такого отставания. Кризис проектирования, обострившийся в связи с переходом на субмикронные технологии, обозначил две проблемы: ограниченность ранее применяемых средств проектирования и необходимость фундаментальных изменений в методах и средствах проектирования. Если стандартные средства САПР не изменятся, то произойдет удлинение цикла проектирования, рост числа проектных ошибок, увеличение числа разработчиков для одного проекта, избыточное число транзисторов в окончательной реализации и т. д.

Одним из ключевых этапов проектирования является временной анализ схемы с учетом топологической реализации. Главная его задача - определить будет ли СБИС работать на заданной тактовой частоте, после её производства. Если производительность СБИС не удовлетворяет временным ограничениям, то разработчик должен провести дополнительные работы по изменению структуры СБИС. Дизайнеры продолжают этот процесс до тех пор, пока СБИС не будет удовлетворять заданным временным параметрам. Каждая итерация тратит время и как следствие деньги на разработку. Поэтому чем точнее результат дает инструментарий для статического временного анализа, тем меньше итераций требуется разработчику для завершения проекта.

С переходом технологического процесса на субмикронные размеры, эффекты, влияние которых ранее не учитывалось, начинают вносить дополнительные задержки в общую задержку проводящих путей. Одним из таких электрических эффектов является перекрестная помеха, вызываемая одновременным переключением соседних узлов. Эффект перекрестных помех имеет значительное влияние на временные характеристики цифровых схем. Влияние перекрестных помех все больше увеличивается с уменьшением размеров транзистора и увеличением тактовых частот. Так, например, для схем построенных на технологии 0.25 микрон помеха задержки может составить до 20% и более процентов от общей задержки проводящего пути [1]. Следовательно, даже небольшая переоценка влияния помехи на задержку может привести к нарушению временных ограничений для схемы.

Некоторые современные САПР от крупных вендоров (Synopsys, Cadence) уже прнимают во внимание перекрестные помехи во временном анализе. Однако они не содержат эффективных средств для решения ряда проблем, связанных с более точным учетом помех и сокращением пессимизма в расчете помехи задержки в соответствии с новыми технологическими и функциональными требованиями. Новые проблемы проектирования требуют учета информации о логике работы схемы и временных окнах для более точного расчета помехи задержки. Это приводит к необходимости разработки новых алгоритмов и методов для решения этой задачи.

Диссертация посвящена разработке комплекса вычислительных методов для решения минимизационных задач на стадии статического временного анализа после экстракции схемы из топологии. В диссертации исследуются комбинационные КМОП схемы. Актуальность проблемы именно для данного класса схем обусловлена тем что, комбинационные схемы, в отличие от элементов памяти, являются нерегулярными структурами, что составляет основную проблему при оптимизации в связи с большой размерностью решаемой задачи.

Точный учет возможных взаимодействий агрессоров и жертв становится реальным при учете логических ограничений между узлами схемы. Разработка методов для анализа помехи задержки с одновременным учетом взаимодействий на уровне всех кластеров проводящего пути является в настоящее время задачей, не решенной на практическом уровне. В отличие от анализа помехоустойчивости, где единовременно исследуется один кластер помехи, в анализе помехи задержки требуется принимать во внимание сразу все кластеры проводящего пути для максимального сокращения пессимизма. Современным САПР ИС требуются алгоритмы, обеспечивающие решение подобных задач в приемлемые сроки для СБИС.

Основные исследования диссертационной работы связаны с детальным изучением проблемы анализа помехи задержки, разработкой алгоритмов для сокращения пессимизма в анализе помехи задержки и разработкой методов для уточнения результатов статического временного анализа основанных на учете логики работы схемы.

Цель работы: Целью диссертационной работы является исследование и разработка высокопроизводительного и эффективного комплекса вычислительных алгоритмов и методов для анализа помех влияющих на быстродействие КМОП схем на основе создания и исследования математической модели для них. Для достижения поставленной цели в диссертационной работе решаются следующие задачи:

• Исследование текущего состояния проблемы анализа помехоустойчивости цифровых СБИС

• Оценка максимального возможного сокращения пессимизма в анализе помехи задержки на небольших комбинационных ИС.

• Разработка и исследование методов статического временного анализа и возможностей уточнения его результатов на основе данных о логике работы схемы.

• Разработка и исследование методов для уменьшения пессимизма, в оценке помехи задержки, используя данные о межкластерных логических и временных ограничениях.

• Разработка и исследование метода анализа влияния помех на задержку проводящего пути в цифровых КМОП схемах с помощью графа парных ограничений.

• Разработка и исследование метода анализа помехи задержки в СБИС с помощью алгоритма ветвей и границ.

• Экспериментальная проверка предложенных методов

Методы исследования: При решении поставленных задач использованы методы теории множеств, теории графов, дискретной математики, оптимизации и статического временного анализа КМОП схем и теории языков программирования.

Научная новизна:

1) Разработан оригинальный метод для определения возможного сокращения пессимизма в оценке помехи задержки, основанный на попарном переборе входных воздействий и анализе реакции схемы на каждый из них. Этот метод позволяет оценить предел эффективности алгоритмов анализа помехи задержки.

2) Разработан и исследован алгоритм выявления ложных проводящих путей в КМОП схемах на основе логических импликаций. В отличие от стандартного метода поиска К критических путей с обходом графа решений в глубину, с помощью предложенного алгоритма можно значительно уточнить результат статического временного анализа, то есть увеличить быстродействие, рассчитанное для схемы. Алгоритм обладает высокой скоростью выполнения и легко интегрируется в существующие приложения для статического временного анализа.

3) Предложен новый метод для одновременного учета всех кластеров помехи, относящихся к проводящему пути, в анализе помехи задержки. В отличие от методов анализа функциональных помех, в котором одновременно анализируется только один кластер помехи, разработанный метод эффективно решает задачи гораздо большей размерности. Метод может одновременно исследовать все кластеры пути. Алгоритм основан на использовании простых логических импликаций для схемы, собранных специальным образом в графе парных ограничений, и последующем решении проблемы нахождения независимого множества максимального веса на нем.

4) Для решения задачи поиска множества агрессоров, индуцирующих максимальную помеху на заданном проводящем пути, и при этом не нарушающих логические и временные ограничения, предложен оригинальный алгоритм на основе метода ветвей и границ. Метод позволяет использовать логические ограничения произвольной размерности.

Защищаемые в работе положения:

• метод уточнения результатов статического временного анализа на основе логических импликаций, использующий отсеивание ложных критических путей;

• новый метод формирования графа парных ограничений для проводящего пути в целом и сведение задачи поиска максимального реализуемого набор агрессоров к задаче поиска независимого множества максимального веса на графе парных ограничений; • оригинальный метод учета логических ограничений содержащих более двух термов и решение задачи поиска максимального реализуемого набора агрессоров на гиперграфе с помощью метода ветвей и границ.

Практическая ценность: Результаты работы могут найти применение при проектировании широкого класса микросхем на этапе оценки быстродействия схемы после экстракции из топологии. Предложенные алгоритмы могут быть использованы в комбинации с другими средствами САПР ИС для улучшения характеристик качества. Разработанное программное обеспечение позволяет провести более точный анализ влияния эффектов вызванных межсоединениями на быстродействие цифровых КМОП схем.

Реализация научно-технических результатов работы. Разработанные алгоритмы доведены до программной реализации. Проведен цикл экспериментальных исследований. На основе полученных результатов разработан комплекс программ "Delay Noise" для анализа функциональных помехи и помехоустойчивости цифровых схем. Также разработан дополнительный модуль для программы "Advanced Timing" с целью учета логических импликаций в статическом временном анализе. Разработанные программы были внедрены на предприятиях ОАО «Ангстрем-М», ФГУП НИИМА «Прогресс» и включены в учебный процесс МГИЭТ (ТУ). Эффективность разработанных алгоритмов и методов описания проектной информации подтверждена опытом эксплуатации на предприятиях электронной промышленности.

Апробация работы. Результаты диссертации докладывались и обсуждались на 12-й Всероссийской межвузовской научно-технической конференции студентов и аспирантов «Микроэлектроника и информатика -2005», 7-й Всероссийской научно-технической конференции молодых ученых и студентов «Современные проблемы радиоэлектроники», Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2005», международной конференции по компьютерному проектированию интегральных схем "ICCAD" (США, 2004), Всероссийской научно-технической конференции «Проблемы разработки перспективных микроэлектронных систем - 2006».

Публикации. По теме диссертации автором опубликовано 8 печатных работ.

Структура и объем диссертации. Диссертация состоит из введения, четырех глав, заключения и списка литературы из 53 наименований. Материал диссертации изложен на 128 страницах, включая рисунки, графики и таблицы.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Соловьев, Роман Александрович

Основные результаты диссертации:

1. На основе проведенного исследования текущего состояния проблемы анализа помехоустойчивости цифровых СБИС, определены основные задачи диссертационной работы и намечены подходы к их решению;

2. Проведена оценка максимально возможного сокращения пессимизма в анализе помехи задержки на небольших комбинационных ИС. Показано, что анализ помехи задержки, сразу для всего проводящего пути, может значительно сократить численное значение помехи задержки, по сравнению с консервативным и покластерньш методами (более чем на 60% и 30% соответственно);

3. Разработан метод статического временного анализа с обнаружением ложных проводящих путей с помощью логических импликаций. Метод позволяет уточнить результаты статического временного анализа и, в некоторых случаях, сократить задержку критического проводящего пути в СБИС до 50%, по сравнению с обычным алгоритмом статического временного анализа;

4. Разработан метод анализа влияния помех на задержку проводящего пути в цифровых КМОП схемах с помощью графа парных ограничений. Метод позволяет сократить численную оценку помехи задержки на 50 и более процентов и в отличие от алгоритмов, применяемых в анализе функциональных помех, эффективно работает с большим числом агрессоров (до 300-500);

5. Разработан метод анализа помехи задержки в СБИС на основе алгоритма ветвей и границ. Метод позволяет работать с логическими ограничениями любой размерности. С его помощью можно добиться сокращения численной оценки помехи задержки до 60-ти и более процентов по сравнению с консервативным методом анализа. Метод эффективно работает при размерности задачи до 150 агрессоров;

6. Разработано программное обеспечение, реализующее представленные в диссертационной работе методы. Проведена экспериментальная проверка предложенных методов на вычислительных системах и оценка их эффективности, по сравнению с методами, используемыми в других статических временных анализаторах;

7. По теме диссертации опубликовано 8 печатных работ, в том числе 2 работы опубликованы в журнале, рекомендованном ВАК. Сделано 4 доклада на Всероссийских и международных конференциях;

8. Разработанные программные средства внедрены на предприятиях ОАО «Ангстрем-М», ФГУП НИИМА «Прогресс», а также включены в учебный процесс МГИЭТ (ТУ).

Заключение

Список литературы диссертационного исследования кандидат технических наук Соловьев, Роман Александрович, 2007 год

1. R.Levy, D.Blaauw, G.Braca, et.al. "ClariNet: A noise analysis tool for deep sub-micron design", DAC-2000, pp.233-238.

2. P.Chen, K.Keutzer. "Towards True Crosstalk Noise Analysis", ICCAD-99, pp. 132-137.

3. Noise-Aware Timing Analysis (Cadence), White Paper.

4. D.A.Kirkpatrick, A.L.Sangiovanni-Vincentelli. "Digital Sensitivity: Predicting Signal Interaction using Functional Analysis", ICCAD-96, pp.536-541.

5. W.Kunz, P.R.Menon. "Multi-Level Logic Optimization by Implication Analysis", ICCAD-94, pp.6-13.

6. R.I.Bahar, M.Burns, G.D.Hachtel, et.al. "Symbolic Computation of Logic Implications for Technology-Dependent Low-Power Synthesis", ISPLED-96.

7. K.L.Shepard "Design methodologies for noise in digital integrated circuits", Proc., DAC, 1998, pp. 94-99.

8. A.Rubio, N.Itazaki, X.Xu and K.Kinoshita, "An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits", IEEE Trans, on CAD, Vol.13, No.3,1997.

9. A.Glebov, S.Gavrilov, D.Blaauw, S.Sirichotiyakul, C.Oh, V.Zolotov. "False-Noise Analysis using Logic Implications", ICCAD-2001, pp.515-520.

10. С.В.Гаврилов, А.Л.Глебов, А.Л.Стемпковский. "Анализ помехоустойчивости цифровых схем на основе логических импликаций", Известия ВУЗов, Электроника, 2002, №5, сс.60-67.

11. A.Glebov, S.Gavrilov, D.Blaauw, V.Zolotov. "False-noise analysis using logic implications", ACM Trans, on Design Automation of Electronic Systems (TODAES),2002, v.7, '3, pp.474-498.

12. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования, под ред. А.Л.Стемпковского, М., Наука,2003.

13. K.L. Shepaid et al. "Global Harmony: Coupled noise analysis for full-chi] interconnect networks," Proc. IEEE Int'l Conf. Computer-Aided Design, IEEI Press, 1997, pp. 139-146

14. K.L. Shepard and V. Narayanan. Noise in deep submicron digital Desigr Proceedings of the IEEE/ACM International Conference on Computer-Aided Des pages 524-531, San Jose, С A, November 1996.

15. A.Glebov, S.Gavrilov, D.Blaauw, V.Zolotov, R.Panda, C.Oh. «False nc analysis using resolution method».- 1SQED 2002, p. 437-442.

16. C.B. Гаврилов, A.JI. Глебов, А.Л. Стемпковский. «Анализ фатальных пом в цифровых схемах на основе метода резолюций».- Известия ВУЗе Электроника, 2004, № 6, сс. 64-72.

17. T.Amon, G.Borriello. «An approach to symbolic timing verification».- Proc АСМЛЕЕЕ Design Automation Conference (DAC), 1992, p.410-412.

18. B.Gladstone. «Accurate timing analysis holds the key to performance in today': system designs».- EDA 1993.

19. D.Overhauser. «Fast timing simulation of MOS VLSI circuits».- Ph.D. thesis, University of Illinois at Urbana-Champaign, 1989.

20. A.Dharchoudhury, S.M.Kang, K.H.Kim, S.H.Lee. «Fast and accurate timing simulation with regionwise quadratic models of MOS I-V characteristics».- Proc. IEEE/ACM ICCAD-1994, p.190-194.

21. R.B.Hitchcock. «Timing verification and the Timing analysis Program».- Proc., ACM/IEEE Design Automation Conference (DAC), 1982, p.594-604.

22. R.Reddi, C.Chen. «Hierarchical Timing Verification System».- Computer Aided Design, Vol. 18, 9, November, p.467-477.

23. S.Yen, D.Du, S.Ghanta. «Efficient Algorithms for Extracting the К Most Critical paths in Timing Analysis».- Proc., АСМЛЕЕЕ Design Automation Conference (DAC), 1989, p.649-654.

24. T.Sasaki, A.Yamada, T.Aoyama, K.Hasegava, S.Kato, S.Satoa. «Hierarch Design Verification for Large Digital Systems».- Proc., ACM/IEEE Des Automation Conference (DAC), 1981, p. 105-112.

25. J.A. Robinson. «А Machine-Oriented Logic Based on the Resolution Principl J. of the ACM, 12(1): p. 23-41,1965.26. http://www.s\nopsvs.com/products/libertvccs/libertvccs.html

26. Synopsys Online Documentation. Library Compiler: Modeling Timing ai Power. Delay Models. Page 19-29

27. Synopsys Online Documentation. Library Compiler: Modeling Timing an Power. Delay Models. Page 31-36

28. Gentle, J. E. "Gaussian Elimination." §3.1 in Numerical Linear Algebra fo< Applications in Statistics. Berlin: Springer-Verlag, pp. 87-91,1998.

29. Morse, P. M. and Feshbach, H. "Derivatives of Analytic Functions, Taylor and Laurent Series." §4.3 in Methods of Theoretical Physics. Part I. New York: McGraw-Hill, pp. 374-398,1953.

30. Wen-mei Hwu, John W. Sias, Erik M. Nystrom and others. "Breaking the Memory Wall for Scalable Microprocessor Platforms", University of Illinois at Urbana-Champaign, 2004.

31. C.J.Alpert, F.Liu, C.V.Kashyap, A.Devgan. "Closed-form delay and slew metrics made easy", IEEE Trans, on CAD, 2004, v.23, p. 1661

32. W.C. Elmore. The Transient Analysis of Damped Linear Networks with Particular Regard to Wideband Amplifiers. J. Applied Physics, vol. 19(1), 1948.

33. C.V.Kashyap, C.J.Alpert, F.Liu, A.Devgan. "Closed Form Expressions for Extending Step Delay and Slew Metrics to Ramp Inputs", ISPD-2003, p.24

34. C.J.Alpert, A.Devgan, C.V.Kashyap. "RC delay metrics for performance optimization", IEEE Trans, on CAD, 2001, v.20, p.571

35. P.R.O'Brien, T.L.Savarino. "Modeling the driving-point characteristic of resistive interconnect for accurate delay estimation", ICCAD-89, p.512.

36. A.Rubio, N.Itazaki, X.Xu and K.Kinoshita. «An Approach to the Analysis and Detection of Crosstalk Faults in Digital VLSI Circuits».- IEEE Trans. On CAD, Vol.13 No.3, 1997.

37. F.M. Brown. «Boolean reasoning».- Kluwer Academic Publishers, 1990.

38. E.Loukakis, C.Tsouros. «An Algorithm for the Maximum Internally Stable Set in a Weighted Graph», Intern. J. Computer Math., 1983, v.13, p.l 17-129.

39. N.A. Sherwani. «Algorithms for VLSI Physical Design Automation».- Klauwer Academic Publisher, 3rd edition, June 1999.

40. Du, D.H.C. Yen, S.H.C. Ghanta, S. «On the General False Path Problem in Timing Analysis».- Department of Computer Science, University of Minnesota, Minneapolis, MN, June 1989.

41. Andrew B. Kahng, Sudhakar Muddu, «Efficient Gate Delay Modeling for Large Interconnect Loads».- IEEE Multi-Chip Module Conference (MCMC '96), 1996, p. 202.

42. S. Malik, M. Martonosi, Y.T.S. Li, «Static Timing Analysis of Embedded Software».- Proceedings of the 34th annual conference on Design automation, 1997, pp. 147-152

43. Ravishankar Arunachalam, Karthik Rajagopall and Lawrence T. Pileggi, «ТАСО: Timing Analysis With Coupling».- Design Automation Conference, 2000, pp. 266-269.

44. Paul D. Gross, Ravishankar Arunachalam, Karthik Rajagopal and Lawrence T. Pileggi, «Determination of Worst-Case Aggressor Alignment for Delay Calculation».-ICCAD 98, 1998, pp. 212-219.

45. Florentin Dartu and Lawrence T. Pileggi, "Calculating Worst-Case Gate Delays Due to Dominant Capacitance Coupling," Proceedings of the 34th ACM/IEEE Design Automation Conference, June 1997.

46. G. Yee, R. Chandra, V. Ganesan and C. Sechen, "Wire Delay in the Presence of Crosstalk," Proceedings of TAU 97, the IEEE meeting on Timing Issues in Digital Systems, December 1997.

47. M.M. Halldorsson, «Approximations of Weighted Independent Setand Hereditary Subset Problems».- Journal of Graph Algorithms and Applications, 2000.

48. P.M. Pardalos, N. Desai, «An algorithm for finding a maximum weighted independent set in an arbitrary graph».- International Journal of Computer Mathematics, 1991.

49. E. L. Lawler, D. E. Wood, «Branch-And-Bound Methods: A Survey».-Operations Research, Vol. 14, No. 4 (Jul. Aug., 1966), pp. 699-719.

50. L. G. Mitten, «Branch-And-Bound Methods: General Formulation and Properties».- Operations Research, Vol. 18, No. 1 (Jan. Feb., 1970), pp. 24-34

51. M. Harrison, M. McLennan, «Effective Tcl/Tk programming: writing better programs with Tel and Tk».- Addison Wesley Longman Publishing Co., Inc. Redwood City, CA, 1998.

52. G.D. Lahti, S.J. Brown, «Tel: The Good, The Bad, and The Ugly».- SNUG, Boston, 2000.

53. У Т В Е Р Ж Д А Ю" Ген. Директор ОАО «Ангстрем-М»1. Машевич П.Р.1. О Я 2007 г.

54. АКТ ВНЕДРЕНИЯ Результатов диссертационной работы Соловьева Р.А. на соискание ученой степени кандидата технических наук. Тема диссертации: «Методы анализа помех, влияющих на быстродействиецифровых КМОП схем»

55. Настоящим актом удостоверяется, что на предприятии ОАО «Ангстрем-М» были внедрены научные и практические результаты диссертационной работы Соловьева Р.А.

56. На основе предложенных в диссертационной работе методов автором разработаны программы "Advanced Timing" и "Delay Noise" для статического временного анализа с учетом помехи задержки, влияющей на распространение сигнала.

57. Эффективность предложенных в диссертационной работе алгоритмов и методов подтверждена практическим опытом проектирования реальных микросхем.

58. Главный специалист А.Г1. Подобаев

59. УТВЕРЖДАЮ" Генеральный Директор1. Акт внедрениярезультатов диссертационной работы Соловьева Р.А. на соискание ученой степени кандидата технических наук по теме: " Методы анализа помех, влияющих на быстродействие цифровых1. КМОП схем"

60. Результаты диссертации применялись в рамках научно-исследовательских и опытно-конструкторских работ ФГУП НИИМА "Прогресс".

61. Заведующий кафедрой «Проектирование и конструирование ИМС» к.т.н., доцент1Щщ г д и. Сухопаров