Методы логико-временного анализа цифровых СБИС с учетом деградации порогового напряжения транзисторов тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат технических наук Гудкова, Ольга Николаевна

• Гудкова, Ольга Николаевна
• кандидат технических наук
• 2011

Оглавление диссертации кандидат технических наук Гудкова, Ольга Николаевна

Введение.

Глава 1. Обзор существующих методов анализа СБИС с учетом эффектов деградации.

1.1 Анализ эффектов деградации транзисторов во времени.

1.2 Исследование существующих методов статического временного анализа.

1.3 Обзор существующих методов учета влияния №ЗТ1-эффекта на логическом уровне.

1.4 Исследование структуры современных стандартов библиотек элементов СБИС.

1.5 Обоснование цели и задач работы.

1.6 Выводы.

Глава 2. Анализ стрессовых состояний транзисторов с учетом логических корреляций.

2.1 Состояние проблемы и существующие методы анализа эффектов деградации.

2.2 Адаптация метода распространения вероятностей сигналов и корреляций между ними.

2.3 Расчет времени стрессового состояния для КМОП вентиля.

2.4 Результаты численных экспериментов.

2.5 Оценка вычислительной сложности алгоритма.

2.6 Выводы.

Глава 3. Разработка параметрической модели для анализа эффектов деградации транзистора.

3.1 Исследование влияния технологических и схемных параметров на деградацию порогового напряжения.

3.2 Разработка модели деградации порогового напряжения.

3.3 Результаты численных экспериментов.

3.4 Выводы.

Глава 4. Методы характеризации задержек библиотечных элементов с учетом деградации порогового напряжения.

4.1 Исследование квадратичной и линейной моделей деградации задержки в маршруте характеризации библиотек элементов.

4.2 Разработка метода оценки деградации задержки вследствие КВТ1-эффекта на основе анализа последовательно-параллельной структуры 85 вентиля.

4.3 Разработка алгоритма построения характеризационнной сетки.

4.4 Выводы.

Глава 5. Характеристика программного обеспечения и экспериментальные результаты

5.1 Маршрут статического временного анализа с учетом деградации порогового напряжения.

5.2 Выявление критических участков схем, подверженных деградации.

5.3 Входные и выходные данные.

5.4 Суммарная оценка эффективности предложенного маршрута.

5.5 Выводы.

Введение диссертации (часть автореферата) на тему «Методы логико-временного анализа цифровых СБИС с учетом деградации порогового напряжения транзисторов»

Актуальность темы. Уменьшение геометрических параметров транзисторов привело к тому, что размеры компонентов в современных цифровых СБИС составляют несколько десятков нанометров. С уменьшением технологических размеров до ЮОнм и меньше, работоспособность и рабочие характеристики ИС становятся все менее прогнозируемыми. Проблема повышения надежности схемы становиться актуальнее с каждой новой технологией. Причиной этого является появление новых факторов, влияющих на срок службы и надежность интегральных схем, а также недостаточный анализ влияния- этих эффектов на параметры транзисторов в существующих средствах проектирования ИС.

С переходом на производство ИС с глубоко субмикронной нормой основным фактором, ограничивающим срок службы схем, стал эффект температурной нестабильности при отрицательном смещении — NBTI (Negative Bias Temperature Ъ^аЫШу)-эффект. При переходе на передовые технологии доля NBTI-эффекта в общей деградации временных параметров становится доминирующей [1-6]. Обусловленный NBTI рост порогового напряжения Vth, в том числе вследствие изменения подвижности носителей, в свою очередь, приводит к деградации задержки распространения и со временем может стать причиной функциональных отказов ИС.

NBTI в основном влияет на рМОП транзисторы, как правило приводя к изменению их порогового напряжения примерно на 50мВ за 10-летний срок службы, то есть примерно на 25-30% [7-10]. В целом, на долю NBTI приходится около 20% ухудшения быстродействия и, во многих случаях, функциональных сбоев в работе схемы. NBTI проявляется при отрицательном смещении на затворе транзистора, либо при высоких рабочих температурах, однако быстрее и существеннее эффект проявляется при совместном действии этих факторов [13]. Известно, что влияние NBTI при уменьшении толщины окисла и повышении температуры растет экспоненциально. Очевидно, что чем дольше транзистор будет находиться в указанных условиях, которые с точки зрения 1МВТ1 называются режимом "стресса", тем большей будет деградация его порогового напряжения. То есть, размер МВТ1-деградации рМОП транзистора зависит от процента времени, проведенного им в режиме стресса. 1МВТ1 является не только ограничивающим фактором при длительной работе схемы, но и напрямую оказывает влияние на процент параметрического выхода годных ИС при процессе высокотемпературного отжига, а также является причиной вариаций пороговых напряжений транзисторов [1]. ИВН-эффект сказывается на работоспособности элементов памяти [2,3] и смешанных аналого-цифровых схем [4].

Следовательно, учитывать влияние ЫВТ1 на ранних стадиях разработки и анализа интегральных схем необходимо для того чтобы иметь возможность повысить процент- выхода годных и обеспечить корректное функционирование будущего кристалла ИС в течение всего срока службы.

Сегодня все больше внимания уделяется задачам создания моделей и алгоритмов для учета влияния указанных факторов. В настоящее время в новых версиях промышленных САПР появились средства анализа влияния эффектов деградации на надежность схемы. Это, несомненно, свидетельствует об актуальности данной проблемы.

Однако на сегодняшний день большинство существующих методов предназначено для оценки влияния КВТ1-эффекта на пороговое напряжение и быстродействие схем на схемотехническом уровне [3, 11, 13, 47]. При этом современные цифровые схемы состоят из миллионов узлов, и их моделирование на схемотехническом уровне может занимать он нескольких дней до нескольких месяцев, а появление новых параметров, которые необходимо учитывать при анализе СБИС еще более увеличивает объем необходимых расчетов. Известно, что деградация порогового напряжения зависит от логики работы схемы и для ее точной оценки необходимо полное моделирование всех возможных входных наборов, что на электрическом уровне невозможно, из-за чрезмерных временных затрат. Переход на логический уровень анализа позволит получить оценку "сверху" влияния МВТ1-эффекта на работоспособность схемы, при этом существенно сократит время проектирования.надежных ИС.

Из вышесказанного можно сделать вывод, что создание моделей и средств анализа цифровых СБИС с учетом деградации порогового напряжения транзисторов на логическом уровне является актуальной задачей.

За последнее десятилетие проблемы деградации КМОП-схем при воздействии >ШТ1-эффекта были подробно рассмотрены во множестве научных работ. Появились работы, описывающие механизмы N13Т1, предлагающие модели изменения порогового напряжения под влиянием эффектов деградации на схемотехническом уровне. В некоторых работах для оценки влияния эффектов, деградации на логическом уровне предлагается использовать метод наихудшего случая, при котором предполагается, что транзистор находится под влиянием №5Т1-эффекта в течение всего срока службы схемы, однако такие методы приводят к пессимистичным оценкам. В работе [38] показано, что для каждого критического пути существует своя вероятность значения сигнала, приводящая к максимальной (т.е. наихудшей) деградации задержки. Подход, предложенный в [38], предполагает, что корреляции между сигналами отсутствуют. Однако это предположение может приводить как к излишне пессимистическим, так и к излишне оптимистическим оценкам задержки схемы. Следовательно, для более точной оценки деградации на логическом уровне необходимы более точные методы анализа стрессовых состояний с учетов корреляций между сигналами.

Конечная цель статистического анализа состоит в расчете задержек распространения сигналов с учетом деградации порогового напряжения. Среди программ для расчета быстродействия наибольшее распространение получили инструменты статического временного анализа, такие как PrimeTime (Synopsys), Encounter (Cadence).

Современные средства анализа на логическом уровне (Synopsys, Cadence, Mentor Graphics) используют макромодели библиотечных элементов [14-16]. На сегодняшний день самым распространенным стандартом описания библиотек стандартных ячеек является формат Liberty. Как известно, для построения таких библиотек необходим этап характеризации. Характеризацией называется процесс многократного моделирования схемы с целью идентификации параметров для построения макромоделей логических элементов. Однако на сегодняшний день, современные средства не обеспечивают достаточной точности, а так же не дают возможности учитывать влияние NBTI-эффекта.

Из вышесказанного можно сделать вывод, что с развитием технологий проектирования и изготовления интегральных микросхем возникают новые эффекты, кардинально влияющие на надежность функционирования ИС, которые необходимо учитывать при разработке и производстве СБИС.

Цель работы и задачи исследования. Целью диссертационной работы является разработка методов и алгоритмов логико-временного анализа цифровых КМОП СБИС с учетом деградации порогового напряжения транзисторов во времени.

Для достижения поставленной цели в диссертационной работе решаются следующие задачи.

1. Разработка методов повышения точности логического анализа для расчета времени нахождения транзистора в стрессовом состоянии.

2. Разработка параметрической модели для анализа эффектов деградации порогового напряжения транзистора во времени на логическом уровне.

3. Разработка методов анализа деградации задержек библиотечных элементов с учетом NBTI-эффекта.

4. Апробация предложенных методов с помощью численных экспериментов.

Методика проведения исследования разработанных моделей, методов и алгоритмов включает использование аппарата теории графов, математического анализа, теории вероятности, теории электрических цепей и дискретной математики.

Научная новизна результатов, представленных в данной диссертационной работе, заключается в следующем.

1. Разработан метод для расчета времени нахождения транзисторов в стрессовом состоянии, обеспечивающий повышение точности анализа деградации порогового напряжения на логическом уровне за счет распространения длительности проводящего состояния с учетом корреляций сигналов и детального анализа стрессовых путей на транзисторном уровне.

2. Выведены формульные соотношения для анализа деградации порогового напряжения на логическом уровне с учетом формы входных сигналов, отличающиеся от известных в литературе моделей логического уровня анализом переходных процессов и обеспечивающие соответствие с точным схемотехническим анализом.

3. Предложен метод оценки деградации задержки библиотечных элементов вследствие МЗТТ-эффекта на основе анализа последовательно-параллельной структуры вентиля, учитывающий взаимное влияние транзисторов на общую деградацию задержки. Этот подход обеспечивает сведение многомерной задачи анализа зависимости задержек от пороговых напряжений транзисторов к независимому моделированию деградации отдельно взятых транзисторов.

Основные результаты и положения, выносимые на защиту.

1. Методы анализа длительности стрессовых состояний транзисторов, обеспечивающие повышение точности расчета за счет анализа корреляций сигналов и стрессовых путей.

2. Модель логического уровня для анализа изменения порогового напряжения в результате влияния эффектов деградации на логическом уровне.

3. Метод оценки деградации задержки библиотечных элементов вследствие NBTI-эффекта на основе анализа последовательно-параллельной структуры вентиля.

4. Маршрут статического временного анализа с учетом эффектов деградации цифровых КМОП-схем.

Практическая значимость работы.

Результаты работы могут найти применение при проектировании широкого класса КМОП СБИС на этапах характеризации библиотек стандартных цифровых вентилей блоков и статического временного анализа.

Разработанные методы и алгоритмы могут быть использованы в качестве дополнения к существующим маршрутам проектирования с использованием пакетов PrimeTime компании Synopsys, СТЕ Encounter компании Cadence для повышения надежности проектирования цифровых КМОП СБИС с учетом эффектов деградации транзисторов.

Работа является составной частью исследований, проводимых в И1111М РАН по темам "Разработка и исследование методов и моделей для САПР субмикронных СБИС (с проектной нормой 0.10 микрон и ниже)" (шифр Вега-Ст-2009), "Разработка методов анализа и оптимизации сложно-функциональных блоков нанометровых КМОП СБИС" (шифр "Вега-Г-2012"), а также в рамках федеральной целевой программы "Развитие электронной компонентной базы и радиоэлектроники" на 2008-2015 годы по теме "Разработка и развитие инновационных методов проектирования библиотечных элементов и сложно-функциональных блоков цифровых и аналого-цифровых СБИС на базе перспективных технологий субмикронного и глубоко субмикронного уровня" (шифр 2007-1.2-ЭКБ-010).

Реализация и внедрение результатов работы.

На основе полученных в диссертационной работе результатов разработан и апробирован маршрут статического временного анализа с учетом эффектов деградации. Проведен ряд численных экспериментов. Разработанные методы и алгоритмы внедрены на предприятиях ОАО "Ангстрем" и ИППМ РАН, а также включены в учебный процесс МИЭТ для лабораторного практикума.

Достоверность результатов, представленных в работе, подтверждается теоретическими выкладками, многочисленными результатами экспериментальной проверки предложенных методов с использованием разработанного на их основе программного обеспечения, соответствием предельных случаев новых результатов с известными работами других авторов и успешным промышленным внедрением.

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

1. XIV Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика", Москва, Зеленоград, 2007.

2. I Всероссийская межвузовская научно-практическая конференция "Актуальные проблемы информатизации. Развитие информационной инфраструктуры, технологий и систем", Москва, Зеленоград, 2007.

3. XIV Международная научно-техническая конференция студентов и аспирантов "Радиоэлектроника, электротехника и энергетика", Москва, 2008.

4. Moscow-Bavarian Joint Advanced Student School (MB-JASS), Moscow, 2008.

5. Ill Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем", Москва, 2008;

6. I Окружная научно-техническая конференция молодых ученых и специалистов, Москва, Зеленоград, 2009.

7. Международная научно-практическая конференция "Современные информационные и электронные технологии 2009", Одесса, СИЭТ-2009.

8. II Окружная научно-техническая конференция молодых ученых и специалистов, 2010.

9. XVII' Всероссийская межвузовская научно-техническая конференция студентов и аспирантов "Микроэлектроника и информатика" Москва, Зеленоград, 2010.

10. IV Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем", Москва, 2010.

Публикации.

Основные результаты диссертационной работы опубликованы в виде четырнадцати научных трудов, в числе которых семь статей в ведущих рецензируемых научных журналах и сборниках, включенных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации в список изданий, рекомендуемых для опубликования основных научных результатов диссертации на соискание ученой степени кандидата наук.

Структура и объем работы.

Диссертационная работа состоит из введения, пяти глав, заключения и списка используемой литературы из 120 наименований. Основной текст занимает 148 страниц машинописного текста.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Гудкова, Ольга Николаевна

Основные выводы и результаты диссертационной работы:

1. Разработан метод для расчета длительности стрессового состояния транзисторов, который отличается от известных учетом парных корреляций и детальным анализом стрессовых путей, что обеспечивает уменьшение ошибки в расчете времени нахождения в стрессовом состоянии до 3-х раз по сравнению известными методами.

2. Предложены формульные соотношения для анализа деградации порогового напряжения на логическом уровне. Предлагаемый подход отличается от известных в литературе логических моделей более детальным учетом переходных процессов и обеспечивает точность в расчете изменения порогового напряжения в пределах 0,1% по сравнению с точным схемотехническим моделированием.

3. Предложен метод оценки деградации задержки вследствие №$ТТ-эффекта на основе анализа последовательно-параллельной структуры вентиля, учитывающий взаимное влияние транзисторов, что обеспечивает сведение многомерной задачи анализа зависимости задержек от пороговых напряжений транзисторов к независимому моделированию деградации отдельно взятых транзисторов.

4. Предложен алгоритм построения сетки для характеризации библиотек элементов СБИС, отличающийся предварительным анализом задержек сигнала на основе метода аппроксимации сечений, позволяющий получить более компактную характеризационную сетку и снизить вычислительные затраты на ее расчет в 4-10 раз по сравнению с методом бинарного деления.

5. Предложен маршрут статического временного анализа, который отличается от стандартного наличием следующих дополнительных компонент:

• расчет вероятности нуля в узлах схемы;

• расчет коэффициентов модели деградации порогового напряжения;

• характеризация чувствительности задержек и фронтов к Л Vth;

• расчет характеризационных сеток.

Предложенный маршрут обеспечивает ускорение на 2-3 порядка при анализе влияния NBTI-эффекта по сравнению со схемотехническим моделированием, при этом сохраняя приемлемую точность.

6. Предложенные алгоритмы реализованы в программном виде с использованием языков tel, С, matlab и проинтегрированы в комплексный маршрут проектирования И1111М РАН.

7. Проведен комплекс численных экспериментов, подтвердивший эффективность разработанных алгоритмов.

8. Разработанные алгоритмы и методы внедрены на предприятиях ОАО "Ангстрем" и ИППМ РАН, а также включены в учебный процесс МИЭТ.

9. Результаты диссертационной работы докладывались и обсуждались на десяти Всероссийских и международных конференциях.

10. По теме диссертации опубликовано четырнадцать печатных работ, в том числе семь работ опубликованы в ведущих рецензируемых, научных изданиях, рекомендованных ВАК для опубликования основных научных результатов диссертации на соискание ученой степени кандидата наук.

Заключение

Список литературы диссертационного исследования кандидат технических наук Гудкова, Ольга Николаевна, 2011 год

1. D. К. Schroder. Negative bias temperature instability: What do we understand? // Microelectronics Reliability, V.47, 2007. P. 841-852.

2. S.V. Kumar et al. Impact of NBTI on SRAM Read Stability and Design for Reliability // Proc. of ISQED, 2006. P.210-218.

3. R. Vattikonda et al. A New Simulation Method for NBTI Analysis in SPICE Environment // Proc. of ISQED, 2007. P.41-46.

4. H. Kufluoglu, M. A. Alam. A Generalized5 Reaction-Diffusion Model With Explicit H-H2 Dynamics for Negative-Bias Temperature-Instability (NBTI) Degradation // IEEE Transactions on Electron Devices, V.54, No.5, 2007. -P. 1101-1107.

5. K. Kang et al. Impact of Negative-Bias Temperature Instability in Nanoscale SRAM Array: Modeling and Analysis // IEEE Transactions on CAD of Integrated Circuits and Systems, V.26, 2007. P. 1770-1781.

6. H. Abrishami et al. NBTI-Aware Flip-Flop Characterization and Design // Proceedings of ACM Great Lakes Symposium on VLSI, 2008. P.29-34.

7. S.V. Kumar et al. An Analytical Model for Negative Bias Temperature Instability // Proceedings of the IEEE/ACM international conference on CAD, 2006.-P. 493-496.

8. W. Abadeer, W. Ellis. Behavior of NBTI under AC Dynamic Circuit Conditions // Proceedings of the IEEE International Reliability Physics Symposium, August 2003. P. 17-22.

9. C. Schlunder, R. Brederlow, P. Wieworek, C. Dahl, J. Holz, M. Rohner, S. Kessel, V. Erold, K. Goser, W. Weber, and R. Thewes. Trapping Mechanisms in Negative Bias Temperature Stressed p-MOSFETs // Microelectronics Reliability, 1999. P. 821- 826.

10. G. Chen, M. F. Li, С. H. Ang, J. Z. Zheng, and D. L. Kwong. Dynamic NBTI of p-MOS Transistors and its Impact on MOSFET Scaling // in IEEE Electron Device Letters, December 2002. P. 734-736.

11. W. Wang et al. The Impact of NBTI on the Performance of Combinational and Sequential Circuits // DAC 2007. P. 364 - 369.

12. V. Kumar Sanjay et al., NBTI-Aware Synthesis of Digital Circuits // in Proc. Design Automation Conference, 2007. P. 370 - 375

13. H. Konoura, Y. Mitsuyama, M. Hashimoto, T. Onoye. Comparative study on delay degrading estimation due to NBTI with circuit/instance/transistor-level stress probability consideration // ISQED 2010. P. 646-651.

14. Электронный источник: www.synopsys.com

15. Электронный источник: www.cadence.com

16. Электронный источник: www.mentor.com

17. М. A. Alam. A Critical Examination of the Mechanics of Dynamic NBTI for pMOSFETs // in IEEE International Electronic Devices Meeting, December 2003. P.14.4.1-14.4.4.

18. M. A. Alam, S. Mahapatra. A Comprehensive Model of PMOS NBTI Degradation // Journal of Microelectronics Reliability, vol. 45, August 2004. -P. 71-81.

19. C-H Liu et al. Mechanism of threshold voltage shift (DVth) caused by negative bias temperature instability (NBTI) in deep submicron pMOSFETs // Jpn J Appl Phys, 2002. P. 41-46.

20. M. A. Alam, S. Mahapatra. A Comprehensive Model of PMOS NBTI Degradation: Recent progress // Journal of Microelectronics Reliability, vol. 45, December 2006. P. 854-863.

21. S. Mahapatra, P. B. Kumar, M. A. Alam. Investigation and Modeling of Interface and Bulk Trap Generation During Negative Bias Temperature Instability of p-MOSFETs // in IEEE Transactions on Electronic Devices, September 2004.-P. 1371-1379.

22. E. S. Meieran. 21st Century Semiconductor Manufacturing Capabilities // Intel Technology Journal, 1998.-P. 1-8.

23. International Technology Roadmap for Semiconductors (www.public.itrs.net)

24. S.R. Nassif. Design for Variability in DSM Technologies // IEEE, 2000. -P. 451-454.

25. S. F. Wan Muhamad Hatta, N. Soin, D. Abd Hadi, J. F. Zhang. NBTI degradation effect on advanced-process 45 nm high-k PMOSFETs with geometric and process variations // Microelectronics Reliability (MR) 50(9-11), 2010.-P. 1283-1289.

26. G. E. Moore. Cramming More Components onto Integrated Circuits // Proc. of the IEEE, V.86. No. 1, 1998. P. 82-85.

27. T. Amon, G. Borriello. An approach to symbolic timing verification // DAC. 1992.-P. 410-412.

28. N. Kawai, Y. Dohi, N. Wakai. Study for pulse stress NBTI characteristics degradation stress. Microelectronics Reliability (MR) 49(9-11), 2009. P.989-993.

29. R.B. Hitchcock Timing verification and the Timing analysis Program // DAC. 1982.-P. 594-604.

30. R. Reddi, C. Chen. Hierarchical Timing Verification System // Computer Aided Design. Vol. 18. 9, November 1986. P. 467-477.

31. S. Yen, D. Du, S. Ghanta. Efficient Algorithms for Extracting the K Most Critical Paths in Timing Analysis // DAC. 1989. P. 649-654.

32. D. Blaauw et al. Statistical Timing Analysis: From Basic Principles to State of the Art // IEEE Transactions on CAD if Integrated Circuits and Systems, V.27, No.4, 2008.-P. 589-607.

33. L. Zhang. Statistical Timing Analysis for Digital Circuit Design // PhD Dissertation, 2005.

34. G. Yu et al. Statistical Static Timing Analysis Considering Process Variation Model Uncertainty // IEEE Transactions on CAD if Integrated Circuits and Systems, 2008.-P. 1880-1890.

35. T. Siddiqua, S. Gurumurthi. A multi-level approach to reduce the impact of NBTI on processor functional units // ACM Great Lakes Symposium on VLSI 2010.-P. 67-72.

36. B. Datta, W. Burleson. Analysis and mitigation of NBTI-impact on PVT variability in repeated global interconnect performance // ACM Great Lakes Symposium on VLSI 2010. P. 341-346.

37. K. Kang et al. Impact of Negative-Bias Temperature Instability in Nanoscale SRAM Array: Modeling and Analysis // IEEE Transactions on CAD of Integrated Circuits and Systems, V.26, 2007. P. 1770-1781.

38. W. Wang, Z. Wei., S. Yang. An Efficient Method to Identify Critical Gates under Circuit Aging // Proc. of the IEEE international conference on. CAD, 2007.-P. 735-740.

39. Liberty User Guide Reference Manual, Version 2006.06 // June 2006, Synopsys.

40. CCS Timing Technical White Paper, Version 2.0 // 2006, Synopsys.

41. Open Source ECSM Format Specification. Version 1.2 // Sep. 2005, Cadence Design System.

42. Virtuoso Spectre Circuit Simulator www.cadence.com/products/cic/spectrecircuit/pages/default.aspx.

43. HSPICE: The Gold Standard for Accurate Circuit Simulation wAvw.synopsys.com/Tools/Verification/AMSVerification/CircuitSimulation.

44. Virtuoso UltraSim Full-Chip Simulator www.cadence.com/products/cic/UltraSim fullchip/Pages/default.aspx.

45. N. Berbel, R. Fernandez, I. Gil. Modelling and experimental verification of the impact of negative bias temperature instability on CMOS inverter // Microelectronics Reliability (MR) 49(9-11), 2009. P. 1048-1051.

46. R. Vijay et al. Impact of Negative Bias Temperature Instability on Product Parametric Drift // in Proc. ITC-2004. P. 148-155.

47. S. Chakravarthi. A Comprehensive Framework For Predictive Modeling of Negative Bias Temperature Instability // in Proc. IRPS 2004. P. 273-282.

48. R. Marculescu, D. Marculescu, M. Pedram. Switching Activity Analysis Considering Spatiotemporal Correlations // in Proc. ICCAD-1994. P. 294299.

49. S. Ercolany, M. Favalli, et.al. Testability Measures in Pseudorandom Testing // IEEE Trans, on CAD, 1992, v.l 1. P. 794-800.

50. A. Glebov, D. Blaauw, L. Jones. Transistor Reordering for Low Power CMOS Gates Using SP-BDD Representation // Intern. Symp. on Low, 1995. P .161166.

51. S. Gavrilov, S. Rusakov, et.al. Fast Power Loss Calculation for Digital Static CMOS Circuits // in Proc. European Design & Test Conf., 1997. P. 411-415.

52. A. Glebov, D. Blaauw, et.al. Library-Less Synthesis for Digital Static CMOS Circuits // in Proc. ICCAD-1997. P. 658-663.

53. О.Н. Гудкова, С.В. Гаврилов, А.Ю. Глебов, А.Л. Стемпковский. Вероятности напряженного состояния транзисторов для временного анализа с учетом электро-температурной нестабильности // Информационные технологии. — 2009, № 7. — С. 32-38.

54. М. Denais, С. Parthasarathy, et .al: On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFET's // Electron Devices Meeting, IEDM Technical Digest. IEEE International, 2004. P. 109 - 112.

55. G. Chen, K. Chuach, et al. Dynamic NBTI of PMOS transistors and its impact on device lifetime // Proc. of the 41st annual International Reliability Physics Symposium, 2003.-P. 196-202.

56. S. Bhardwaj, W. Wang, R. Vatticonda, et. al. Predictive modeling of the NBTI effect for reliable design // IEEE Custom Integrated Circuit Design Conference, 2006.-P. 189-192.

57. Ph. Hehenberger, P.-J. Wagner, H. Reisinger, T. Grasser On the temperature and voltage dependence of short-term negative bias temperature stress // Microelectronics Reliability (MR) 49(9-11), 2009. P. 1013-1017.

58. M. DeBole, K. Ramakrishnan, V. Balakrishnan, W. Wang et.al. A framework for estimating NBTI degradation, of microarchitectural components // ASP-DAC2009.-P. 455-460.

59. Д. Химмельблау. Прикладное нелинейное программирование. — Пер. с англ. М.: Мир, 1975. С. 536.

60. N. Rabbat, A. Sangiovanni-Vincentelli, Н. Hsieh. A multilevel Newton algorithm with macromodeling and latency for the analysis of large-scale nonlinear circuits in the time domain. //IEEE Trans. On CAS, v. CAS-26, Sept. 1979.-P. 733-741.

61. Hierarchical Full-chip Circuit Simulation and Analysiswww.synopsys.com/Tools/Verification/AMSVerification/CircuitSimulation/HSIM1. Pages/default.aspx.

62. К. Де Бор, Практическое руководство по сплайнам // Москва: Радио и связь, 1985.-С. 304.

63. Y. Taur and T. H. Ning, Fundamentals of Modern VLSI Devices. Cambridge University Press 1998. P. 427.

64. B. C. Paul, K. Kang, H. Kufluoglu, M. A. Alam, K. Roy. Impact of NBTI on the Temporal Performance Degradation of Digital Circuits // IEEE Electron Device Letters, 2005. P. 560-562.

65. H. Puchner. Reliability Challenges For Sub- 90nm technology dielectrics // The Electrochemical Society, Inc., 2004. P. 239-250.

66. R. Vattikonda, W. Wang, Y. Cao. Modeling and minimization of PMOS NBTI effect for robust nanometer design // In DAC, 2006. P. 1047-1052.

67. G. La. Rosa, S.Rauch, F.Guarin, Tew Phenomena in Dev. Rel. Phys. of advanced CMOS submicron technologies // IRPS Tutorial, 2001. P. 248-254.

68. S. Tsujikawa et al. TI of pMOSFETs with ultra-thin SiON gate dielectrics // IRPS, 2003.-P. 183-188.

69. S J. Wen, L. Hinh, H. Puchner. Voltage Acceleration NBTI study fo a 90nm CMOS technology // IRW FINAL REPORT, 2003. P. 147- 149.

70. P. Nicollian. Dielectric Reliability Scaling // iRPS tutorial 2002. P. 494-496.

71. S. H. Choi, B. C. Paul, K. Roy. Novel sizing algorithm for yield improvement under process variation // in Proc. DAC, 2004. P. 454-459.

72. S. Zafar, B. H. Lee, J. Stathis. Evaluation of NBTI in HfO/sub 2/gate dielectric stacks with tungsten gates // IEEE Electron Device Lett., vol. 25, no. 3, Mar. 2004.-P. 153-155.

73. D. Schroder and J. F. Babcock. Negative bias temperature instability: Road to cross in deep submicron silicon semiconductor manufacturing // J. Appl. Phys., vol. 94, no. 1,2003.-P. 1-18.

74. A. T. Krishnan, V. Reddy, S. Chakravarthi, J. Rodriguez, S. John, and S. Krishnan. NBTI impact on transistor and circuit: Models, mechanisms and scaling effects // in Proc. IEDM, 2003. P. 14.5.1-14.5.4.

75. S.J. Wen, et al. Voltage Acceleration NBTI Study for A 90nm CMOS Technology // IRW 2003. P. 147-148.

76. S. Mabapatra et. al. A new observation of enhanced bias temperature instability in thin gate oxide p- MOSFETs // IEDM03, 2003. P. 14.2.1- 14.2.4.

77. H. Usui. Time and Voltage Dependence of Degradation and recovery under Pulsed NBTI Stress //IRPS, 2003. P. 610-611.

78. M. A. Alam. A computational model of NBTI and hot carrier injection time-exponents for MOSFET reliability // J. Comput. Electron., vol. 3, no. 3, 2004. -P. 165-169.

79. V. Huard and M. Denais. Hole trapping effect on methodology for dc and ac negative bias temperature instability measurements in PMOS transistors // in Proc. IEEE IRPS, 2004. P. 40^15.

80. O. Penzin, A. Haggag, W. McMahon, E. Lyumkis, and K. Hess, "MOSFET degradation kinetics and its simulation," IEEE Trans. Electron Devices, vol. 50, no. 6, Jun. 2003. P. 1445-1450.

81. M. Denais et al. On-the-fly characterization of NBTI in ultra-thin gate oxide PMOSFETs // in IEDM Tech. Dig., 2004. P. 109-112.

82. M. Ershov et al. Dynamic recovery of negative bias temperature instability in p-type metal-oxide-semiconductor field-effect transistors // Appl. Phys. Lett., vol. 83, no. 8, 2003. P. 1647-1649.

83. M. Houssa, M. Aoulaiche, S. De Gendt, G. Groeseneken, M. M. Heyns, and A. Stesmans, "Reaction-dispersive proton transport model for negative bias temperature instabilities," Appl. Phys. Lett., vol. 86, no. 9, Feb. 2005. P. 093 506 1-093 506 3.

84. A. A. Katsetos, A. C. Brendler. NBTI model development with regression analysis // Microelectronics Reliability (MR) 49(12), 2009. P. 1498-1502.

85. A. Teramoto, R. Kuroda, S. Sugawa, T. Ohmi. Accurate negative bias temperature instability lifetime prediction based on hole injection // Microelectronics Reliability (MR) 48(10), 2008. P. 1649-1654.

86. S. T. Pantelides, S. N. Rashkeev, R. Buczko, D. M. Fleetwood, and R. D. Schrimpf. Reactions of hydrogen with Si Si02 interfaces // IEEE Trans. Nucl. Sci., vol. 47, no. 6, Dec. 2000. - P. 2262-2268.

87. J. P. Campbell, P. M. Lenahan, A. T. Krishnan, and S. Krishnan. NBTI: An atomic scale defect perspective, in Proc. ШЕЕ IRPS, 2006. P. 442^147.

88. R. Y. Rubinstein, D. P: Kroese. Simulation and the Monte Carlo Method (2nded.). New York: John Wiley & Sons., 2007. P. 345.

89. H.Luo, Yu Wang, et. al. A Novel Gate-Level NBTI Delay Degradation Model with Stacking Effect, 2007. P. 160-170.

90. D. Lorenz, U. Shlichtmann, et. al. Aging-aware Timing Analysis of Combinatorial Circuits on Gate level, Information Technology, 2010. — P. 181188.

91. X. Li, J. Le, L. Pileggi, A. Strojwas. Projection-based performance modeling for inter/intra-die variations // Proc. of the 2005 IEEE/ACM International conference on Computer-aided design, San Jose, CA, USA. 2005. P. 721-727.

92. Design Compiler Reference Manual, Synopsys, 2007

93. O.H. Гудкова, С. В. Гаврилов; Э.Р. Каграманян. Анализ надежности функционирования цифровых КМОП , СБИС с учетом эффектов деградации транзисторов. // Известия ВУЗов. Электроника. — 2008. № 6. -С. 30-40.

94. О.Н. Гудкова, С. В. Гаврилов, Ю.Б. Егоров. Методы ускоренной характеризации библиотек элементов СБИС с контролем заданной точности // Известия ВУЗов. Электроника. 2010. - № 3. — С.51-59.

95. О.Н. Гудкова, С. В. Гаврилов, Ю.Б. Егоров. Статистический анализ сложных функциональных блоков, Известия ВУЗов. Электроника. 2010 - № 5. - С.41-47.

96. Y. Wang, X. Chen, W. Wang, V. Balakrishnan, et. al. On the efficacy of input Vector Control to mitigate NBTI effects and leakage power // ISQED 2009.-P. 19-26.

97. M. DeBole, K. Ramakrishnan, V. Balakrishnan, W. Wang, et. al. A Negative Bias Temperature Instability-Estimation Framework for Microarchitectural "Components // International Journal of Parallel Programming (IJPP) 37(4),2009.-P. 417-431.

98. A. Ghosh, R. Franklin, R. B. Brown Circuit Design Methodologies to Improve Negative-Bias Temperature Instability Degradation //VLSI Design2010.-P. 369-374.

99. C. Bénard, G. Math, P. Fornara, J. Ogier, D. Goguenheim. Influence of various process steps on the reliability of PMOSFETs submitted to negative bias temperature instabilities // Microelectronics Reliability (MR) 49(9-11), 2009.-P. 1008-1012.

100. M. Noda, S. Kajihara, Y. Sato, K. Miyase, X. Wen, Y. Miura. On estimation of NBTI-Induced delay degradation //European Test Symposium 2010. — P. 107-111.

101. R. Fernández-García, B. Kaczer, G. Groeseneken. A CMOS circuit for evaluating the NBTI over a wide frequency range // Microelectronics Reliability (MR) 49(8), 2009. P. 885-891.

102. B. C. Paul et al. Impact of NBTI on the Temporal Performance Degradation of Digital Circuits // IEEE Electron Device Letters 2003. P. 358 - 363.

103. K. Kang, S. P. Park, K. Roy, M. Alam. Estimation of statistical variation in temporal NBTI degradation and its impact on lifetime circuit performance // ICCAD 2007. P. 730-734.

104. K. Saluja, S. Vijayakumar, W. Sootkaneung, X. Yang. NBTI Degradation: A Problem or a Scare? // VLSI Design 2008. P. 137-142.

105. X. Yang, E. F. Weglarz, K. Saluja. On NBTI Degradation Process in Digital Logic Circuits // VLSI Design 2007. P. 723-730.

106. A. Neugroschel, G. Bersuker, R. Choi. Applications of DCIV method to NBTI characterization // Microelectronics Reliability (MR) 47(9-11), 2007. P. 1366-1372.

107. N. K. Jha, V. R. Rao. A new oxide trap-assisted NBTI degradation model // IEEE Electron Device Lett., vol. 26, no. 9, Sep. 2005. P. 687-689*

108. L. Tsetseris and S. T. Pantelides. Migration, incorporation, and passivation reactions of molecular hydrogen at the Si—Si02 interface // Phys. Rev. B, Condens. Matter, vol. 70, no. 24, Dec. 2004. P. 245 320-245 325.

109. T. Sakurai, A.R. Newton. Alpha-power law MOSFET model and its applications to CMOS inverter delay and other formulas //IEEE JSSC, Vol.SC-25, No.2, Apr. 1990. P. 584-594.

110. C. B. Paul et al. Impact of NBTI on the Temporal Performance Degradation of Digital Circuits// IEEE ELECTRON DEVICE LETTERS, Vol. 26, No. 8, 2005. -P.780-785.

111. S. Khan, S. Hamdioui, Temperature Dependence of NBTI Induced Delay// IEEE 16th International On-Line Testing Symposium, 2010. P. 15-20.1. U/E Jt i; \Г >,'Ф

112. Результаты диссертации нашли применение в проекте № 2.1.2/294 в рамках аналитической ведомственной целевой программы "Развитие научного потенциала высшей школы (2009-2010 годы)".

113. Заведующего кафедрой "Проектирование и кон£п5уиЬовани£ ИМС"д.т.н. Беспалов В.А.1. Утверждаюич

114. АКТ ВНЕДРЕНИЯ Результатов диссертационной работы Гудковой О.Н. на соискание ученой степени кандидата технических наук.

115. Тема диссертации: " Методы логико-временного анализа цифровых СБИС с учетом деградации порогового напряжения транзисторов"

116. Эффективность предложенных в диссертационной работе алгоритмов и моделей представления проектной информации подтверждена практическим опытом проектирования СБИС реальных микросхем.1. Зам. начальника ПЭО1. А.Б. Мошкова

117. АКТ ВНЕДРЕНИЯ Результатов диссертационной работы Гудкова О.Н. на соискание ученой степени кандидата технических наук.

118. Тема диссертации: " Методы логико-временного анализа цифровых СБИС с учетом деградации порогового напряжения транзисторов"

119. Директор ИППМ РАН, д.т.н., проф., академик РАН1. А.Л. Стемпковский2011г.