Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Манукян, Арам Альбертович

• Манукян, Арам Альбертович
• кандидат наук
• 2015

Оглавление диссертации кандидат наук Манукян, Арам Альбертович

Содержание

Введение

Глава 1. Анализ проблем проектирования библиотечных элементов и блоков для технологий с размерами транзисторов 22 нм и ниже

1.1. Обзор существующих подходов синтеза библиотечных элементов и блоков

1.2. Особенности КМОП технологий с трехмерным затвором транзистора

1.3. Мотивация проектирования схем с регулярной топологией

1.4. Модели логических элементов

1.5. Выводы

Глава 2. Разработка базовых элементов с регулярными структурами в слоях поликремния и диффузии

2.1. Сравнительный анализ топологий РтБЕТ структур

2.2. Метод разработки топологии регулярных структур на основе выбора топологического шаблона

2.3. Метод разработки топологии регулярных структур на основе технологи режущих (сШ;) слоев

2.4. Разработка теоретико-графовой модели логического элемента для логико-топологического синтеза с учетом специфики КМОП технологий с трехмерным затвором транзистора

2.5. Выводы

Глава 3. Разработка алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

3.1. Основные этапы логико-топологического синтеза библиотечных элементов и блоков для КМОГТ технологий с трехмерным затвором транзистора

3.2. Формирование 5Р-ЫМ-графа

3.3.8Р-КМ-граф для схем с комбинированием блоков связанных по

постоянному току

3.4. Выводы

Глава 4. Практическая реализация и апробация предложенных методов

1.1. Реализация алгоритма логико-топологического синтеза библиотечных элементов и блоков

1.2. Маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

5.3. Результаты численных экспериментов

5.4. Выводы

Заключение

Список литературы

136

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора»

Введение

Актуальность работы.

Темпы развития производства интегральных схем (ИС) за последние несколько лет начали опережать прогнозы, которые были сделаны в конце прошлого века и нашли выражение в так называемом законе Мура [1-4]. С переходом к технологическим нормам порядка 100 нм стало очевидно, что затрудняется дальнейшее следование закону Мура. Однако развитие технологий производства ИС связано с постоянным уменьшением геометрических параметров транзисторов, что, до недавних времен, вполне удачно удавалось осуществлять с помощью разных технологических и методологических решений для архитектуры планарных транзисторов [5]. Тем не менее, с уменьшением технологических размеров базовых элементов, деградация электрических параметров транзисторов становится все более ощутимой, и сопряжено это в первую очередь с появлением негативных коротко-канальных эффектов в транзисторах [6]. А это в свою очередь приводит к возрастающему интересу по отношению к альтернативным технологическим решениям, которые лучше масштабируются и совместимы с производственным процессом КМОП (комплементарная структура металл-оксид-полупроводник) технологии. Среди таких решений выделяется КМОП технология с трехмерным затвором транзистора. В зарубежной литературе используется термин FinFET (Fin Field Effect Transistor, полевой транзистор с «плавником»). Такое название этот транзистор получил из-за того, что кремний между стоком и истоком по форме напоминает плавник. Впервые компания Intel заявила об использовании КМОП технологии с трехмерным затвором транзистора, а уже весной 2012 года с применением этой технологии выпустила на рынок микропроцессоры, которые были изготовлены по технологическим нормам 22 нм [7].

В настоящее время ведущие фабрики-производители СБИС (сверхбольшие интегральные схемы) активно осваивают технологические процессы с размерами транзисторов 16 нм и ниже. Более того, согласно прогнозам международного

плана по развитию полупроводниковой технологии (ITRS - International Technology Roadmap for Semiconductors), КМОП технология с трехмерным затвором транзистора сможет обеспечивать масштабирование вплоть до технологической нормы 10 нм [8]. Программные средства таких крупных компаний как Synopsys, Cadence или Mentor Graphics уже поддерживают проектирование по технологическим нормам 10 нм [9-11].

Преимуществами этой технологии в основном являются низкая чувствительность к эффектам короткого канала транзистора и низкие подпороговые утечки. Экспериментальные результаты показывают, что транзисторы с трехмерным затвором демонстрируют существенные преимущества с точки зрения быстродействия, эффективности и употребления мощности в нанометровом режиме [12].

Для современных технологических процессов нормы и правила проектирования значительно усложнились по причине увеличения степени интеграции современных СБИС, а также уменьшения технологических размеров транзисторов [12-13]. Количество технологических правил проектирования для технологий с размерами транзистора 28 нм и ниже составляет несколько тысяч ограничений. Для КМОП технологий с трехмерным затвором транзистора количество правил еще больше в силу использования новых технологических решений, таких как метод двойного формирования рисунка (double patterning), формирование рисунка со «спейсерами» (spacer patterning) и т.д.

В условиях современных технологий разработка библиотечных элементов и блоков без использования САПР (системы автоматизированного проектирования) становится невозможным. В существующих САПР наиболее распространенными подходами считаются генераторы топологии, миграция уже имеющихся топологий на новую технологию и/или новый шаблон, а также автоматический синтез. Наиболее гибким по отношению к требованиям технологических правил является метод синтеза. Однако для современных технологий становится невозможным соблюдение полного набора норм и правил проектирования при применении существующих подходов решения задачи синтеза библиотечных

элементов и блоков. Это в свою очередь увеличивает объем ручной работы с редактированием схемы и топологии на заключительном этапе верификации проекта. На сегодняшний день проектирование на основе КМОП технологий с трехмерным затвором транзистора осуществляется на основе ограниченного набора библиотечных элементов, отсутствуют средства синтеза сложносоставных элементов. Возникает необходимость разработки новых методов формирования топологии структур с трехмерным затвором транзистора для синтеза библиотечных элементов и блоков.

Использование регулярных структур в некоторых слоях топологии позволяет в определенной степени решить проблемы, возникающие с возрастанием числа норм проектирования, а также, в процессе моделирования схемы, учесть эффекты, зависимые от топологии (LDE — layout-dependent effects). Влияние этих эффектов на параметры схемы становится все больше с уменьшением технологических размеров. Кроме того, разработка топологии базовых элементов с регулярными структурами в слоях поликремния и диффузии дает возможность значительно упростить и ускорить проверку правил проектирования во время разработки общего вида топологии. Исторически регулярность топологии в нижних слоях связана с технологией базовых матричных кристаллов (БМК) [14], в которых набор библиотечных элементов заранее является определенным. Применение аналогичного подхода во время проектирования библиотечных элементов и блоков способствует значительному упрощению проверки правил проектирования при разработке топологии.

Актуальность регулярных структур становится все больше с уменьшением масштабов технологических процессов. Более того, для современных технологий регулярность становится почти обязательным правилом. Исключением не являются и новые КМОП технологии с трехмерным затвором транзистора.

Многие передовые компании все больше внимания уделяют развитию методов проектирования регулярных структур. Например, компания Intel в ряде работ предлагает метод проектирования регулярных топологических структур на основе так называемых транзисторных шаблонов, которые являются

промежуточными конструкциями между транзистором и стандартной ячейкой [15]. Однако, предложенная конструкция транзисторного шаблона не учитывает специфические особенности КМОП технологий с трехмерным затвором транзистора, для которых такая конструкция не является самой оптимальной по площади. Это ведет к необходимости разработки новых методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора на основе регулярных шаблонов.

Также, актуальным является подход к решению задачи топологического синтеза на логико-временном уровне анализа, который дает возможность предварительно оценить значения характеристик библиотечных элементов и блоков, а также разработки эффективного алгоритма структурной оптимизации.

Методы анализа логики схем интенсивно развиваются на протяжении последних тридцати лет. Одним из известных таких направлений являются методы анализа переключательной логики, которые отразились в работах Р.Э. Брайанта. Им же был предложен метод анализа логической функции, основанный на представлении схемы в виде последовательно-параллельного направленного ациклического графа (SP-DAG - serial-parallel directed acyclic graph). Но так как предложенные модели логических элементов изначально были предназначены только для логического анализа схемы, то они не представляют схемотехнического и топологического описания всей схемы.

В этих условиях в САПР микроэлектроники для КМОП технологий с трехмерным затвором транзистора высокую значимость приобретает исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков, в том числе и блоков с регулярной топологией. Применение таких методов в САПР сократит объем ручной работы, тем самим позволит сократить время проектирования топологии, а также учесть некоторые правила проектирования на начальном этапе.

На основе проведенных исследований и выявленных недостатков существующих средств синтеза топологии, а также анализа и сравнений разных топологических конструкций транзисторных шаблонов для современных КМОП

технологий с трехмерным затвором транзистора, в работе предлагается:

• Согласованное решение проблем синтеза схемы и топологии на основе модификации модели компонент в форме графа вложенности последовательно параллельных структур (8Р -граф).

• Дальнейшее развитие идеи использования регулярности топологических структур в маршруте проектирования библиотечных элементов и блоков.

• Разработка регулярного шаблона для отображения БР-структуры на транзисторах с трехмерным затвором.

Цель работы.

Целью диссертационной работы является исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Для достижения поставленной цели в данной работе решаются следующие задачи:

1. Разработка теоретико-графовой модели логических элементов для КМОП технологий с трехмерным затвором транзистора.

2. Исследование и разработка методов формирования топологии базовых элементов для КМОП технологий с трехмерным затвором транзистора на основе регулярного шаблона.

3. Разработка алгоритма логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой.

4. Разработка маршрута автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

5. Апробация предложенных методов с помощью численных экспериментов Методика проведения исследования разработанных методов, моделей и

алгоритмов включает в себя использование аппарата теории графов, дискретной математики, теории электрических цепей, теории вероятности и математического анализа.

Научная новизна результатов, представленных в данной работе, заключается в следующем:

1. Предложено согласованное решение проблем синтеза схемы и топологии на основе модификации модели компонент в форме графа вложенности последовательно-параллельных структур (SP-NM-граф) с независимым анализом цепей земли (pull-down) и питания (pull-up), которое дает возможность разработки эффективного алгоритма структурной оптимизации благодаря обобщенной графовой модели. При этом, с одной стороны, сохраняется большое число степеней свободы за счет логического аспекта (т.е. булевой формы графа), а с другой стороны обеспечивается нужная точность задержек, мощности и площади за счет структурной интерпретации на транзисторном уровне.

2. Разработаны методы формирования топологии библиотечных элементов и блоков на основе регулярного шаблона специальной конструкции для отображения SP-структуры на транзисторах с трехмерным затвором. В отличие от аналогичных методов обеспечивается возможность более эффективного использования поликремния для реализации затворов транзисторов, что в результате позволяет сократить площадь синтезируемого блока за счет высоты конструкции и сокращения числа разрывов слоев диффузии между транзисторами.

3. Разработан и программно реализован алгоритм логико-топологического синтеза библиотечных элементов и блоков с регулярной структурой для КМОП технологий с трехмерным затвором транзистора, который обеспечивает большое число степеней свободы за счет моделей компонент в форме графа вложенности последовательно-параллельных структур, а также обеспечивает слияние общих терминалов топологических блоков. Основные результаты и положения, выносимые на защиту.

1. Теоретико-графовая модель логического элемента в форме графа вложенности последовательно-параллельных структур SP-NM-граф.

2. Методы формирования топологии базовых элементов с регулярными

структурами в слоях поликремния и диффузии для КМОП технологий с трехмерным затвором транзистора на основе регулярного шаблона специальной конструкции.

3. Алгоритм логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. Практическая значимость работы заключается в ускорении процесса проектирования топологии регулярных структур на базе транзисторов с трехмерным затвором.

Разработанные алгоритмы и методы могут быть использованы как дополнение к уже существующим маршрутам проектирования с использованием программных пакетов Custom Designer, Design Compiler, 1С Compiler компании Synopsys, Virtuoso, RTL Compiler, Encounter (в будущем Innovus) компании Cadence для ускорения процесса проектирования цифровых КМОП СБИС.

Достоверность представленных в работе результатов подтверждается как теоретическими выкладками, так и многочисленными результатами экспериментальной проверки предложенных методов с использованием разработанного на их основе программного обеспечения и его успешным промышленным внедрением.

Реализация и внедрение результатов работы.

На основе полученных в данной работе результатов разработан и апробирован маршрут автоматизации проектирования библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора на основе предложенного алгоритма логико-топологического синтеза. Также проведен ряд численных экспериментов. Разработанные методы и алгоритмы внедрены в ИППМ РАН, ОАО «ЗИТЦ», ЗАО «ПКК Миландр», а также включены в учебный процесс НИУ «МИЭТ». Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на

следующих конференциях:

th • _

1. IEEE 35 International Conference on Electronics And Nanotechnology

ELNAN02015. Kyiv, Ukraine, 2015.

2. 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика - 2015». Москва, 2015.

3. VI Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем». Москва, Зеленоград, 2014.

4. I Международная научно-практическая конференция «Научные аспекты инновационных исследований». Самара, 2013.

5. 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика — 2013». Москва, 2013.

6. Международная научно-практическая конференция «Закономерности и тенденции развития науки в современном обществе». Уфа, 2013.

7. Eighth International Conference "Semiconductor Micro - and Nanoelectronics". Yerevan, 2011.

Публикации.

Основные результаты диссертационной работы опубликованы в виде 7-и научных трудов, среди которых 3 статьи напечатаны в ведущих рецензируемых научных журналах и сборниках, включенных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации в список изданий, рекомендуемых для публикации основных научных результатов диссертации на соискание ученой степени кандидата наук. Одна статья размещена в цифровой библиотеке IEEE Xplore и индексирована в международной наукометрической базе данных Scopus.

Структура и объем работы.

Данная диссертационная работа состоит из введения, четырех глав, заключения, 67 рисунков, 14 таблиц и списка используемой литературы из 97 наименований. Основной текст занимает 145 страниц машинописного текста.

Первая глава диссертации посвящена анализу проблем проектирования

библиотечных элементов и блоков для технологий с размерами транзисторов 22 нм и ниже. Во второй главе предложены методы разработки базовых элементов с регулярными структурами в слоях поликремния и диффузии для технологий с трехмерным затвором транзистора. Третья глава посвящена разработке алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора. Четвертая глава посвящена практической реализации и апробации предложенного алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора на основе предложенных базовых элементов с регулярными структурами в слоях поликремния и диффузии.

В заключении сформулированы основные результаты, полученные в рамках диссертационной работы.

Глава 1. Анализ проблем проектирования библиотечных элементов и блоков для технологий с размерами транзисторов 22 им и ниже

В данной главе проведен анализ проблем проектирования библиотечных элементов и блоков для технологий с размерами транзисторов 22 нм и ниже. На основе анализа литературных источников проведено исследование подходов автоматизации топологического проектирования библиотечных элементов и блоков для современных технологических процессов. С целью обоснования и уточнения направления исследования рассмотрено состояние проблемы с учетом особенностей КМОП технологий с трехмерным затвором транзистора. Отмечена актуальность использования регулярности топологии в некоторых слоях, в том числе и для ускорения процесса топологического проектирования. Проведено исследование математических моделей логических элементов. Поставлена задача логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

1.1. Обзор существующих подходов синтеза библиотечных элементов и

блоков

В настоящее время с целью проектирования новых устройств в основном используется иерархическая структура представления будущей схемы. На каждом уровне иерархии для физического синтеза ставятся задачи размещения и трассировки. На уровне транзисторов или стандартных ячеек (наиболее низкие уровни иерархии) требуется максимальная автоматизация и вычислительная мощность при проектировании. Именно на таких уровнях иерархии обычно рассматриваются схемы, содержащие тысячи и миллионы блоков (транзисторов или стандартных ячеек).

На самом высоком уровне иерархии размещение осуществляется вручную, так как на таком уровне обычно рассматриваются схемы содержащие до 50 блоков.

Один из эффективных методов проектирования КМОП СБИС и в том числе библиотечных элементов и блоков основывается на применении библиотек стандартных ячеек. Каждая ячейка - это небольшая схема, состоящая из транзисторов и соединений между ними. Крупные блоки СБИС строятся в базисе схем, которые реализуют различные логические функции (И-НЕ, И-ИЛИ-НЕ, триггер, мультиплексор и т.д.). Стандартные ячейки в библиотеке объединяет ряд общих свойств, которые облегчают топологическое проектирование блоков: положение шин земли/питания, высота ячейки и т.д. Вся библиотека ячеек разбита на так называемые «семейства». Ячейки, принадлежащие одному семейству, реализуют одинаковую логическую функцию, однако они отличаются размерами внутренних топологических элементов, поэтому и обладают разными электрическими характеристиками. При проектировании это дает возможность в каждом конкретном месте схемы выбирать элемент, обладающий подходящими электрическими характеристиками.

Современные технологии достигли высокой степени интеграции с минимальным размером топологического объекта менее длины волны, которая используется при фотолитографии. Это значительно усложнило литографический процесс, вследствие чего к известным технологическим ограничениям на минимальное расстояние и размер объектов топологии добавились новые, еще более сложные технологические правила. Эти правила зависят не только от конфигурации, геометрических размеров, но и от взаимного расположения объектов топологии. Такие технологические ограничения превращают разработку топологий современных интегральных микросхем в более трудоемкий процесс, чем он был раньше. Масштабирование размеров привело к тому, что даже на уровне стандартных ячеек межсоединения вносят существенный вклад в задержку распространения сигнала. При разработке топологии учёт таких проблем является ещё одним фактором сложности. Кроме перечисленных проблем происходит также быстрая смена полупроводниковых технологий. Каждый год появляется новый технологический процесс с меньшим размером топологических объектов, требующий в первую очередь разработки новых библиотек стандартных ячеек.

Динамика современного рынка микросхем требует создания библиотек во всё более сжатые сроки и часто одновременно с разработкой новых технологических процессов.

Сложные технологические правила, учёт факторов надёжности работы микросхемы, влияния межсоединений, а также сжатые сроки проектирования делают разработку топологии стандартных ячеек без использования САПР невозможным.

Разработка топологии стандартных ячеек на протяжении долгого времени проводилась вручную. Однако уже в середине 90-х годов появились системы, которые решают данную задачу автоматически.

Для разработки библиотек стандартных ячеек в автоматическом режиме в существующих САПР используется много различных подходов. Наиболее распространенными считаются генераторы топологии, миграция уже имеющихся ячеек на новую технологию и/или новый шаблон, а также автоматический синтез [16].

Наиболее гибким по отношению к требованиям стандартов библиотеки и технологическим правилам является метод синтеза. В работе [17] рассматривается программная система автоматического синтеза топологии стандартных ячеек CELLERITY [18], которая была разработана в компании Freescale Semiconductor. Система CELLERITY дает возможность существенно ускорить процесс синтеза библиотек стандартных ячеек, при этом позволяя задавать свои критерии качества, оптимизировать площадь ячеек или быстродействие путем использования внутри ячейки определенных топологических решений. Также путем использования иерархического маршрута появляется возможность синтеза сложно-функциональных блоков и комбинационных схем, в том числе и с двухуровневой архитектурой. В системе используются топологические решения, облегчающие трассировку на блочном уровне, улучшающие надёжность микросхемы и выход годных.

Однако при автоматическом синтезе ячейки создаются независимо, т.е. для каждой из них заново решаются задачи размещения транзисторов, проведения

межсоединений и сжатия [19]. При этом не рассматриваются критерии согласованности топологии с «соседями» по семейству. Вследствие этого увеличивается время синтеза (за счет перебора вариантов размещения и трассировки) и время выбора наилучшего варианта ячейки из числа синтезированных. Кроме того, недостатки используемых алгоритмов могут привести к тому, что оптимальное решение, найденное при синтезе одной ячейки в семействе, не будет найдено в другой. Также невозможно гарантировать согласованность топологии при задаче дополнения новыми ячейками уже существующей библиотеки.

Один из методов решения данной проблемы описан в работе [20], где синтез топологии стандартной ячейки производится по уже имеющемуся образцу, который реализует такую же или «родственную» логическую функцию. Однако этот метод предполагает существование уже готовых образцов топологии. Это значит, что топологии ячеек, которые служат основой для синтеза, должны быть сделаны вручную.

Аналогичными системами также являются Cadabra Design Automation компании Synopsys, платформа Library Creator компании Nangate, Liquid Cells компании Prolific и т.д.

Эти системы дают возможность синтеза библиотеки стандартных ячеек с нуля, что очень выгодно для любого заказчика с экономической точки зрения. Однако для удовлетворения всех требований к качеству таких библиотек возникает потребность большого количества итераций разных этапов синтеза или корректировки библиотечных элементов вручную.

Кроме соблюдения основных правил проектирования заказчик может потребовать соблюдение и других ограничений, как например методологические ограничения. Каждый заказчик для каждого своего продукта разрабатывает особенную методологию архитектуры стандартной ячейки, которую нужно учитывать во время синтеза топологии. Кроме того, чем выше точность технологического процесса, тем больше влияние рядом расположенных

топологических блоков друг на друга, что приводит к новым ограничениям в процессе проектирования.

Во время проектирования библиотек стандартных ячеек важно учитывать тот факт, что каждая отдельно взятая ячейка, будучи расположенной вплотную с другими ячейками, не должна нарушать установленные правила проектирования. Иначе говоря, нужно учитывать то, что окрестности, где действуют правила, могут выходить за рамки ячейки.

Другим требованием является соблюдение рекомендованных правил проектирования или правил так называемого проектирования для производства (DFM - design for manufacturing) [21]. При соблюдении таких правил проектирования производитель гарантирует повышение выхода годных для общей схемы. Часто соблюдение всех рекомендованных правил проектирования является невозможным, тогда вводится понятие порога соблюдения рекомендованных правил по приоритетам заказчика.

Как можно заметить, с каждым переходом к новой технологии к растущему количеству основных правил проектирования добавляется и ряд других требований (ограничений и правил). Кроме того некоторые требования сложно формализовать, что приводит к необходимости включить разработчика в процесс синтеза и при этом максимально сократить время проектирования по сравнению с полностью ручным проектированием.

Итак, с эволюцией технологических процессов автоматические системы синтеза в полузаказном маршруте не могут обеспечивать соблюдения всего набора из нескольких тысяч технологических норм, правил и ограничений. Для выполнения полного набора ограничений приходится прибегать к средствам ручного редактирования.

Список литературы диссертационного исследования кандидат наук Манукян, Арам Альбертович, 2015 год

Список литературы

1. Moore , G. Е. Cramming More Components onto Integrated Circuits / G. E. Moore //Proceedings of the IEEE. - 1998.-Vol. 86.-No. l.-P. 82-85.

2. Moore , G. E. No Exponential is Forever: But "Forever" Can Be Delayed! / G. E. Moore // Digest of Technical Papers of IEEE International Solid-State Circuits Conference. - 2003. - P. 20-23.

3. Schaller, R. R. Moore's Law: Past, Present and Future / R. R. Schaller // Spectrum, IEEE. - 1997. - Vol. 34.-P. 52-59.

4. Meieran, E. S. 21st Century Semiconductor Manufacturing Capabilities / E. S. Meieran // Intel Technology Journal. - 1998. - P. 1-8.

5. Scheffer, L. K. Physical CAD Challenges to Incorporate Design for Lithography and Manufacturability / L. K. Scheffer // Proceedings of ASP-DAC. - 2004. - P. 768-773.

6. Natori, K. Ballistic metal-oxide-semiconductor field effect transistor / K. Natori // Journal of Applied Physics. - 1994. - Vol. 76. - No. 8. - P. 4879-4890.

7. 3D, 22 nm: New Technology Delivers An Unprecedented Combination of Performance and Power Efficiency // Intel corporation. — Access mode: http://www.intel.com/content/www/us/en/silicon-innovations/intel-22nm-technology.html.

8. ITRS (International Technology Roadmap for Semiconductors) 2013 Edition. -Access mode: http://public.itrs.net/.

9. Synopsys Tools Achieve TSMC Certification for 16-nm FinFET+ Process and Both Companies Enter 10-nm FinFET Collaboration // Synopsys, Inc. - Access mode: http://news.synopsys.com/2014-09-25-Synopsvs-Tools-Achieve-TSMC-Certification-for-16-nm-FinFET-Process-and-Entered-10-nm-FinFET-Collaboration.

10. Cadence Digital and Custom/Analog Tools Achieve TSMC Certification for lOnm FinFET Process Technology // Cadence Design Systems, Inc. - Access mode: http://www.cadence.com/cadence/Pages/tsmc.aspx.

11. Mentor Graphics and TSMC Collaborate to Deliver 1С Design and Signoff Infrastructure for lOnm // Mentor Graphics, Inc. - Access mode: http://www.mentor.com/company/news/mentor-tsrnc-design-1 Onm.

12. FinFET: The Promises and the Challenges // Synopsys, Inc. - Access mode: https://www.svnopsvs.com/COMPANY/PUBLICATIONS/SYNOPSYSINSIGHT/ Pages/Art2-finfet-challenges-ip-IssQ3-12.aspx.

13. Parvais, B. The device architecture dilemma for CMOS technologies: Opportunities & challenges of finFET over planar MOSFET / B. Parvais, A. Mercha, N. Collaert, R. Rooyackers, I. Ferain, M. Jurczak, V. Subramanian, A. De Keersgieter, T. Kerner, C. Chiarella, L. Witters, S. Biesemans, T. Hoffman // Proceedings of IEEE. - 2009. - P 80-81.

14. Pileggi, L. Exploring regular fabrics to optimize the performance-cost trade-off / L. Pileggi, H. Schmit, A. J. Strojwas, P. Gopalakrishnan, V. Kheterpal, A. Koorapaty, C. Patel, V. Rovner, K. Y. Tong // Proceedings of DAC. - 2003. - P. 782-787.

15. Талалай, M. С. Логический синтез комбинационных схем на основе транзисторных шаблонов с регулярной топологией / М. С. Талалай, К. В. Трушин, О. В. Венгер // Информационные технологии. - 2011. - №4 (176). -С. 2-7.

16. Lefebvre, М. The Future of Custom Cell Generation in Physical Synthesis. / M. Lefebvre, D. Marple, C. Sechen // Proceedings of DAC 97, 34th Design Automation Conference. - Anaheim, California. - 1997. - P. 446-451.

17. Зинченко, Л. A. CELLERITY: Система автоматического синтеза топологии стандартных ячеек / Л. А. Зинченко, Р. Л. Мазиас, В. П. Розенфельд, Ю. Г. Смирнов, М. А. Сотников, С. В. Стоянов, И. Г. Топузов, К. Д. Фалковски // Проблемы разработки перспективных микроэлектронных систем - 2005. Сборник научных трудов / под общ. ред. А. Л. Стемпковского. - М.:ИППМ РАН.-2005.-С. 113-120.

18. Guruswami М. CELLERITY: A Fully Automatic Layout Synthesis System for Standard Cell Libraries / M. Guruswami, R. Maziasz, D. Dulitz, S. Raman, V.

Chiluvuri, A. Fernandes, L. Jones // Proceedings of DAC 97. — Anaheim, California. - 1997. - P. 327-332.

19. Sherwani, N. Algorithm for the VLSI Physical Design Automation / N. Sherwani. - Kluwer Academic Publishers. - Second Edition. - 1995. — 538 P.

20. Guruswamy, M. Automatic synthesis of standard cell layouts / M. Guruswamy, D. L. Dulitz, R. L. Maziasz, S. Raman, V. K. R. Chiluvuri, A. Berens. - 1999. - US patent.-No 5984510.

21. Cao, K. Design for manufacturing (DFM) in submicron VLSI design : Ph. D. dissertation. - Texas A&M University, 2007.

22. Kaeslin, H. Digital Integrated Circuit Design / H. Kaeslin // Cambridge University Press. - United Kingdom. - 2008.

23. Michael, J. S. Smith Application-Specific Integrated Circuits / J. S. Michael // VLSI Design Series. - Adisson-Wesley. - 1997.

24. Jiang, Y. Technology Mapping for High Performance Static CMOS and Pass Transistor Logic Designs / Y. Jiang, S. Sapatnekar, C. Bamji // Proceedings of IEEE. -1997.-P. 577-589.

25. Gavrilov, S. Library-Less Synthesis for Static CMOS Combinational Logic Circuits / A. Glebov, S. Pullela, S. C. Moore, A. Dharchoudhury, R. Panda, G. Vijayan, D. T. Blaauw // Proceedings of IEEE. - 1997. - P. 658-662.

26. Eriksson, H. Full-Custom vs. Standard-Cell Design Flow - An Adder Case Study / H. Eriksson, P. Larsson-Edefors, T. Henriksson, C. Svensson // Proceedings of DAC.-2003.-P. 507-510.

27. Anil, K. G. Layout density analysis of FinFET / K. G. Anil, K. Henson, S. Biesemans, N. Collaert // Proceedings of ESSDERC. - 2003. - P. 139-142.

28. Agostinelli, M. Leakage-delay tradeoff in FinFET logic circuits: A comparative analysis with bulk technology / M. Agostinelli, M. Alioto, D. Esseni, L. Selmi // IEEE Transactions. Very Large Scale Integrated (VLSI) Systems. - 2010. - Vol. 18.-No. 2.-P. 232-245.

29. Doyle, B. Transistor elements for 30 nm physical gate lengths and below / B. Doyle, R. Arghavani, D. Barlage, S. Datta, M. Doczy, J. Kavalieros, A. Murthy, R.

Chau // Intel Technology Journal. - 2002. - P. 42-54.

30. Nowak, E. J. Turning silicon on its edge / E. J. Nowak, I. Aller, T. Ludwig, K. Kim, R. V. Joshi, C. -T. Chuang, K. Bernstein, R. Puri // IEEE Circuits Devices Magazine. - 2004. - Vol. 20. - No. 1. - P. 20-31.

31. Choi, Y. -K. A spacer patterning technology for nanoscale CMOS / Y. -K. Choi, T. -J. King, C. Hu // IEEE Transactions Electron Devices. - 2002. - Vol. 49. — No. 3. _P. 436-441.

32. Degroote, B. Spacer defined FinFET: Active area patterning of sub-20 nm fins with high density / B. Degroote, R. Rooyackers, T. Vandeweyer, N. Collaert, W. Boullart, E. Kunnen, D. Shamiryan, J. Wouters, J. Van Puymbroeck, A. Dixit, M. Jurczak // Microelectronic Engineering. - 2007. - Vol. 84. - No. 4 - P. 609-618.

33. Muttreja, A. CMOS Logic Design with Independent-gate FinFETs / A. Muttreja, N. Agarwal, N. K. Jha // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2007. - P. 560-567.

34. Meinhardt, C. FinFET Basic Cells Evaluation for Regular Layouts / C. Meinhardt, R. Reis // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems.-2013.-P. 1-4.

35. Mishra, P. FinFET Circuit Design / P. Mishra, A. Muttreja, N. K. Jha // Springer Science+Business Media LLC. - 2011. - P. 23-54.

36. Datta, A. Modeling and Circuit Synthesis for Independently Controlled Double Gate FinFET Devices / A. Datta, A. Goel, R. T. Cakici // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. - 2007. -P. 19571966.

37. Huang, X. Sub 50-nm FinFET: PFET / X. Huang, W. -C. Lee, C. Kuo, D. Hisamoto, L. Chang, J. Kedzierski, E. Anderson, H. Takeuchi, Y. -K. Choi, K. Asano, V. Subramanian, T. -J. King, J. Bokor, C. Hu // Technical Digest IEDM. -Washington, D.C. - 1999. - P. 67-70.

38. Collinge, J. P. FinFETs and Other Multi-Gate Transistors / J. P. Collinge Ed. -New York: Springer, 2008.

39. Liu, Y. X. Cointegration of high-performance tied-gate three-terminal FinFETs

and variable threshold-voltage independent-gate four-terminal FinFETs with asymmetric gate-oxide thicknesses / Y. X. Liu, T. Matsukawa, K. Endo, M. Masahara, S. Oaposuchi, K. Ishii, H. Yamauchi, J. Tsukada, Y. Ishikawa, and E. Suzuki // IEEE Electron Device Letters. - 2007. - Vol. 28. - No. 6. - P. 517-519.

40. Agostinelli, M. Leakage-delay tradeoff in FinFET logic circuits: A comparative analysis with bulk technology / M. Agostinelli, M. Alioto, D. Esseni, L. Selmi // IEEE Transactions Very Large Scale Integration (VLSI) Systems. - 2010. - Vol. 18.-No. 2.-P. 232-245.

41. Tawflk, S. A. Low-power and compact sequential circuits with independent-gate FinFETs / S. A. Tawfik, V. Kursun // IEEE Transactions Electron Devices. — 2008. - Vol. 55. - No. 1. - P. 60-70.

42. Cakici, R. T. Cakici Analysis of options in double-gate MOS technology: A circuit perspective / R. T. Cakici, K. Roy // IEEE Transactions on Electron Devices. -2007.-Vol. 54.-No. 12.-P. 3361-3368.

43. Anil, K. G. Layout density analysis of FinFET / K. G. Anil, K. Henson, S. Biesemans, N. Collaert//Proceedings ofESSDERC. - 2003.-P. 139-142.

44. Intel First to Demonstrate Working 45nm Chips // Intel corporation. — Access mode: http://www.intel.com/pressroom/archive/releases/20060125comp.htm .

45. Intel's Transistor Technology Breakthrough Represents Biggest Change to Computer Chips in 40 Years // Intel corporation. - 2007. - Access mode: http://www.intel.com/pressroom/archive/releases/2007/2007Q128comp.htm .

46. V. Singh Litho and Design: Moore Close Than Ever // Proceedings of ISPD. -2011.

47. Xiong, W. Integrated Circuit with Aligned NMOS and PMOS FinFET Sidewall Channel / W. Xiong, C. R. Cleavelin, A. Pinto, R. L. Wise. - 2012. - US patent. -No. US8138035.

48. Kheterpal, V. Design Methodology for IC Manufacturability Based on Regular Logic-Bricks / V. Kheterpal, V. Rovner , T.G. Hersan, D. Motiani, Y. Takegawa, A.J. Strojwas, L. Pileggi // Proceedings of DAC. - 2005. - P. 353-358.

49. Sreenivasa, D. R. Partitioning by regularity extraction / D. R. Sreenivasa, F. J.

Kurdahi // Proceedings of AC. - 1992. - P. 235-238.

50. Chawdhary, A. General Approach for Regularity Extraction in Datapath Circuits / A. Chawdhary, K. Sudhakar, P. A. Saripella // Proceedings of ICCAD. - 1998. - P. 332-339.

51. Kutzschebauch, T. Regularity Driven Logic Synthesis / T. Kutzschebauch // Proceedings of ICCAD. - 2000. - P. 439-446.

52. Nardi, A. Logic Synthesis for Manufacturability / A. Nardi, A. Sangiovanni-Vincentelli // IEEE Design and Test of Computers. - 2004. - Vol. 21. - No. 3. - P. 192-199.

53. Chakraborty, A. Evaluating Regularity Extraction in Logic Synthesis / A. Chakraborty, D. Pandini, A. Macii, M. Poncino // Proceedings of ISSCS. - 2005. -p. 641-644.

54. Hu, B. Synthesis and Placement Flow for Gain-Based Programmable Regular Fabrics / B. Hu, J. Hailin, Q. Liu, M. Marek-Sadowska // Proceedings of ISPD. -2003.-P. 197-203.

55. Koorapaty, A. Heterogeneous Programmable Logic Block Architectures / A. Koorapaty, V. Chandra, C. Patel, L. Pillegi, H. Schmit // Proceedings of DATE. -2003.-P. 1118-1119.

56. Pawlowski D. Fast and Accurate OPC for Standard-Cell Layouts / D. Pawlowski, L. Deng, M. Wong // Proceedings of ASP-DAC. -2007. - P. 7-12.

57. Jiao, H. Cellwise OPC Based on Reduced Standard Cell Library / H. Jiao, L. Chen //Proceedings of ISQED. -2008. - P. 810-814.

58. Ueno, K. A Design Methodology Realizing an Over GHz Synthesizable Streaming Processing Unit / K. Ueno, H. Murakami, N. Yano, R. Okuda // Proceedings of SVCDTP. -2007. - P. 48-49.

59. Koorapaty, A. Heterogeneous Logic Block Architectures for Via-Patterned Programmable Fabrics / A. Koorapaty, L. Pileggi, H. Schmit // Proceedings of ICFPLA. - 2003. - P. 426-436.

60. Koorapaty, A. Exploring Logic Block Granularity for Regular Fabrics / A. Koorapaty, V. Kheterpal, P. Gopalakrishnam, M. Fu, L. Pileggy // Proceedings of

DATE.-2004.-P. 10468-10474.

61. Patel, C. Architectural Exploration of Via Patterned Gate Arrays / C. Patel, A. Cozzie, H. Schmit, L. A. Pillegy // Proceedings of ISPD. -2003. - P. 184-189.

62. Betz, V. VPR: A New Packing, Placement and Routing Tool for FPGA Research / V. Betz, J. Rose // Proceedings of 1CFPLA. - 1997. - P. 213-222.

63. Ran, Y. The Magic of a Via-Configurable Regular Fabric / Y. Ran, M. Marek-Sadowska // Proceedings of ICCD. -2004. - P. 1-6.

64. Ran, Y. On Designing Via-Configurable Cell Blocks for Regular Fabrics / Y. Ran, M. Marek-Sadowska // Proceedings of DAC. - 2004. - P. 198-203.

65. Ran, Y. Designing Via-Configurable Cell Blocks for Regular Fabrics / Y. Ran, M. Marek-Sadowska // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 2006. - Vol. 14.-No. l.-P. 1-14.

66. Ran, Y. Via-Configurable Routing Architectures and Fast Design Mappability Estimation for Regular Fabrics / Y. Ran, M. Marek-Sadowska // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 2006. - Vol. 14. - No. 9. - P. 998-1009.

67. Ни, B. Wire Length Prediction based clustering and its application in placement / В. Ни, M. Marek-Sadowska // Proceedings of DAC. - 2003. - P. 800-805.

68. Singh, D. P. Incremental Placement for Layout-Driven Optimizations on FPGAs / D. P. Singh, S. D. Brown // Proceedings of ICCAD. - 2002. - P. 752-759.

69. Ebeling, C. Placement and Routing Tools for the Triptych FPGA / C. Ebeling, L. McMurchie, S.A. Hauck, S. Burns // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. - 1995. - Vol. 3. - No. 4. - P. 473-482.

70. Taylor, B. Exact Combinatorial Optimization Methods for Physical Design of Regular Logic Bricks / B. Taylor, L. Pileggi // Proceedings of DAC. - 2007. - P. 344-349.

71. Maly, W. OPC-Free and Minimally Irregular 1С Design Style / W. Maly, L. Yi-Wei, M. Marek-Sadowska // Proceedings of DAC. - 2007. - P. 954-957.

72. Талалай, M.C. Метод логико-топологического синтеза нанометровых КМОП схем на основе транзисторных шаблонов : диссертация на соискание ученой

степени кандидата технических наук : 05.13.12 / Талалай Михаил Сергеевич. -М., 2012.

73. Bryant, R. Е. Algorithmic Aspects of Symbolic Switch Network Analysis / R. E. Bryant // IEEE Transactions on CAD. - 1987. - P. 618-633.

74. Bryant, R. E. Boolean Analysis of MOS Circuits / R. E. Bryant // IEEE Transactions on CAD. - 1987. - P. 634-649.

75. Bryant, R. E. Graph-Based Algorithms for Boolean Function Manipulation / R. E. Bryant // IEEE Transactions on Computers. - 1986. - P. 677-691.

76. Kao, R. Piecewise Linear Models for Rsim / R. Kao // IEEE Transactions of CAD. - 1993.-P. 753-758.

77. Kao, R. Timing Analysis for Piecewise Linear Rsim / R. Kao // IEEE Transactions of CAD of Integrated Circuits and Systems. - 1994. - Vol.13. - No. 12. - P. 14981512.

78. Гаврилов, C.B. Теоретико-графовая модель сложно-функциональных блоков для КМОП технологий с трехмерной структурой транзистора / С.В. Гаврилов, Г.А. Иванова, A.JT. Стемпковский // Известия ЮФУ. Технические науки.-2014.-№ 7.-С. 58-66.

79. Каграманян, Э. Р. Разработка методов и моделей для характеризации сложно-функциональных блоков КМОП СБИС с учетом вариаций параметров транзисторов : диссертация на соискание ученой степени кандидата технических наук : 05.13.12 / Каграманян Эмиль Рудольфович. - М., 2009.

80. Sheehan, B.N. TICER: Realizable Reduction of Extracted RC Circuits / B.N. Sheehan // Digest of Technical Papers, IEEE/ACM Proceedings of ICCAD. -1999. -P. 200-203.

81. Alioto, M. Comparative Evaluation of Layout Density in ЗТ, 4T and MT FinFET Standard Cells / M. Alioto // IEEE Transactions on VLSI Systems. - 2011. -Vol. 19.-No. 5.-P. 751-762.

82. Liu, Y. X. Flexible threshold voltage FinFETs with independent double gates and an ideal rectangular cross-section Si-Fin channel / Y. X. Liu, M. Masahara, K. Ishii, T. Tsutsumi, T. Sekigawa, H. Takashima, H. Yamauchi, and E. Suzuki //

IEDM Technical Digest. - 2003. - P. 986-988.

83. Design Solutions for 20nm and Beyond // Synopsys, Inc. - 2012. - Access mode: http://www.synopsvs.com/solutions/endsolutions/20nmdesign/documents/20nm-and-beyond-white-paper.pdf.

84. Elmore, W.C. The Transient Response of Damped Linear Networks with Particular Regard to Wideband Amplifiers / W.C. Elmore // IEEE Transactions. — 1948.-Vol. 19.-P. 55-63.

85. Гаврилов, С. В. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения / С. В. Гаврилов, Г. А. Иванова, А. А. Манукян // Информационные технологии. — 2014. — № 8. — С.44-50.

86. Гаврилов, С. В. Методы проектирования заказных сложно-функциональных блоков в базисе элементов с регулярной топологической структурой в слоях поликремния и диффузии / С. В. Гаврилов, Г. А. Иванова, А. А. Манукян // Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. Сборник трудов / под общ. ред. академика РАН A.JI. Стемпковского.-М.:ИППМ РАН.-2014.-Ча. I. - С. 161-166.

87. Gavrilov, S. Methods of logical synthesis for library elements and blocks with regular layout structure / S. Gavrilov, G. Ivanova, A. Manukyan, P. Volobuev // Proc. of IEEE 35th International Conference on Electronics And Nanotechnology (ELNANO-2015). - 2015. - P. 138-141.

88. Манукян, А. А. Методы логико-топологического синтеза заказных сложно-функциональных блоков с регулярными структурами в слоях поликремния и диффузии / А. А. Манукян // 22-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика-2015»: тезисы докладов. - М.: МИЭТ, 2015. - С. 128.

89. Кононов, А. Н. Оптимизация микроконвейерной архитектуры, спроектированной в базисе ПЛИС/СБМК / А. Н. Кононов, А. А. Миндеева, В. С. Петросян, А. А. Манукян // Фундаментальные исследования. - 2013. - № 4. - Ча. 5.-С. 1065-1068.

90. Петросян, В. С. Метод оптимизации микроконвейерной архитектуры, спроектированной в базисе ПЛИС/СБМК / В. С. Петросян, А. А. Манукян // Сб. конф. «Научные аспекты инновационных исследований». - 2013. -Самара.-T. 1.-С. 26-29.

91. Гаврилов, С. В. Логико-временной анализ нанометровых схем на основе интервального подхода / С. В. Гаврилов, О. Н. Гудкова, А. Н. Щелоков // Известия ЮФУ. Технические науки. - 2012. - № 7. - Ча. 132. - С. 85-91.

92. Исаева, Т. Ю. Разработка и исследование методов логического синтеза схем быстродействующих цифровых КМОП : диссертация на соискание ученой степени кандидата технических наук : 05.13.12 / Исаева Татьяна Юрьевна. — М., 2002.

93. Ахо, А. Ульмин Дж. Теория синтаксического анализа, перевода и компиляции / А. Ахо, Дж. Ульмин. - М.: Мир, 1978. - Т. 1. - 612 С. - Т. 2. -486 С.

94. Хантер, Р. Проектирование и конструирование компиляторов / Р. Хантер. — М.: Финансы и статистика, 1984. - 231 С.

95. Грис, Д. Конструирование компиляторов для цифровых вычеслительных машин / Д. Грис. - М.: Мир, 1975. - 544 С.

96. Гаврилов, C.B. Методы логического и логико-временного анализа цифровых КМОП СБИС / С. В. Гаврилов, А. Л. Глебов, А. Л. Стемпковский. - М.: Наука, 2007. - 220 С.

97. Hansen, M. Unveiling the ISCAS-85 Benchmarks: A Case Study in Reverse Engineering / M. Hansen, H. Yalcin, J. P. Hayes // IEEE Design and Test. — 1999. -Vol. 16.-No. 3.-P. 72-80.

I Ii f \ I С

У T В E P Ж Д А 10"

Директор центра проектирования ИС

К Миланлр» Какоулин М.И.

2015 г.

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Манукяна A.A. на соискание ученой степени кандидата технических наук

Тема диссертации: ''Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора"

Настоящий акт удостоверяет, что на предприятии АО «ПКК Миландр» внедрены научные и практические результаты диссертационной работы Манукяна A.A., в том числе методы логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Предложенные в работе методы и алгоритмы используются в качестве дополнения к существующим маршрутам проектирования для ускорения процесса проектирования цифровых КМОП схем.

4

Начальник отдела разработки цифровых ИС ЗАО <<ЛЖ Миландр» Шумилин С.С.

Ген. директор ОАО "Зеленоградский инновационно-технологический центр" д.т.н.,проф. Беспалов В.А.

ч J С/ 1» / . _ А-У L -U

2015 г.

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Манукяна A.A.

на соискание ученой степени кандидата технических наук

Тема диссертации: "Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с

трехмерным затвором транзистора"

Настоящий акт удостоверяет, что в Зеленоградском инновационно-технологическом центре использованы научные и практические результаты диссертационной работы Манукяна A.A., в том числе методы формирования топологии библиотечных элементов и блоков на основе регулярного шаблона специальной конструкции.

Предложенные в работе методы и алгоритмы используются в качестве дополнения к существующим маршрутам проектирования фотошаблонов для цифровых КМОП СБИС.

Зам. руководителя центоа ггооектиоования и изготовления фотоша /; к.ф.-м.н. Кононов A.I I. _

^ ' * -eilXf

-т. «.5/*

f * Z

» ;- з

•У

УТВЕРЖДАЮ"

Зам директора по научной работе института проблем \> '/ проектирования в

^:>'-;.1х,.лГ.мйкроэлектронике РАН (ИППМ РАН)

д.т.н., профессор

Иванников А.Д.

" " ¿лИ?УгЛ_2015 г.

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Манукяна A.A. на соискание ученой степени кандидата технических наук

Тема диссертации: "Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора

Настоящий акт удостоверяет, что в институте проблем проектирования в микроэлектронике РАН (ИППМ РАН) использованы научные и практические результаты диссертационной работы Манукяна A.A., в том числе методы логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Предложенные в работе методы и алгоритмы использованы в рамках работ по теме «Вега-Г-2015» «Комплекс вычислительных методов и алгоритмов для систем автоматизации проектирования сложных цифровых схем и микросистем».

Зав. отделом института проблем проектирования в микроэлектронике РАН (ИГЩМ РАН) к.т.н. Тельпухов Д. В. _

Проректор по научной

«УТВЕРЖДАЮ»

Гаврилов С.А.

^ 2015 года

АКТ ВНЕДРЕНИЯ

результатов диссертационной работы Манукяна А.А. на соискание ученой степени кандидата технических наук

Тема диссертации: " Исследование и разработка методов логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора "

Настоящий акт удостоверяет, что в Национальном и сс л ед о в ател ьс ком университете «МИЭТ» внедрены научные и практические результаты диссертационной работы Манукяна A.A., в том числе программа формирования SP-NM-графа из SP-графа, предназначенная для реализации алгоритма логико-топологического синтеза библиотечных элементов и блоков для КМОП технологий с трехмерным затвором транзистора.

Указанная программа используется в НИУ «МИЭТ» при проведении лабораторных работ в рамках учебного курса "Автоматизация конструкторско-технологического проектирования" на кафедре ПКИМС.

Зам. зав. кафедрой ПКИМС "ÜiiUlty" - A.A. Миндеева