Исследование и разработка методов анализа пикового тока на логическом уровне проектирования КМОП схем тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Рыжова, Дарья Игоревна

• Рыжова, Дарья Игоревна
• кандидат наук
• 2016

Оглавление диссертации кандидат наук Рыжова, Дарья Игоревна

Содержание

Перечень сокращений

Введение

Глава 1. Анализ существующих методов и алгоритмов оценки пикового тока в комбинационных КМОП схемах

1.1. Проблемы электромиграции и падения напряжения в шине питания (Ш-йтор)

1.2. Существующие модели задержек, токов и мощности на вентильном уровне

1.3. Средства моделирования тестовых последовательностей

1.4. Средства генерации тестовых последовательностей

1.5. Методы верхних оценок пикового тока

1.6. Методы интервального моделирования задержек

1.7. Выводы

Глава 2. Разработка моделей и методов анализа и характеризации пикового тока библиотечных элементов

2.1. Разработка модели библиотечного элемента для анализа максимального тока потребления в схеме

2.2. Исследование модели библиотечного элемента для анализа максимального тока потребления в схеме при одновременном переключении входов

2.3. Разработка метода контрольных точек для моделирования библиотечных элементов

2.4. Метод золотого сечения для нахождения максимального значения тока

2.5. Алгоритм характеризации тока в контрольных точках на основе дихотомического деления по параметру смещения входных фронтов

2.6. Выводы

Глава 3. Разработка методов и алгоритмов, обеспечивающих анализ пикового тока на логическом уровне проектирования КМОП схем

3.1. Разработка алгоритма трилинейной интерполяции токов в контрольных точках

3.2. Анализ последовательно-параллельных структур для оценки пикового тока

3.3. Разработка метода суммирования кривых для оценки пикового тока в сложных КМОП схемах

3.4. Проблема возникновения ложных переключений в схеме (glitches)

3.5. Разработка алгоритма анализа пикового тока комбинационных блоков с учетом логических корреляций сигналов на основе метода резолюций

3.6. Разработка алгоритма поиска максимального взвешенного независимого набора вершин для оценки пикового тока в схеме

3.7. Адаптация алгоритма синтеза комбинационных КМОП схем на основе разложения Гильберта для минимизации пикового тока в цепях питания

3.8. Выводы

Глава 4. Программная реализация разработанных методов и алгоритмов для анализа пикового тока цифровых комбинационных схем на логическом уровне проектирования

4.1. Маршрут логического моделирования комбинационных КМОП схем с учетом одновременного переключения входов

4.2. Программная реализация разработанных алгоритмов для анализа и минимизации пикового тока комбинационных СФ-блоков

4.3. Выводы

Заключение

Список литературы

129

Перечень сокращений

ATPG - automatic test pattern generation (автоматическая генерация тестовых шаблонов)

BDD - binary decision diagram (дерево двоичных решений)

CCS - composite current source (составной источник тока)

DCCC - direct current connected component (подсхемы элементов, связанные по постоянному току)

ECSM - effective current source model (модель эффективного источника тока)

MWIS - Multiple Weighted Independent Set (максимальный взвешенный независимый набор вершин)

NLDM - non-linear delay model (нелинейная модель задержки)

SAT - propositional satisfiability

SP-DAG - series-parallel directed acyclic graph (последовательно-параллельный ориентированный ациклический граф)

SP-граф - последовательно-параллельный граф

БФ - булева функция

ДНФ - дизъюнктивная нормальная форма

ИС - интегральная схема

КМОП - комплементарная структура металл-оксид-полупроводник

КНФ - конъюнктивная нормальная форма

МВННВ - максимальный взвешенный независимый набор вершин

ПБФ - полностью определенная булева функция

ПЛИ - простая логическая импликация

ПЛМ - программируемая логическая матрица

САПР - системы автоматизированного проектирования

СБИС - сверхбольшие интегральные схемы

СВА - статический временной анализ

СФ-блок - сложно-функциональный блок

СЧБФ - система частичных булевых функций

ЧБФ - частичная булева функция

ЭМ - электромиграция

Введение диссертации (часть автореферата) на тему «Исследование и разработка методов анализа пикового тока на логическом уровне проектирования КМОП схем»

Введение

Актуальность работы

Работа посвящена решению актуальных проблем автоматизации проектирования цифровых микро- и наноэлектронных схем на логическом уровне проектирования.

Известно, что c внедрением каждой новой технологии существенно уменьшаются размеры элементов СБИС и напряжения питания, а степень интеграции возрастает. Это приводит к возникновению новых эффектов, таких как перекрестные помехи, падение напряжения в шинах питания/земли (IR-drop) [1-2], шумы в подложке и т.д. Для анализа эффектов, обусловленных особенностями субмикронных и нанотехнологий, разрабатываются новые методики их выявления, коррекции или устранения, которые впоследствии можно интегрировать в САПР [3].

Одним из существенных факторов, влияющих на процесс проектирования комбинационных КМОП схем, становится пиковый ток. Значение максимального тока потребления КМОП схем используется для оценки величины падения напряжения в шинах питания (IR-drop) и расчета ширины шин питания КМОП схем. Также значение пикового тока используется для расчетов ширины ключевых транзисторов в методе снижения статической мощности за счет отключения схемы от шин питания (power gating) [4].

Существуют методы оценки пикового тока на схемотехническом уровне, однако они не обеспечивают полноту анализа. В то же время известные методы и алгоритмы на логическом уровне проектирования КМОП схем не обеспечивают требуемую точность оценки пикового тока. Таким образом, задача разработки методов анализа и минимизации пикового тока цифровых КМОП СБИС на логическом уровне является актуальной.

Степень разработанности темы исследования.

В последние годы стали развиваться подходы к оценке пикового тока для решения задачи обеспечения работоспособности КМОП схем, в том числе для определения величины падения напряжения в шинах питания (IR -drop эффект) и ширины шин питания.

Существующие подходы к оценке пикового тока условно можно разделить на следующие группы:

1. Усредненная оценка пикового тока, полученная на основе результатов характеризации мощности. Промышленные программы, такие как Synopsys PrimeRail и Cadence Encounter, используют информацию из Liberty файла библиотеки для оценки тока потребления в схеме. В результате получается грубая оценка пикового тока, рассчитанная из средней мощности КМОП схемы.

2. Оптимистическая оценка пикового тока. Программы моделирования тестовых последовательностей, например, Synopsys CustomSim и Cadence UltraSim, определяют нижнюю границу значения пикового тока. Использование результатов таких программ может привести к недооценке величины падения напряжения в шинах питания и, соответственно, спровоцировать выход схемы из строя.

3. Пессимистическая оценка пикового тока (поиск наихудшего случая). Методы оценки наихудшего случая по пиковому току основаны на сложении токовых кривых от всех вентилей комбинационной схемы. На сегодняшний день из публикации известны методы верхних оценок максимального тока потребления, которые снижают уровень пессимизма. При этом в большинстве подходов оценка пикового тока остается излишне завышенной из-за высокой сложности задачи определения такого подмножества вентилей, которые могут переключаться одновременно.

Таким образом, существуют достаточно точные методы моделирования тестовых последовательностей, которые не обеспечивают полноту оценки пикового тока КМОП схем. С другой стороны, существующие методы верхних оценок не обеспечивают требуемую точность оценки максимума тока потребления. Диссертационная работа направлена на решение задачи повышения степени точности и достоверности верхних оценок пикового тока комбинационных схем на основе анализа логических корреляций сигналов в схеме.

Цель работы и задачи исследования

Целью диссертационной работы является исследование и разработка методов оценки и минимизации пикового тока комбинационных КМОП схем на этапе логического проектирования, программная реализация и адаптация этих методов в маршруте проектирования интегральных схем.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Исследование и разработка моделей библиотечных элементов, обеспечивающих адекватный анализ пикового тока с учетом корреляций сигналов на входах вентиля.

2. Разработка метода встроенной характеризации пикового тока КМОП схем на этапе логического проектирования на основе дихотомического деления по параметру смещения входных фронтов.

3. Разработка алгоритмов анализа и минимизации пикового тока комбинационных блоков с учетом логических корреляций сигналов.

4. Интеграция разработанных методов и алгоритмов в маршрут проектирования комбинационных КМОП схем

Методика проведения исследования

Для достижения поставленных задач в диссертационной работе использованы: аппарат теории графов, методы булевой алгебры, аппарат теории множеств, теория языков программирования.

Научная новизна результатов, представленных в диссертационной работе, заключается в следующем:

1. Разработана модель библиотечного элемента для анализа тока потребления, которая, в отличие от существующих моделей на логическом уровне проектирования, обеспечивает адекватную оценку максимального тока с учетом корреляций сигналов на входах вентиля. Отличительной особенностью предлагаемой модели является учет информации о близких и одновременных переключениях входов вентилей, что позволяют повысить точность оценки пикового тока в КМОП схемах на логическом уровне проектирования по сравнению с известными подходами.

2. Предложен метод встроенной характеризации токов потребления вентилей в контрольных точках на основе дихотомического деления по параметру смещения входных фронтов, обеспечивающий эффективный расчет пикового тока на этапе логического проектирования. Данный подход обеспечивает более точную оценку пикового тока по сравнению со стандартными методами характеризации за счет использования разработанной модели с учетом параметра смещения входных фронтов.

3. Предложен алгоритм анализа пикового тока с учетом логических корреляций сигналов на основе метода резолюций, обеспечивающий более точную оценку пикового тока в схеме по сравнению с существующими подходами за счет решения задачи нахождения максимального подмножества вентилей, которые могут

переключаться одновременно, на основе анализа гиперграфа логических ограничений.

Основные результаты и положения, выносимые на защиту:

1. Модель библиотечного элемента для анализа максимального тока потребления в схеме с учетом смещения между фронтами входных сигналов вентиля.

2. Метод встроенной характеризации токов потребления вентилей в контрольных точках на основе дихотомического деления по параметру смещения входных фронтов для оценки пикового тока на этапе логического проектирования КМОП схем.

3. Алгоритм анализа пикового тока с учетом логических корреляций сигналов на основе метода резолюций.

Практическая значимость работы заключается в повышении точности оценок максимального тока в шинах питания КМОП схем на этапе логико-временного анализа. Разработанные методы и алгоритмы могут быть использованы как дополнение к уже существующим средствам САПР СБИС для анализа пиковых токов, характеризации СФ-блоков, а также в целях повышения точности анализа мощности и тока потребления комбинационных КМОП схем.

Реализация и внедрение результатов работы

Разработанные средства внедрены в АО «ЗНТЦ», ИППМ РАН, ОИПИ НАН Беларуси, а также включены в учебный процесс НИУ «МИЭТ».

Апробация работы.

Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

- Международный конгресс по интеллектуальным системам и информационным технологиям - 2013, "Интеллектуальные САПР", 2013, Россия, п. Дивноморское.

- 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и Информатика-2013», МИЭТ, апрель 2013, Россия, Москва, Зеленоград.

- Moscow-Bavarian Joint Advanced Student School (MB-JASS), октябрь 2013, Армения, Ереван.

- Международный конгресс по интеллектуальным системам и информационным технологиям - 2014, "IS&IT'14", 2014, Россия, п. Дивноморское.

- 21-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и Информатика-2014», МИЭТ, апрель 2014, Россия, Москва, Зеленоград.

- VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем -2014", 2014, Россия, Москва, Зеленоград.

- Международный конгресс по интеллектуальным системам и информационным технологиям - 2015, "IS&IT'15", 2015, Россия, п. Дивноморское.

- VII Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем -2016", 2016, Россия, Москва, Зеленоград.

Публикации.

Основные результаты диссертационной работы опубликованы в виде 13-ти научных трудов, среди которых 10 статей напечатаны в ведущих

рецензируемых научных журналах и сборниках, рекомендованных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации для публикации основных научных результатов диссертаций на соискание ученой степени кандидата наук.

Структура и объем работы

Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников (106 наименований), а также списка использованных сокращений. Диссертация содержит 140 страниц, включая 7 таблиц и 47 рисунков.

Дальнейшее содержание работы следующее:

В первой главе приведен анализ существующих методов и алгоритмов оценки пикового тока в комбинационных КМОП схемах. Рассмотрены существующие модели задержек, токов и мощности библиотечных элементов. Перечислены достоинства и недостатки методов нижней и верхней оценки максимального тока. Рассмотрены существующие методы интервального моделирования задержек.

Вторая глава посвящена разработке модели библиотечного элемента для анализа максимального тока потребления в схеме и исследованию выбранной модели при одновременном переключении входов комбинационной КМОП схемы. По результатам анализа существующих моделей тока на логическом уровне предложена новая модель тока на основе метода контрольных точек. Показано, что такой подход существенно повышает достоверность оценок пикового тока по сравнению с другими методами, а также обеспечивает достаточно точный расчет задержек и фронтов. Для контроля точности моделирования пикового тока разработан алгоритм характеризации тока в контрольных точках на основе двоичного деления по параметру смещения входных фронтов.

Третья глава посвящена разработке методов и алгоритмов, обеспечивающих анализ пикового тока комбинационных элементов и СФ-блоков на логическом уровне проектирования КМОП схем. Для анализа тока в конкретной ситуации предложен усовершенствованный алгоритм билинейной интерполяции пикового тока в контрольных точках. Предложена модификация метода резолюций для оценки пикового тока КМОП схем сверху на основе анализа гиперграфа логических ограничений. Предложена адаптация метода Э.Н. Гильберта для минимизации пикового тока в цифровых КМОП схемах.

Четвертая глава содержит описание маршрута проектирования комбинационных КМОП схем и элементов программной реализации разработанных методов и алгоритмов для анализа пикового тока цифровых комбинационных схем.

В заключении сформулированы основные результаты, полученные в рамках диссертационной работы.

Глава 1. Анализ существующих методов и алгоритмов оценки пикового тока в комбинационных КМОП схемах

Глава 1 содержит анализ существующих методов и алгоритмов оценки пикового тока в комбинационных КМОП схемах. Приведено обоснование актуальности задачи оценки максимального тока потребления КМОП схем. Перечислены достоинства и недостатки существующих методов оценки пикового тока в комбинационных схемах на логическом уровне проектирования. В качестве прототипа для предлагаемого в диссертационной работе подхода к оценке пикового тока рассмотрен существующий метод интервального моделирования задержек для анализа переключения вентилей.

1.1. Проблемы электромиграции и падения напряжения в шине

питания (ГО^гор)

Достижения в области технологического процесса и изменения стилей проектирования увеличивают влияние эффектов электромиграции и падения напряжения в шине питания на производительность и надежность аналоговых, цифровых и смешанных СФ-блоков с технологиями 90 нм и ниже.

Электромиграция (ЭМ) является постепенным вытеснением атомов металла в полупроводнике. Это происходит, когда плотность тока достаточно высока, чтобы вызвать дрейф ионов металла в направлении потока электронов. Процесс ЭМ характеризуется плотностью потока ионов, которая зависит от величины сил, удерживающих ионы на месте (то есть, от природы проводника и размера кристалла, а также от плотности тока, температуры и механических напряжений) [5]. Плотность тока является основным фактором, влияющим на EM. За счет увеличения ширины шины питания плотность тока уменьшается и восприимчивость к ЭМ снижается.

Эффект падения напряжения в шине питания (Ш^гор) приводит к возникновению напряжения в проводнике в результате его электрического сопротивления (рис. 1.1). Уменьшение напряжения пропорционально току, который течет через проводник, и приводит к падению напряжения для функциональных элементов.

Топологические размеры элементов СБИС уменьшаются с каждым годом и, соответственно, для них определяются свои рабочие напряжения питания и запасы помехоустойчивости. Тем не менее, для многих устройств данные характеристики не масштабируются и в случае, например, энергоемких устройств, работающих на низком напряжении, может появиться значительный мгновенный ток [6]. Существует нижний предел для ширины межсоединений, любая шина, ширина которой будет ниже этого предела, будет подвергаться воздействию IR-drop эффекта. Для узких шин питания эти кратковременные «всплески» тока могут вызвать перенапряжение и выход схемы из строя. Кроме того, значение пикового тока используется для расчетов ширины отключающей структуры в методе отключения питания схемы для снижения статической мощности (power gating) (рис. 1.2). Поэтому для обеспечения работоспособности СБИС необходимо разработать методы оценки максимального мгновенного тока, протекающего в схеме.

Vdrop = I X R

Рисунок 1.1. Иллюстрация к эффекту IR-drop

Рисунок 1.2. Иллюстрация к методу отключения схемы от шин питания

1.2. Существующие модели задержек, токов и мощности на вентильном уровне

Существуют различные методики для моделирования поведения элемента при оценке задержек, токов и мощности в статическом временном анализе [7-9]. Традиционно для оценки задержки используется NLDM модель (Non-Linear Delay Model) [10-11]. В NLDM модели задержка элемента моделируется с помощью таблиц соответствия. Если пренебречь активной составляющей сопротивления и полезной нагрузки ячейки, то задержка ячейки зависит от двух параметров - фронта входного сигнала и эффективной емкостной нагрузки выхода, определенной для технологического процесса, напряжения и температуры. В NLDM задержка ячейки моделируется и записывается в двумерные таблицы:

Dout {síP,С), к е[1: N ], l e[l: Nc], Sout[sinp,Clt), к e [l: N ], l e[l: N ],

где Dout — задержка выходного сигнала, Sout — длительность выходного

фронта сигнала, Sinp — длительность фронта входного сигнала, Сout — емкость нагрузки.

Для каждого значения Sinp и Сош проводится Spice моделирование и рассчитывается значение задержки элемента. Поскольку таблица

соответствия содержит конкретные значения Sinp и Сout, для получения

значений Dout и Sout для других S inp и С out требуется применение интерполяции или экстраполяции.

NLDM модель позволяет рассчитывать задержки быстро за счет снижения точности методов интерполяции. Однако из-за уменьшения технологических размеров относительная погрешность, вносимая NLDM, не всегда является приемлемой. Для того чтобы выполнить новым требования, в компаниях Synopsys и Cadence были разработаны новые более сложные модели, в которых формы выходных сигналов могут быть получены более точно [12]. CCS модель (Composite current source) компании Synopsys и ECSM модель (Effective current source model) компании Cadence — наиболее известные стандарты моделирования интегральных схем.

CCS модель позволяет с высокой точностью оценить быстродействие ячеек, межсоединений и нагрузочную емкость с учетом влияния паразитных элементов [13-15]. Для достижения требуемой точности в CCS модели используются три компоненты: компонента источника, компонента приемника и редуцированная упорядоченная компонента для расчета паразитных RC соединений.

Временная модель CCS состоит из следующих частей.

1. Нелинейная модель источника тока, изменяющегося во времени и зависящего от напряжения:

1 out ~ F(t, Sinp, Cout),

где Sinp - длительность фронта входного сигнала, Cout - емкость нагрузки.

График функции F имеет колоколообразную форму. В CCS модели функция выходного тока 1out(t) запоминается в виде набора точек |fk, I0>ut\ на интервале [to? ti ]. При пересечении порогового уровня 0.5 • Vdd входным сигналом Vinp (t) значение времени Tref в модели запоминается.

2. Модели приемника, описывающего функцию изменения величины емкости в зависимости от длительности входного фронта и выходной емкости. Для коррекции значения емкости в течение перехода используются два значения емкости для переднего (С _ 1) и заднего фронтов (С _2):

С 1(r|f)(S С ) С 2(r|f)(S С )

^ _ inp inp* out), ^ — inp Xrinp^ out) ,

где С _1 - это таблица значений эффективных входных емкостей,

рассчитанных для фронта входного сигнала от начала переключения до Tref , а С_2 - это таблица значений емкостей, вычисленных для фронта входного сигнала от Tref до конца переключения.

В случае, когда значения входных емкостей слабо зависит от значения выходных емкостей, их модели зависят только от длительности входного фронта:

С 1(r| ) С 2(r|-f)(S )

с _ 1inp y^inp), с _ 2 inp \Sinp).

Перед характеризацией проводятся измерения тока на выходе для указанной длительности входного фронта и емкости на выходе. Из значений токов и соответствующих значений емкостей рассчитываются значения

напряжения. Для емкостей и длительностей входных фронтов, не попавших в сетку характеризации, используется интерполяция.

Объем выходных данных для CCS модели значительно превышает объем результирующих данных для NLDM модели, однако количество моделирований электрической схемы в обоих случаях одинаково, при этом точность моделирования близка к полному моделированию на Spice.

В САПР фирмы Cadence применяется модель оценки быстродействия вентилей, сходная с CCS моделью, - ECSM модель [16-17]. ECSM является расширением формата Liberty, обеспечивающим способ хранения данных, которые совместимы с существующим форматом описания задержек.

ECSM - это метод вычисления задержек, который использует компоненту источника эффективного напряжения и компоненту приемника с переменной емкостью выводов для оценки быстродействия вентиля. ECSM модель позволяет учитывать нелинейное поведение транзисторов при переключении входов и точнее, чем NLDM, моделировать задержки и емкости межсоединений. В отличие от CCS модели, ECSM использует диаграммы напряжений, которые пересчитываются в диаграммы токов во время расчета задержек:

Vout ~ , Sinp, Cout),

где Vout - напряжение на выходе вентиля, Sinp - длительность фронта входного сигнала, Cout - емкость нагрузки.

Компонента приемника ECSM записывается в следующей форме:

c(rlfXs C )

inp у inp ' out / .

Значения функции Vo ut (t ) сохраняются в одномерные таблицы для интервала [/o? h ], где точки tо и h определяются условием

VoUt (t )e[0 + z,Vdd-z], £ — const. Использование значений напряжений позволяет быстро и без потери точности характеризовать библиотечные элементы.

Теоретически компоненты источников CCS и ECSM моделей эквивалентны, так как функции выходного тока 1 out(t) и выходного напряжения Vout(t) связаны следующим образом:

т (Л=Г dVout(t) 1out V) Cout ' .

dt

На практике результаты характеризации с применением CCS и ECSM моделей могут незначительно отличаться из-за различных областей

определения функций 1 out(t), Vout(t) и погрешности пересчета диаграмм токов из диаграмм напряжений.

Кроме того, для расчетов схем с различными значениями напряжения питания можно использовать ECSM модель без изменения, благодаря

масштабированию функции Vout(t).

Модели NLDM, CCS и ECSM позволяют значительно увеличить точность логического моделирования интегральных схем [18], однако не обеспечивают требуемую точность оценки пикового тока в шинах питания по следующим причинам:

1) известно, что максимальное значение тока потребления в схеме достигается при значениях смещения фронтов, близких или равных нулю, однако модели NLDM, CCS, ECSM не учитывают информацию о близких или одновременных переключениях входов вентилей;

2) CCS и ECSM модели хранят информацию только о выходных токах схемы, в общем же случае, значение выходного тока не

соответствуют максимальному значению тока потребления в КМОП схеме;

3) существующие коммерческие средства САПР моделируют IR-drop эффект, исходя из данных характризации мощности, что приводит к усредненной оценке пикового тока в КМОП схеме.

1.3. Средства моделирования тестовых последовательностей

В настоящее время актуальной является проблема тестирования проектов цифровых схем на языках описания аппаратуры с использованием современных САПР. Для того чтобы обеспечить процесс тестирования цифровых КМОП схем, нужно получить набор тестов, которые обеспечат качественную проверку функционирования разрабатываемого устройства. Для решения этой задачи широко используются средства САПР для автоматической генерации тестов (Automatic Test Pattern Generation, ATPG).

Стандартный маршрут проектирования КМОП СБИС предполагает тестирование и выявление технологических дефектов на этапе логического синтеза тестопригодных проектов (Design for Test, DFT). После синтеза тестовых (DFT) структур проводится функциональная верификация проекта. Выходные файлы программы функциональной верификации содержат функциональные векторы, то есть последовательности сигналов с входов и выходов кристалла, зафиксированные в определенный временной интервал. Далее программами генерации тестовых последовательностей (ATPG) создаются тестовые векторы для определения возможных дефектов кристалла на тестовом оборудовании. На следующих этапах проектирования проводится физический синтез (планировка и размещение элементов на кристалле, трассировка) с верификацией.

До недавнего времени для проверки качества кристалла применяли только функциональные векторы. На данный момент существуют перспективные средства САПР, которые позволяют быстро и качественно

генерировать тестовые векторы для обнаружения различных производственных дефектов на тестовом оборудовании.

Одними из основных производителей САПР, предоставляющих программы генерации тестовых последовательностей, являются Cadence и Synopsys. Основа аппаратного проектирования в системе Cadence -платформа Incisive. Она представляет собой единую среду программно -аппаратного проектирования, отладки, верификации и генерации тестов для цифро-аналоговых СБИС. Средства UltraSim [19] и Encounter [20] являются современными программами моделирования тестовых последовательностей. В компании Synopsys к средствам синтеза тестопригодных проектов можно отнести программы Design Compiler и DFT Compiler, к программам автоматической генерации тестов - TetraMAX ATPG, к программам схемотехнического моделирования - Nanosim [21], CustomSim [2].

Существующие методы моделирования тестовых последовательностей обеспечивают достаточно точную оценку пикового тока КМОП схем, однако не обеспечивают полноту тестового покрытия схем с большим числом входов.

1.4. Средства генерации тестовых последовательностей

Одним из подходов к оценке пикового тока являются методы генерации тестовых последовательностей с помощью генетических и эволюционных алгоритмов. Обширные исследования по оценке тока в схемах для детерминированных моделей входов были проведены в работах [22-24].

В работе [23] был предложен подход к оценке пикового тока на основе генетического алгоритма. Поиск решения ведется на основе механики естественного отбора и законов генетики (отбор, кроссовер и мутации). В генетическом алгоритме элементы в пространстве решений кодируются в строки с конечной длиной (рис. 1.3).

Рисунок 1.3. Кодирование строк в генетическом алгоритме

Каждая строка имеет значение «приспособленности». Начальная популяция содержит N случайных строк длины Ь. Целью алгоритма является создание строки с высоким значением «приспособленности». Значение «приспособленности» каждой строки вычисляется с помощью функции «приспособленности». Для создания новых последовательностей находится пересечение двух выбранных строк, и применяют алгоритм мутации элементов каждой строки с заданной вероятностью мутации. Этот процесс повторяется, пока число строк в новой популяции не станет равным N. Алгоритм выбирает строки с более высокими значениями «приспособленности», поэтому среднее значение «приспособленности» имеет тенденцию к увеличению. Следующая последовательность формируется на основе текущих с помощью той же процедуры. Процесс продолжается до тех пор, пока число строк не достигнет заданного значения или оптимальное решение не будет найдено.

Список литературы диссертационного исследования кандидат наук Рыжова, Дарья Игоревна, 2016 год

Список литературы

1. Selcuk Kose, Eby G.Friedman. Efficient algorithms for fast IR drop analysis exploiting locality // INTEGRATION, the VLSI journal 45, 2012. Pp. 149161.

2. Bradley Geden. Understand and Avoid Electromigration (EM) & IR-drop in Custom IP Blocks // Synopsys Webinars, 2011. Режим доступа: http://citeseerx.ist.psu.edu/viewdoc/download?doi=10.1.1.443.498&rep=rep1 &type=pdf.

3. Chris Halford. IR-Drop Analysis // Advanced Layout Solutions, 2009. Режим доступа: http://www.alspcb.com/pdfs/IRDrop.pdf.

4. Shi K., Howard D. Challenges in sleep transistor design and implementation in low-power designs // Proc. Of the 3rd annual conference on Design automation, 2006. Рр.113-116.

5. Nithin S.K, Gowrysankar S., Sreeram C. Dynamic Voltage (IR) Drop Analysis and Design Closure: Issues and Challenges // ISQED, 2010. Pp. 611-617.

6. Derek Lockhart. Power Estimation using Synopsys PrimeTime // ECE5745 Tutorial 5 (Version 606ee8a), 2016. Режим доступа: http://www.csl.cornell.edu/courses/ece5745/handouts/ece5745-tut5-pt.pdf.

7. CST, Computer Simulation Technology. 3D IR-Drop simulation of a complex multilayer PCB // CST, 2014 Режим доступа: https://www.cst.com/ Applications/Article/3D+IR-Drop+simulation+of+a+complex+multilayer+ PCB.

8. Стемпковский А.Л., Гаврилов С.В., Глебов А.Л. Методы повышения эффективности временного анализа СБИС // Информационные технологии, 2006. № 12. С. 2-12.

9. Гаврилов С.В., Каграманян Э.Р., Ходош Л.С. Тенденции развития моделей библиотечных элементов для статического временного анализа цифровых СБИС // Информационные технологии, 2009. № 3. С. 20-24.

10. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Метод интервальных оценок задержек и выходных фронтов библиотечных элементов нанометровых КМОП-схем // Известия ЮФУ. Технические науки, 2012. Т. 132. № 7. С. 70-76.

11. Гаврилов С.В., Гудкова О.Н., Скачкова Е.П., Муханюк Н.Н., Соловьев Р.А. Методы ускоренной характеризации больших параметризованных сложно-функциональных блоков // IV Всероссийская научно-техническая конференция «Проблемы разработки перспективных микроэлектронных систем - 2010»: сб. научн. тр. / под общей ред. Стемпковского А.Л., 2010. С. 154-159.

12. Стемпковский А.Л., Гаврилов С.В., Глебов А.Л. Методы логического и логико-временного анализа цифровых КМОП БИС. М: Наука, 2007. 223 с.

13. Tariq El Motassadeq. CCS vs NLDM comparison based on a complete automated correlation flow between PrimeTime and HSPICE // Electronics, Communications and Photonics Conference (SIECPC), 2011. Pp. 1-5.

14. Synopsys Liberty NCX// Synopsys Tutorial, 2016. Режим доступа: http://www.synopsys.com/Tools/Implementation/SignOff/Pages/LibertyNCX. aspx.

15. George Mekhtarian. Composite Current Source (CCS). Modeling Technology Backgrounder // Synopsys Datasheet, 2005. Режим доступа: https://www.opensourceliberty.org/ccspaper/ccs bgr.pdf.

16. Christoph Knoth. Accurate Waveform-based Timing Analysis with Systematic Current Source Models // Dissertation, 2012. Режим доступа: https: //mediatum.ub.tum.de/doc/1100440/1100440.pdf.

17. ECSM Library Format // Cadence Datasheet, 2016. Режим доступа: http://www.cadence.com/Alliances/languages/Pages/ecsm.aspx.

18. Goyal R., Kumar N. Current Based Delay Models: A Must For Nanometer Timing // Datasheet, 2005. Режим доступа: http://citeseerx.ist.psu.edu/ viewdoc/download?doi= 10.1.1.137.6552&rep=rep 1 &type=pdf.

19. Nazarian S., Fatemi H., Pedram M. Accurate Timing and Noise Analysis of Combinational and Sequential Logic Cells Using Current Source Modeling // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2010. Vol. 19. Issue 1. Pp. 92-103.

20. Wei-Si Jiang. An Effective EM/IR-drop Flow with UltraSim // CDNLive Silicon Valley, 2007. Режим доступа: https://www.cadence.com/content/ cadence-www/global/en US/home/resource-library.html.

21. Encounter Power System // Cadence Datasheet, 2012. Режим доступа: http://www.europractice.stfc.ac.uk/vendors/cadence encounter power syste m ds.pdf.

22. NanoSim. Memory and Mixed-Signal Verification // Synopsys Data Sheet, 2003. Режим доступа: http : //mit-docs.sbu.ac. ir/Dr.%20Keyvan%20Navi/ Tools/06.pdf.

23. Hsiao M.S. Peak Power Estimation Using Genetic Spot Optimization for Large VLSI Circuit // Design, Automation and Test in Europe Conference, 1999. Pp. 175-179.

24. Liu Y.-L., Wang C.-Y., Chen Y.-C. A Novel ACO-based Pattern Generation for Peak Power Estimation in VLSI Circuits // Quality of Electronic Design, 2009. Pp. 317-323.

25. Chowdhury S. and Barkatullah J. S. Estimation of maximum currents in MOS IC logic Circuits // IEEE Transactions on Computer-Aided Design, 1990. Pp. 642-654.

26. Devadas S., Keutzer K., White J. Estimation of Power Dissipation in CMOS Combinational Circuits Using Boolean Function Manipulation // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 1992. Vol. 11. No. 3. Pp. 373-383.

27. Hratch Mangassarian, Andreas Veneris, Sean Safarpour, Farid N. Najm, Magdy S. Abadir. Maximum Circuit Activity Estimation Using Pseudo-Boolean Satisfiability // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2012. Pp. 271-284.

28. Tariq Bashir Ahmad. Supply Current Modeling and Analysis of Deep SubMicron CMOS Circuits // Master's Thesis, 2008. Режим доступа: http : //scholarworks. umass. edu/cgi/viewcontent. cgi?article=1121 &context=the ses.

29. Gupta S., Najm F.N. Energy and Peak Current Per-Cycle Estimation at RTL // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2001. Vol. 11. Issue 4. Pp. 525-537.

30. Kunal Ganeshpure, Alodeep Sanyal, Sandip Kundu. A Pattern Generation Technique for Maximizing Switching Supply Currents // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2012. Pp. 986-998.

31. Yi-Min Jiang, Angela Krstic, Kwang-Ting (Tim) Cheng. Estimation for Maximum Instantaneous Current Through Supply Lines for CMOS Circuits // IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2000. Pp. 61-73.

32. Harish Kriplani, Farid Najm, Ibrahim Hajj. Pattern Independent Maximum Current Estimation in Power and Ground Buses of CMOS VLSI Circuits: Algorithms, Signal Correlations and Their Resolution // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 1995. Pp. 998-1012.

33. Nassif S.R. Design for Variability in DSM Technologies// Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2000. Pp. 451-454.

34. Nassif S.R. Delay Variability: Sources, Impacts and Trends // Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, 2000. Pp. 368-369.

35. Natarajan S. et al. Process Variations and their Impact on Circuit Operation // Proceedings of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 1998. Pp. 73-81.

36. Chang H., Sapatnekar S. Statistical timing analysis considering spatial correlations using a single pert-like traversal // In Proc. of ICCAD, 2003. Pp. 621-625.

37. Zhan Y. et al. Correlation-aware statistical timing analysis with non-gaussian delay distributions // In Proc. of ICCAD, 2005. Pp. 77-82.

38. Agarwal A., Blaauw D., Zolotov V. Statistical timing analysis for intra-die process variations with spatial correlations // In Proc. of ICCAD, 2003. Pp. 900-907.

39. Visweswariah C. et al. First-order Incremental Block-Based Statistical Timing Analysis // In IEEE/ACM Design Automation Conference, 2004. Pp. 331336.

40. Zhang L. et al. Correlation-Preserved Non-Gaussian Statistical Timing Analysis with Quadratic Timing Model // In Proc. of DAC, 2005. No. 25(11). Pp. 2437-2449.

41. Orshansky M., Kuetzer K. A General Probabilistic Framework for Worst Case Timing Analysis // In Proc. of DAC, 2002. Pp. 556-561.

42. Singh J., Sapatnekar S. Statistical Timing Analysis with Correlated Non-Gaussian Parameters using Independent Component Analysis // In IEEE TAU Workshop, February 2006. Pp. 155-160.

43. Tang Q. Rodriguez J. Zjajo A. Berkelaar M. van der Meijs N. Statistical Transistor-Level Timing Analysis Using a Direct Random Differential Equation Solver // Computer-Aided Design of Integrated Circuits and Systems. 2014. V. 33. Issue 2. Pp. 210-223.

44. Bryant R.E. Graph-Based Algorithms for Boolean Function Manipulation // IEEE Trans. on Computers. 1986. Vol. 35. Pp. 677-691.

45. Brace K.S., Rudell R.L., Bryant R.E. Efficient Implementation of a BDD Package // Proc. of the 27th DAC. 1990. Pp. 40-45.

46. Bryant R.E. Symbolic Boolean Manipulation with Ordered Binary-Decision Diagrams // ACM Computing Surveys. 1992. Vol. 24. No. 3. Pp. 293-318.

47. Minato, S., Ishiura N., Yajima S. Shared Binary Decision Diagram with Attributed Edges for Efficient Boolean Functions Manipulation // Proc. of the 27th DAC, 1990. Pp. 52-57.

48. Glebov A., Gavrilov S., Pullela S. et. al. Library-Less Synthesis for Static CMOS Combinational Logic Circuits // Proc. of IEEE/ACM Intern.Conf.on Computer Aided Design (ICCAD-97), San Jose, CA, USA, 1997. Pp. 658662.

49. Шокин Ю.И. Интервальный анализ. - Новосибирск: Наука, 1981. 112 с.

50. Шарый С.П. Конечномерный интервальный анализ. - Институт вычислительных технологий СО РАН, 2010. 602 с.

51. Калмыков С.А., Шокин Ю.И., Юлдашев З.Х. Методы интервального анализа. - Новосибирск: Наука, 1986. 223 с.

52. Гаврилов С.В., Иванова Г.А., Рыжова Д.И., Стемпковский А.Л. Методы повышения надежности комбинационных микроэлектронных схем на основе мультиинтервального анализа быстродействия // «Системы высокой доступности», 2015. №4. С. 69-76.

53. Гаврилов С.В., Иванова Г.А., Рыжова Д.И. Интервальная модель задержек КМОП вентиля // IV Международная научно-практическая конференция «Отечественная наука в эпоху изменений: постулаты прошлого и теории нового времени», 2014. № 4. Часть 4. С. 17-20.

54. Bodapati S. High-Level Current Macro-Model for Logic Blocks // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, 2006. Vol. 25. Issue 5. Pp. 837-855.

55. Krstic A., Cheng K.-T. Vector Generation for Maximum Instantaneous Current Through Supply Lines for CMOS Circuits // Design Automation Conference, 1997. Pp. 383-388.

56. Sudhakar Bobba, Hajj N. Ibrahim. Estimation of maximum current envelope for power bus analysis and design // International symposium on Physical design, 1998. Pp. 141-146.

57. Гаврилов С.В., Рыжова Д.И., Щелоков А.Н. Анализ пикового тока на основе результатов характеризации реальных библиотек логических вентилей // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2013, «IS&IT'13», 2013. C. 251-252.

58. Рыжова Д.И. Оценка пикового тока на логическом уровне моделирования // Конференция «Микроэлектроника и Информатика-2013», МИЭТ, 2013. С. 109.

59. Bryant R.E. Boolean analysis of MOS circuits // IEEE Trans. CAD/IC, 1987. Pp. 634-649.

60. Гаврилов С.В., Рыжова Д.И., Стемпковский А.Л. Проблема анализа пикового тока при проектировании сверхбольших интегральных схем на логическом уровне и современные методы ее решения // Информационные технологии, 2014. № 6. С. 58-63.

61. Гаврилов С.В., Рыжова Д.И. Метод оценки пикового тока на логическом уровне с учетом одновременного переключения входов // Конференция «Проблемы разработки перспективных микро- и наноэлектронных систем - 2014»: сб. научн. тр. / под общей ред. А.Л. Стемпковского. М.: ИППМ РАН, 2014. C. 37-42.

62. Волобуев П.С., Гаврилов С.В., Рыжова Д.И. Метод снижения статической мощности КМОП-схем на основе отключающих транзисторов с контролем быстродействия // VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро-и наноэлектронных систем - 2014." Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Часть I. С. 101-106.

63. Гаврилов С.В., Жукова Т.Д., Иванова Г.А., Рыжова Д.И. Методы логико-временного проектирования библиотечных элементов и блоков СБИС для перспективных технологий с вертикальным затвором транзистора // VII Всероссийская научно-техническая конференция «Проблемы

разработки перспективных микро- и наноэлектронных систем - 2016»: сб. научн. тр. / под общей ред. А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть I. С. 56-63.

64. Гаврилов С.В., Рыжова Д.И. Маршрут логико-топологического синтеза комбинационных схем для КМОП технологий с трехмерным затвором транзистора // Известия ЮФУ. Технические науки, 2016. №6 (179). C. 131-141.

65. Рыжова Д.И., Волобуев П.С. Разработка метода оценки площади отключающего транзистора в технологии MTCMOS // Конференция «Микроэлектроника и Информатика-2014», МИЭТ, 2014. С. 64.

66. Robinson J.A. A Machine-Oriented Logic Based on the Resolution Principle // J. of the ACM, 1965. № 12(1). Pp. 23-41.

67. Glebov A., Gavrilov S., Blaauw D. False-Noise Analysis using Logic Implications // ICCAD, 2001. Pp. 515-520.

68. Гаврилов С.В. Методы анализа логических корреляций для САПР цифровых КМОП СБИС. - М.: Техносфера, 2011. 136 c.

69. Чень Ч., Ли Р. Математическая логика и автоматическое доказательство теорем. - М.: Наука, 1983. 360 с.

70. Маслов С.Ю. Обратный метод установления выводимости для логических исчислений // Сб. трудов МИАН, 1968. Т. 98. С. 26-87.

71. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Анализ фатальных помех в цифровых схемах на основе метода резолюций // Известия ВУЗов. Электроника, 2004. № 6. С. 64-72.

72. Levy R., Blaauw D., Braca G. et.al. ClariNet: A noise analysis tool for deep submicron design // DAC, 2000. Pp. 233-238.

73. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Анализ помехоустойчивости цифровых схем на основе логических импликаций // Изв. вузов. Электроника, 2002. № 5. С. 60-67.

74. Brown F.M. Boolean reasoning // Kluwer Academic Publishers, 1990. 276 p.

75. Kunz W., Menon P.R. Multi-Level Logic Optimization by Implication Analysis // ICCAD, 1994. Pp. 6-13.

76. Papageorgiou D.J., Salpukas M.R. The Maximum Weight Independent Set Problem for Data Association in Multiple Hypothesis Tracking // 8th International Conference on Cooperative Control and Optimization, 2009. Pp. 235-255.

77. Brendel W., Amer M. Multiobject tracking as maximum weight independent set // IEEE Conf. on Computer Vision and Pattern Recognition, 2011. Pp. 1273-1280.

78. Гаврилов С.В., Рыжова Д.И., Стемпковский А.Л. Методы повышения точности оценки пикового тока на логическом уровне на основе анализа логических корреляций // Известия ЮФУ. Технические науки, 2014. № 7. C. 66-75.

79. Гаврилов С.В., Рыжова Д.И. Алгоритм оценки пикового тока на логическом уровне проектирования на основе анализа распространения логических корреляций в схеме // Вестник Рязанского государственного радиотехнического университета, 2015. № 2 (Выпуск 52). С. 56-64.

80. Гаврилов С.В., Рыжова Д.И., Щелоков А.Н. Методы повышения точности оценки пикового тока на логическом уровне на основе метода резолюций // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2014, «IS&IT'14», 2014. С.102-105.

81. Volobuev P.S., Gavrilov S.V., Ryzhova D.I. The method of static power reducing for CMOS circuits based on sleep transistors with operation speed control // Problems of Advanced Micro- and Nanoelectronic Systems Development (MES). Proceedings of VI All-Russia Science&Technology Conference MES-2015, 2015. Part I. P. 25.

82. Shepard K.L. Design methodologies for noise in digital integrated circuits // Proc. DAC, 1998. Pp. 94-99.

83. Семахин А. М. Оптимальное решение целочисленной модели информационной системы методом ветвей и границ // Молодой ученый, 2013. №2. С. 82-85.

84. Долгов Ю.Г. Метод глобальной оптимизации на основе метода ветвей и границ // Интервальная математика и распространение ограничений, 2004. С. 184-192.

85. Сигал И.Х., Бабинская Я.Л., Посыпкин М.А. Параллельная реализация метода ветвей и границ в задаче коммивояжера на базе библиотеки BNB-Solver // Труды ИСА РАН, 2006. Т. 25. С. 26-36.

86. Gavrilov S.V., Ryzhova D.I. The method of peak current estimation at logic level taking into account simultaneous switching of inputs // Problems of Advanced Micro- and Nanoelectronic Systems Development (MES). Proceedings of VI All-Russia Science&Technology Conference MES-2015, 2015. Part I. Pp. 10-11.

87. Волобуев П.С., Гаврилов С.В., Рыжова Д.И., Стемпковский А.Л. Определение размеров ключевых транзисторов в низкомощных КМОП схемах для метода отключения питания с контролем быстродействия // Известия ЮФУ. Технические науки, 2015. №6 (167). C. 106-115.

88. Волобуев П.С., Гаврилов С.В., Рыжова Д.И., Щелоков А.Н. Оптимизация статической мощности КМОП схем при заданных ограничениях на быстродействие на основе метода отключения питания // труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2015, "IS&IT'15", 2015. С. 117-122.

89. Gilbert E.N. Lattice theoretic properties of frontal switching functions // J. Math. Phys. 33, 1954. No. 1. Pp. 57-67.

90. George Gratzer, B.A. Davey, and other. General Lattice Theory: Second edition // Springer Science & Business Media, 2002. 663 p.

91. Касим-Заде О.М. Об одном методе получения оценок сложности схем над произвольным бесконечным базисом // Дискретный анализ и исследование операций, 2004. С. 41-65.

92. Kochergin V.V., Mikhailovich A.V. Some Extensions of the Inversion Complexity of Boolean Functions // Cornell University Library, 2015. Режим доступа: https://arxiv.org/pdf/1506.04485.pdf.

93. Закревский А.Д. Логический синтез каскадных схем. - М.: Наука, 1981. 416 с.

94. Закревский А.Д., Торопов Н.Р. Полиномиальная реализация частичных булевых функций и систем. - М.: УРСС, 2003. 200 с.

95. Закревский А.Д., Поттосин Ю.В., Черемисинова Л.Д. Логические основы проектирования дискретных устройств. - М.: Физматлит, 2007. 589 c.

96. Дискретная математика и математические вопросы кибернетики / Под ред. С.В. Яблонского и О.Б. Лупанова. - М.: Наука, 1974. Т. I. 313 с.

97. Гуров С.И. Алгоритм получения разложения Гильберта и его реализация для задач синтеза схем // Труды факультета Вычислительной математики и кибернетики. - М.: МАКС Пресс, 2004. № 18. С. 108-121.

98. Gurov S.I. An Algorithm to Construct Gilbert's Decomposition and Its Implementation for the Circuit Design Problem // Computational Mathematics and Modeling, Springer US, 2003. Vol. 16. No. 4. Pp. 370-378.

99. Гуров С.И. Приведение произвольных булевых функций к монотонным // Журнал «Вычислительная математика и математическая физика», 1991. Т. 31. № 1. С. 143-150.

100. Бобошко Ю.Г. Об одном подходе к алгоритмам минимизации не полностью определённых булевых функций и его применение к кодированию программируемых логических матриц // Микроэлектроника и полупроводниковые приборы, 1979. С. 33-38.

101. Авдеев Ю.В., Гаврилов С.В., Гуров С.И. и др. САПР заказных БИС на открытых вычислительных системах // Электронная техника. «Микроэлектроника», 1992. Сер. 3. №1. С. 12-21.

102. Бобошко Ю.Г., Федин В.А. «Листопад» - автоматизированная система кодирования программируемых логических матриц // Микроэлектроника и полупроводниковые приборы, 1979. С. 29-32.

103. Sentovich E.M., Singh K.J., Lavagno L., Moon C., Murgai R., Saldanha A., Savoj H., Stephan P.R., Brayton R.K. and Sangiovanni-Vincentelli A.L. SIS: A System for Sequential Circuit Synthesis // EECS Department University of California, Berkeley, 1992. 52 p.

104. Vasicek Z., Sekanina L. A global postsynthesis optimization method for combinational circuits // Design, Automation & Test in Europe Conference & Exhibition (DATE), 2011. Pp. 1-4.

105. Гуров С.И., Долотова Н.С., Фатхутдинов И.Н. «Некомпактные» задачи распознавания. Синтез схем по Э. Гильберту // Spectral and Evolution Problems (International scientific journal). Международный научный журнал. Simferopol: Taurida National V. Vernadsky University, 2007. Т. 17. С. 37-44.

106. Гуров С.И., Рыжова Д.И. Алгоритм синтеза цифровых микросхем на основе разложения Э.Н. Гильберта // VII Всероссийская научно -техническая конференция «Проблемы разработки перспективных микро-и наноэлектронных систем - 2016»: сб. научн. тр. / под общей ред. А.Л. Стемпковского. М.: ИППМ РАН, 2016. Часть I. С. 48-55.