Метод логико-топологического синтеза нанометровых КМОП схем на основе транзисторных шаблонов тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат технических наук Талалай, Михаил Сергеевич

• Талалай, Михаил Сергеевич
• кандидат технических наук
• 2012

Оглавление диссертации кандидат технических наук Талалай, Михаил Сергеевич

ВВЕДЕНИЕ

ГЛАВА 1. ПОДХОДЫ К ПРОЕКТИРОВАНИЮ НАНОМЕТРОВЫХ КМОП СХЕМ

1.1 Мотивация проектирования схем с регулярной топологией.

1.2 Классификация ИС по регулярности топологии.

1.3 Программируемые пользователем вентильные матрицы.

1.4 Структурные СБИС.

1.5 Схемы из регулярных топологических блоков.

1.6 Анализ алгоритмов логического синтеза.

1.7 Анализ алгоритмов физического синтеза.

Выводы.

ГЛАВА 2. ТРАНЗИСТОРНЫЙ ШАБЛОН, ОПРЕДЕЛЕНИЯ,

РАЗРАБОТКА МОДЕЛИ

2.1 Анализ маршрута проектирования СБИС.

2.2 Сравнение логического и физического синтеза на стандартных ячейках и на отдельных транзисторах.

2.3 Постановка задачи синтеза для схем с регулярной топологией.

2.4 Определение регулярного транзисторного шаблона.

2.5 Разработка модели для элементов на основе транзисторных шаблонов.

2.6 Анализ проектирования на основе транзисторных шаблонов.

2.7 Предварительные эксперименты.

Выводы.

ГЛАВА 3. РАЗРАБОТКА АЛГОРИТМА ЛОГИЧЕСКОГО СИНТЕЗА НА

ОСНОВЕ ТРАНЗИСТОРНЫХ ШАБЛОНОВ

3.1 Разработка операции разложения логической функции.

3.2 Разработка алгоритма для логического синтеза.

3.3 Экспериментальные результаты логического синтеза.

Выводы.

ГЛАВА 4. ЭКСПЕРИМЕНТАЛЬНЫЕ РЕЗУЛЬТАТЫ ФИЗИЧЕСКОГО

СИНТЕЗА

4.1 Разработка маршрута проектирования схем на основе транзисторных шаблонов

4.2 Разработка этапа кластеризации.

4.3 Разработка алгоритма физического синтеза супервентиля.

4.4 Построение моделей физических характеристик супервентиля.

4.5 Экспериментальные результаты.

Выводы.

Введение диссертации (часть автореферата) на тему «Метод логико-топологического синтеза нанометровых КМОП схем на основе транзисторных шаблонов»

Актуальность работы. Конкурентная борьба на рынке микроэлектроники заставляет производителей, с одной стороны, снижать стоимость интегральных схем, а с другой - повышать функциональность новых устройств, увеличивая число транзисторов в схеме.

На стоимость КМОП схемы (Комплементарная логика на транзисторах Металл - Оксид - Полупроводник) влияет размер пластины, на которой размещаются микросхемы. Размер пластины определяет число отдельных микросхем, которые можно напечатать за один производственный цикл на дорогостоящем оборудовании. Сегодня диаметр пластины составляет 300 мм и ограничен современными техническими возможностями. Увеличение размеров пластины увеличивает разброс физических параметров отдельных микросхем, размещенных на ней, что уменьшает процент выхода годных и, соответственно, повышает стоимость отдельной микросхемы.

Важнейшей характеристикой интегральной схемы является плотность транзисторов на кристалле. Повышение плотности позволяет уменьшить размеры микросхемы и, следовательно, снизить стоимость отдельной схемы. На протяжении многих лет происходит масштабирование технологического процесса, что дает возможность уменьшать размеры топологических элементов и тем самым позволяет увеличить плотность транзисторов на кристалле.

Масштабирование технологического процесса непосредственно связано с модернизацией одного из важнейших этапов производства интегральной схемы -литографией. Литография — послойная печать спроектированной геометрии схемы на кристалл. С экономической точки зрения для массового производства наиболее подходящей является оптическая литография. Разрешающая способность оптической системы, которая используется при литографии, является определяющим параметром для всего технологического процесса. На современном производстве используется оборудование, имеющее разрешающую способность в 32 нм и менее. Гарантия заявленной точности при литографической печати сопряжена с выполнением определенных правил проектирования (design rules), которые уменьшают возможные комбинации относительного расположения топологических элементов в слоях схемы. Чем более тонкий технологический процесс, тем сложнее становятся правила проектирования, а также, тем большее число рядом расположенных топологических блоков покрываются новыми правилами (окрестность действия правила).

В этих условиях в САПР микроэлектроники для технологических процессов 32 нм и менее высокую значимость приобретает исследование подходов к проектированию схем с регулярной топологией. С точки зрения вычислительной сложности на этапах физического синтеза становится возможным использование точных комбинаторных подходов [14]. Также возникает потребность модифицировать этапы логического синтеза.

В диссертационной работе под нанометровыми технологиями проектирования понимаются технологические процессы 32 нм и менее.

Цель исследования. Цель диссертационной работы состоит в разработке метода логико-топологического синтеза КМОП схем, обладающих регулярной топологией, и включает:

• исследование и разработку элементов специального типа на основе транзисторных шаблонов, позволяющих уменьшить площадь по сравнению со стандартными ячейками;

• разработку алгоритмов проектирования для логического синтеза схем, использующего в качестве составных блоков элементы на основе транзисторных шаблонов.

Для достижения данной цели в диссертационной работе решаются следующие задачи:

• формирование общего вида регулярной топологии на основе существующих правил проектирования для новейших технологических процессов 32 нм и менее;

• построение логических элементов специального типа на основе транзисторных шаблонов, позволяющих уменьшить площадь по сравнению со стандартными ячейками за счет увеличения плотности транзисторов;

• построение математического аппарата для описания логической функциональности транзисторных шаблонов общего вида, обеспечивающего возможность разработки алгоритмов синтеза с использованием логических элементов специального типа;

• разработка общего алгоритма логического синтеза схем на основе транзисторных шаблонов.

Научная новизна работы. Научная новизна данной диссертационной работы заключается в следующем:

• предложены элементы специального типа на основе транзисторных шаблонов для проектирования схем по нормам технологических процессов 32 нм и менее, которые в отличие от стандартных ячеек, позволяют эффективней использовать поликремний для реализации затворов транзисторов, что в результате позволяет снизить площадь синтезируемого блока;

• предложена математическая модель для контроля совместимости и корректности межсоединений фрагментов транзисторных схем, которая в отличие от существующих моделей на уровне транзисторных переключений учитывает слабые состояния, что в результате позволяет расширить допустимое множество корректных фрагментов транзисторных схем;

• разработаны алгоритмы для этапов логического синтеза комбинационных схем на основе транзисторных шаблонов, обладающие меньшей вычислительной сложностью по сравнению с существующими алгоритмами для проектирования на отдельных транзисторах, и позволяющие получать решения с частично размещенными транзисторами, что в сравнении с проектированием на отдельных транзисторах обеспечивает более полный контроль технологических норм.

Программная реализация. На базе предложенных алгоритмов разработан комплекс программ для логического синтеза схем с регулярной топологией, минимизирующих занимаемую площадь. На основе промышленных систем для этапов физического синтеза на стандартных ячейках построена программа для оценки трассируемости схем, синтезируемых предложенным способом на основе транзисторных шаблонов.

Основные положения и результаты, выносимые на защиту. На защиту выносятся следующие результаты, полученные автором в процессе проведения исследований:

• специальный тип логических элементов для проектирования схем для технологических процессов 32 нм и менее на основе транзисторных шаблонов;

• математическая модель произвольного фрагмента транзисторной схемы на уровне переключений;

• алгоритмы логического синтеза для технологических процессов 32 нм и менее, основанные на операции декомпозиции булевой функции с использованием транзисторных шаблонов.

Практическая значимость работы. Практическая значимость работы заключается в предложенной новой методике проектирования схем для технологических процессов 32 нм и менее, позволяющей увеличить плотность транзисторов на кристалле, и тем самым уменьшить конечную стоимость производства микросхемы. Экспериментально подтверждена применимость нового подхода к проектированию схем на новейших технологиях.

Апробация работы. Основные теоретические и практические результаты работы были представлены на конференциях:

• EWDTS (East West Design and Test International Symposium), 1 доклад (2009)

• 51-я научная конференция МФТИ, 1 доклад (2009)

• 26-я международная научная конференция «Гагаринские чтения», МАТИ, 3 доклада(2010)

Публикация результатов исследования. По теме диссертации опубликованы 7 печатных работ, 4 работы входят в утвержденный Перечень ВАК российских рецензируемых научных журналов и периодических изданий, в которых должны быть опубликованы основные результаты диссертаций на соискание ученых степеней доктора и кандидата наук.

Структура и объем работы. Диссертационная работа состоит из введения, 4 глав, заключения и списка литературы. Работа содержит 146 страниц машинного текста, 56 рисунков, 5 таблиц, список литературы из 60 наименований.

Заключение диссертации по теме «Системы автоматизации проектирования (по отраслям)», Талалай, Михаил Сергеевич

Выводы

Сужение множества доступных топологических конструкций позволяет рассмотреть элементы более общего вида, чем стандартные ячейки - элементы на основе транзисторных шаблонов. Каждый такой элемент может являться стандартной ячейкой, что со стороны логического синтеза означает, что такой элемент может реализовывать логическую функцию от переменных, поставленных в соответствие входным узлам. Однако чаще всего элемент на основе транзисторного шаблона реализует частично заданную логическую функцию (частный случай, Гл. 3), при этом запрещается использовать комбинации во входных узлах, на которых функция не определена. Это расширение множества доступных логических элементов позволяет синтезировать блоки с меньшим числом требуемых транзисторов. Высокая степень конфигурируемости элементов на основе шаблонов означает наличие большого числа входных узлов, что потенциально усложняет физический синтез, а именно этап трассировки соединений.

В данной главе показано, что при проектировании на основе регулярных шаблонов для трассируемости схемы требуется больше площади по сравнению с оценками на требуемую площадь, полученных на этапе логического синтеза. Однако минимальная трассируемая площадь на 10% меньше, чем при проектировании на стандартных ячейках.

В данной работе исследуются в большей степени логико-топологические свойства самих элементов на основе транзисторных шаблонов, а также предлагается алгоритм логического синтеза с использованием таких элементов. Этапы физического синтеза, включающие размещение, трассировку, буферизацию, масштабирование элементов и другие оптимизации, выходят за рамки данного исследования. В связи с этим в данной работе не проводятся сравнения по таким электрическим характеристикам как быстродействие и мощность.

Заключение

Для технологических процессов 130 нм и выше проектирование сложных логических блоков осуществляется в рамках методологии стандартных ячеек. Каждая отдельная стандартная ячейка проектируется, как правило, вручную. Проектировщику требуется получить ячейку, обладающую оптимизированным набором физических характеристик. Автоматизация этого процесса, как правило, невозможна, так как допустимые топологические конструкции обладают высокой степенью разнообразия, а анализ физических характеристик с точностью до топологических объектов в слоях схемы является трудоемким. При переходе к технологическому процессу 32 нм появляется большое количество правил проектирования, что ограничивает множество допустимых топологических конструкций. В таких условиях построение библиотеки базовых элементов для проектирования может быть частично автоматизировано. Предполагается, что для будущих технологических процессов (менее 32 нм) разнообразие доступных топологических конструкций сведется к минимуму, что приведет к полностью регулярной топологии. В таких условиях построение топологий стандартных ячеек может быть полностью автоматизированным. При этом появляется возможность расширить множество базовых элементов для проектирования. Таким образом, регулярность топологии сужает множество доступных топологических конструкций, но позволяет рассматривать расширенный набор логических элементов.

В ходе выполнения диссертационной работы получены следующие результаты:

1. Разработаны элементы специального типа на основе транзисторных шаблонов для проектирования схем по нормам технологических процессов 32 им и менее, которые в отличие от стандартных ячеек, позволяют эффективней использовать поликремний для реализации затворов транзисторов, что в результате позволяет снизить площадь синтезируемого блока.

2. Разработана математическая модель для контроля совместимости и корректности межсоединений фрагментов транзисторных схем, которая в отличие от существующих моделей на уровне транзисторных переключений учитывает слабые состояния, что в результате позволяет расширить допустимое множество корректных фрагментов транзисторных схем.

3. Разработаны алгоритмы для этапов логического синтеза комбинационных схем на основе транзисторных шаблонов, обладающие меньшей вычислительной сложностью по сравнению с существующими алгоритмами проектирования на отдельных транзисторах, и позволяющие получать решения с частично размещенными транзисторами, что в сравнении с проектированием на отдельных транзисторах обеспечивает более полный контроль технологических норм.

4. Показано, что предлагаемых подход позволяет уменьшить число требуемых транзисторов на 15% при проектировании на шаблонах для функций от 46 переменных после логического синтеза в сравнении с промышленными программами проектирования с использованием библиотеки стандартных ячеек для технологического процесса 32 им.

5. Реализована экспериментальная система физического синтеза на транзисторных шаблонах, доказывающая практическую применимость предлагаемого подхода (трассируемость) в рамках 32 нанометрового технологического процесса при более эффективном использовании транзисторов на 10% по сравнению со стандартными ячейками.

6. Комплекс реализованных в ходе исследования программ введен в эксплуатацию в экспериментальный программный комплекс синтез СБИС для технологии 32 нм в ЗЛО «Интел А/О» в 2011 году.

7. Разработанные алгоритмы логического синтеза с использованием транзисторных шаблонов внедрены в учебный процесс в курсе «Математические основы САПР», который читается в МФТИ на базовой кафедре Интела «Микропроцессорные технологии».

По теме диссертации опубликованы следующие работы:

1. Talalay M., Trushin К., Venger О. Between Standard Cells and Transistors: Layout Templates For Regular Fabrics // Proc. of EWDTS. 2009. Pp. 293-299.

2. Талалай M.C., Трушин K.B. Обзор и анализ методов проектирования регулярных ИС // Труды 26-й молодежной научной конференции «Гагаринские чтения», 2010. Т. 4. С. 141-142.

3. Талалай М.С., Трушин К.В. Логический синтез комбинационных схем с регулярной топологией на основе транзисторных шаблонов // Труды 26-й молодежной научной конференции «Гагаринские чтения». 2010. Т. 4. С. 146-149.

4. Талалай М.С. Алгоритм представления логической функции в виде суперпозиции на произвольной транзисторной схеме // Труды 26-й молодежной научной конференции «Гагаринские чтения». 2010. Т. 4. С. 139-140.

5. Талалай М.С., Трушин К.В. Обзор подходов к проектированию регулярных ИС // Информационные технологии. 2011. № 1(173). С. 2-7.

6. Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез комбинационных схем на основе транзисторных шаблонов с регулярной топологией // Информационные технологии. 2011. № 4(176). С. 2-7.

7. Талалай М.С., Трушин К.В., Венгер О.В. Логический синтез булевой функции для проектирования интегральных схем на транзисторных шаблонах // Информационные технологии. 2012. № 6(190). С. 2-11.

Список литературы диссертационного исследования кандидат технических наук Талалай, Михаил Сергеевич, 2012 год

1. Johnson В. 450mm: It's all About Economics // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/Bob%20JohnsonGartner%20%5BCom patibility%20Mode%5D.pdf. 2011.

2. Sonderman T. Reaping the Benefits of the 450mm Transition // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/Thomas%20SondermanGLOBALFOU NDRIES.pdf. 2011.

3. International technology roadmap for semiconductors. Lithography. http://www.itrs.net/Links/2009ITRS/2009Chapters2009Tables/2009Litho.pdfl.2009.

4. Borodovsky Y. Lithography 2011. Overview and opportunities // SEMICON West http://semiconwest.org/sites/semiconwest.org/files/David%20LamMultibeam.pdf. 2011.

5. Scheffer L.K. Physical CAD Challenges to Incorporate Design for Lithography and Manufacturability // Proc. of ASP-DAC. 2004. P. 768-773.

6. Cobb N.B. Fast Optical and Process Proximity Correction Algorithms for Integrated Circuit Manufacturing // PhD thesis, University of California, Berkeley. 1998.

7. Gupta P., Kahng A.B., Sylvester D., Yang J. Performance-Driven Optical Proximity Correction for Mask Cost Reduction // Proc. of ISQED. 2005. P. 270-275.

8. Teh S.H., Heng C.H., Tay A. Design-Process Integration for Performance-based OPC Framework // Proc. of DAC. 2008. P. 522-527.

9. Intel First to Demonstrate Working 45nm Chips http://www.intel.com/pressroom/archive/releases/20060125comp.htm. 2006. 2006.

10. Intel's Transistor Technology Breakthrough Represents Biggest Change to Computer Chips in 40 Years http://www.intel.com/pressroom/archive/releases/2007/20070128comp.htm. 2007.

11. G. Petley The art of Standard Cell Library Design // www.vlsitechnology.org

12. V. Singh Litho and Design: Moore Close Than Ever // Proc. of ISPD 2011

13. Ryzhenko N., Burns S. Physical Synthesis onto a Layout Fabric with Regular Diffusion and Polysilicon Geometries // Proc. of DAC 2011. P. 83-88.

14. Taylor B., Pileggi L. Exact Combinatorial Optimization Methods for Physical Design of Regular Logic Bricks // Proc. of DAC. 2007. P. 344-349.

15. Uehara, T. and vanCIeemput, W. M. Optimal Layout of CMOS Functional Arrays // Proc. of DAC. 1979. P. 287-289.

16. Vagiran, A.B. Chong, I. Ahmad Pass Transistor Logic ALU Design // Proc. of ICSE. 2002. P. 475-479.

17. Kheterpal V. Logic synthesis for regular fabrics // PhD thesis, Carnegie University. 2006.

18. Kuon I., Rose J., Rogers S. Measuring the Gap Between FPGAs and ASICs // Proc. of FPGA. 2006. P. 23-30.

19. Ran Y., Marek-Sadowska M. An integrated Design Flow for a Via-Configurable Gate Array//Proc. of DAC. 2004. P. 582-589.

20. Chapman K. Get your Priorities Right Make your Design Up to 50% Smaller // Xilinx Incorporated, http://www.xilinx.com/support/documentation/whitepapers/wp275 .pdf. 2007.

21. Standard Cell ASIC to FPGA Design Methodology and Guidelines // Altera Corporation, http://www.altera.com/literature/an/an31 l.pdf. 2009.

22. Zahiri B. Structured ASIC: Opportunities and Challenges // Proc. of ICCD. 2003. P. 404409.

23. Wu K.C., Tsai Y.W. Structured ASIC, Evolution or Revolution? // Proc. of ISPD. 2004. P. 103-106.24,Okamoto T., Kimoto T., Maeda N. Design Methodology and Tools for NEC Electronics' Structured ASIC ISSP // Proc. of ISPD. 2004. P. 90-96.

24. Schmit H., Gupta A., Ciabanu R. Placement Challenges for Structured ASICs // Proc. of ISPD. 2008. P. 84-86.

25. Hsu P.Y., Lee S.T., Chen F.W. Buffer Design and Optimization for LUT-based Structured ASIC Design Styles. // Proc. of GLSVLSI. 2009. P. 377-380.

26. Zhang T., Sapatnekar S.S. Buffering Global Interconnects in Structured ASIC Design // Proc. of ASP-DAC. 2005. P. 23-26.

27. Kheterpal V., Rovner V., Hersan T.G., Motiani D., Takegawa Y., Strojwas A.J., Pileggi L., Design Methodology for IC Manufacturability Based on Regular Logic-Bricks // Proc. of DAC. 2005. P. 353-358.

28. Sreenivasa D.R., Kurdahi F.J. Partitioning by regularity extraction // Proc. of DAC. 1992. P. 235-238.

29. Chawdhary A., Sudhakar K., Saripella P. A General Approach for Regularity Extraction m Datapath Circuits // Proc. of ICCAD. 1998. P. 332-339.

30. Kutzschebauch T. Regularity Driven Logic Synthesis // Proc. of ICCAD. 2000. P. 439446.

31. Nardi A., Sangiovanni-Vincentelli A. Logic Synthesis for Manufacturability // IEEE Design and Test of Computers. 2004. V. 21. № 3. P. 192-199.

32. Chakraborty A., Pandini D., Macii A., Poncino M. Evaluating Regularity Extraction in Logic Synthesis // Proc. of ISSCS. 2005. P. 641-644.

33. Hu B. J., Hailin, Liu Q., Marek-Sadowska M. Synthesis and Placement Flow for Gain-Based Programmable Regular Fabrics // Proc. of ISPD. 2003. P. 197-203.

34. Koorapaty A., Chandra V., Patel C., Pillegi L., Schmit H. Heterogeneous Programmable Logic Block Architectures // Proc. of DATE. 2003. P. 1118-1119.

35. Pawlowski D., Deng L., Wong M. Fast and Accurate OPC for Standard-Cell Layouts // Proc. of ASP-DAC. 2007. P. 7-12.

36. Jiao H., Chen L. Cellwise OPC Based on Reduced Standard Cell Library // Proc. of ISQED. 2008. P. 810-814.

37. Ueno K., Murakami H., Yano N., Okuda R. A Design Methodology Realizing an Over GHz Synthesizable Streaming Processing Unit // Proc. of SVCDTP. 2007. P. 48-49.

38. Koorapaty A., Pileggi L., Schmit H. Heterogeneous Logic Block Architectures for Via-Patterned Programmable Fabrics // Proc. of ICFPLA. 2003. P. 426-436.

39. Koorapaty A., Kheterpal V., Gopalakrishnam P., Fu M., Pileggy L. Exploring Logic Block Granularity for Regular Fabrics // Proc. of DATE. 2004. P. 10468-10474.

40. Patel C., Cozzie A., Schmit H., Pillegy L. An Architectural Exploration of Via Patterned Gate Arrays // Proc. of ISPD. 2003. P. 184-189.

41. Betz V., Rose J. VPR: A New Packing, Placement and Routing Tool for FPGA Research // Proc. of ICFPLA. 1997. P. 213-222.

42. Ran Y., Marek-Sadowska M. The Magic of a Via-Configurable Regular Fabric // Proc. of ICCD. 2004. P. 1-6.

43. Ran Y., Marek-Sadowska M. On Designing Via-Configurable Cell Blocks for Regular Fabrics // Proc. of DAC. 2004. P. 198-203.

44. Ran Y., Marek-Sadowska M. Designing Via-Configurable Cell Blocks for Regular Fabrics // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2006. V. 14. № l.P. 1-14.

45. Ran Y., Marek-Sadowska M. Via-Configurable Routing Architectures and Fast Design Mappability Estimation for Regular Fabrics // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 2006. V. 14. № 9. P. 998-1009.

46. Hu B., Marek-Sadowska M. Wire Length Prediction based clustering and its application in placement // Proc. of DAC. 2003. P. 800-805.

47. Singh D.P., Brown S.D. Incremental Placement for Layout-Driven Optimizations on FPGAs // Proc. of ICCAD. 2002. P. 752-759.

48. Ebeling C., McMurchie L., Hauck S.A., Burns S. Placement and Routing Tools for the Triptych FPGA // IEEE Transactions on Very Large Scale Integration (VLSI) Systems. 1995. V. 3.№4. P. 473-482.

49. MaIy W., Yi-Wei L., Marek-Sadowska M. OPC-Free and Minimally Irregular 1С Design Style // Proc. of DAC. 2007. Pp. 954-957.

50. Норенков И.П. Средства автоматизации проектирования в электронике (обзор). http://rk6.bmstu.ru/electronicbook/develop/ecad/init.htm.

51. Jiang Y., Sapatnekar S., Bamji С. Technology Mapping for High Performance Static CMOS and Pass Transistor Logic Designs // Proc. of IEEE. 1997. MIP-9502556, MIP-9796305.

52. GavriIov S., Glebov A, Pullela S. и др. Library-Less Synthesis for Static CMOS Combinational Logic Circuits // Proc. of IEEE. 1997. 0-89791-993-9.

53. Eriksson H., Larsson-Edefors P., Henriksson Т., Svensson C. Full-Custom vs. Standard-Cell Design Flow An Adder Case Study // Proc. of INTELECT of Swedish Foundation for Strategic Research.

54. Koopman R.J.H., Kerkhoff H.G. A General-Purpose High-Density Sea-of-Gates Architecture // Proc. of IEEE. 1993. P. 1388-1391.

55. Исаева Т.Ю. Разработка и исследование методов логического синтеза схем быстродействующих цифровых КМОП БИС //диссертация на соискание ученой степени к.т.н., 2002

56. Manohararajah V., Brown S.D., Vranesic Z.G. Heuristics for Area Minimization in LUT-Based FPGA Technology Mapping // Proc. of International Workshop on Logic and Synthesis. 2004. P. 14-21.

57. Sechen C., Sangiovanni-Vincentelli A. The TimberWolf Placement and Routing Package. // IEEE Journal of Solid-State Circuits. 1985. V. SC-20. № 2. P. 510 522.

58. Sutherland I., Sproull В., Harris D. Logical Effort: Designing Fast CMOS Circuits // Morgan Kaufmann Publishers. Inc. San Francisco. 1999.

59. Аюпов А.Б. Исследование и разработка методов размещения стандартных ячеек с явной оптимизацией задержек и трассируемости нанометровых СБИС // 2008. Диссертация на соискание ученой степени к.т.н.