Разработка методов и алгоритмов мультиинтервального анализа быстродействия наноэлектронных схем на логическом уровне тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Иванова Галина Александровна

• Иванова Галина Александровна
• кандидат наук
• 2016

Оглавление диссертации кандидат наук Иванова Галина Александровна

Введение

Глава 1. Анализ существующих методов расчета задержек на логическом уровне

1.1. Модели статического временного анализа для расчета задержек на логическом уровне

1.2. Влияние вариаций схемных параметров на работоспособность проектируемых микросхем

1.3. Статистический статический временной анализ

1.4. Классические интервальные методы анализа

1.5. Интервалы булевых функций

1.6. Известные методы анализа задержек с учетом логики работы схемы

1.7. Известные методы анализа задержек с учетом одновременного переключения входов

1.8. Выводы

Глава 2. Разработка методов мультиинтервального анализа быстродействия с учетом логических корреляций

2.1. Прообразы мультиинтервального подхода

2.2. Интервалы входных векторов и задержек распространения сигналов

2.3. Постановка задачи мультиинтервального моделирования задержек

2.4. Разработка метода распространения интервалов вдоль схемы

2.5. Разработка аппарата характеристических функций интервалов

2.6. Выводы

Глава 3. Разработка методов и моделей для интервальных оценок задержек вентилей с учетом одновременного переключения входов

3.1. Исследование известных моделей задержки с учетом одновременного переключения входов

3.2. Исследование погрешности квадратичной и кубической аппроксимации задержки с учетом одновременного переключения

3.3. Разработка модели задержки вентиля на основе аппроксимации коррекционной разницы

гка модели минимальной длительности выходного фронта 1ксимации коррекционной разницы

гка алгоритма моделирования сложных элементов на осноь едовательно-параллельной структуры

Заключение

Перечень сокращений Список литературы

124

Введение

Введение диссертации (часть автореферата) на тему «Разработка методов и алгоритмов мультиинтервального анализа быстродействия наноэлектронных схем на логическом уровне»

Актуальность работы

Работа посвящена решению актуальных проблем автоматизации проектирования микро- и наноэлектронных схем на логическом уровне.

С уменьшением технологических размеров транзисторов до нанометрового диапазона становится существенным влияние вариаций схемных и технологических параметров на значение задержек элементов комбинационных схем. Из-за разброса значений параметров появляется неопределенность задержек, что приводит к необходимости анализа интервалов возможных значений задержки.

В настоящее время существует несколько подходов для расчета задержек комбинационных схем. Статический временной анализ (STA - static timing analysis) широко применяется для поиска верхних границ задержек. Основой традиционного статического временного анализа является поиск критических путей. При этом подходе отсутствие учета логики работы схемы часто приводит к завышенным результатам.

Для учета разброса схемных и технологических параметров широко используются методы статистического статического временного анализа (SSTA - statistical static timing analysis). Данные методы обеспечивают расчет средних значений и статистических погрешностей интегральных характеристик комбинационной схемы. Однако большинство предлагаемых методов статистического анализа дает лишь прогноз процента выхода годных схем, но не обеспечивает реальный расчет крайних случаев.

С уменьшением технологических норм уменьшается задержка переключения логических элементов и усиливается влияние факторов, действие которых ранее было не существенно, поэтому задача повышения точности оценок задержек остается актуальной.

В частности, появляется ряд задач моделирования цифровых схем, при решении которых необходимо нахождение как максимальной, так и минимальной задержки. Одна из наиболее распространенных задач, где требуется знание минимальной задержки, это контроль кратчайших путей на соответствие времени удержания триггера (hold). В ряде задач, таких как оценка максимального тока питания, определение интервалов переключения при анализе помехоустойчивости, характеризация и генерация макромоделей сложно-функциональных блоков (СФ-блок) требуется нахождение не только максимального и минимального значения, но всей совокупности интервалов возможных переключений. Таким образом, задача имеет мультиинтервальный характер, и проблема разработки методов анализа быстродействия наноэлектронных схем на логическом уровне на основе интервальных оценок является актуальной.

Степень разработанности темы исследования. Среди существующих подходов с использованием интервалов вещественных значений наиболее известны методы классического интервального анализа. Однако классический интервальный анализ оперирует лишь минимальным и максимальным значением. Проблема распространения задержек вдоль схем выходит за рамки классического интервального анализа и носит мультиинтервальный характер.

Использование мультиинтервальных методов для оценки задержки не получило широкого распространения из-за неконтролируемого роста числа интервалов при вычислении задержек схемы. Для сокращения роста числа интервалов в диссертационной работе предлагается метод распространения множества интервалов задержек вдоль схемы с одновременным учетом логики работы схемы.

Наряду с проблемой анализа задержек в схеме важной является проблема характеризации задержек отдельных элементов. Под характеризацией подразумевается многократное моделирование

библиотечных элементов на схемотехническом уровне с генерацией макромоделей для логического моделирования. При характеризации задержек библиотечных элементов используется несколько моделей, наиболее известными стандартами моделирования схем являются нелинейная модель задержки (NLDM - non-linear delay model) в формате Liberty, модель композитного источника тока (CCS - composite current source) компании Synopsys и модель эффективного источника тока (ECSM - effective current source model) компании Cadence. Существенное упрощение таких моделей состоит в использовании так называемого "pin-to-pin"- подхода, при котором задержки по каждой паре вход - выход характеризуются независимо от реального поведения остальных входов вентиля. Одновременное контролирующее переключение нескольких входов библиотечного элемента может привести к существенному уменьшению значения задержки элемента за счет активации нескольких путей проводимости тока/заряда. Проблема состоит в том, что для точного анализа одновременного переключения входов требуется переход от двумерных таблиц типа NLDM к четырех-пятимерным зависимостям для учета фронтов всех переключаемых входов, а также смещений между входами. Для снижения размерности требуются эвристические упрощения.

В одной из немногих работ, ориентированных на анализ одновременного переключения двух входов вентиля, предложено упрощение на основе так называемой модели "V-shape" ("V-форма") [4]. Показано, что зависимость задержки от смещения переключений двух входов с хорошей точностью описывается кусочно-линейной зависимостью "V-shape". Предложены также эвристические формулы для аппроксимации задержки при различных значениях входных фронтов. Использование такой модели приводит к существенному повышению точности расчета задержки СФ-блока на логическом уровне по сравнению с "pm-to-pm''-подходом.

Однако экспериментальные результаты использования такой модели показывают существенный рост погрешности с уменьшением технологических норм от 90нм к 65нм, 45нм и 32нм. Несмотря на существование модели задержки для одновременного переключения входов, по-прежнему отсутствуют точные модели логического уровня для оценки длительности выходного фронта библиотечного элемента.

Цель работы и задачи исследования

Целью диссертационной работы является исследование и разработка методов анализа быстродействия наноэлектронных схем на логическом уровне на основе мультиинтервальных оценок задержек, программная реализация и адаптация этих методов в маршруте проектирования интегральных схем.

Для достижения поставленной цели в работе решаются следующие задачи:

1. Разработка метода распространения множества интервалов задержек вдоль схемы с учетом логики её работы.

2. Разработка спецификаций и методов вычисления характеристических функций интервалов для анализа логической совместимости различных путей от заданного входного переключения.

3. Разработка интервальных моделей задержки и длительности выходного фронта логического элемента с учетом одновременного переключения входов.

Методика проведения исследования

Для достижения поставленных задач в диссертационной работе использованы: аппарат теории графов, методы булевой алгебры и методы аппроксимации данных.

Научная новизна результатов, представленных в диссертационной работе, заключается в следующем:

1. Разработан метод анализа быстродействия СФ-блоков, обеспечивающий распространение множества интервалов возможных переключений и повышение точности анализа границ интервалов задержек на логическом уровне по сравнению с классическими методами статического временного анализа. Повышение точности достигается за счет совместного распространения вещественных интервалов задержек и булевой информации о векторах переключений, для которых эта задержка достижима.

2. Разработан алгоритм распространения характеристических функций задержек вдоль схемы с анализом логической совместимости интервалов возможных переключений. Данный метод позволяет сократить число ложных интервалов и повысить точность оценки задержки в сравнении со стандартным статическим временным анализом.

3. Для повышения точности интервальных оценок минимальных задержек разработан метод характеризации библиотечных элементов и блоков с учетом одновременного переключения входов логического элемента. Предлагаемый подход основан на использовании кубической аппроксимации коррекционной разницы задержки с учетом и без учета одновременного переключения входов и обеспечивает существенное повышение точности оценок по сравнению с существующими подходами.

4. Предложен алгоритм для анализа значений выходного фронта с поиском критических значений смещения входных фронтов на основе метода золотого сечения.

Основные результаты и положения, выносимые на защиту

1. Алгоритм распространения интервалов задержек и их характеристических функций вдоль схемы с анализом логической совместимости соответствующих входных векторов.

2. Спецификации характеристических функций интервалов для анализа логической совместимости различных путей от заданных входных переключений и методы их распространения вдоль схем.

3. Интервальные модели задержки и длительности выходного фронта логического элемента с учетом одновременного переключения входов.

Практическая значимость работы заключается в повышении точности оценок задержек СФ-блоков на этапе логико-временного анализа. Разработанные методы и алгоритмы могут быть использованы как дополнение к уже существующим средствам САПР СБИС для анализа помехоустойчивости, анализа пиковых токов, характеризации СФ-блоков, а также в целях повышения точности классического статического анализа.

Реализация и внедрение результатов работы

Разработанные средства внедрены в ОАО «НИИМЭ и Микрон», НПК «Технологический центр», ИППМ РАН, ОИПИ НАН Беларуси, а также включены в учебный процесс НИУ «МИЭТ».

Апробация работы. Результаты диссертационной работы докладывались и обсуждались на следующих конференциях:

- V Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем -2012", 2012, Москва.

- Международный конгресс по интеллектуальным системам и информационным технологиям - 2012, "Интеллектуальные САПР", 2012, п. Дивноморское.

Международный конгресс по интеллектуальным системам и информационным технологиям - 2013, "IS&IT'13", 2013, п. Дивноморское.

- 20-я Всероссийская межвузовская научно-техническая конференция студентов и аспирантов «Микроэлектроника и информатика -2013», 2013, Москва.

Международный конгресс по интеллектуальным системам и информационным технологиям - 2014, "IS&IT' 14", 2014, п. Дивноморское.

- VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем -2014", 2014, Москва.

Международный конгресс по интеллектуальным системам и информационным технологиям - 2015, "IS&IT'15", 2015, п. Дивноморское.

Публикации. Основные результаты диссертационной работы опубликованы в виде 17-ти научных трудов, среди которых 9 статей напечатаны в ведущих рецензируемых научных журналах и сборниках, рекомендованных Высшей аттестационной комиссией Министерства образования и науки Российской Федерации для публикации основных научных результатов диссертаций на соискание ученой степени кандидата наук. Две статьи размещены в цифровой библиотеке IEEE Xplore и индексированы в международной наукометрической базе данных Scopus.

Структура и объем работы

Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников (92 наименования), а также списка использованных сокращений. Диссертация содержит 135 страниц, включая 10 таблиц и 62 рисунка.

Дальнейшее содержание работы следующее: в главе 1 проводится обзор основных подходов для расчета задержек комбинационных схем и анализ существующих моделей элементов для характеризации задержек. Рассматривается влияние вариации схемных и технологических параметров на функционирование проектируемых СФ-блоков. Глава 2 посвящена разработке методов распространения задержки вдоль схем с учетом неопределенностей параметров на основе мультиинтервального подхода. В главе 3 проведен сравнительный анализ различных подходов к оценке быстродействия с учетом одновременного переключения входов, и предложены новые методы оценки минимальных задержек и фронтов вентилей. Глава 4 посвящена практической реализации, апробации предложенных методов и описанию экспериментальных результатов.

В заключении приведены основные результаты данной работы.

Глава 1. Анализ существующих методов расчета задержек на

логическом уровне

Глава 1 содержит обзор основных подходов для расчета задержек комбинационных схем и анализ существующих моделей элементов для характеризации задержек. Рассматривается влияние вариации схемных и технологических параметров на функционирование проектируемых СФ-блоков. Проводится исследование методов анализа задержек с учетом логики работы схемы и методов анализа задержек с учетом одновременного переключения входов.

1.1. Модели статического временного анализа для расчета задержек на

логическом уровне

С уменьшением технологических размеров транзисторов до нанометрового диапазона усиливается влияние эффектов глубокого субмикрона, действие которых ранее было не существенно. Эти эффекты необходимо учитывать для повышения точности расчетов при проектировании и временном анализе интегральных микросхем.

Критический путь определяет максимальную рабочую частоту схемы. Однако в промышленности необходимая рабочая частота схемы предварительно определена, а процесс проектирования микросхемы направлен на достижение запланированной частоты работы. Поэтому при проектировании микросхем необходимо оценить задержку критического пути и убедиться, что она укладывается в рамки требуемой частоты. Такой анализ задержки известен как "временной анализ". Для временного анализа больших микросхем не используют моделирование на уровне транзисторов из-за высокой размерности задачи. Данная проблема решается средствами статического временного анализа [5] с предварительным проведением характеризации библиотечных элементов - многократного моделирования

библиотечных элементов на схемотехническом уровне. Поведение каждой стандартной ячейки моделируется и хранится в файле "Standard Cell Library File", который используется как входной на этапах проектирования заказных и полузаказных схем, таких как синтез, размещение и временной анализ.

Задержка элемента зависит от фронта входного сигнала и выходной эффективной емкости элемента. Реализация инвертора показана на рисунке 1.1. Если входной сигнал находится в логическом '0', транзистор n-типа находится в режиме отсечки, а транзистор p-типа в режиме насыщения, выход находится в логической '1'. При изменении входного сигнала от логического '0' до логической '1' (передний фронт) транзистор n-типа открывается, p-типа закрывается, выход переключается из логической '1' в логический '0'.

Время переключения выходного сигнала от Vdd до Vss зависит от двух факторов. Во-первых, от того насколько быстро переключаются транзисторы, во-вторых, от постоянной времени разряда цепи. Состояние пМОП и рМОП транзисторов инвертора зависит от напряжения на затворе. Состояние отсечки как пМОП и pМОП дано в (1.1) и (1.2) соответственно.

рМОП

Рис. 1.1. КМОП инвертор

(1.1)

14

Ут>Уёё - |Упорр|.

(1.2)

На рисунке 1.2 показано переключение по переднему фронту входного сигнала. Здесь Упорм и УпорР пороговое напряжения пМОП и рМОП соответственно, 1:п и tp время, когда пМОП и рМОП переключаются между состояниями (открыт/закрыт) соответственно. Время переключения выходного сигнала инвертора зависит от ^ и которые зависят от нарастания входного сигнала (| ^ - 11 |).

1п, V

и ^ I» 12 {

Рис. 1.2. Открытое и закрытое состояние рМОП и пМОП транзисторов

инвертора

Время переключения выходного сигнала также зависит от постоянной времени ЯС (т) разрядного контура. Заряд накапливается на нагрузке (С1оаС) преобразователя и разряжается через сопротивление на пМОП (Яоп). Постоянная времени ЯС (т) определяется как:

т = Яоп Х С1оаС-

Задержка инвертора зависит от времени переключения входного сигнала (фронт) и нагрузки (С¡оаС) на выходе инвертора.

Существуют различные методики для моделирования поведения элемента при оценке задержки в STA [6-11]. Традиционно для оценки задержки использовалась Non-Linear Delay Model (NLDM) [12-14]. Однако из-за увеличения частоты работы схемы и уменьшения технологических размеров транзисторов относительная погрешность, вносимая NLDM, при анализе задержек межсоединений является неприемлемой.

Для повышения точности расчета задержек межсоединений компаниями Synopsys (CCS модель - composite current source [15-18]) и Cadence (ECSM модель - effective current source model [19-22]) были разработаны новые модели, которые заменяют NLDM.

1.1.1. NLDM (Non Linear Delay Model)

NLDM традиционно используется при моделировании схем, в ней задержка элемента моделируется с помощью таблиц соответствия. Если пренебречь активной составляющей сопротивления и полезной нагрузки ячейки, то задержка ячейки зависит от двух параметров: фронта входного сигнала и эффективной емкостной нагрузки выхода (для определенного технологического процесса, напряжения и температуры). Также поведение транзистора зависит от типа переключения входного сигнала, т.е. переднего или заднего фронта. В NLDM задержка ячейки моделируется и записывается в двумерные таблицы для каждого переключения, как показано в таблице 1.1. Здесь Sin фронт входного сигнала, Cout эффективная выходная емкостная нагрузка ячейки и ldelay задержка элемента.

Задержки элемента получают путем проведения многократного SPICE моделирования для каждого множества Sin и Cout. Поскольку таблица соответствия содержит только небольшой набор Sin и Cout, для нахождения нужного значения ldelay и Sout проводится интерполяция или экстраполяция для значений Sin и Cout не попавших в таблицу.

Таблица! .1. NLDM таблица соответствия

Входной сигнал Фронт Эффективная выходная емкость

п Coutl Cout2 Cout3

Sinl tdelay tdelay tdelay

Sin2 tdelay tdelay tdelay

Sin3 tdelay tdelay tdelay

Основные причины потери точности NLDM модели - интерполяция, вариация параметров и нелинейное поведение входных фронтов. Для повышения точности было разработано несколько более сложных моделей для моделирования задержек, в которых сложное поведение ячеек и формы сигналов могут быть получены более точно. К данным моделям относятся модель композитного источника тока (CCS) Synopsys и модель эффективного источника тока (ECSM) Cadence.

1.1.2. CCS (Composite Current Source)

При переходе на технологические нормы 65 нанометров и ниже, проектировщики столкнулись с множеством новых задач моделирования, таких как высокое сопротивление межсоединений, эффект Миллера, ослабление передачи, low power design и возрастающая роль вариаций. Для повышения точности анализа схем с RC-моделями межсоединений была предложена модель вентиля, получившая название composite current source (CCS).

CCS обеспечивает высокую точность расчета задержек ячеек и межсоединений, длительности входного фронта и нагрузочной емкости при наличии паразитных элементов.

Для достижения точности вычислений задержек в CCS используются 3 составляющие модели: модель источника, модель приемника и

редуцированная упорядоченная модель для расчета паразитных RC соединений (рисунок 1.3).

Модель приемника

Модель приемника

Модель приемника

Рис. 1.3. Модели: источника, приемника и межсоединений

Временная модель CCS состоит из 2 частей:

1) Нелинейная модель источника переменного (во времени) тока зависящего от напряжения.

2) Модель приемника, представляющего собой вход приемного элемента, описывающая изменение величины емкости в зависимости от формы (длительности) входного фронта и емкости на выходе. Для динамической корректировки значения емкости в течении перехода используются два значения емкости Cj и C2 (отдельные величины для переднего и заднего фронтов).

Модель источника может использоваться как с моделью приемника, так и без нее. При проведении характеризации проводятся измерения выходного тока как функции времени для указанной длительности входного фронта и выходной емкости.

Используя токи и соответствующие емкости, можно восстановить форму напряжения сигнала. Для емкостей и формы входных фронтов, для которых не были проведены измерения тока, используется интерполяция.

CCS модель драйвера представляет собой источник тока, который зависит от времени и от тех же параметров что и в NLDM (Sin и Cout) Iout = F(t,

Sin, Cout). В отличие от NLDM, CCS содержит выходной ток (рисунок 1.4), как показано в таблице 1.2.

Рис. 1.4. Измерение Iout(t) для множества Sin и Cout Таблица 1.2. Таблица соответствия выходного тока для CCS модели

Входной сигнал Фронт Эффективная выходная емкость

Coutl Cout2 Cout3

Sinl Iout(t) Iout(t) Iout(t)

Sin2 Iout(t) Iout(t) Iout(t)

Sin3 Iout(t) Iout(t) Iout(t)

При фиксированных значениях Sin, Cout функция F(t, Sin, Cout) представляет собой функцию тока, проходящего через нагрузочную емкость Cout при подаче на вход вентиля сигнала с фронтом Sin. Ток Iout(t) имеет колоколобразную форму. В CCS модели функция Iout(t) хранится в виде

набора дискретных точек [tk, lOut} на отрезке переключения. Значение времени Tref фиксируется, когда входной сигнал Vin(t) пересекает пороговый уровень, по которому измеряется задержка (чаще всего 0.5*Vdd).

В отличие от NLDM в CCS используются не двумерные, а трехмерные таблицы. Значениями функций Iout = F(t, Sin, Cout) заполняют таблицы, которые строятся для каждой дуги логического графа вентиля arcy и отдельно для каждого возможного сочетания rise/fall переключений входа и выхода.

Значения зависимости Iou(t), полученные в результате моделирования электрической схемы, заносятся в модель в форме одномерных таблиц. Количество временных точек, в которых производились расчеты модели, в таких таблицах не ограничивают, но их число выбирается в разумных пределах, чтобы сохранить компромисс между требуемой точностью восстановления функции Iou(t) по табличным данным и требуемым объемом памяти для хранения таблиц F(t, Sin, Cout). Преимущество такого подхода проявляется при расчете схем с RC-моделями межсоединений.

В модели CCS приемника входы, так же, как и в NLDM, представляются емкостями, но в CCS предусматривается зависимость этих емкостей от Sin и Cout. Таблицы эффективных входных емкостей связываются с каждой дугой логического графа arcij.

C i(r|/)(s с ) C ?(rlfVs C )

^ — in \in? out J? — in y^in^ouu ,

где C_1 - это таблица значений эффективных входных емкостей, рассчитанных для половины фронта входного сигнала, от начала переключения до Tref, а C_2 - это таблица значений емкостей, вычисленных для второй половины фронта входного сигнала, от Tref до конца переключения. Возможен случай, когда эффективное значение входной емкости слабо зависит от емкости выходной нагрузки (это имеет место для многокаскадных схем), тогда допускается упрощенное представление модели

входов: C _1(nlf \Sin) , C _2(Пlf \Sin) , т.е. эффективная входная емкость зависит только от фронта входного сигнала.

Объем данных для модели CCS намного превышает число данных для NLDM, но их получение происходит за такое же количество расчетов электрической схемы. Точность данной модели приближается к электрической модели вентиля.

1.1.3. ECSM (Effective Current Source Model)

В САПР компании Cadence применяется модель временных параметров вентилей, сходная с описанной выше CCS моделью, называемая "effective current source model" (ECSM).

ECSM - метод вычисления задержек, который использует модель источника на основе тока и модель приемника с переменной емкостью выводов, для точного вычисления значения задержки ячейки. Такой метод более эффективен для учета нелинейного поведения транзисторов при переключении и позволяет более точно моделировать межсоединения по сравнению с NLDM. ECSM использует диаграммы напряжений, которые конвертируются в диаграммы токов во время расчета задержек, в то время как CCS использует диаграммы токов явно. При использовании диаграммы напряжений возможна более быстрая и точная характеризация библиотечных ячеек.

ECSM - это расширение формата Liberty, обеспечивающее способ хранения данных, которые совместимы с существующим форматом описания задержек.

Модель требует дополнительных данных при характеризации ячейки. Спецификация формата Liberty позволяет добавлять определенные пользователем группы и атрибуты. ECSM определена четырьмя дополнительными элементами: форма сигнала, емкость, пороговое напряжение и версия. Структура ECSM библиотеки изображена на рисунке 1.5 [23].

Рис. 1.5. Структура ECSM библиотеки Структура описания выводов ячейки представлена на рисунке 1.6.

Рис. 1.6. Структура описания выводов ячейки в ECSM библиотеке

В отличие от CCS, ECSM содержит сигнал выходного напряжения ячейки (Vout(t)) (см. рисунок 1.7) в таблице подстановки вместо сигнала тока, как показано в таблице 1.3. Как и в случае CCS, для сигнала напряжения в ECSM представлено множество пар напряжений и времени, они хранятся в библиотечном файле в виде двух векторов, один для моделирования времени, другой для соответствующей величины выходного напряжения.

Рис. 1.7. Измерение Vout(t) для множества Sin и Cout

Таблица 1.3. БСБМ на основе выходного напряжения сигнала (У^ОО)

таблицы соответствия

Входной сигнал Фронт Эффективная выходная емкость

п Cout1 Cout2 Cout3

Sin1 Vout(i) Vout(t) Vout(t)

Sin2 Vout(t) Vout(t) Vout(t)

Sin3 rut) Vout(t) Vout(t)

Исходя из вышесказанного можно отметить два главных отличия БСБМ от ССБ:

1. Вместо функций 1оиг = Сои), в БСБМ модели хранятся

табличные значения функций Уш = 0(?, 5ги, Сш), где Уш - напряжение на выходе вентиля. Функции Уш() хранятся в виде одномерных таблиц для отрезка времени у0, t1\, где точки О t1 определяются условием

Vout(Oe[0+s,Vdd-e], s - заданная константа. Кроме того, значения К0„,(/)

умножаются на-, т.е. приводятся к интервалу (0, 1).

Vdd

2. В качестве моделей входов также используются таблицы емкостей C-inf \Sin, Cout), но без деления их на две таблицы C1 и С2, как это делается в CCS.

Список литературы диссертационного исследования кандидат наук Иванова Галина Александровна, 2016 год

Список литературы

1. Шокин Ю.И. Интервальный анализ. - Новосибирск: Наука, 1981. 112 с.

2. Шарый С.П. Конечномерный интервальный анализ. - Институт вычислительных технологий СО РАН, 2010. 602 с.

3. Калмыков С.А., Шокин Ю.И., Юлдашев З.Х. Методы интервального анализа. - Новосибирск: Наука, 1986. 223 с.

4. Chen L.-C., Gupta S. K., and Breuer M. A. A new gate delay model for simultaneous switching and its applications // in Proc. Design Automation Conference, 2001. P. 289-294.

5. Robert B. Hitchcock, Sr., Timing Verification and the Timing Analysis program, Proceedings of the 19th conference on Design automation, 1982. P. 594-604.

6. T. Amon, G. Borriello. An approach to symbolic timing verification // DAC. 1992. P. 410-412.

7. R.B. Hitchcock Timing verification and the Timing analysis Program // DAC. 1982. P. 594-604.

8. R. Reddi, C. Chen. Hierarchical Timing Verification System // Computer Aided Design. Vol. 18. 9. November 1986. P. 467-477.

9. S. Yen, D. Du, S. Ghanta. Efficient Algorithms for Extracting the K Most Critical Paths in Timing Analysis // DAC. 1989. P. 649-654.

10. D. Blaauw et al. Statistical Timing Analysis: From Basic Principles to State of the Art // IEEE Transactions on CAD if Integrated Circuits and Systems, V.27. No.4. 2008. P. 589-607.

11. L. Zhang. Statistical Timing Analysis for Digital Circuit Design // PhD Dissertation, 2005.

12. Bhardwaj S., Ghanta P., Vrudhula S. A Framework for Statistical Timing Analysis Using Non-Linear Delay and Slew Models // ICCAD-2006. P. 225230.

13. Bhatnagar H. Synopsys Technology Library // Advanced ASIC Chip Synthesis: Using Synopsys Design Compiler, Physical Compiler, and PrimeTime, 2002. P. 63-80.

14. G. Yu et al. Statistical Static Timing Analysis Considering Process Variation Model Uncertainty // IEEE Transactions on CAD if Integrated Circuits and Systems, 2008. P. 1880-1890.

15. CCS Timing Technical White Paper, Version 2.0 // 2006, Synopsys.

16. Mekhtarian G. Composite Current Source (CCS) Modeling Technology Backgrounder // Synopsys, Mountain View, Calif, USA, 2005.

17. Composite Current Source Model Accuracy Study [Electronic resource] // Synopsys [Official website]. URL: http://www.opensourceliberty.org/ccspaper/ccs tsmc wp.pdf (accessed: 10.12.2015)

18. Composite Current Source (CCS) Modeling Technology Backgrounder Electronic resource] // Synopsys [Official website]. URL: http://www.opensourceliberty.org/ccspaper/ccs bgr.pdf (accessed: 10.12.2015)

19. Open Source ECSM Format Specification. Version 1.2 // Sep. 2005, Cadence Design System.

20. ECSM Library Format [Electronic resource] // Cadence [Official website]. URL:

http://www.cadence.com/Alliances/languages/Pages/ecsm.aspx (accessed: 10.12.2015)

21. R. C. Kezer: Characterization Guidelines for ECSM Timing Libraries // Silicon Integration Initiative, Inc., 9111 Jollyville Road, Austin TX 78759, 2006.

22. Cadence Design Systems, Inc. Si2 Effective Current Source Model (ECSM) Timing and Power Specification // Dec. 10, 2006. 49 p.

23. Гаврилов С.В., Глебов А.Л., Стемпковский А.Л. Методы логического и логико-временного анализа цифровых КМОП СБИС. M.: Наука. 2007. 220 c.

24. Nassif S.R. Design for Variability in DSM Technologies// IEEE, 2000. P. 451-454.

25. Nassif S.R. Delay Variability: Sources, Impacts and Trends // IEEE ISSCC, 2000. P. 368-369.

26. Natarajan S. et al. Process Variations and their Impact on Circuit Operation // Proceedings of the IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems, 1998. P. 73-81.

27. Schellenberg F.M. Sub-Wavelength Lithography Using OPC // Semiconductor Fabtech, 9th Edition. P. 205-209.

28. Boning D., Nassif S. Models of Process Variations in Device and Interconnect // Design of High-Performance Circuits, Ch. 6. P. 98-116.

29. Mutlu A.A., Rahman M. Statistical Methods for the Estimation of Process Variation Effects on Circuit Operation // IEEE Transactions on Electronics Packaging Manufacturing, V.28. No.4. 2005. P. 364-375.

30. Nassif S. et al. High Performance CMOS Variability in the 65nmRegime and Beyond // IEEE International Electron Devices Meeting, 2007. P. 569-571.

31. Каграманян Э.Р. О влиянии статистических вариаций различной природы на работу КМОП-схем // Сборник трудов под редакцией М.Г. Путри. - М.: МИЭТ, 2007. С. 61-65.

32. Chang H., Sapatnekar S. Statistical timing analysis considering spatial correlations using a single pert-like traversal // In Proc. of ICCAD, 2003.

33. Zhan Y. et al. Correlation-aware statistical timing analysis with non-gaussian delay distributions // In Proc. of ICCAD, Nov 2005.

34. Agarwal A., Blaauw D., Zolotov V. Statistical timing analysis for intra-die process variations with spatial correlations // In Proc. of ICCAD, 2003.

35. Visweswariah C. et al. First-order incremental Block-Based Statistical Timing Analysis // In IEEE/ACM Design Automation Conference, 2004. P. 331-336.

36. Zhang L. et al. Correlation-Preserved Non-Gaussian Statistical Timing Analysis with Quadratic Timing Model // In Proc. of DAC, 2005.

37. Orshansky M., Kuetzer K. A General Probabilistic Framework for Worst Case Timing Analysis // In Proc. of DAC, 2002.

38. Singh J., Sapatnekar S. Statistical Timing Analysis with Correlated Non-Gaussian Parameters using Independent Component Analysis // In IEEE TAU Workshop, February 2006.

39. Tang Q. Rodriguez J. Zjajo A. Berkelaar M. van der Meijs N. Statistical Transistor-Level Timing Analysis Using a Direct Random Differential Equation Solver // Computer-Aided Design of Integrated Circuits and Systems. 2014. V. 33. Issue 2. P. 210 - 223.

40. Puig V., Stancu A., Quevedo J. Simulation of uncertain dynamic systems described by interval models: A survey // in: 16th IFAC World Congress, 2005. v.16. P. 207-218.

41. Peredaa D., Romero-Vivob S., Ricarteb B., Bondiaa J. Guaranteed computation methods for compartmental in-series models under uncertainty // Computers & Mathematics with Applications, November 2013, V. 66. Issue 9. P. 1595-1605.

42. Genbrugge D., Eyerman S., Eeckhout L. Interval Simulation: Raising the Level of Abstraction in Architectural Simulation // HPCA, 2010. P. 1-12.

43. Pendyala S. Katkoori S. Self similarity and interval arithmetic based leakage optimization in RTL datapaths // Very Large Scale Integration (VLSI-SoC), 2014 22nd International Conference, 2014. P. 1-6.

44. Soliman M. Characterization of all robust PD-based PSSs: An interval arithmetic approach // Power and Energy Society General Meeting (PES), 2013. P. 1-5.

45. Kieffer M. Walter E. Guaranteed characterization of exact confidence regions for FIR models under mild assumptions on the noise via interval analysis // Decision and Control (CDC), 2013 IEEE 52nd Annual Conference, 2013. P. 5048-5053.

46. Яковлев А.Г. Машинная арифметика мультиинтервалов // Вопросы кибернетики (Научный Совет по компл. проблеме «Кибернетика» АН СССР). 1986. Вып. 125. С. 66-81.

47. Muller D. E. Treatment of Transition Signals in Electronic Switching Circuits by Algebraic Methods // IRE Trans. on Electronic Computers, 1959. vol. EC-8. P. 401.

48. Breuer M. A. A Note on Three-Valued Logic Simulation // IEEE Transaction on Computers, 1972. vol. C-21. P. 399-402.

49. Karem A. Sakallah. Functional Abstraction and Partial Specification of Boolean Functions // The University of Michigan, 1995.

50. Kuo Y. M., Chang Y. L., Chang S. C., Efficient Boolean Characteristic Function for Fast Timed ATPG // in Proc. International Conference on Computer-Aided Design, 2006. P. 96 - 99.

51. Kapoor B. An efficient method for computing exact path delay fault coverage // Proceedings of the 1995 European conference on Design and Test, 1995. P. 516.

52. Moskewicz M. W., Madigan C. F., Zhao Y., Zhang L., Malik S. Chaff: Engineering an efficient SAT solver // in Proc. of the DAC, 2001. P. 530-535.

53. Nadel A. Backtrack Search Algorithms for Propositional Satisfiability: Review and Innovations // Master s Thesis, the Hebrew University of Jerusalem, 2002.

54. Silva J. P. M., Sakallah K. A. GRASP: A Search Algorithm for Propositional Satisfiability // IEEE Trans. on Computers, 1999, vol. 48. no. 5. P. 506-521.

55. Bahar R.I., Cho H., Hachtel G.D., Macii E., Somenzi F. Timing Analysis of Combinational Circuits using ADD's // in Proc. of IEEE European Design Test Conference, 1994. P. 625-629.

56. Bryant R.E. Symbolic Boolean Manipulation with Ordered Binary Decision Diagrams // ACM Computing Surveys (CSUR), V.24. 1992. P. 293-318.

57. R.E. Bryant. Boolean Analysis of MOS Circuits // IEEE Transactions on Computer-Aided Design of Integrated Circuits, 1987. P. 634-649.

58. Coudert O. An Efficient Algorithm to Verify Generalized False Path // 2010.

59. Yalcin H., Hayes J., Sakallah K. Approximate Timing Analysis For Datapath Circuits // Proc. Int'l. Conf. on Computer Aided Design, 1996. P. 114-118.

60. McGeer P.C., Saldanha A., Stephan P.R., Brayton R.K. Timing Analysis and Delay-Fault Test Generation using Path-Recursive Functions // in Proc. of the ICCAD, 1991. P. 180-193.

61. Bobba S., Hajj I.N. Estimation of maximum current envelope for power bus analysis and design // Int. Symp. on Phys. Des., 1998. P. 141-146.

62. Гаврилов С.В., Рыжова Д.И. Метод оценки пикового тока на логическом уровне с учетом одновременного переключения входов // VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем - 2014": сб. научн. тр. / под общей ред. А.Л. Стемпковского. М.: ИППМ РАН, 2014. С. 37-42.

63. Гаврилов С.В., Рыжова Д.И., Стемпковский А.Л. Методы повышения точности оценки пикового тока на логическом уровне на основе анализа логических корреляций // Известия ЮФУ. Технические науки. 2014. № 7. C. 66-75.

64. Гаврилов С.В., Рыжова Д.И., Стемпковский А.Л. Проблема анализа пикового тока при проектировании сверхбольших интегральных схем на логическом уровне и современные методы ее решения // Информационные технологии. 2014. № 6. С. 58-63.

65. Gavrilov S.V., Gudkova O.N., Stempkovskiy A.L. The Analysis of the Performance of Nanometer IP-blocks Based on Interval Simulation. // Russian Microelectronics. 2013. Vol. 42. N7. P. 396-402.

66. Гаврилов С.В., Рыжова Д.И. Алгоритм оценки пикового тока на логическом уровне проектирования на основе анализа распространения логических корреляций в схеме // Вестник Рязанского государственного радиотехнического университета. 2015. №2 (Выпуск 52). С. 56-64.

67. Glebov A., Gavrilov S., Blaauw D. et.al. False noise analysis using resolution method // ISQED 2002. P. 437-442.

68. Гаврилов С.В. Методы анализа логических корреляций для САПР цифровых КМОП СБИС. - М.: Техносфера, 2011. 136 с.

69. Brown F.M. Boolean reasoning. The logic of Boolean equations // Dover Publications Inc. New York, United States, 2012. 304 p.

70. Bryant R.E., Graph-Based Algorithms for Boolean Function Manipulation // IEEE Transactions on Computers. 1986. vol. 35. № 8. P. 677 - 691.

71. Глебов А.Л., Гурарий М.М., Жаров М.М., Егоров Ю.Б., Русаков С.Г., Стемпковский А.Л., Ульянов С.Л. Актуальные проблемы моделирования в системах автоматизации схемотехнического проектирования // Отв. ред. А.Л. Стемпковский. -М.: Наука, 2003. 430 с.

72. Брагин К.Р., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа для характеризации заказных блоков цифровых КМОП-схем // III Всероссийская научно-техническая конференция "Проблемы разработки перспективных микроэлектронных систем - 2008": сб. научн. тр. / под общей ред. А.Л. Стемпковского. - М.: ИППМ РАН, 2008. С. 9297.

73. Стемпковский А.Л., Гаврилов С.В., Каграманян Э.Р. Методы логико-временного анализа заказных блоков СБИС // Известия ВУЗов. Электроника. 2008. № 5. С. 41-50.

74. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Статический временной анализ КМОП-схем с учетом дестабилизирующих факторов // Известия ЮФУ. Технические науки. - 2013. №7 (144) - С. 65-70.

75. Гаврилов С.В., Иванова Г.А. Анализ быстродействия сложных цифровых схем с учетом неопределенности технологических и схемных параметров // Вестник Рязанского государственного радиотехнического университета. 2015. (Выпуск 53). С. 29-35.

76. Гаврилов С.В., Иванова Г.А., Соловьев А.Н., Стемпковский А.Л. Оптимизация схем кодирования на основе выбора варианта коммутаций с учетом логических корреляций между выходами комбинационной

схемы // Известия ЮФУ. Технические науки. - 2015. №6 (167), C. 255262.

77. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Алгоритмы характеризации и анализа задержек КМОП-вентелей с учетом деградации транзисторов // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2013, "IS&IT'13". 2013. C.250-251.

78. Гаврилов С.В., Иванова Г.А., Соловьев А.Н., Щелоков А.Н. Учет логических корреляций между выходами комбинационной схемы при коммутации с входами схемы кодирования // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2015, "IS&IT'15". 2015. С. 192-197.

79. Максимов Ю.Я., Филипповская Е.А. Алгоритмы решения задач нелинейного программирования. М.: МИФИ, 1982. 52 с.

80. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Метод интервальных оценок задержек и выходных фронтов библиотечных элементов нанометровых КМОП-схем // Известия ЮФУ. Технические науки. 2012. №7 (132). С. 70-76.

81. Гаврилов С.В., Гудкова О.Н., Пирютина Г.А. Метод анализа быстродействия вентилей с учетом одновременного переключения входов // V Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем - 2012": сб. научн. тр. / под общей ред. А.Л. Стемпковского. М.: ИППМ РАН, 2012. С. 119-124.

82. Гаврилов С.В., Иванова Г.А., Манукян А.А. Новые проблемы логико-топологического синтеза заказных сложно-функциональных блоков и методы их решения // Информационные технологии. 2014. № 8. С. 44-50.

83. Гаврилов С.В., Иванова Г.А., Стемпковский А.Л. Теоретико-графовая модель сложно-функциональных блоков для КМОП технологий с

трехмерной структурой транзистора // Известия ЮФУ. Технические науки. 2014. № 7 (156), C. 58-66.

84. Гаврилов С.В., Иванова Г.А., Манукян А.А. Методы проектирования заказных сложно-функциональных блоков в базисе элементов с регулярной топологической структурой в слоях поликремния и диффузии // VI Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем - 2014. "Сборник трудов / под общ. ред. академика РАН А.Л. Стемпковского. М.: ИППМ РАН, 2014. Часть I. С. 161-166.

85. Гаврилов С.В., Иванова Г.А., Волобуев П.С. Актуальные проблемы автоматизации логико-топологического проектирования библиотечных элементов и блоков СБИС для нанометровых технологий // Вестник Рязанского государственного радиотехнического университета. 2014. № 4 (Выпуск 50). Часть 1. С. 69-77.

86. Sergey Gavrilov, Galina Ivanova, Pavel Volobuev, Aram Manukyan. Methods of logical synthesis for library elements and blocks with regular layout structure // 2015 IEEE 35th International Conference on Electronics and Nanotechnology (ELNANO-2015). 2015. P. 138-141.

87. Gavrilov S., Ivanova G. Simultaneous Logic and Layout Synthesis for Fin-fet Based Elements with Regular Layout in Рolysilicon and Diffusion // Proceedings of IEEE East-West Design & Test Symposium (EWDTS'2015). 2015. P. 264-267.

88. Гаврилов С.В., Пирютина Г.А., Щелоков А.Н. Анализ задержек библиотечных элементов с учетом смещения входных фронтов // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2012, "Интеллектуальные САПР". 2012. C.109-110.

89. Пирютина Г.А. Характеризация и анализ задержек сложных вентилей с учетом сдвига входных сигналов во времени // «Микроэлектроника и Информатика-2013». 20-я Всероссийская межвузовская научно-

техническая конференция студентов и аспирантов: Тезисы докладов. 2013. с.106.

90. Гаврилов С.В., Иванова Г.А., Щелоков А.Н. Методы логико-топологического синтеза библиотечных элементов для КМОП технологий с трехмерной структурой транзистора // Труды Международного конгресса по интеллектуальным системам и информационным технологиям - 2014, "IS&IT'14". 2014. С. 98-102.

91. Гаврилов С.В., Иванова Г.А., Рыжова Д.И. Интервальная модель задержек КМОП вентиля // IV Международная научно-практическая конференция «Отечественная наука в эпоху изменений: постулаты прошлого и теории нового времени». 2014. № 4. Часть 4. С. 17-20.

92. Уэлш Б., Джонс К., Хоббс Дж. Практическое программирование на Tcl и Tk. 4-е изд. - М.: Издательский дом "Вильямс", 2004. - 1136 с.