Моделирование динамических параметров КМОП логических элементов для синтеза цифровых интегральных схем тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Поляков, Денис Александрович

• Поляков, Денис Александрович
• кандидат технических наук
• 2007

Оглавление диссертации кандидат технических наук Поляков, Денис Александрович

Введение

1. Литературный обзор

1.1. Развитие электронной промышленности и вычислительной техники

1.2. Особенности применения микроэлектронных изделий в автомобильной промышленности

1.3. Аналоговое и логическое моделирование

1.3.1. Логическое моделирование на основе связанных событий

1.3.2. Модельные представления задержки логического элемента

1.3.3. Ограничение применимости логического моделирования

1.3.4. Влияние линий связи

1.4. Динамические параметры логических элементов

1.4.1. Задержка логического элемента

1.4.2. Динамическая емкость

1.4.3. Параметры стабильности работы последовательных элементов

1.5. Методика измерений задержки на реальных кристаллах

1.6. Тестовые схемы верификации логического моделирования

1.7. Постановка задачи исследований

-32. Методика оценки погрешности результатов логического моделирования

2.1. Смысл и назначение верификации

2.2. Методика оценки динамических параметров

2.3. Разработка тестовой схемы

2.3.1. Критерий верификации

2.3.2. Сравнение результатов аналогового и логического моделирования

2.4. Анализ метода определения динамических параметров с помощью тестовых схем.

2.5. Выводы

3. Разработка путей уменьшения погрешности логического моделирования

3.1. Анализ причин высокой погрешности

3.2. Методика определения порогового напряжения для расчета задержки логического элемента

3.3. Влияние формы входного воздействия на задержку логического элемента

3.4. Влияние нелинейности емкостной нагрузки

3.4.1. Определение характера емкостной нагрузки

3.4.2. Емкости межэлементных соединений

-43.5. Разработка итоговой схемы измерения

3.6. Выводы

4. Программный комплекс для автоматизации расчета динамических параметров цифровых библиотек

4.1. Назначение и решаемые проблемы.

4.2. Входной язык для формирования заданий

4.3. Программное обеспечение

4.4. Комплекс программного обеспечения

4.4.1. Особенности комплекса программного обеспечения

4.4.2. Состав комплекса программного обеспечения

4.4.3. Принцип построения блока расчета динамического параметра

4.4.4. Особенности блоков расчета динамических параметров

4.5. Выводы

5. Практические результаты работы

5.1. Использование комплекса автоматического расчета при разработке и оптимизации цифровых библиотек

5.2. Выводы

Введение диссертации (часть автореферата) на тему «Моделирование динамических параметров КМОП логических элементов для синтеза цифровых интегральных схем»

Актуальность темы. Интегральная электроника представляет собой активно развивающуюся отрасль современной промышленности. Одним из важных направлений является разработка ASIC (Application Specific Integrated Circuit - интегральные схемы особого назначения) для автомобильной промышленности. К таким схемам предъявляются особые требования по надежности в предельно широком диапазоне внешних условий: батарейное питание от 6 В до 40 В с помехами до 10 В и рабочая температура от - 40°С до 150°С.

На текущем этапе развития автомобильной полупроводниковой электроники микросхемы ASIC проектируется по типу SoC (System-on-Crystal -система на кристалле), что означает реализацию в одном кристалле логических узлов, прецизионных аналоговых блоков и высоковольтных выходных элементов. Для изготовления таких микросхем используется нестандартный технологический процесс, что влечет за собой необходимость разработки собственного комплекса библиотек аналоговых и логических элементов. Постоянное уменьшение топологических норм проектирования в процессе миниатюризации приводит к росту числа элементов в одном кристалле, что в значительной степени увеличивает вклад паразитных структур в динамику переходных процессов в цифровых устройствах. Уменьшение геометрических размеров МОП-транзисторов (метал - оксид - полупроводник) влияет на структуру требований к элементам цифровых библиотек, а также на методы оптимизации их характеристик.

Диссертация посвящена разработке методик расчета динамических параметров КМОП (комплементарный МОП) логических элементов и подготовке данных (библиотек) для систем автоматического синтеза логических устройств. В работе предложен критерий оценки погрешности расчета динамических параметров библиотек, представлены методы уменьшения этой погрешности, а также описан программный комплекс для автоматизации подготовки библиотек логических элементов.

Системы автоматического синтеза используют данные о задержках распространения сигнала через логические элементы как исходные числовые данные. Таблицы задержек содержат десятки тысяч чисел. От точности, с которой подготовлены эти данные, полностью зависит результат оптимизации быстродействия синтезируемых логических устройств.

Тема работы является актуальной и представляет практический интерес для разработки микросхем специального назначения для автомобильной промышленности.

Целью работы является разработка средств автоматизации расчета динамических параметров логических элементов, составляющих базу данных для синтеза цифровых блоков микросхем.

Для достижения поставленной цели необходимо решить следующие задачи:

1. разработка критериев оценки точности расчета динамических параметров, которые используются при моделировании переходных процессов на логическом уровне;

2. разработка путей модификации методики расчета динамических параметров для уменьшения погрешности расчета динамических параметров;

3. разработка программного комплекса, обеспечивающего автоматизацию расчета всех параметров логических элементов, необходимых для работы систем автоматического синтеза логических устройств.

Научной новизной обладают следующие результаты, полученные автором в процессе выполнения работы:

1. предложен количественный критерий оценки погрешности расчета динамических параметров логических элементов путем поэлементного сравнения результатов моделирования сложных блоков на логическом уровне с результатами их аналогового моделирования;

2. предложена методика расчета динамических параметров отдельных логических элементов, позволившая уменьшить погрешность расчета задержек со 20% до 1%.

Научные положения, выносимые на защиту:

1. Поэлементное сравнение задержек прохождения сигналов по критическому пути, рассчитанных методами аналогового моделирования, с результатами моделирования той же схемы на логическом уровне является надежным критерием оценки погрешности данных о задержках логических элементов в составе используемых библиотек.

2. Замена традиционной линейной аппроксимации входных сигналов на приближенную к реальной нелинейную форму позволяет существенно снизить погрешность расчета задержек логических элементов.

3. Использование при расчете динамических параметров отдельных элементов приближенной к реальности комбинированной формы представления нагрузочной емкости в виде суммы идеальной емкости проводников и нелинейных входных емкостей логических элементов дает возможность дополнительного уменьшения погрешности расчета задержек логических элементов.

Практическая значимость работы состоит в следующем:

1. На основе предложенных методик разработано программное обеспечение для расчета динамических параметров логических элементов и подготовки библиотек для систем автоматического синтеза логических устройств.

2. Автоматизация процесса подготовки библиотек для синтеза логических устройств позволили уменьшить число ошибок в библиотеках за счет исключения ручной работы при занесении расчетных данных в библиотеки.

3. Использование предлагаемого программного обеспечения позволило уменьшить трудозатраты, необходимые для полного расчета всех необходимых динамических параметров одной библиотеки элементов с нескольких десятков дней работы группы специалистов до 48 часов автономной работы одного компьютера.

Внедрение результатов работы. Результаты диссертационной работы внедрены при создании комплекса программ для расчета динамических параметров логических элементов и оптимизации библиотек для различных технологических процессов их изготовления, в процессе проектирования новых библиотек логических элементов по топологическим нормам 0.8 мкм, 0.5 мкм и 0.35 мкм в Санкт-Петербургском филиале фирмы «ELMOS Design Services BV».

Апробация работы. Основные результаты диссертационной работы докладывались и обсуждались на следующих конференциях и школах:

• на конференциях профессорско - преподавательского состава Санкт-Петербургского государственного электротехнического университета СПбГЭТУ «ЛЭТИ», Санкт-Петербург, 2003-2006гг.;

• на региональных молодежных научных школах по твердотельной электронике «Наноматериалы, наноструктуры, нанотехнологии и методы их анализа», Санкт-Петербург, 2001г.; «Микро- и наносистемная техника: материалы, технологии, структуры и приборы», Санкт-Петербург, 2002г.; «Микро- и нанотехнологии», Санкт-Петербург, 2003г.; «Физика и технология микро- и наноструктур», Санкт-Петербург, 2004г., «Актуальные аспекты нанотехнологии», Санкт-Петербург, 2005г., «Нанотехнологии и нанодиагностика», Санкт-Петербург, 2006г.; «Технология и дизайн микросхем» 2005г.;

• на региональной научно-технической конференции, посвященной Дню радио, 2006г.;

• на 4-й, 5-ой, 6-ой Всероссийских молодежных конференциях по физике полупроводников и полупроводниковой опто- и наноэлектронике, Санкт-Петербург, 2002,2003, 2004гг.

Публикации. По теме опубликованы 2 научные работы, из них - 1 статья, которая входит в перечень изданий, рекомендованных ВАК РФ и 1 работа в материалах молодежной школы.

Структура и объем диссертации. Диссертация состоит из введения, пяти глав с выводами, заключения, одного приложения и списка литературы, включающего 73 наименования. Основная часть работы изложена на 107 страниц машинописного текста. Работа содержит 72 рисунка и 8 таблиц.

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Поляков, Денис Александрович

5.2. Выводы

1. Описаны результаты практического применения комплекса программ автоматизации расчета динамических параметров логических элементов и оптимизации библиотек для различных вариантов технологии их изготовления.

2. Использование комплекса автоматизации расчета динамических параметров логических элементов позволило провести оптимизацию динамических характеристик наборов логических элементов, изготавливаемых с технологическими нормами проектирования 0.35 мкм, 0.5 мкм и 0.8 мкм.

Заключение

Научные результаты диссертационной работы, посвященной вопросам разработки методов расчета динамических параметров КМОП логических элементов и подготовки библиотек для систем автоматического синтеза логических устройств, могут быть сформулированы следующим образом:

1. Разработан критерий оценки точности расчета динамических параметров, которые используются при моделировании переходных процессов на логическом уровне;

2. Показано, что поэлементное сравнение задержек прохождения сигналов по критическому пути, рассчитанных методами аналогового моделирования, с результатами моделирования той же схемы на логическом уровне является надежным количественным критерием оценки погрешности данных о задержках логических элементов в составе используемых библиотек.

3. Предложена методика расчета динамических параметров отдельных логических элементов, позволившая уменьшить погрешность расчета динамических параметров расчета задержек с 20 до 1 %.

4. Установлено, что существенное снижение погрешности расчета задержек логических элементов может быть достигнуто при замене традиционной линейной аппроксимации входных сигналов на приближенную к реальной нелинейную форму.

5. Показано, что дополнительное уменьшение погрешности расчета задержек логических элементов может быть получено при использовании при расчете динамических параметров отдельных элементов приближенной к реальности комбинированной формы представления нагрузочной емкости в виде суммы идеальной емкости проводников и нелинейных входных емкостей логических элементов.

Таким образом, основным научным результатом является создание методики проектирования библиотеки логических элементов, которая позволяет увеличить эффективность использования средств САПР при разработке цифровых блоков микросхем.

Практические результаты диссертационной работы состоят в следующем:

1. Создан комплекс автоматизации расчета динамических параметров логических элементов и подготовки библиотек для систем автоматического синтеза логических устройств в автоматическом режиме.

2. Исключение ручной работы при занесении расчетных данных в библиотеки для синтеза логических устройств за счет автоматизации процесса их подготовки позволили существенным образом уменьшить число ошибок в библиотеках, связанных с человеческим фактором.

3. Использование предлагаемого программного обеспечения позволило уменьшить трудозатраты, необходимые для полного расчета всех необходимых динамических параметров одной библиотеки элементов с нескольких десятков дней работы группы специалистов до 48 часов автономной работы одного компьютера.

Основным практическим результатом диссертационной работы является создание программного обеспечения для автоматизации расчета динамических параметров логических элементов и использование его при проектировании библиотек логических элементов по топологическим нормам проектирования 0,5 и 0, 35 мкм в Санкт-Петербургском филиале фирмы «ELMOS Design Services B.V.».

Список литературы диссертационного исследования кандидат технических наук Поляков, Денис Александрович, 2007 год

1. Полевые транзисторы, пер. с англ., М., 1971; Зи С. М

2. G. Moore, "Cramming more components onto integrated circuit", Electronics, vol.38, no. 8, Apr. 1965, pp. 82-85

3. В.Г. Немудров, Г. Мартин "Системы-на-кристалле. Проектирование и развитие", Техносфера, 2004

4. P.W. Case, at el. "Solid Logic Design Automation", IBM J. Res. Dev., Apr. 1964, pp. 127-140

5. Verilog Hardware Description Languages Reference Manual, Release 1.0, November, 1991, ОVI, 1991

6. IEEE Standard Hardware Description Language Based on the Verilog Hardware Description Language, IEEE Std 1364-1995, NY IEEE, 1996

7. IEEE Standard VHDL Language Reference Manual, IEEE Std 1076-1987, NY IEEE, 1988

8. Don MacMillen, Michael butts, Raul Camposano, Dwight Hill and Tomas W. Williams, "An Industrial View of Electronic Design Automation", IEEE trans. CADICS vol. 19, no. 12, Dec. 2000, pp. 1428 1448

9. P.W. Case, at el. "Design Automation in IBM", IBM J. Res. Dev., vol. 5, no. 5, Sept. 1981, pp. 631-646

10. J.J. Engel, at el. "Design methodology for IBM ASIC products", IBM J. Res. Dev., vol. 40, no. 4, July 1996, pp. 387-406

11. Neil H.H. Weste, D. Harris "CMOS VLSI DESIGN: A Circuit and Systems Perspective", New York, Addison Wesley 3 ed., 2005

12. Maly Wojciech "Computer-aided design for VLSI circuit manufacturability", Proc. IEEE 1990, Vol. 78, No. 2, pp.356-392

13. Виктор Денисенко «Проблемы схемотехнического моделирования КМОП СБИС», журнал «Компоненты и технологии», №3, 2002 г., с. 74-78

14. Виктор Денисенко «Проблемы схемотехнического моделирования КМОП СБИС», журнал «Компоненты и технологии», №4,2002 г., с. 100-104

15. S.-Z. Sun D.H.C. Du H.-C. Chen "Efficient Timing Analysis for CMOS Circuits Considering Data Dependent Delays" Proc. IEEE International Conf. on ICCD Cambridge Massachusetts 1994, pp. 156-159

16. G. Rabbat "Hardware and Software concepts in VLSI", New York: Nostrad Reinhold, 1983

17. Auvergne D. Daga J.M. Rezzoug M. „Signal transition time effect on CMOS delay evaluation" IEEE Trans. On CAS-147(9) 2000, pp. 1362-1369

18. A I Kayssi KA Sakallah TN Mudge "The Impact of Signal Transition Time on Path Delay Computation" IEEE Trans. On CAS-II: ADSP Vol.40, No. 5 May 1993, pp.302-309

19. Vassilios Gerousis, Nghiem Phan, Dave Weaver "New Delay Model for 0.5um CMOS ASIC", IEEE Proc. 1993, pp. 511-514

20. Yasuhiro Tomita, Nobufusa Iwanishi, Ryuichi Yamaguchi "Dual Threshold Delay Model for Nonlinear Device Characterization", IEEE Custom 1С Conf., 1995, pp. 371-374

21. E. Seewann "Switching Speeds of MOS Inverters" IEEE JSSC 15(4) 1980, pp. 246-252

22. Takayasu Sakurai "Approximation of Wiring Delay in MOSFET LSI", IEEE JSSC, Vol. SC-18, No. 4, Aug. 1983, pp.418-426

23. T. Tokuda, K. Okazaki, K. Sakashita, I. Ohkura, T. Enomoto "Delay-time modeling for ED MOS logic LSI", IEEE Trans. CAD, vol. CAD-2, July 1983, pp. 129-134

24. T. Tokuda K. Okazaki K. Sakashita I. Ohkura T. Enomoto "Delay time modeling for ED MOS logic LSI" IEEE Trans. CAD vol. CAD-2 July 1983, pp. 129-134

25. M.D. Matson, L.A. Glasser "Macromodeling and optimization of digital MOS circuit", IEEE Trans. CAD, Vol. 5, Oct. 1986, pp. 659-678

26. N.Hedenstierna K.O. Jeppson "CMOS circuit speed and buffer optimization" IEEE Trans. CAD vol. CAD-6 no.2, Mar. 1987, pp.270-281

27. L.M. Brocco S.P. McCormick J. Allen "Macromodeling CMOS circuits for timing simulation" IEEE Trans. CAD vol.7 Dec. 1988, pp. 1237-1249

28. Y.-H. Jun К. Jun S.-B. Park "An Accurate and Eficient Delay time Modeling for MOS Logic Circuits using Polynomial Approximation" IEEE Trans. On CAD Design of 1С and Systems 9(6), 1989, pp. 1027-1032

29. Hau-Yung Chen, Santanu Dutta "A Timing Model for Static CMOS Gates" IEEE Conference on CAD 1989, pp. 72-75

30. A. Nabavi-Lishi N.C. Rumin "Inverter Models of CMOS Gates for Supply Current and Delay Evaluation" IEEE Trans. On CAD of Integrated Circuits and Systems. Vol. 13. No. 10 Oct. 1994, pp. 1271-1279

31. L. Bisdounis and S. Nikolaidis 0. Koufopavlou "Propagation delay and short-circuit power dissipation modeling of the CMOS inverter" IEEE Trans. On circuit and systems -I: vol.45 Mar. 1998, pp.259-270

32. Ayman I. Kayssi, Karem A. Sakallah, Timcthy m Burks "Analytical Transient Response of CMOS Inverters", IEEE Tran. On CAS-1, Vol.39, No.l, January 1992, pp.42-45

33. Harish Sarin and Andrew J. McNelly "A Power Modeling and Characterization Method For Logic Simulation", IEEE 1995 Custom Integrated Circuits conf., 1995, pp. 363-366

34. F. Dartu, N. Menezes, J. Qian, and L.T. Pillage, "A gate delay model for highspeed CMOS circuits," Proc. 31st ACM/IEEE Design Automation Conference, June 1994, pp. 576-580

35. A Hirata H Onodera K. Tamaru "Proposal of a timing model for CMOS logic gates driving a CRC pi load" IEEE/ACM International Conference on CAD San Jose CA Nov. 1998, pp.537-544

36. J.T. Kong D. Overhauser "Method to Improve Digital MOS Macromodel Accuracy" IEEE Trans. On CAD Design 1С and Systems 14(7) 1995, pp. 868-881

37. M. Hared, N.Rumin "CMOS Inverter Current and Delay Model Incorporating Interconnect Effects", IEEE Proc. 1998, pp.86-89

38. Anas A. Hamoui, Nicholas C. Rumin "An Analytical Model for Current, Delay, and Power Analysis of Submicron CMOS Logic Circuits", IEEE Tran. CAS-II: ADSP, Vol. 47, No. 10, Oct. 2000, pp. 999-1007

39. Mohamed Hafed, Mourad Oulmane, Nicholas C. Rumin "Delay and Current Estimation in a CMOS Inverter with an RC Load", IEEE Tran. CADICS, Vol. 20, No. 1, Jan. 2001, pp. 80-89

40. P. Maurine, M. Rezzoug, N. Azemard, and D. Auvergne "Transition Time Modeling in Deep Submicron CMOS", IEEE Trans. CADICS, Vol. 21, No. 11, Nov. 2002, pp. 1352-1363

41. A. Kabbani, D. Al-Khalili, and A. J. Al-Khalili "Delay Analysis of CMOS Gates Using Modified Logical Effort Model", IEEE Trans. CADICS, Vol. 24, No. 6, June 2005, pp.93 7-947

42. Sutherland, B. Sproull, and D. Harries "Logical effort: Design Fast CMOS Circuits", San Francisco, CA: Morgan Kaufmann, Jan. 1999.

43. M. John and S. Smith "Application-Specific Integrated Circuits", Reading, MA: Addison-Wesley, 1997.

44. J. P. Uyemura "CMOS Circuit Logic Design", Norwell, MA: Kluwer, 1999.

45. A. Patel, W. Bridgewater, R. Pokala "Newton: Logic simulation with circuit simulation accuracy for ASIC design", IEEE 1986 Custom Intergrated Circuits Conf., Portland, OR, June 1986, pp. 456-459

46. Eui-Young Chung, Byung-Ha Joo, Young-Keun Lee, Kyung-Ho Kim, and Sang-Hoon Lee "Advanced Delay Analysis Method For Submicron ASIC Technology", 1992, pp. 471-473

47. Alexander Chatzigeorgiou, Spiridon Nikolaidis, Ioannis Tsoukalas "A Modeling Technique for CMOS Gates", IEEE Tran. CADICS, Vol. 18, No. 5, May 1999, pp. 557-575

48. D. Auvergne, N. Azemard, D. Deschacht and M. Robert "Input Wafeform Slope Effects in CMOS Delays", IEEE JSSC, vol. 25, no.6, Dec. 1990, pp. 1588-1590

49. A. Nabavi-Lishi and N.C. Rumin "Inverter Models of CMOS Gates for Supply Current and Delay Evaluation", IEEE trans, on CADICS, vol. 13, no. 10, October 1994, pp.1271-1279

50. B. S. Cherkauer and E. G. Friedman, "Channel width tapering of serially connected MOSFET's with emphasis on power dissipation," IEEE Trans. VLSI Syst., vol. 2,, Mar. 1994, pp. 100-113

51. J. Juan-Chico, M.J. Bellido, A.J. Acosta, A. Barriga and M. Valencia "Delay degradation effect in submicronic CMOS inverters", pp. 215-224

52. Semiconductor Industry Association, "International Technology Roadmap for Semiconductors", 1997

53. A. Vittal, "Crosstalk in VLSI interconnections", IEEE trans., CAD, vol. 18, no. 12, Dec. 1999, pp. 1817-1824

54. Y. Ismail, E. Friedman and J. Neves, "Figures of merit to characterize the importance of onchip interconnect", IEEE trans. VLSI, vol. 7, no. 4, Dec. 1999

55. Siegfried K. Wiedmann "A Novel Saturation Control in TTL Circuits", IEEE Jour. SSC, June 1972, pp. 243-250

56. Takayasu Sakurai, Richard A. Newton "Alpha-Power Law MOSFET Model and its Applications to CMOS Inverter Delay and Other Formulation", IEEE JSSC, Vol. 25, No. 2, Apr. 1990, pp. 584-594

57. Takayasu Sakurai, Richard A. Newton "A simple MOSFET model for circuit analysis" IEEE Trans. Electron Devices vol.38 no.4 Apr.1991, pp.887-894

58. S. Dutta S.S.M. Shetty S.L. Lusky "A Comprehensive Delay Model for CMOS Inverters" IEEE JSSC 30(8) 1995, pp. 864-871

59. J.B. Sulistyo and D.S. Ha "A New Characterization Method for Delay and Power Dissipation of Standard Library Cells", VLSI Design, vol. 15(3), 2002, pp. 667678

60. Jones Characterization of standard cell libraries in Proc. CICC May20 1985 pp.43 8-441

61. Jou J.Y. Lin J.Y. and Shen W.Z. "A power modeling and characterization method for the CMOS standard cell library" Digest of Technical Paper, International Conference on CAD IEEE 1990, pp. 400-404

62. Jens U. Horstmann, Hans W. Eichel, Robert L. Coates "Metastability Behavior of CMOS ASIC Flip-Flops in Theory and Test", IEEE JSSC, vol. 24, no. 1, February 1989, pp.146-157

63. Tomasz Kacprazak, Alexander Albicki "Analysis of Metastable Operation in RS CMOS Flip-Flops", IEEE JSCC, Vol. 22, No. 1, Feb. 1987, pp. 57-64

64. Stephen T. Flannagan "Synchronization Reliability in CMOS Technology", IEEE JSCC, Vol. 20, No. 4, Aug. 1985, pp. 880-882

65. Harry J. M. Veendrick "The Behavior of Flip-Flops Used as Synchronizers and Prediction of Their Failure Rate", IEEE JSCC, Vol. 15, No. 2, Apr. 1980, pp. 169176

66. Clemenz L. Portmann, Teresa H. Y. Meng "Metastability in CMOS Library Elemetns in Reduces Supply and Technology Scaled Applications", IEEE JSCC, Vol. 30, No. 1, Jan. 1995, pp. 39-46

67. L.-S. Kim, R.W. Dutton "Metastability of CMOS Latch/flip-flop", IEEE JSCC, Vol. 25, No. 4, Aug. 1990, pp. 942-951

68. D. Markovic, B. Nikolic and R.W. Brodersen "Analysis and Design of Low-Energy Flip-Flop", ISLPED01, Aug. 2001, pp. 52 55

69. William J. Dally, John W. Poulton "Digital System Engineering", UK Cambrige, 1998

70. Поляков Д.А., Таиров IO.M. «Исследование точности методов аналоговой экстракции динамических параметров логических элементов». Изв. СПбГЭТУ «ЛЭТИ». Сер. Физика твердого тела и электроника. 2005. -Вып.1. - С. 22-24.