Аппаратная реализация кодеков Рида-Соломона на плис на основе высокоуровневых параметризованных описаний функциональных узлов тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Тайлеб ур. Мазуз Незхат

• Тайлеб ур. Мазуз Незхат
• кандидат технических наук
• 2012

Оглавление диссертации кандидат технических наук Тайлеб ур. Мазуз Незхат

Список используемых сокращений.

Введение.

Глава 1. Теоретические основы кодирования и декодирования кодов Рида-Соломона.

1.1 Поля Галуа и их характеристики.

1.2 Арифметические операции в полях Галуа.

1.2.1 Арифметические операции над элементами поля.

1.2.2 Арифметические операции над полиномами.

1.3 Коды Рида-Соломона.

1.3.1 Существо проведенных исследований.

1.3.2 Кодирование РС-кодов.

1.3.3 Декодирование РС-кодов.

1.3.4 Оценка аппаратной реализации алгоритмов решения ключевого уравнения.

1.3.5 Выводы по оценкам аппаратной реализации алгоритмов решения ключевого уравнения в РС-декодере.

1.3.6 Оценка количества типовых узлов и задержки критического пути блоков РС-кодеков.

1.4 Выводы по первой главе.

Глава 2. Современный подход к проектированию систем цифровой обработки сигналов на ПЛИС.

2.1 Программируемые логические интегральные схемы.

2.2 Структура ПЛИС типа БРвА фирмы Х11ЖХ.

2.2.1 Семейство УЖ.ТЕХ-4.

2.2.2 Семейство УЖТЕХ-б.

2.2.3 Семейство БРАЯТАК-б.

2.3 САПР ПЛИС и языки описания аппаратуры.

2.3.1 Языки описания аппаратуры (НБЬ).

2.3.2 Особенности САПР 1БЕ фирмы Х1ЬМХ.

2.3.3 Типовой маршрут проектирования в САПР 1БЕ.

2.3.4 Функциональное моделирование.

2.3.5 Оценка сложности аппаратной реализации на ПЛИС.

2.4 Учёт особенностей схемотехники ПЛИС на примере проектирования трехвходовых многоразрядных сумматоров.

2.4.1 Разработка вариантов проектов трёх-входового многоразрядного сумматора.

2.4.2 Анализ результатов различных способов проектирования трёхвходовых многоразрядных сумматоров.

2.4.3 Рекомендации по методике проектирования типовых функциональных узлов устройств на ПЛИС.

2.5 Результаты и выводы по второй главе.

Глава 3. Высокоуровневые параметризованные описания типовых функциональных узлов и блоков и методика проектирования РС-кодеков на их базе.

3.1 Проектирование РС-кодеков.

3.2 Постановка задачи проектирования РС-кодеков.

3.2.1 Формальная постановка задачи.

3.2.2 Выбор и ранжирование показателей качества проектов РС-кодеков.

3.2.3 Ограничения на класс проектируемых РС-кодеков.

3.3 Методика проектирования РС-кодеков.

3.3.1 Подмножество высокоуровневых параметризованных описаний типовых функциональных узлов и блоков РС-кодеков.

3.3.2 Состав библиотеки высокоуровневых параметризованных описаний функциональных узлов и блоков РС-кодеков.

3.3.3 Создание HDL-описаний узлов, выполняющих арифметические операции над элементами в поле Галуа.

3.3.4 Создание HDL-описаний узлов арифметических операций над полиномами.

3.3.5 Создание MATLAB-функций для генерации значений параметров настройки узлов и блоков РС-кодеков и эталонов, используемых при верификации проектов РС-кодеков.

3.4 Оценка эффективности предложенной методики проектирования на примере разработки проектов одноканального РС-кодера и одноканального РС-декодера.

3.4.1 Исследование и разработка проекта одноканального РС-кодера.

3.4.2 Эксперимент по сравнению проекта одноканального РС-кодера с фирменным решением XILINX.

3.4.3 Исследование и разработка проекта одноканального РС-декодера.

3.4.4 Создание HDL-описаний типовых блоков РС-декодера.

3.4.5 Уточненная оценка сложности аппаратуры и задержки критического пути в схемах РС-кодеков.

3.4.6 Эксперимент по сравнению проекта одноканального РС-декодера с фирменным решением - IP-ядром фирмы XILINX.

3.5 Результаты и выводы по третьей главе.

Глава 4. Проект высокоскоростного многоканального РС-декодера для оптоволоконных сетей связи.

4.1 Структура кадра стандарта G.709.

4.2 Реализация проекта РС-декодера стандарта G.709.

4.2.1 Первый вариант (В1) — параллельная установка 16 одноканальных декодеров DEC T1 собственной разработки.

4.2.2 Второй вариант (В2) — параллельная установка двух восьми-канальных декодеров DECT2.

4.2.3 Третий вариант (ВЗ) — параллельная установка двух восьми-канальных декодеров DECT3 с конвейерным блоком KESOLV.

4.2.4 Четвертый вариант (В4) — Параллельная установка 16 IP-ядер одноканального РС-декодера фирмы Xilinx DECX1.

4.2.5 Пятый вариант (В5) — Параллельная установка восьми IP-ядер двух-канальных PC декодеров фирмы Xilinx.

4.3 Сравнения способа ввода данных в многоканальных декодерах DEC T3 и DEC X

4.4 Анализ эффективности реализации на ПЛИС пяти вариантов компонентов проектов многоканального РС-декодера стандарта G.709.

4.5 Анализ пяти вариантов проектов многоканального декодера G.709.

4.6 Характеристики многоканального РС-декодера DEC T3.

4.7 Верификация авторских вариантов проектов РС-декодера.

4.8 Рекомендации по проектированию РС-кодеков в САПР ISE.

4.9 Результаты и выводы по четвёртой главе.

Введение диссертации (часть автореферата) на тему «Аппаратная реализация кодеков Рида-Соломона на плис на основе высокоуровневых параметризованных описаний функциональных узлов»

Одним из путей повышения помехоустойчивости систем передачи и обработки потока данных является использование информационной избыточности — помехоустойчивого кодирования (FEC — Forward Error Correction) [1]. Среди методов обеспечения помехоустойчивого кодирования можно отметить применение циклических кодов, в частности кодов Рида-Соломона (коротко PC-кодов). Устройства, программно и аппаратно реализующие алгоритмы кодирования и декодирования этих кодов РС-кодеки [2] (обобщенное название PC-кодеров и PC-декодеров) применяются в сетях ЭВМ, например в оптоволоконных сетях стандарта ITU-T G.709 [3], в оптических системах подводного оптоволоконного кабеля ITU-T G.975, в сетях цифрового телевидения, в спутниковой и сотовой связи, при передаче данных по телефонным каналам, в системах хранения информации на магнитных и оптических дисках и т.д. На эти коды базируются сетевые стандарты IEEE 802.16 (сети Wi MAX), ATSC (цифровое телевидение), CCSDS (сети космической связи) и др.

Хотя теоретическая база PC-кодов известна уже более пятидесяти лет, их внедрение в системы реального времени ограничивалось недостаточностью вычислительных ресурсов. Только с появлением быстродействующих микропроцессоров и сверхбольших интегральных схем (СБИС) стало возможным эффективно реализовать такие устройства в высокоскоростных системах передачи и обработки информации реального времени.

Одним из способов снижения требований к быстродействию таких устройств является многоканальность, при которой поток данных представляет последовательность символов, принадлежащих нескольким каналам. Современные многоканальные РС-кодеки представляют собой сложные специализированные устройства цифровой обработки сигналов, организация вычислительного процесса в которых реализуется с использованием принципов параллелизма, конвейеризации, мультипроцессирования, разделения вычислительных ресурсов во времени и пространстве и т.д.

В условиях мелкосерийного производства реализация PC-кодеков в виде СБИС излишне дорога. Однако с появлением программируемых интегральных схем (ПЛИС) со встроенными процессорными ядрами, модулями блочной памяти, высокоскоростными приёмо-передатчиками (трансиверами) и т.п., появились возможности эффективной реализации мелкосерийного производства подобных устройств.

Параллельно с развитием технологии ПЛИС развиваются соответствующие системы автоматизации проектирования (САПР) и языки описания аппаратуры (HDL - Hardware Description Language), на которых выполняется описание проекта (совокупность информации о проектируемом объекте). В узком смысле в данной работе термин «проект» означает HDL-описание устройства.

При разработке PC-кодеков с помощью современных САПР приходится находить баланс между качеством проектов, трудоёмкостью и временем их создания.

Существуют разные подходы к проектированию PC-кодеков. Упрощенное дерево возможных проектных решений иллюстрирует рис. 1.

Рис. 1. Дерево возможных решений в области проектирования РС-кодеков Рассмотрим некоторые из них.

Если говорить о приобретении проектов PC-кодеков у сторонних фирм в виде IP-ядер (известны десятки зарубежных фирм-поставщиков и одна отечественная) или использовании IP-ядер, создаваемых генераторами ядер современных САПР (IP-ядро фирмы XILINX [4] стоит примерно 5000$, а фирмы Altera [5] примерно 8000$), то естественным преимуществом этого пути является высокие схемотехнические характеристики проектов, небольшие сроки и трудоёмкость процесса проектирования систем. Но общим недостатком таких решений является закрытость описания внутренностей IP-ядер (их исходного кода), невозможность изменения не только алгоритма обработки и структуры IP-ядра, но и его интерфейса. Этот путь хорош для разовых и быстрых решений, но не перспективен в смысле создания собственных продуктов интеллектуальной собственности и накопления опыта проектирования.

Если говорить о разработке HDL-описаний проектов PC-кодеков (см. рис. 1 жирные блоки направо), то помимо преимуществ в приобретении опыта коллективом проектировщиков и получении повторопригодных решений, недостатками такого подхода являются высокая трудоёмкость и большие сроки проектирования, повышенные требования к квалификации проектировщиков и т.п. В этом случае важен выбор уровня HDL описаний проектов устройств, выбор методологии и технологии проектирования и т.п.

Помимо информации о наличии и свойствах IP-ядер в Интернете имеется несколько открытых проектов одноканальных PC-кодеков, представленных в виде высокоуровневых HDL-описаний (например на сайте Opencores [6] есть проект PC-декодера для кода РС(31, 19) [7]). Но их качество невысокое, такие проекты в основной массе не параметризованы (рассчитаны только на определенный PC-код) -поэтому- то они бесплатные.

Если говорить об отечественных IP-ядрах PC-кодеков, то в момент начала работы (2006 г.) над диссертацией они отсутствовали. В настоящее время в Интернете появились данные о разработках одноканальных PC-кодеков фирмы IPrium [8] (IP-ядро стоит 950 евро), но как и другие IP-ядра, они имеют закрытый код, а качество получаемых аппаратных реализаций значительно уступает зарубежным.

Актуальность темы

Учитывая вышесказанное, представляются актуальной задача анализа способов организации PC-кодеков, создание методики проектирования таких устройств на основе высокоуровневых параметризованных HDL-описаний их типовых функциональных узлов и блоков.

Цели и задачи диссертации

Целью работы является разработка средств проектирования РС-кодеков на базе ПЛИС в виде подмножества высокоуровневых параметризованных НБЬ-описаний типовых функциональных узлов и блоков РС-кодеков, а также практическая проверка их эффективности на примере проекта многоканального РС-кодека для оптоволоконных сетей связи стандарта 0.709.

В число задач, которые необходимо решить для достижения постановленной цели входят:

1. исследование и анализ алгоритмов основных арифметических операций в полях Галуа и операций над полиномами, коэффициенты которых принадлежат этому полю, определение состава и функций типовых функциональных узлов, эффективно реализующих их аппаратно;

2. анализ и выбор вариантов алгоритмов типовых блоков РС-кодеков с точки зрения оценки эффективности их аппаратной реализации;

3. исследование и анализ особенностей схемотехники ПЛИС и различных подходов к автоматизированному проектированию устройств на ПЛИС применительно к реализации типовых функциональных узлов и блоков РС-кодеков;

4. исследование и разработка библиотеки высокоуровневых параметризованных Уеп1о§-описаний типовых функциональных узлов и блоков РС-кодеков, учитывающих специфику операций в полях Галуа и особенности элементной базы ПЛИС;

5. разработка библиотеки МАТЪАВ-функций, предназначенных для генерации значений параметров, используемых в НБЬ-описаниях узлов РС-кодеков и для генерации эталонных значений данных, используемых при верификации НБЬ-описаний РС-кодеков методом имитационного моделирования;

6. применение предложенных средств автоматизации проектирования и исследование их эффективности на примере разработки проектов одноканальных и многоканальных РС-кодеков с высокой пропускной способностью применительно к системам оптоволоконной связи стандарта в.709.

Объект исследований

Объектом исследования являются PC-кодеки, их аппаратная реализация в элементном базисе ПЛИС типа FPGA, высокоуровневые параметризованные описания функциональных узлов и блоков PC-кодеков, методы и средства автоматизации проектирования PC-кодеков с использованием HDL-библиотек высокоуровневых описаний их типовых функциональных узлов и блоков.

Предмет исследования

Предметом исследования является структура и алгоритмы функционирования РС-кодеков, их аппаратная реализация в элементном базисе ПЛИС и средства автоматизации проектирования PC-кодеков на базе библиотек высокоуровневых описаний типовых узлов и блоков.

Методы и средства исследования

Используемыми методами и средствами исследования являются: метод имитационного моделирования, математический аппарат полей Галуа, алгоритмы кодирования и декодирования кодов Рида-Соломона, алгоритмы Берлекэмпа-Месси и Евклида, и также формула Форнея.

В качестве инструментария применён пакет прикладных программ MATLAB [9], ориентированный на решение задач математических вычислений, язык описания аппаратуры HDL Verilog [10, 11, 12], САПР фирмы XILINX [13], САПР и пакет моделирования Questasim [14] фирмы Mentor Graphics [15].

Научная новизна заключается в:

1. исследовании и анализе различных алгоритмов выполнения арифметических операций в поле Галуа и создании библиотек высокоуровневых параметризованных HDL-описаний типовых функциональных узлов, эффективно реализующих эти операции в элементном базисе ПЛИС типа FPGA;

2. исследовании и анализе типовых алгоритмов блоков PC-кодеков, оценке эффективности вариантов их схемной реализации и создании библиотеки высокоуровневых параметризованных HDL-описаний типовых блоков РС-кодеков, эффективно реализуемых на ПЛИС типа FPGA;

3. разработке методики автоматизированного проектирования РС кодеков на базе расширяющегося подмножества высокоуровневых параметризованных НБЬ-описаний типовых функциональных узлов и блоков;

4. исследовании способов организации многоканальных декодеров и создании ЬГОЬ-описания проекта многоканального РС-декодера эффективно аппаратно реализуемого на ПЛИС типа БРвА. Его пропускная способность в два раза превышает пропускную способность известных аналогов.

Достоверность выводов и рекомендаций, сформулированных в диссертации, обусловлена корректной постановкой задач и данными, полученными в результате имитационных и физических экспериментов на отладочных платах фирмы Х1ЬМХ: МЬ403 [16] с микросхемой УЖ.ТЕХ-4 [17] и ЭР605 [18] с микросхемой БРАЯТАК-б [19].

Научные положения, выносимые на защиту:

На защиту выносятся:

1. способ высокой параметризации НБЬ-описаний проектов типовых функциональных узлов и блоков РС-кодеков;

2. методика автоматизированного проектирования РС-кодеков на базе наборов высокоуровневых параметризованных НБЬ-описаний их типовых функциональных узлов и блоков;

3. подмножество высокоуровневых НОЬ-описаний типовых функциональных узлов и блоков РС-кодеков, эффективно аппаратно реализуемых в логическом базисе ПЛИС типа БРвА. Эти описания могут быть использованы не только при разработке РС-кодеков, но и как базовые компоненты в проектах систем обработки информации, основанных на применении полей Галуа. Библиотека не имеет известных аналогов;

4. проект многоканального декодера для оптоволоконных сетей стандарта 0.709 отличающегося от известных более высокой пропускной способностью.

Практическая значимость

Предложенная методика проектирования РС-кодеков на базе подмножества высокоуровневых описаний типовых функциональных узлов и блоков позволяет, уменьшить сроки и трудоёмкость процесса проектирования и повысить качество проектов как объектов интеллектуальной собственности. Эффективность разработанной методики и инструментальных средств её поддержки в виде НБЬ-библиотеки описаний типовых узлов и блоков и МАТЬАВ-библиотеки функций, обеспечивающих генерацию эталонов для процесса верификации проектов продемонстрирована на примере проектирования многоканального РС-декодера для оптоволоконных сетей связи стандарта 0.709 со скоростью передачи до 51 Гбит/с. Показана эффективность предложенных решений путём сравнения с известными аналогами. Авторский проект многоканального РС-декодера обладает более высокой пропускной способностью, чем наилучший из известных, построенный на базе 1Р-ядер фирмы Х1ЬЕЧХ не говоря уж о таких показателях, как открытость кода, его повторнопригодность, независимость от САПР и фирмы производителя ПЛИС типа БРвА и т.п.

Описания типовых узлов и блоков прошли не только этапы функциональной верификации, но и синтеза и физической верификации на отладочных платах. Например, физическая верификация блока восьмиканального декодера, являющегося компонентом шестнадцатиканального РС-декодера стандарта 0.709 осуществлена на отладочной плате 8Р605 фирмы ХПтх.

Внедрение результатов исследований

Результаты исследования используются в учебном процессе кафедры ВМСиС МЭИ в курсах «Инженерное проектирование и САПР» [20]. Предполагается их использовать и в курсе «Цифровая обработка сигналов».

Апробация результатов работы

Основные положения диссертации докладывались на следующих конференциях и семинарах:

• научный семинар, посвященный памяти д.т.н., профессора З.М. БЕНЕНСОНА, ВЦ РАН, 2008.

• четырнадцатая международная научно-техническая конференция студентов и аспирантов МЭИ «Радиоэлектроника, электротехника и энергетика», МЭИ (ТУ), 2008;

• тринадцатая международная научно-техническая конференция студентов и аспирантов МЭИ «Радиоэлектроника, электротехника и энергетика», МЭИ (ТУ), 2007;

За доклад [21] автор получил почетный диплом 1 степени на 14 международной научно-технической технической конференции студентов и аспирантов «Радиоэлектроника, электроника и энергетика».

Публикации по теме диссертации

Основные результаты работы, опубликованы в 6 статьях и докладах на конференциях, в том числе одна статья опубликована в журнале «Вестник МЭИ», входящем в перечень ВАК РФ.

1. Тайлеб-Мазуз Н. Параметризованный проект высокоскоростного многоканального декодера кода Рида-Соломона // Вестник МЭИ. - М.: Издательский дом МЭИ, 2011. № 5, -С 112-118.

2. Тайлеб Н., Поляков А.К. Проектирование кодеров и декодеров кода Рида-Соломона на ПЛИС типа FPGA // Сборник трудов научного семинара, посвященного памяти д.т.н., профессора З.М. БЕНЕНСОНА.- М.: ВЦ РАН, 2008. -С. 26-29.

3. Тайлеб ур. Мазуз Н., Поляков А.К., Реализация библиотеки арифметических операций над полиномами в поле Галуа на ПЛИС типа FPGA // Радиоэлектроника, электротехника и энергетика: 14-ая междунар. Науч.-техн. Конф. студентов и аспирантов МЭИ: тез докл. : В 3-х т., - М.: Издательский дом МЭИ, 2008. - Т.1. -С 345-346.

4. Введение в САПР ПЛИС фирмы XILINX: Лабораторный практикум: методическое пособие / Тайлеб Н. [и др.] / под ред. Полякова А. К. и Дерюгина А. А. - М.: Издательский дом МЭИ, 2007.

5. Тайлеб Н., Поляков А. К., Тайлеб М. Библиотека VERILOG-описаний арифметических операций в поле Галуа // Современная Электроника. -М.: СТА-ПРЕСС, 2007. № 5, -С. 46-48.

6. Тайлеб Н., Поляков А. К., Тайлеб М. Некоторые вопросы перепроектирования старой цифровой аппаратуры на новой элементной базе ПЛИС типа FPGA //

Радиоэлектроника, электротехника и энергетика: 13-ая междунар. Науч.-техн. Конф. студентов и аспирантов МЭИ: Тез. докл. : в 3-х т. -М.: Издательский дом МЭИ, 2007. -Т. 1.-С418-419.

Структура и объём диссертационной работы

Работа состоит из введения, четырёх глав, заключения, списка информационных источников из 79 наименований и 3 приложений. Основная часть работы изложена на 177 страницах машинописного текста, содержит 70 рисунков, 27 таблиц. Общий объём диссертации 210 страниц.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Тайлеб ур. Мазуз Незхат

1.4 Выводы по первой главе

В первой главе:

1. рассмотрены основные понятия теории полей Галуа, арифметических операции над элементами и полиномами коды Рида-Соломона, принципы кодирования и декодирования данных с применением алгоритма Петерсона-Горенштейна-Зиерлера, модификаций алгоритма Берлекэмпа-Месси и алгоритма Евклида;

2. после рассмотрения этих алгоритмов сделан вывод о предпочтительности применения модификации алгоритма ВМ — RiBM при разработке проектов высокоскоростных РС-декодеров. По сравнению с riBM, алгоритм RiBM отличается регулярностью структуры и применением только одного типа подблоков (подблоки типа PEI);

3. показано, что сложность аппаратуры устройств РС-кодеков и величина задержки критического пути, помимо структур алгоритмов, в основном определяется параметрами узлов, реализующих арифметические операции в полях Галуа: операции сложения, умножения, инверсии и возведения в степень. Показано, что традиционные аппаратные решения для операций инверсии и возведения в степень практически могут ограничить быстродействие РС-декодеров и требуется поиск новых решений в этой области;

4. получены теоретические оценки быстродействия и сложности аппаратной реализации устройств кодирования и декодирования (см. табл. 1.4) как функций соответствующих параметров типовых функциональных узлов, подблоков и блоков этих устройств. Отметим, что в статье [29] даны только результаты реализации одного из блоков РС-декодера (блок решения ключевого уравнения).

Глава 2. Современный подход к проектированию систем цифровой обработки сигналов на ПЛИС

2.1 Программируемые логические интегральные схемы

Появление ПЛИС существенно расширило возможности проектировщиков ЦОС. В первую очередь за счёт автоматизации процесса реализации проектов «в железе», уменьшения времени и стоимости этого процесса, относительной простоты внесения исправлений в схемы, использования современных технологических возможностей микроэлектроники в странах с невысоким уровнем технологии производства БИС.

Процесс настройки ПЛИС на требуемую логическую функцию заключается в программировании (конфигурировании) — вводе в память микросхемы информации, которая настраивает блоки ПЛИС на требуемую функцию и осуществляет коммутацию этих блоков.

В настоящее время известно два типа ПЛИС:

• СПЛУ— Сложные Программируемые Логические Устройства (CPLD — Complex Programmable Logical De vice) [32, 33]. В их состав входят программируемые логические блоки (ПЛМ или ПЛА) под названием: Макроячейки (Macrocells), соединённые с внешними выводами микросхемы и её внутренними шинами. ПЛИС типа CPLD обычно используют энергонезависимую память (типа Flash или EEPROM) для хранения конфигурационной информации. Поэтому нет необходимости их перепрограммировать при каждом включении электропитания;

• ППВМ — Программируемая Пользователем Вентильная Матрица (FPGA — Field Programmable Gâte Array) [32, 33]. Эти ПЛИС помимо простых блоков LUT -логических ячеек, состоящих из четырёх или шести-входовых ячеек, реализующих комбинационную функцию и триггера, имеют в своем составе набор более сложных блоков, таких как блоки умножения, блоки памяти и т.п. Для хранения конфигурации микросхемы типа FPGA обычно используют энергозависимую память, которая требует инициализации при включении электропитания.

Так как микросхемы типа FPGA имеют больше аппаратных ресурсов с более гибкой архитектурой, чем у CPLD, то они чаще используются в области цифровой обработки сигналов и соответственно, при реализации кодеков кода Рида-Соломона.

Сравнение технических показателей микросхем ПЛИС типа FPGA, выпускаемых ведущими фирмами XILINX и ALTERA показывает, что хотя XILINX несколько опережает ALTERA, бесспорного лидера не существует.

Эти фирмы бесплатно распространяют минимальные конфигурации своих САПР, которые вполне достаточны для освоения данной технологии и разработки цифровых устройств начального и среднего уровня сложности. В рамках этой идеологии фирмы предлагают университетам университетскую программу «XUP — XILINX University Program», которая включает в себя коммерческие версии САПР и несколько отладочных плат для обучения студентов. Подобным образом, кафедра ВМСС МЭИ (www.mpei.ru) получила от фирмы XILINX несколько отладочных плат с лицензионной коммерческой версии САПР ISE [34].

Автор диссертации участвовал в разработке методического пособия по проектированию схем на ПЛИС по курсу «Инженерное Проектирование и САПР» для студентов пятого класса, обучающихся по направлению «Информатика и вычислительная техника» [20]. Лабораторные работы ведутся уже более трёх лет.

К началу работы (2006 г.) над данной диссертацией фирма XILINX выпустила новое семейство ПЛИС типа VIRTEX-4 с архитектурой FPGA [35]. Далее, появились новые семейства VIRTEX-5 [36], VIRTEX-6 [37], SPARTAN-6 [19] и совсем недавно появились семейства седьмой серии - VIRTEX-7 и ARTIX-7 [38].

2.2 Структура ПЛИС типа FPGA фирмы XILINX

В каждом новом семействе ПЛИС фирма XILINX стремится к улучшению их возможностей, превращая их в мощную альтернативу СБИС. Ниже перечисляются характеристики трёх семейств VIRTEX-4, VIRTEX-6 и SPARTAN-6.

2.2.1 Семейство VIRTEX-4

Микросхемы VIRTEX-4 разработаны по архитектуре ASMBL — Advanced Silicon Modular Block, производятся по технологии 90 нм и разделены на три подсемейства: LX, FX и SX. Семейство VIRTEX-4-SX используется в разработках, связанных с ЦОС. Семейство VIRTEX-4-FX используется для реализации устройств типа систем на кристалле (SOC - System On Chip) или для встроенных систем (Embedded Platform Applications).

Микросхемы VIRTEX-4 [35] содержат следующие программируемые (настраиваемые пользователем) логические компоненты/блоки. Их число и наличие зависит от типа применяемой микросхемы (см. табл. 2.1).

• КЛБ — на его базе можно реализовать комбинационные и последовательностные схемы. Каждый блок КЛБ содержит 4 слайса (Slice), формирующие две пары SLICEM и SLICEL. SLICEM содержит элементы, которые можно использовать в качестве памяти. В каждом слайсе есть: два LUT, логика для реализации схем ускорения переноса при построении сумматоров (Carry chain) и мультиплексоры (MUX). Кроме того, два слайса SLICEM в одном КЛБ могут быть использованы как 16 разрядный сдвигающий регистр или как синхронное ОЗУ ёмкостью 16x1 бит для реализации блоков распределённой памяти. Запоминающие элементы любого слайса могут быть использованы как синхронные триггера D-типа (DFF — D-Flip flop) или как триггера-защёлки (Latch);

• БВВ — блок ввода-вывода (ЮВ — Input/Output Block), соединяющий выводы корпуса микросхемы ПЛИС с её внутренними компонентами. БВВ может настраиваться программированием на работу с одним из 20 возможных сигнальных стандартов: от ТТЛ и КМОП и до высокоскоростных дифференциальных стандартов, таких как LVDS, LVPECL;

• БП — блок синхронной памяти (BRAM - Block RAM). Каждый блок может быть запрограммирован как одно или двухпортовое синхронное ОЗУ ёмкостью до 18 кбит (от 16Кх1 бит до 512К х 36 бит) или как очередь (FIFO) (от 4К х 4 бит до 512К х 36);

• цифровой блок управления синхросигналами (DCM — Digital Clock Manager). Этот блок используется в основном для настройки фаз тактовых сигналов;

• модуль XtremeDSP48 [39] может реализовать характерные для ЦОС операции умножения 18x18 разрядных чисел с накоплением;

• ядро микропроцессора семейства PowerPC (РРС405 RISC Core с интерфейсом APU);

• контроллеры MAC Ethernet.

Микросхемы имеют программируемые трассированные ресурсы (межсоединения) для осуществления коммутации логических блоков. ГТМ — Главная Трассированная Матрица (GRM — General Routing Matrix) представляет собой матрицу транзисторных ключей, соединенных с каждым компонентом. Программируемые межсоединения имеют иерархическую структуру.

Как отмечалось выше, все программируемый элементы, включая ГТМ, управляются информацией, хранящейся в конфигурационной памяти — статическом запоминающем устройстве (ЗУ), которое находится внутри ПЛИС.

Во время отладки проекта на отладочной плате, конфигурационная информация загружается из ПК через параллельный порт ПК или через порт USB.

Общее представление о возможностях семейства ПЛИС типа VIRTEX-4 можно получить из табл. 2.1. В этой таблице так же дана информация о логических ресурсах двух других семейств микросхем:

• XC4VLX160-11Ш 513 обозначена как VIRTEX-4;

• ХС6VLX13 ОТ-1 ffl 15 6 обозначена как VIRTEX-6;

• XC6SLX150T-3fgg900 обозначена как SPARTAN-6.

Заключение

В диссертации представлены результаты исследования и разработки высокоуровневых параметризованных НБЬ-описаний функциональных узлов и блоков для аппаратной реализации кодирующих и декодирующих устройств на базе кодов Рида-Соломона (РС-кодеков) на ПЛИС типа РРСА. Предложена и практически апробирована методика проектирования указанных устройств с использованием разработанных автором НБЬ-описаний типовых функциональных узлов и блоков. Согласно предложенной методике, проекты РС-кодеков создаются в форме параметризованных, высокоуровневых, модульных и повторнопригодных НБЬ-описаний. Это обеспечивает в частности независимость проектов РС-кодеков от САПР и специфики элементной базы отдельных семейств ПЛИС типа РРОА. Проектирование ведётся с применением методов проектирования «сверху-вниз» и «снизу-вверх» и использованием созданной библиотеки НБЬ-описаний типовых функциональных узлов и блоков РС-кодеков. Верификация проектов и расчёт значений параметров, используемых в блоках РС-кодеков осуществляется с применением созданной библиотеки МАТЬАВ-функций.

В ходе выполнения работы получены следующие результаты:

1. исследовано и проанализировано современное состояние дел в области проектирования РС-кодеков. Отмечены преимущества и недостатки различных путей создания проектов таких устройств. К основным выводам из произведенного анализа можно отнести: а. низкоуровневое проектирование излишне трудоёмко; б. проектирование на базе покупных 1Р-ядер и 1Р-ядер, создаваемых генераторами ядер САПР не позволяет освободиться от постоянной зависимости от продавца, поскольку код 1Р-ядер закрыт для пользователя, а 1Р-ядра, генерируемые САПР, обычно привязаны к продукции конкретного производителя ПЛИС. в. использование РГОЬ-описаний проектов из открытых источников не позволяет получать высокоэффективных решений, так как это проекты несложных типовых РС-кодеков, выполненные с невысоким качеством.

2. в результате исследования и анализа состояния дел в области проектирования РС-кодеков принято решение о целесообразности разработки методики проектирования устройств РС-кодеков, использующей библиотеку высокоуровневых описаний типовых функциональных узлов и блоков РС-кодеков. С этой целью: а. проанализированы способы организации РС-кодеков в современных высокоскоростных системах передачи информации; б. дан краткий обзор систем автоматизации проектирования (САПР) и схемотехники ПЛИС; в. проведены исследования в области различных подходов к проектированию устройств на ПЛИС. На примере реализации вариантов проекта трёхвходового многоразрядного сумматора (количество строк кода Уеп1о§ более 900) показана целесообразность максимального использования встроенных блоков ПЛИС (например: блочной памяти, блоков умножения с накоплением и т.п.) и высокоуровневого НБЬ-описания проектов.

3. предлагаемая методика рекомендует проектировщикам создавать высокоуровневые, высокопараметризованные, повторнопригодные и модульные НБЬ-описания проектов РС-кодеков. В числе инструментальных средств поддержки этой методики — библиотека НБЬ-описаний типовых функциональных узлов и блоков РС-кодеков, которые используются в качестве компонентов проектов и библиотека МАТЬАВ-функций, применяемых при расчёте параметров, используемых в описаниях узлов и блоков и при расчёте эталонных значений данных, используемых при верификации проектов;

4. исследованы особенности аппаратной реализации алгоритмов арифметических операций в полях Галуа. Особое внимание уделено операциям умножения, инверсии и возведения в степень как операциям, во многом определяющим сложность аппаратуры и быстродействие РС-кодеков. На базе проведенных исследований на языке описания аппаратуры Уеп1о§ разработана параметризованная библиотека НБЬ-описаний узлов, выполняющих арифметические операции в полях Галуа, ориентированная на аппаратную реализацию средствами ПЛИС. Проведён анализ зависимостей сложности аппаратуры этих функциональных узлов и её быстродействия как функции параметра поля Галуа — ш (число двоичных разрядов в символе поля). Разработанные библиотечные модули могут использоваться как базовые компоненты в проектах различных систем на базе полей Галуа (а не только РС-кодеков). Общее количество модулей — 7;

5. рассмотрены алгоритмы основных блоков РС-кодеков. Подробно исследованы алгоритмы блока решения ключевого уравнения в РС-декодере. Этот блок является наиболее сложной частью РС-декодера и критическим по задержкам. При сравнении алгоритмов Берлекэмпа-Месси (ВМ), Эвклида и Питерсона-Горенштейна-Цирлера было отдано предпочтение первому из-за характерной для алгоритма ВМ регулярной структуры и меньшей задержки критического пути — важного параметра в РС-декодерах, предназначенных для обработки высокоскоростного непрерывного потока данных. Рассмотрены три модификации алгоритма ВМ, получены теоретические оценки сложности их аппаратной реализации и быстродействия были уточнены в ходе экспериментов с НБЬ-описаниями блока решения ключевого уравнения. В целом эксперимент подтвердил их правильность с незначительной погрешностью. В состав НБЬ-библиотеки включены высокопараметризованные НОЬ-описания узлов и блоков семейства быстродействующих одноканальных РС-кодеков. Они обеспечивают реализацию на ПЛИС типа РРвА РС-кодеков с различными параметрами РС-кода (п, к, т, Ь, р(х), О(х)). Общее количество строк Уеп1о§ кода в библиотечных модулях более 4000;

6. предложенная автором библиотека высокоуровневых описаний функциональных узлов и блоков была использована в ходе создания проекта многоканального РС-декодера, работающего по стандарту 0.709, используемому в оптоволоконных каналах связи с рабочей частотой до 10.709 Гбит/с (вариант ОТи-2). Было рассмотрено и исследовано несколько вариантов структур многоканального РС-декодера. Автором предложен вариант проекта (количество строк кода Уеп1о§ — более 4700), который не только обладает преимуществами открытости кода, но и обладает гораздо более высокими схемотехническими параметрами, чем РС-декодер, построенный из двухканальных РС-декодеров — 1Р-ядер фирмы Х1ЫЫХ.

Высокоуровневость параметризованность, модульность и повторнопригодность НБЬ-описания обеспечивают возможность модификации отдельных блоков проекта и его реализации на микросхемах ПЛИС. Авторский вариант многоканального декодера (с применением принципа конвейеризации в модуле умножения) по сравнению с другими, в том числе с предлагаемым фирмой Х1ЬЖХ декодером на базе её двухканальных — 1Р-ядер имеет наилучшие характеристики: по максимальной тактовой частоте. Его пропускная способность в два раза превосходит аналогичный параметр декодера фирмы Х1ЬПЧХ. Его латентность в два раза меньше, а сложность схемы лишь 1.5 раза превосходит сложность декодера фирмы ХИЛЫХ. Отметим, что авторский декодер способен работать не только с вариантом ОТ11-2 стандарта С.709 (10 Гбит/с), но и с другим более скоростным вариантом ОТ11-3 (40 Гбит/с);

7. в работе большое внимание было уделено созданию инструментария для отладки и верификации проектов. В среде МАТЬАВ разработана библиотека МАТЬАВ-функций, реализующих функции типовых блоков РС-кодеков. Этот инструментарий (количество строк кода — более 3000) имеет дружественный пользовательский интерфейс. Он предназначен для тестирования НБЬ-описаний РС-кодеков и генерации значений параметров, используемых в НЮЬ-описаниях блоков РС-кодеков;

8. верификация проектов и библиотечных НБЬ-описаний модулей РС-кодеков была выполнена не только методом имитационного моделирования но и методом физического эксперимента. Выполнено тестирование проектов РС-кодеков на отладочной плате, оснащенной ПЛИС (в том числе проекта РС-кодека стандарта 0.709). Это лишний раз подтверждает достоверность научных и практических положений данной диссертации;

Из вышеперечисленного, следует, что цели диссертационной работы достигнуты, задачи поставленные перед автором работы, решены.

В плане дальнейших работ предполагается доработать базовый вариант РС-декодера (сократить аппаратные показатели блока решения ключевого уравнения и использовать мультиплексирование по времени, сократить до двух число используемых блоков памяти в

PC-декодере (это было показано в приложении Б п. модуля «ROMPOWINV»). Также предполагается усовершенствовать HDL-библиотеки, провести исследование переносимости проектов на ПЛИС и САПР других фирм, например Altera, провести физический эксперимент по проверке работы многоканального декодера в составе устройства, работающего в реальной оптоволоконной сети передачи данных.

Список информационных источников

1. Сергиенко А.Б. Цифровая обработка сигналов. - СПБ.: Питер, 2003.

2. Wikimedia Foundation Inc. [электронный ресурс]. URL:http://ru.wikipedia.org/wiki /Кодек (дата обращения: 02.07.2011).

3. ITU-T G.709/Y.1331. - Geneva: Telecommunication standardization sector of ITU, 2003.

4. XILINX Inc. LogiCORE IP Reed-Solomon Decoder - DS252 (v. 7.1). - San Jose U.S.A:, 2010.

5. ALTERA Inc. Enhacing High-speed telecommunications networks with FEC. - San Jose U.S.A: 2001.

6. OpenCores.org, IP-ядра с открытыми HDL-описаниями цифровых устройств, [электронный ресурс]. URL: www.opencores.org (дата обращения: 13.07.2006).

7. Rudy D.P, Reed-Solomon Decoder rs decoder (31,19), [электронный ресурс]. URL:http://opencores.org/project.rsdecoder31196 (дата обращения: 13.07.2006).

8. ООО «Иприум», Кодек Рида-Соломона, [электронный ресурс]. Систем, требования: Adobe Acrobat Reader. URL: http://www.iprium.ru/ipcores/id/rs-codec/ (дата обращения: 22.01.2011).

9. Mathworks Inc. MATLAB documentation R2011a. [electronic resource]. URL: http://www.mathworks.com/help/?scid=globalnav (дата обращения: 15.05.2011).

10. Поляков A.K. Языки VHDL и VERILOG в проектировании цифровой аппаратуры. - М.: Солон-Пресс, 2003.

11. IEEE Computer Society. IEEE Standard Verilog® Hardware description language (IEEE Std 1364). - New York U.S.A: The Institute of Electrical and Electronics Engineers Inc, 2001.

12. Planiktar S. Verilog HDL: A guide to digital design and synthesis 2nd edition. - U.S.A: Prentice Hall PTR, 2003.

13.XILINX Inc. ISE In-depth tutorial - UG695 (v. 13.1). - San Jose U.S.A:, 2011.

14. Mentor Graphics Inc. QuestaSim User's manual software (v. 6.6). - Wilsonville, U.S.A:, 2010.

15. Mentor Graphics Inc. [электронный ресурс]. URL: http://www.mentor.com/products/ fpga/ (дата обращения: 24.07.2007).

16. XILINX Inc. ML40x Evaluation Platform user guide - UG080 (v. 2.0). - San Jose U.S.A:, 2005.

17. XILINX Inc. VIRTEX-4 User Guide - UG070 (v. 2.2). - San Jose U.S.A: 2007.

18. XILINX Inc. SP605 Hardware User Guide - UG526 (v. 1.3). - San Jose U.S.A:, 2010.

19. XILINX Inc. SPARTAN-6 Family overview - DS160 (v. 1.6). - San Jose U.S.A: 2010.

20. Введение в САПР ПЛИС фирмы XILINX: Лабораторный практикум : методическое пособие / Поляков А.К., Синюхина Л.А., Тайлеб Н. [и др.] / под ред. Полякова А.К. и Дерюгина А.А. - М.: Издательский дом МЭИ, 2007.

21. Тайлеб ур. Мазуз Н., Поляков А.К., Реализация библиотеки арифметических операций над полиномами в поле Галуа на ПЛИС типа FPGA // Радиоэлектроника, электротехника и энергетика: 14-ая междунар. Науч.-техн. Конф. студентов и аспирантов МЭИ: тез докл. : В 3-х т., - М.: Издательский дом МЭИ, 2008. - Т.1. -С 345-346.

22. XILINX Inc. Reed Solomon Encoder - DS251 (v. 5.1). - San Jose U.S.A:, 2010.

23. XILINX Inc. Reed Solomon Decoder - DS 252 (v. 5.1). - San Jose U.S.A:, 2005.

24. Moon Т.К. Error correction coding, mathematical methods and algorithms. - New Jersey U.S.A: John Wiley & Sons, 2005.

25. Кларк Дж., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи / пер. с англ. - М.: Радио и связь, 1987.

26.Блэйхут Р. Теория и практика кодов, контролирующих ошибки. Пер. с англ. - М.: Мир, 1986.

27. Золтарёв В.В., Овечкин Г.В. Помехоустойчивое кодирование. Методы и алгоритмы: справочник / под. ред. чл.-кор. РАН Зубарева Ю.Б. - М.: Горячая линия-Телеком, 2004.

28. Lin S., Costello D.J. Error control coding: Fundamentals and applications. - New Jersey U.S.A: Prentice Hall, 1983.

29. Sarwate D.V., Shanbhag N.R. High-speed Architectures for Reed-Solomon Decoders. -Evanston U.S.A: IEEE Transactions on Very Large Scale Integration (VLSI) systems, 2001. Vol. 9, №5.

30.Hanho L. An area-efficent euclidean algorithm block for Reed-Solomon decoder. -Washington U.S.A: Proceedings of the IEEE Computer Society Annual Symposium on VLSI, 2003.

31. Berlekamp E.R. Algebraic Coding Theory. - New York U.S.A: McGraw-Hill, 1968.

32. Кузелин M.O., Кнышев Д.А., Зотов В.Ю., Современные семейства ПЛИС фирмы XILINX: справочное пособие. - М.: Горячая линия -Телеком С.: ИЛ, 2004.

33.XILINX Inc. FPGA Device families. [electronic resource]. URL: http://www.XILINX.com/support/ (дата обращения: 27.07.2011).

34. XILINX Inc. Spartan-3E Starter Kit Board User Guide - UG230 (v. 1.0). - San Jose U.S.A:, 2006.

35. XILINX Inc. VIRTEX-4 Family overview - DS112 (v. 3.0). - San Jose U.S.A:, 2007.

36. XILINX Inc. VIRTEX-5 Family overview - DS100 (v. 5.0). - San Jose U.S.A:, 2009.

37. XILINX Inc. VIRTEX-6 Family overview - DS150 (v. 2.3). - San Jose U.S.A:, 2011.

38. XILINX Inc. 7 Series FPGA overview - DS180 (v. 1.6). - San Jose U.S.A:, 2011.

39. XILINX Inc. Xtreme DSP for VIRTEX-4 FPGA user guide - UG073 (v. 2.1). - San Jose U.S.A:, 2005.

40. XILINX Inc. XST User Guide for VIRTEX-4,VIRTEX-5, Spartan-3, and Newer CPLD Devices - UG627 (v. 12.4). - San Jose U.S.A:, 2010.

41. XILINX Inc. XST User Guide for VIRTEX-6, Spartan-6, and 7 Series Devices -UG687 (v. 13.1). - San Jose U.S.A:, 2011.

42. XILINX Inc. ISE Simulator (ISim) In-Depth Tutorial - UG682 (v. 12.3). - San Jose U.S.A:, 2010.

43. Perry D.L. Vhdl-programming by examples. - 4 edi. - U.S.A: McGrow-Hill, 2002.

44. Suterkland S., Davidman S., Flake P. SystemVerilog For Design. - U.S.A: Kluwer Academic, 2004.

45. Synopsys, Inc., Synplify Pro Logic synthesis for FPGA implemetation [электронный ресурс]. URL:http://www.synopsys.com/tools/implementation/fpgaimplementation/ fpgasvnthesis/pags/synplifVpro.aspx (дата обращения: 28.09.2011).

46. XILINX Inc. PlanAhead User Guide - UG632 (v. 12.1). - San Jose U.S.A:, 2010.

47. Зотов В.Ю. Проектирование цифровых устройств на основе ПЛИС фирмы XILINX в САПР Webpack ISE. - М.: Горячая линия-телеком, 2003.

48. Тарасов И.Е. Разработка цифровых устройств на основе ПЛИС XILINX с применением языка VHDL. - М.: Горячая линия-Телеком, 2005.

49. XILINX Inc. ChipScope Pro 12.1 Software and Cores, User Guide - UG029 (v.12.1). -San Jose U.S.A:, 2010.

50. Bergeron J. Writing test benches: Functional verification of HDL models. - U.S.A: Kluwer Academic, 2000.

51. The MathWorks Inc. EDA Simulator Link - User's Guide (v. 3.0). - U.S.A:, 2009.

52. The MathWorks Inc. Simulink HDL coder (v. 1) - User's Guide. - U.S.A:, 2009.

53.Тайлеб H., Поляков A.K., Тайлеб M. Некоторые вопросы перепроектирования старой цифровой аппаратуры на новой элементной базе ПЛИС типа FPGA // Радиоэлектроника, электротехника и энергетика: 13-ая междунар. Науч.-техн. Конф. студентов и аспирантов МЭИ: Тез. докл. : в 3-х т. -М.: Издательский дом МЭИ, 2007. - Т. 1. -С 418-419.

54. Логические ИС КР1533, КР1554: Справочник Часть 1 / Петровский И.И., Прибыльский А.В., Троян А.А. [и др.]. -М.: Бином, 1998.

55. Texas Instruments Inc. 54LS83A/DM54LS83A/DM74LS83A, 4-Bit Binary Adders with Fast Carry. - Dallas U.S.A:, 1989.

56. Texas Instruments Inc. 54LS08/DM54LS08/DM74LS08 Quad 2-Input AND Gates. -Dallas U.S.A:, 1989.

57. Texas Instruments Inc. DM54LS86/DM74LS86, Quad 2-Input Exclusive-OR Gates. -Dallas U.S.A:, 1989.

58. Texas Instruments Inc. SN54LS181, SN54S181, SN74LS181, SN74S181, ARITHMETIC LOGIC UNITS/FUNCTION GENERATORS. - Dallas U.S.A:, 1988.

59. Texas Instruments Inc. SN5404, SN54LS04, SN54S04, SN7404, SN74LS04, SN74S04, HEX INVERTERS. - Dallas U.S.A:, 2002.

60. Texas Instruments Inc. SN54S182, SN74S182, LOOK-AHEAD CARRY GENERATORS. - Dallas U.S.A:, 1988.

61. Timothy RW. Optical Transport Network (OTN) Tutorial, [электронный ресурс]. Систем, требования: Adobe Acrobat Reader. URL: http://www.itu.int/ITU-/study groups/com 15/otn/OTNtutorial.pdf (дата обращения: 02.07.2011).

62.Minsky H. RSCODE library (v. 1.3). [электронный ресурс]. URL: http://sourceforge.net/ projects/rscode/ (дата обращения: 03.09.2011).

63.Wikimedia Foundation Inc. [электронный ресурс]. URL: http://en.wikipedia.org/ wiki/IDEF 0 (дата обращения: 10.02.2012).

64.Тайлеб H., Поляков А.К., Тайлеб М. Библиотека VERILOG - описаний арифметических операций в поле Галуа // Современная Электроника. -М.: СТА-ПРЕСС, 2007. № 5, -С. 46-48.

65. Reyhani-Masoleh A., Hasan М.А. Low Complexity Bit Parallel Architectures for Polynomial Basis Multiplication over GF(2Am). - U.S.A: IEEE Transaction on Computers. 2004. Vol. 63, № 8.

66. Iliev N., Stine J., Juchimiec N. Digital Finite-Field for Reed-Solomon channel codes in GF(2A8) with programmablebasis polynomial, IIT VLSI LAB, 2003.

67. XILINX Inc. Gate Count Capacity Metrics for FPGAs - XAPP 059. - San Jose U.S.A:, 1997.

68. Тайлеб H., Поляков A.K. Проектирование кодеров и декодеров кода Рида

Соломона на ПЛИС типа FPGA // Сборник трудов научного семинара, посвященного памяти д.т.н., профессора З.М. БЕНЕНСОНА,- М.: ВЦ РАН, 2008. -С. 26-29.

69. The Math Works Inc. Communication Toolbox 4 User's Guide (Release 2010a). -U.S.A:, 2010.

70. XILINX Inc. LogiCORE IP Reed Solomon Encoder - DS251 (v. 7.1). - San Jose U.S.A:, 2010.

71. XILINX Inc. CORE Generator Help (v. 12.1). - San Jose U.S.A:, 2010.

72. Тайлеб-Мазуз H. Параметризованный проект высокоскоростного многоканального декодера кода Рида-Соломона // Вестник МЭИ. -М.: Издательский дом МЭИ, 2011. № 5, -С 112-118.

73. XILINX Inc. Forward Error Correction on ITU-G.709 Networks using Reed-Solomon Solutions — XAPP 952 (v. 1.0). - San Jose U.S.A:, 2007.

74. XILINX Inc. Online Store: Spartan-6 FPGA Devices [электронный ресурс]. URL: http://www.XILINX.com/onlinestore/silicon/onlinestores6.htm (дата обращения: 27.09.2011).

75. XILINX Inc. Online Store: Virtex-6 FPGA Devices [электронный ресурс]. URL: http://www.XILINX.com/onlinestore/silicon/onlinestorev6.htm (дата обращения: 27.09.2011).

76. Collins-Sussman В., Fitzpatrick В. W., Pilato С. M., Version Control with Subversion For Subversion 1.7, [электронный ресурс]. Систем, требования: Adobe Acrobat Reader. URL: http://svnbook.red-bean.eom/en/l.7/svn-book.pdf (дата обращения: 17.12.2011).

77. Loeliger J. Version Control with Git. -CA. U.S.A:, O'Reilly, 2009.

78. Chapman K. Get Smart About Reset: Think Local, Not Global WP272 (v. 1.0.1). - San Jose U.S.A: XILINX Inc., 2008.

79. CAST, Inc. 8051-Compatible, 8-Bit Microcontroller Core, [электронный ресурс]. URL: http://www.cast-inc.com/ip-cores/8051s/t8051/ (дата обращения: 02.11.2011).