Метод, алгоритмы и аппаратные средства планирования топологии программируемых логических интегральных схем тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Минайлов, Виктор Викторович

• Минайлов, Виктор Викторович
• кандидат технических наук
• 2012

Оглавление диссертации кандидат технических наук Минайлов, Виктор Викторович

ВВЕДЕНИЕ.

1 АНАЛИЗ ИЗВЕСТНЫХ МЕТОДОВ И АЛГОРИТМОВ ПЛАНИРОВАНИЯ ТОПОЛОГИИ ПЛИС.

1.1 Архитектура ПЛИС, общие особенности.

1.2 Общая постановка задачи размещения на ПЛИС и СБИС.

1.3 Классификация методов и алгоритмов планирования топологии ПЛИС.

1.4 Обзор методов и алгоритмов размещения подпрограмм.

1.5 Анализ аппаратных методов планирования размещения ПЛИС и целесообразность их аппаратной реализации.

1.6 Выводы.

2 МЕТОД ПЛАНИРОВАНИЯ ТОПОЛОГИИ ПЛИС.

2.1 Математическая постановка задачи планирования топологии ПЛИС.

2.2 Метод минимизации длины межсоединений проводников модулей ПЛИС

2.2.1 Постановка задачи минимизации длины межсоединений.

2.2.2 Поиск нижней оценки суммарной длины межсоединений модулей ПЛИС.

2.3 Алгоритм планирования размещения подпрограмм в ПЛИС.

2.3.1 Этапы поискарешения.

2.3.2 Операция перестановки строк матрицы цепей.

2.4 Перестановочный алгоритм планирования размещения подпрограмм в ПЛИС.

2.4.1 Обобщенный алгоритм.

2.4.2 Формализованный алгоритм размещения подпрограмм в ПЛИС.

2.5 Выводы.

3 МОДЕЛИРОВАНИЕ ПРОЦЕДУРЫ ПЛАНИРОВАНИЯ РАЗМЕЩЕНИЯ ПЛИС.

3.1 Методы моделирования.

3.2 Результаты исследования на модели эффективности алгоритма планирования топологии ПЛИС.

3.3 Выводы.

4 ОРГАНИЗАЦИЯ МИКРОПРОЦЕССОРНОГО АКСЕЛЕРАТОРА ПЛАНИРОВАНИЯ ТОПОЛОГИИ ПЛИС.

4.1 Принципы аппаратной реализации процедур планирования топологии ПЛИС.

4.2 Структурная организация микропроцессорного акселератора планирования топологии ПЛИС.

4.3 Алгоритмы функционирования акселератора.

4.4 Функциональная организация акселератора планирования топологии ПЛИС.

4.4.1 Функциональная организация блока поиска нижней оценки.

4.4.2 Функциональная организация блока поиска начального значения.

4.4.3 Функциональная организация блока поисковых перестановок.

4.4.4 Анализ производительности и быстродействия акселератора.

4.5 Выводы.

Введение диссертации (часть автореферата) на тему «Метод, алгоритмы и аппаратные средства планирования топологии программируемых логических интегральных схем»

Актуальность темы. В настоящее время актуальной является параллельная организация вычислительных систем, являющихся основой построения многозадачных систем логического управления (СЛУ), представляющих собой множества многопроцессорных мультиконтроллеров или реконфигу-рируемых программируемых логических интегральных схем (ПЛИС). Такой подход к организации планирования позволяет повысить производительность 7

СЛУ (мультиконтроллеров), а также отказоустойчивость систем высокой готовности (системы бортовой авиации, слежения, прогнозирования и т.п.).

Теория параллельной организации и отказоустойчивой работы мультиконтроллеров достаточно широко разработана. Большой вклад в эту область внесли работы отечественных ученых: Вл. В. Воеводина, В.В. Воеводина, A.B. Каляева, И.А. Каляева, И.И. Левина, А.П. Типикина, а также зарубежных ученых: М. Флинна, К. Ванга, Д. Скилликорна, Э.А. Трахтенгерца. В данных работах вопросы построения отказоустойчивых реконфигурируе-мых СЛУ высокой готовности рассматривались частично. Однако, в случае возникновения функционального отказа при использовании устройств на ПЛИС, необходима оперативная ее реконфигурация.

Наиболее эффективным решением этой задачи является изменение топологической организации внутренних модулей ПЛИС. Однако при этом существенно возрастает время коммуникационной задержки. Снижение этого времени можно достичь путем оперативного перераспределения параллельных процедур, это позволяет достичь максимально возможного быстродействия многозадачных отказоустойчивых систем в основном режиме их функционирования. При этом возникает необходимость планирования переразмещения параллельных процедур, что приводит к снижению коэффициента готовности СЛУ. Последнее обстоятельство усугубляется тем, что известные методы и алгоритмы решения задачи размещения имеют большую вычислительную сложность и решаются в основном программно.

Централизованное решение в хост-ЭВМ задач планирования размещения и многократного переразмещения параллельных процедур сложно осуществить, так как программная реализация их многократного решения требует больших временных затрат машинного времени. Предварительное формирование множества возможных вариантов размещения на стадии проектирования специализированной ПЛИС и организация их хранения во внешней памяти хост-ЭВМ ведет к увеличению временных затрат. Кроме затрат машинного времени на получение множества вариантов размещения и ресурсов внешней памяти на их долговременное хранение, ее использование неэффективно из-за сравнительно большого времени обращения к внешней памяти ЭВМ, увеличения времени восстановления и перезагрузки задач управления. Это приводит к существенному уменьшению величины коэффициента готовности и поэтому сдерживает реализацию планирования размещения и переразмещения параллельных процедур как средства повышения быстродействия многозадачных СЛУ.

В связи с этим в настоящее время существует противоречие между объективной необходимостью повышения производительности СЛУ высокой готовности и недостаточностью средств, обеспечивающих оперативную реакцию на отказ и переконфигурирование внутренних связей в случае выхода из строя одного из внутренних модулей СЛУ.

В соответствии с вышеизложенным, актуальной является научная задача разработки метода, алгоритмов и аппаратных средств планирования и реконфигурирования многозадачных СЛУ в динамическом режиме, обеспечивающего повышение надежности систем высокой готовности.

Цель диссертации: разработка средств планирования топологии ПЛИС в многозадачных системах высокой готовности, обеспечивающих сокращение времени реконфигурации.

Объект исследования: системы логического управления высокой готовности.

Предмет исследования: Метод, алгоритмы и аппаратные средства планирования топологии программируемых логических интегральных схем.

Работа выполнена по плану инициативных НИР 2009-2013 г.г. кафедры вычислительной техники Юго-Западного государственного университе та.

Задачи исследований:

1. Анализ состояния вопроса и обоснование необходимости создания устройств планирования топологии ПЛИС в реконфигурируемых многозадачных СЛУ высокой готовности в динамическом режиме.

2. Создание метода планирования топологии ПЛИС в многозадачных СЛУ, обеспечивающего сокращение времени реконфигурации.

3. Разработка методики и алгоритма планирования размещения подпрограмм в ПЛИС, позволяющих сократить время поиска варианта размещения.

4. Синтез структурно-функциональных схемы специализированного аппаратного устройства планирования размещения подпрограмм в модулях ПЛИС и экспериментальная оценка их временной и аппаратной сложности.

Научная новизна и положения, выносимые на защиту:

1. Метод ускорения поиска планирования топологии ПЛИС, основанный на мини-максном критерии оптимизации, отличающийся применением контроля степени уменьшения величин коммуникационных задержек в ходе направленных поисковых перестановок строк матрицы цепей (МЦ), позволяющий снизить общее число требуемых перестановок.

2. Методика ускорения выполнения процедур аппаратного планирования размещения подпрограмм модулей ПЛИС, отличающаяся вынесением на аппаратный уровень этапа нахождения максимума задержек, образующихся в результате поисковой перестановки, выполнения очередной перестановки, выделения минимума из последовательности названных максимумов по результатам ряда перестановок, принятия решений о целесообразности инициализации поиска или о прекращении поиска и отбрасывании заключительных неэффективных перестановок, позволившая повысить скорость поиска варианта размещения.

3. Аппаратно-ориентированные алгоритмы и структурнофункциональные схемы организации акселератора планирования топологии ПЛИС, отличающиеся аппаратной реализацией нахождения максимума коммуникационных задержек и применением блока нахождения минимальной нижней оценки, основанного на допущении тождественности топологий связей между размещаемыми подпрограммами и связей между модулями ПЛИС, позволившие определить требуемую для принятия решения величину кратности превышения достигаемого в процессе поиска мини-максного значения задержки над названной минимально возможной ее величиной, блока поисковых перестановок и блока анализа эффективности, обеспечивающие повышение производительности СЛУ по сравнению с программной реализацией на современных процессорах.

Достоверность результатов диссертационной работы обеспечивается корректным и обоснованным применением аппарата математической логики, положений и методов теории множеств, графов, теории вероятностей и математической статистики, теории проектирования ЭВМ, а также подтверждается имитационным моделированием с использованием зарегистрированных программных средств.

Практическая ценность результатов исследований:

1. В результате программного моделирования и статистических исследований алгоритма функционирования разработанного акселератора показано, что скорость составления плана топологии ПЛИС может быть повышена в 5 раз по сравнению с программной реализацией разработанного алгоритма, тем самым уменьшая время поиска и повышая коэффициент готовности СЛУ.

2. Для поддержки процедур принятия решений разработан алгоритм вычисления максимально возможной пороговой величины коммуникационной задержки, позволяющий уменьшить потерю степени снижения коммуникационных задержек при составлении или переконфигурировании внутренних связей модулей ПЛИС.

3. Программное моделирование разработанного алгоритма ускоренного планирования топологии ПЛИС позволяет уменьшить коммуникационную задержку в 1,4-2,95 раза.

Результаты диссертационной работы будут в дальнейшем использованы в системах высокой готовности, таких как бортовая авиация, системы слежения, наблюдения и т.д., например, в случае отказа одного из модулей ПЛИС и/или необходимости оперативной реакции СЛУ. Применение разработанного акселератора позволит дополнительно снизить затраты времени на планирование или проектирование (составление) нового плана топологии ПЛИС.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Минайлов, Виктор Викторович

4.5 Выводы

1. Разработаны алгоритмы, структурные и функциональные схемы микропроцессорного акселератора планирования топологии ПЛИС.

2. Для принятия решения о целесообразности дальнейшего выполнения поисковых перестановок целесообразно первоначально найти недостижимую минимальную нижнюю оценку показателя коммуникационной задержки для последующего сравнения с результатами, полученными после очередной поисковой перестановки.

3. Производительность акселератора может быть существенно повышена путем аппаратной реализации предложенного метода и соответствующих алгоритмов на современной элементной базе малой и средней степени интеграции.

4. При аппаратной реализации предложенного устройства малой и средней степени интеграции, например, для плана топологии ПЛИС размером 25x25 требуется 300 мкс, а при программной - 839 мкс.

Заключение

Диссертационная работа посвящена решению научной задачи разработки метода планирования и реконфигурирования многозадачных СЛУ в динамическом режиме, обеспечивающего повышение надежности систем высокой готовности. В ходе решения этой задачи получены следующие основные результаты:

1. Разработан метод ускорения поиска варианта плана топологии ПЛИС, основанный на целенаправленных перестановках строк матрицы цепей и ми-ни-максном критерии оптимизации, отличающийся применением контроля степени уменьшения величин коммуникационных задержек в ходе направленных перестановок и позволяющий снизить общее число перестановок, требуемых для минимизации коммуникационных задержек.

2. Разработана методика ускорения аппаратного планирования подпрограмм планирования топологии ПЛИС, отличающаяся тем, что в каждом шаге поиска на аппаратном уровне реализуется быстрое вычисление максимального значения полученных величин задержек, анализ отношения достигнутого значения задержек к минимально возможной ее величине, принятие решения о целесообразности продолжения поисковых перестановок, позволившая в результате контроля достижения отношения исключать большое число заключительных неэффективных перестановок и многократно повысить скорость поиска варианта размещения.

3. Разработаны алгоритмы, структурные и функциональные схемы устройства планирования размещения, отличающегося аппаратной реализацией вычисления текущей коммуникационной задержки и соответствующим анализом приближения к ее пороговой величине, позволяющий уменьшить коммуникационную задержку в 5 раз по сравнению с программной реализацией на современных СЛУ.

4. В результате программного моделирования алгоритма функционирования разработанного специализированного вычислительного устройства, показано, что увеличение скорости составления плана топологии ПЛИС уменьшает коммуникационную задержку в 1,4-2,95 раза.

5. Разработан пакет программ моделирования на ЭВМ процедуры планирования топологии ПЛИС, показывающий необходимость применения аппаратных средств планирования и реконфигурирования многозадачных СЛУ в динамическом режиме, обеспечивающих повышение надежности системы высокой готовности в результате уменьшения коммуникационных задержек модулей ПЛИС.

Список литературы диссертационного исследования кандидат технических наук Минайлов, Виктор Викторович, 2012 год

1. Стешенко В.Б., Шишкин Г.В., Евстифеев A.B., Седякин Ю.М. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 4. Язык описания аппаратуры VHDL.// Chip News. 2000.- №1.-С 17-22.

2. Стешенко В. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС. Занятие 3. Программное обеспечение проектирования на ПЛИС фирмы Xilinx.// Chip News. 1999,- №10,- С 34-42.

3. Губанов Д.А., Стешенко В.Б., Храпов В.Ю., Шипулин С.Н. Перспективы реализации алгоритмов цифровой фильтрации на основе ПЛИС фирмы ALTERA. // Chip News. 1997.-№ 9-10.-C. 26-33.

4. Стешенко В. Б. Школа схемотехнического проектирования устройств обработки сигналов. // Компоненты и технологии. 2000.-№ 3-6.-С. 11-23.

5. Грушвицкий Р.И., Мурсаев А.Х., Угрюмов Е.П. Проектирование систем на микросхемах программируемой логики.-СПб.: БХВ-Петербург,2002,-608 с.

6. Бродин В.Б., Калинин A.B. Системы на микроконтроллерах и БИС программируемой логики.-М.: Издательство ЭКОМ, 2002,- 400 с.

7. Угрюмов Е.П. Цифровая схемотехника.- СПб.: БХВ-Пегербург,2001 .-528 с.

8. Суворова Е.А., Шейнин Ю.Е. Проектирование цифровых систем на VHDL.- СПб.: БХВ-Петербург, 2003.-576 с.

9. Стешенко В.Б. ПЛИС фирмы "ALTERA": элементная база, система проектирования и языки описания аппаратуры,- М.: Издательский дом, ДО-ДЕКА XXI,- 2002,- 576 с.

10. Муренко JI.JI. и др. Программаторы запоминающих и логических интегральных микросхем/ Л.Л. Муренко, В.Н. Чурков, Ю.Ф. Широков М.: Энергоатомиздат, 1988.- 128 с.

11. Стешенко В.Б. ПЛИС фирмы "ALTERA": элементная база, система проектирования и языки описания аппаратуры.- М.: Издательский дом, ДО-ДЕКА XXI. - 2002. - 576 с.

12. Антонов А.1Т. Язык описания цифровых устройств. ALTERA HDL. Практический курс.- М.: ИП Радио Софт, 2002.- 224 с.

13. Стешенко В.Б. ПЛИС фирмы "ALTERA": элементая база, система проектирования и языки описания аппаратуры.- М.: Издательский дом, ДО ДЕКА XXI2002.- 576 с.

14. Anderson G.A., Jensen L.D. Computer interconnection structures, taxonomy, characteristics and examples // Computing Surveys of AC. 1975. - Vol. 7, №4.-PP. 197-213.

15. Feng T-Y. A survey of interconnection network // IEEE Computer. 1981. -Vol. 14, №12.-PP. 12-27.

16. Wittie L.D. Communication structures for large networks of microcomputers // IEEE Transactions on Computers. 1981. - Vol. C-30, №4. - PP. 264-273.

17. K. Windisc, V.M. Lo, B. Bose. Contiguous and noncontiguous processor allocation algorithms for k-ary n-cubes // Proc. Int'l Conf. Parallel processing. -1995. Vol. 4, №12. - PP.22-27.

18. Ma P.R., Lee E.Y.S., Tsuchiya M. A task allocation model for distributed computing systems // IEEE Transactions on Computers. 1982. - Vol. C-31, №1. - PP. 41-47.

19. Chu W.W., Holloway L.J., Lan M.-T., Efe K. Task allocation in distributed data processing // IEEE Computer. — 1980. — №11. — PP. 57-69.

20. Lee Ch.-H., Lee D., Kim M. Optimal task assignment in linear array networks// IEEE Transactions on Computers.— 1992. — Vol. 41, №7. — PP. 877-880.

21. G.S. Rao, H.S. Stone, T.C. Hu. Assignment of tasks in a distributed processor system with limited memory // IEEE Trans. Comput. C-28 (4). - 1979. -PP. 291 -299.

22. Jo B.-L. et al. Task assignment in homogeneous linear array networks // IEICE Trans. 1991. - Vol. 74. №9. pp. 2642-2648.

23. H.S. Stone, S.H. Bokhair. Control of distributed processes // Computer. -1978,-№6.-PP. 97-106.

24. L.M. Ni, K. Hwang. Optimal load balancing strategies for a multiply processor system // Proc. Inernat. Conf. Parallel. Proc. 1981. - PP. 352 - 357.

25. Despain A.M., Patterson D.A. X-tree: a tree structured multiprocessor computer architecture / Proceedings of 5th Symp. on Computer Architecture, Palo Alto, Calif. 1978. - PP. 144-151.

26. Gottlieb A., Schawarts J.T. Networks and algorithms for very-large-scale parallel computation // Computer. 1982. - Vol. 15, №1. - PP. 27-36.

27. H.S. Stone. Multiprocessor scheduling with the aid of network flow algorithms // IEEE Trans. Software Eng. 1977. - Vol. SE-3. - PP. 85-93.

28. Wu S.S., Sweeting D. Heuristic algorithms for task assignment and scheduling in a processor network // Parallel Computing. 1994. — №20. — PP. 1-14.

29. Bokhari Sh. H. On the mapping problem // IEEE Transactions on Computers. 1981,—Vol. C-30, №3,— PP. 207-214.

30. Sadayappan P., Ercal F. Nearest-neighbor mapping of finite element graphs onto processor meshes // IEEE Transactions on Computers. — 1987. — Vol. C-36, №12. — PP. 1408-1424.

31. V.M. Lo. Heuristic algorithms for task assignment in distributed systems // IEEE Transactions on Computers 1988. - Vol. C-37 (11). -PP. 1384-1397.

32. K. Efe. Heuristic models for task assignment scheduling in distributed systems //IEEE Comput. 1982. - 15(6). - PP. 50-56.

33. B. W. Kerninghan, S. Lin. An efficient heuristic procedure for partitioning graph // Bell Syst. Tech J. 1970. - №2, PP. 291-307.

34. Virginia Lo, Wanqian Liu. Noncontiguous processor allocation algorithms for mesh-connected multicomputers // IEEE Transactions on parallel and dist. Systems. 1997. - Vol. 8, №7. - PP. 712-725.

35. Shen Ch.-Ch., Tsai W.-H. A graph matching approach to optimal task assignment in distributed computing systems using a minimax criterion // IEEE Transactions on Computers. — 1985. — Vol. C-34, №3. — PP. 197-203.

36. P. Chuang, N. Tseng. An efficient submesh allocation strategy for mesh computer systems // Proc. 1991 Int'l Conf. Distributed Computer Systems. 1991. -PP. 256-263.

37. Y. Zhu. Efficient processor allocation strategies for mesh-connected parallel computers // Parallel and distributed computers. 1992. - Vol. 16. - PP. 328337.

38. D.P. LaPotin and S.W.Director, " Mason; A global floorplaning tool," in Proc .IEEE Int.Conf.on Computer Aided Design, Santa Clara, CA, 1985, p.p. 143145.

39. C.Sechen and A.Sangiovanni Vincentelli, " The Timberwolf placement and routing package," IEEE J. Solid.State Circuits, Vol. SC-20, 1985,p.p.510-522.

40. D.F.Wong, H.W.Leong, and C.E.Lin . Simulated Annealing for VLSI Design. Boston, MA : Kluwer Academic, 1988, p.p. 248-265.

41. J.P.Cohoon, S.U.Hegde, W.N.Martin, D.Richards, " Distributed genetic algorithms for the floorplan design problem ", in Proc. IEEE Transactions on Computer Aided Design, Vol.10.No 4, April 1991, p.p.483-492.

42. Саломатин В.А., Струнилин B.H. Итерационный алгоритм распределения конструктивных элементов при задании электрической схемы в виде гиперграфа. М.: Высш. шк., 1998. -412 с.

43. H.Murata, K.Fujioshi, S.Nakatake. and Y.Kajitani, "VLSI module placement based on restanglepacking by the sequence pair". IEEE Trans. Computer -Aided Design, vol. 15, Dec.1996, p.p.1518-1524.

44. Селютин B.A. Автоматизация проектирования топологии БИС. — М.: Радио и связь. 2006 112 с.

45. Савельев А.Я., Овчинников В.В. Конструирование ЭВМ и систем. — М.:Высш. шк. —312 с.

46. Саломатин В.А., Струнилин В.Н. Последовательный алгоритм компоновки конструктивных элементов на основе задания схемы в виде гиперграфа / Науков1 пращ ДонНТУ, сер1я 'Чнформатика, юбернетика та об-числювальна техшка", выпуск 10(153) С. 198-201.

47. ВОЙТЮК. В.В. Алгоритм одновременного размещения и трассировки 49. для рядных плис / Сп-Б гос. электр.-тех у-т., 2004.-234 с.

48. S. Brown, R. Francis, J. Rose and Z. Vranesic, "Field-Programmable Gate Arrays", Kluwer Academic Publishers, vol. 5, 1992, p.p. 518-524

49. Д.Б. Борзов, B.B. Минайлов. Устройство для подсчета минимального значения интенсивности размещения в системах с древовидной организацией / Патент РФ № 2379749, БИ №2, 20010.

50. Д.Б. Борзов, В.В. Минайлов, А.А. Родин, Ю.В. Соколова. Устройство поиска нижней оценки размещения в полносвязных матричных системах при однонаправленной передаче информации. Заявка на изобретение №2012148209 от 14.11.12.

51. Оре О. Теория графов. —М.: Наука, 1968. — 352 с.

52. Коршунов Ю.М. Математические основы кибернетики. М.: Энергоато-миздат, 1987.-496 с.

53. Зотов И.В.и др. Функционально-топологическая организация микропрограммных мультимикроконтроллеров группового логического управления. Тула.: Тул. гос. ун-т, 1997. - 226 с.

54. Минайлов В.В. Методика минимизации длины межмодульных связей в ПЛИС Текст. /В.В. Минайлов, Д.Б. Борзов, А.А. Родин, // Машиностроение и техносфера XXI века: сборник трудов XVIII МНТК. Курск: ДонНТУ, 2011. Т2 С.86-89.

55. Минайлов В.В. Методика планирования топологии программируемых логических интегральных схем в многопроцессорных системах Текст. /

56. B.B. Минайлов, Д.Б. Борзов, B.B. Руденко, С.П. Гнездилова // Вестник КГСХА. 2012. №2, С. 126-129.

57. Медведев А. Печатные платы. Конструкции и материалы. М.: Техносфера, 2005. -671с.

58. Арсентьев С., Медведев А. Анатомия сквозного металлизированного отверстия. Технологии в электронной промышленности, 2008, №5, С.84-87.

59. Медведев А. Электронные компоненты и монтажные подложки. Постоянная интеграция. Компоненты и технологии, 2006.- №12.-С 45-51.

60. Шерстнев В.В. Конструирование и микроминиатюризация ЭВС: Учебник для вузов.- М.: Радио и связь, 1989. 272 с.

61. Преснухин Л.Н., Шахнов В.А. Конструирование электронных вычислительных машин и систем: Учебник для втузов по спец. "ЭВМ" и "Конструирование и производство ЭВС". М.: Высш. шк., 1988. -512 с.

62. Савельев А.Я., Овчинников В.А. Конструирование ЭВМ и систем: Учебник для технических вузов по специальности "ЭВМ". М.: Высш. шк. 1992.-248 с.

63. Пикуль М. И., Русак И.М., Цырельчук H.A. Конструирование и технология производства ЭВМ: Учебник для вузов. Мн.: Выш. шк., 1996.-263с.

64. Куземин А.Я. Конструирование и микроминиатюризация электронно-вычислительной аппаратуры: Учеб. пособие для вузов.- М.: Радио и связь, 1985. -280 с.

65. Минайлов B.B. Моделирование перестановок при размещении подпрограмм в ПЛИС Текст. / В.В. Минайлов, Д.Б. Борзов, A.A. Родин // Свидетельство о регистрации программы для ЭВМ №2012619272. заявл. 10.05.2012, опубл. 15.10.2012.

66. Минайлов В.В. Моделирование планирования топологии ПЛИС Текст. / В.В. Минайлов, Д.Б. Борзов, A.A. Родин // Свидетельство о регистрации программы для ЭВМ №2012619271. заявл. 10.05.2012, опубл. 15.10.2012.

67. Баас Р., Фервай М., Гюнтер X. Delphi 4: полное руководство. К.: Издательская группа BHV, 1998. - 800 с.

68. Морозов К.К., Одиноков В.Г., Курейчик В.М. Автоматизированное проектирование конструкций радиоэлектронной аппаратуры: Учебное пособие для вузов. М.: «Радио и связь», 1983. - 280 с.

69. Курейчик В.М., Глушань В.М. Щербаков Л.И. Комбинаторные аппаратные модели и алгоритмы в САПР. М.: «Радио и связь», 1990. - 216 с.

70. Новиков Ю.В., Калашников O.A., Гуляев С.Э. Разработка устройств сопряжения. М.: «ЭКОМ», 1997. - 224 с.

71. Гук М. Аппаратные интерфейсы ПК. СПб.: Питер, 2003 - 528 с.

72. Танэнбаум Э. Архитектура компьютера. 4-е издание. СПб.: Питер, 2003.-704 с.

73. Пестерев К. Л., Захаров И.С. Периферийные устройства: Учеб. Пособие / Курск, гос. тех. ун-т: Курск, 1999 205 с.

74. Шило В.Л. Популярные цифровые микросхемы: Справочник. Металлургия, Челябинск, 1988. -352 с.

75. Микросхемы и их применение / Батушев В.А., Вениаминов В.Н., Ковалев В.-М.: Энергия, 1978.-248 с.

76. Интегральные микросхемы: Справочник / Тарабрин Б.В., Лунин Л.Ф., Смирнов Ю.Н. М.: Радио и связь, 1984. -528 с.

77. Петровский И.И. и др. Логические ИС КР1533, КР1554: Справочник в 2-х ч. -М.: ТОО «Бином», 1993.-473 с.

78. Кобзарь, А. И. Прикладная математическая статистика Текст. — М.: Физматлит, 2006. -816 с.

79. Макарова Н.В. Статистика в Excel. М.: Финансы и статистика, 2009. -368 с.

80. Закс Л. Статистическое оценивание. М.: Статистика, 2008.- 598 с.

81. Кулаичев А.П. Методы и средства анализа данных в среде Windows. STADIA 6.0. М.: Информатика и компьютеры, 2006. -270 с.

82. Лобанов В.И. Азбука разработчика цифровых устройств. М.: Горячая линия - Телеком, 2001. - 192с.

83. Стешенко. В. Школа разработки аппаратуры цифровой обработки сигналов на ПЛИС // Chip News, 1999,- № 8-10,- С. 3-5.

84. Пухальский Г. И., Новосельцева Т. Я. Цифровые устройства: учебное пособие для втузов. СПб.: Политехника, 2006. -885 с.