Конструктивно-технологический базис ИС на КНИ-подложках тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Сопова, Ольга Владимировна

• Сопова, Ольга Владимировна
• кандидат технических наук
• 2005

Оглавление диссертации кандидат технических наук Сопова, Ольга Владимировна

ВВЕДЕНИЕ.

ГЛАВА 1. ОБЗОР СОВРЕМЕННЫХ ТЕХНОЛОГИЧЕСКИХ НАПРАВЛЕНИЙ СОЗДАНИЯ ГЛУБОКО СУБМИКРОННЫХ МОП-ТРАНЗИСТОРОВ.

1.1 Анализ способов, позволяющих обойти ограничения, присущие процессу дальнейшего масштабирования, и новых конструкций для изготовления транзисторов с проектными нормами менее 0.1 мкм.

1.2 Полностью обедненный МОП транзистор, особенности его изготовления и электрофизические свойства.

1.3 Выводы и постановка задачи.

ГЛАВА 2. ИССЛЕДОВАНИЕ СВОЙСТВ ДВУХЗАТВОРНОГО МОП ТРАНЗИСТОРА ПРИ ПОМОЩИ ПРИБОРНО-ТЕХНОЛОГИЧЕСКОГО МОДЕЛИРОВАНИЯ.

2.1 Сравнительный анализ характеристик традиционного и двухзатворного МОП КНИ транзисторов.

2.2 Изучение влияния конструктивных особенностей на физику двухзатворного транзистора.

2.3 Выводы.

ГЛАВА 3. ИСПОЛЬЗОВАНИЕ ТЕХНИКИ "ЗАТВОРНОЙ ИНЖЕНЕРИИ" ДЛЯ УЛУЧШЕНИЯ ХАРАКТЕРИСТИК ДВУХЗАТВОРНЫХ МОП ТРАНЗИСТОРОВ

3.1. Применение "затворной инженерии" в субмикронном двухзатворном МОП транзисторе.

3.2. Математический аппарат для моделирования субмикронных и наноразмерных МОП транзисторов.

3.3. "Затворная инженерия" в баллистическом транзисторе.

3.4. Выводы.

ГЛАВА 4. РАЗРАБОТКА ТЕХНОЛОГИИ ИЗГОТОВЛЕНИЯ ПОЛНОСТЬЮ ОБЕДНЕННОГО ТРАНЗИСТОРА НА КНИ ПОДЛОЖКЕ.;.

4.1. Моделирование технологии изготовления и работы п-канального транзистора.

4.2. Моделирование технологии изготовления и работы р-канального транзистора.

4.3. Выводы.

ГЛАВА 5. ИЗГОТОВЛЕНИЕ И ИССЛЕДОВАНИЕ ЭКСПЕРИМЕНТАЛЬНЫХ ОБРАЗЦОВ.

5.1. Формирование технологического маршрута изготовления полностью обедненных транзисторов из результатов приборного моделирования. N канальный транзистор. Калибровка модели.

5.2. Р- канальный транзистор. Калибровка модели.

5.3. Выводы.

Введение диссертации (часть автореферата) на тему «Конструктивно-технологический базис ИС на КНИ-подложках»

Основным фактором развития микроэлектроники является масштабная миниатюризация КМОП интегральных схем - пропорциональное уменьшение размеров транзисторов и элементов ИС. Это обеспечивает создание все более сложных, многофункциональных и производительных микросхем, а также позволяет снижать их себестоимость.

Одним из путей для продолжения масштабной миниатюризации, помимо развития традиционных технологий, является создание новых конструкций. Параметры МОП-транзистора, для уменьшения которых требуются новаторские подходы - это длина канала транзистора, толщина подзатворного диэлектрика, а также глубина стоковых и истоковых переходов.

Современным решением для преодоления ограничений в миниатюризации является, например, использование подложек, изготовленных по технологии "кремний-на-диэлектрике", а самым многообещающим вариантом транзистора на такой подложке является на сегодняшний день транзистор с двойным затвором.

МОП-транзисторы на подложках "кремний-на-диэлектрике" делятся на два вида в зависимости от степени обеднения подложки: частично обедненные и полностью обедненные. Последние являются частным случаем двухзатворного транзистора, в котором одним из затворов является подложка.

В частично обедненном транзисторе, изготовленном на подложке "кремний-на изоляторе", толщина слоя кремния и концентрация примеси в нем таковы, что область обеднения не доходит до слоя заглубленного оксида. Такие транзисторы имеет преимущества, выраженные в более низкой емкости р-п-переходов и сходстве с МОП-транзисторами, изготовленными по традиционной "объемной" технологии, а также в том, что влияние заряда заглубленного оксида на пороговое напряжение транзисторов мало и, следовательно, они более радиационно-стойкие. Когда к подложке приложено смещение, частично обедненные устройства ведут себя скорее как объемные устройства.

В частично обедненном транзисторе под областью обеднения находится электрически нейтральная область, что приводит к выраженному эффекту влияния подложки, это может ограничивать ширину транзистора или потребовать дополнительного контакта к подложке. Если контакты к подложке не используются, возникает эффект плавающей подложки, приводя к таким последствиям, как временной гистерезис или включение паразитного биполярного транзистора.

В полностью обедненных транзисторах, где область обеднения достигает слоя заглубленного оксида, более эффективно управление зарядом канала путем смещения, подаваемого на затвор, что делает возможным значительное повышение тока стока. Значение предпорогового тока приближается к идеальному и становится возможным уменьшение порогового напряжения без увеличения тока утечки транзистора в состоянии "выключено", что необходимо для схем с низким напряжением питания и низкой потребляемой мощностью.

Однако очень тонкие слои кремния, которые требуются для изготовления полностью обедненного транзистора, должны обладать очень хорошей технологической воспроизводимостью, поскольку пороговое напряжение полностью обедненных транзисторов сильно зависит от толщины слоя кремния, в котором формируются транзисторы. Характеристики таких транзисторов связаны со свойствами заглубленного оксида и границы раздела заглубленный оксид/кремний.

Кроме того, в такой технологии требуется применение р+-поликремния в рМОП-транзисторе и п+-поликремния в пМОП-транзисторе, или же применение в качестве затвора материала с работой выхода, близкой к работе выхода из собственного кремния для достижения симметричных пороговых напряжений у п-канального и р-канального МОП-транзисторов. Уменьшение площадей областей истока, стока и уменьшение сопротивления контакта также проблематично при использовании тонких кремниевых слоев в полностью обедненных КНИ транзисторах.

В полностью обедненном транзисторе, изготовленном по КНИ технологии, можно снизить наклон допороговой характеристики до теоретически минимального значения, приблизительно составляющего бОмВ/декаду тока. Проводимость таких транзисторов, а также быстродействие и плотность упаковки выше, чем в частично обедненных структурах. Этими качествами обусловлено их применение в цифровых схемах.

Поэтому актуальной является задача создания и развития технологии изготовления двухзатворного транзистора, а в частности полностью обедненного транзистора, на SOI подложке.

Цель диссертационной работы - разработка КМОП КНИ конструктивно-технологического базиса. Численное моделирование процессов изготовления и электрофизических свойств транзисторов позволяет снизить затраты на экспериментальные партии.

В работе приведены результаты исследования, проведенного посредством численного моделирования, и технологический маршрут, пригодный для внедрения в производство. Как вариант улучшения электрофизических свойств двухзатворного транзистора предложена технология "затворной инженерии".

Диссертационная работа содержит 100 страниц основного текста, рисунков и таблицы, состоит из введения, пяти глав, заключения, списка литературы из названий и приложений.

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Сопова, Ольга Владимировна

Основные результаты диссертационной работы изложены в двух научных статьях, научно-техническом отчете, и представлены докладами на международных научно-технических конференциях. Практическая ценность диссертационной работы подтверждена использованием ее результатов в производстве.

Заключение

Задачей настоящей диссертационной работы являлась разработка технологии изготовления полностью обедненного транзистора на КНИ подложке. Результатом проведенных исследований стало следующее:

1. На основании опубликованных литературных данных и современных представлений о возможностях масштабирования технологии КМОП ИС проведен сравнительный анализ наиболее перспективных с точки зрения автора технологий создания СБИС на основе субмикронных и нано-размерных транзисторов. Показано, что лучших результатов можно добиться, развивая технологию создания многозатворных КМОП структур, в частности, двухзатворного и полностью обедненного транзистора на КНИ подложке.

2. При помощи приборно-технологического моделирования проведен сравнительный анализ характеристик традиционного и двухзатворного МОП КНИ транзисторов.

Список литературы диссертационного исследования кандидат технических наук Сопова, Ольга Владимировна, 2005 год

1. G. Moore, Progress in Digital Integrated Electronics// IEDM Tech. Digest, pp.11-13, 1975.

2. D. Frank and H.-S. P. Wong, Analysis of the Design Space Available for high-k Gate Dielectric in Nanoscale MOSFETs// Proc. of the IEEE Silicon Nanoelectronics Workshop, 2000.

3. Q.Lu, R.Lin, P.Ranade, T.-J.King, Metal Gate Workfunction Adjustment for Future CMOS Technology// VLSI, 2001.

4. J. D. Plummer et al., Material and process limits in silicon VLSI technology// Proc. of the IEEE, Vol.89, No.3, 2001.

5. E. Gusev, E. Cartier, D. Buchanan, M. Gribelyuk, M. Copel, H. Okorn-Schmidt, C. D'Emic, Ultra High-k Metal Oxides on Silicon: Processing, Characterization, and Integration Issues// Proc. of the Conference on Insulating Films on Semiconductors, 2001.

6. M. Sherony, L. Su, J. Chung, and D. Antoniadis, SOI MOSFET Effective Channel Mobility// IEEE Transaction on Electron Devices, 1994.

7. T. Ernst, D. Munteanu, S. Cristoloveanu et al., Investigation of SOI MOSFETs with Ultimate Thickness// Microelectron. Eng., 1999.

8. H.-S. P. Wong, Beyond the conventional transistor// IBM J. Res. & Dev. vol. 46 no. 2/3 March/May 2002.

9. J.R. Brews, W.Fichtner, E.H.Nicollian, S.M.Sze, Generalized guide for MOSFET miniatutization// IEEE Electron Device Lett., vol EDL-1, 1980.

10. S.-H. Oh et al., analytic description of short-channel effects in fully-depleted double-gate and cylindrical, surrounding-gate MOSFETs// IEEE Electron Device Lett., vol 21, September 2000.

11. J.G. Fossum, Z. Ren, K.Kim, M.Lundstrom, Extraordinarily High Drive Current in Assymetrical Double-Gate MOSFET// Purdue University 2001

12. H.-S. Wong, D. Frank, Y. Taur, and J. Stork, Design and Performance Considerations for Sub-O.lmkm Double-Gate SOI MOSFET's// IEDM Tech. Digest, p.747, 1994.

13. H.-S. Wong, et al., Design and Performance Considerations for Sub-0.1 mkm Double-Gate SOI MOSFET's// IEDM, 1994.

14. L. Chang, S. Tang, et al., Gate Length Scaling and Threshold Voltage Control of Double-Gate MOSFETs// IEDM, 2000.

15. Leland Chang, Ballistic transport in Silicon MOSFET's; Physics 250 Term Paper, Professor Peter Yu, 2000.

16. Jing Wang, Paul M. Solomon, and Mark Lundstrom, A General Approach for the Performance Assessment of Nanoscale Silicon FETs// IEEE Transaction on Electron Devices, 2004

17. M. Fischetti and S. Laux, Band Structure, Deformation Potentials, and Carrier Mobility in Strained Si, Ge, and SiGe Alloys// J. Appl. Phys. 80, 1996.

18. P. Ronsheim, M. Ieong, A. Grill, and H.-S. P. Wong, Strained Si NMOSFETs for High Performance CMOS Technology// VLSI, 2001.

19. S. J. Tans, C. Dekker, et al., Room Temperature Transistor Based on a Single Carbon Nanotube// Nature, 1998.

20. M. Dresselhaus, G. Dresselhaus, and P. Avouris, Carbon Nanotubes: Synthesis, Structure, Properties, and Applications// Springer-Verlag, New York, 2001.

21. J.H. Shon, H. Meng, Z. Bao, Self-assembled monolayer organic field-effect transistors// Nature, 2001.

22. V.V.Zhirnov et al., Limits to Binary Logic Switch Scaling-A Gedanken Model// Proc. IEEE, Sept. 2003.

23. Y.Cul, C.M.Lieber, Functional Nanoscale Electronic Devices Assembled Using Silicon Nanowire Building Blocks// Science, Feb. 2001.

24. R.D.Isaak, The Future of CMOS Technology// IBM Journal of Research and development, volume 44, number 3, 200029 www.alpha.com30 www.alpha.com

25. Y.Cul, C.M.Lieber, Functional Nanoscale Electronic Devices Assembled Using Silicon Nanowire Building Blocks// Science, Feb. 2001.

26. N.J.Stone, H. Ahmed, Silicon Single Electron Memory Cell// Applied Physics Letters, Oct. 1998.

27. A.Davis et al., Interconnect Limits on Gigascale Integration (GSI) in the 21st Century// Proc. IEEE, vol. 89, 2001.

28. S. Krishnan, J. G. Fossum, P. C. Yeh, O. Faynot, S. Cristoloveanu, and J. Gauthier, Floating-body kinks and dynamic effects in fully depleted SOI MOSFETs// Proceedings of the IEEE International SOI Conference, pp. 10-11, 1995.

29. J. P. Colinge, Silicon-on-Insulator Technology// Materials to VLSI. Kluwer Academic Publishers, Norwell MA, 1991

30. J.R. Heath et al., A Defect-Tolerant Computer Architecture: Opportunities for Nanotechnology// Science, vol. 280, 1998.

31. B.E. Kane, A Silicon-Based Nuclear Spin Quantum Computer// Nature, vol. 393, 1998.

32. С. Monroe et al., Demonstration of a Fundamental Quantum Logic Gate// Physics Rev. Letters, vol. 75, 1995.

33. M.Steffen, L.M.K.Vandersypen, I.L.Chuang, Toward Quantum Computation: A Five-Qubit Quantum Processor// IEEE Micro, vol. 21, no. 2, 2001.

34. D.V.Averin, Quantum Computation and Quantum Coherence in Mesoscopic Josephson Junctions// J. Low Temperature Physics, vol. 118, 2000.

35. P.W.Shor, Algorithms for Quantum Computation: Discrete Logarithms and Factoring// Proc. 35th Ann. Symp. Foundations of Computer Science, IEEE CS Press, 1994.

36. Kunihiro Suzuki, Tetsu Tanaka, Yoshinaru Tosaka, Hiroshi Horie, Yoshihiro Arimoto, Scaling Theory for Double-Gate SOI MOSFET// IEEE Transaction on Electron Devices, vol.40, no. 12, december 1994.

37. G.Guo, M.Lundstrom, Nanoscale Transistors: Device Physics, Modeling, and Simulation// Purdue University, USA, 2002.