Высокочастотная система фазовой автоподстройки частоты, интегрированная в программируемую логическую интегральную схему тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Быстрицкий, Сергей Алексеевич

• Быстрицкий, Сергей Алексеевич
• кандидат наук
• 2013

Оглавление диссертации кандидат наук Быстрицкий, Сергей Алексеевич

ОГЛАВЛЕНИЕ

Введение

Глава 1. Назначение и классификация блоков ФАПЧ

1.1 Структурная схема и режимы работы ФАПЧ

1.2 Синтезаторы частот

1.3 Встроенные системы ФАПЧ фирмы Altera

1.4 Альтернативная конфигурация ФАПЧ — DLL (Delay-Locked Loop)

1.5 Стратегия проектирования предлагаемой системы

1.6 Выводы к главе 1

Глава 2. Математическое описание системы ФАПЧ

2.1 Функция передачи контура ФАПЧ

2.2 Время установления рабочего режима

2.3 Выводы к главе 2

Глава 3. Основные функциональные узлы встроенной ФАПЧ

3.1 Фазовый детектор

3.2 Генератор подкачки заряда

3.3 Выбор технологии «быстрой синхронизации»

3.4 Фильтр нижних частот

3.5 Генератор, управляемый напряжением

3.6 Блок управления сбросом

3.7 Блок реконфигурации фазы

3.8 Делитель частоты на базе РСЛОС

3.9 Индикатор окончания процесса синхронизации

3.10 Режимы обратной связи

3.11 Выводы к главе 3

Глава 4. Моделирование и измерение выходных параметров опытных образцов системы ФАПЧ

4.1 Динамические параметры

4.2 Моделирование схемных и топологических решений

4.2.1 Моделирование и измерение высокочастотных блоков

4.2.2 Смешанное моделирование

4.3 Исследование изготовленных образцов

4.3.1 Плата тестирования

4.3.2 Полученные результаты

4.4 Выводы к главе 4

Основные результаты и выводы

Литература

Приложение А. Функциональные описания ключевых блоков

А.1 Уепк^'-описания цифровых блоков

А.2 Уепк^А-описания аналоговых блоков

А.З Уеп^-описания аналоговых блоков

СПИСОК ОБОЗНАЧЕНИЙ

В работе используются следующие обозначения:

ФАГТЧ — Фазовая автоподстройка частоты

ПЛИС — Программируемая логическая интегральная схема

ГУН — Генератор, управляемый напряжением

ФНЧ — Фильтр нижних частот

ГПЗ — Генератор подкачки заряда

ФД — Фазовый детектор

ОС — Обратная связь

ОГ — Опорный генератор

ПП — Полоса пропускания

Введение диссертации (часть автореферата) на тему «Высокочастотная система фазовой автоподстройки частоты, интегрированная в программируемую логическую интегральную схему»

ВВЕДЕНИЕ

Современные информационные технологии требуют непрерывного расширения функциональных возможностей и диапазона рабочих частот электронных схем, что сопровождается ужесточением требований к составляющим блокам и компонентам. При этом особое внимание уделяется разработке высококачественных встраиваемых блоков с заданным интерфейсом и функциональностью (IP-ядер, IP — Intellectual Property). Типичными представителями таких блоков являются системы фазовой автоподстройки частоты (ФАПЧ), способные не только синтезировать необходимые для работы частоты и синхронизировать фазы тактовых импульсов между различным интегральными схемами (ИС) в составе всего устройства, но и подавлять возникающие в соединительных цепях помехи.

Одной из востребованных возможностей применения систем ФАПЧ являются программируемые логические интегральные схемы (ПЛИС), где они служат для синтеза и необходимого использования «чистых» тактовых сигналов. Среди основных тенденций в проектировании встроенных систем ФАПЧ для высококачественных ПЛИС (фирмы-производители Altera, Xilinx, Lattice) можно выделить следующие:

— повышение выходной частоты и, соответственно, расширение набора значений реализуемых частот;

— достижение высокой стабильности выходных тактовых сигналов;

— возможность оперативной подстройки фазы;

— низкое потребление мощности;

— наличие блока динамической реконфигурации.

Прогресс в улучшении выходных параметров систем ФАПЧ в составе ПЛИС связывают, прежде всего, с уменьшением проектных норм используемых технологий, что на каждом шаге значительно увеличивает стоимость изделий. Альтернативным вариантом может служить применение передовых схемо-

технических приемов, позволяющих достигать желаемого в рамках имеющейся технологической базы, что при практически неизменной стоимости существенно повышает конкурентоспособность продукции. Поэтому отыскание и реализация таких решений для встроенных систем ФАПЧ является актуальной задачей и предметом исследований настоящей работы.

Данная работа проводилась в соответствии с планом ГБ НИР кафедры физики полупроводников и микроэлектроники ФГБОУ ВПО «Воронежский государственный университет». Работа поддержана целевым грантом фонда Бортника в рамках программы «УМНИК».

Цель работы: разработка системы ФАПЧ, эффективно решающей необходимые пользователям функции синтеза стабильных тактовых сигналов высокой частоты и обладающей гибкостью в работе и настройке, опережающей по характеристикам зарубежные ФАПЧ аналогичного применения, выполненные в схожем технологическом процессе. Для достижения указанной цели были сформулированы следующие задачи:

1. Конструирование минимальной по площади аналоговой части, имеющей небольшое значение функции передачи с целью сужения полосы пропускания ФАПЧ.

2. Разработка схемы генератора управляемого напряжением (ГУН) с повышенной линейностью характеристики управления.

3. Проектирование функциональных узлов системы ФАПЧ, работающих на частотах до 2 ГГц, в частности, 9-ти разрядного делителя частоты, блока управления сбросом, блока динамического сдвига фазы.

4. Создание Verilog-описания системы ФАПЧ для ускоренного моделирования переходных процессов.

Научная новизна диссертации определяется полученными оригинальными результатами и состоит в следующем:

1. Найдено решение проблемы получения сигнала высокого качества во встроенных системах ФАПЧ, отличающееся использованием меньшей,

чем у известных аналогов, площади на кристалле и позволяющее создавать проекты с рабочими частотами до 500 МГц.

2. Представлена трехуровневая система моделирования, использующая, помимо SPICE моделей, разработанное описание системы ФАПЧ на языках Verilog и VerilogA и позволяющая исследовать её функциональные узлы в сотни раз быстрее, чем при использовании для моделирования одних лишь SPICE моделей, при этом сохраняющая точность расчета параметров системы в рамках 5 %.

3. Комбинированием разработанного высокочастотного ГУН и системы динамической реконфигурации фазы удалось получить минимальный программируемый временной сдвиг выходного сигнала, равный 62.5 пс, что выделяет разработанную систему ФАПЧ из ряда аналогов, спроектированных по технологическим нормам 90 - 180 нм, и позволяет использовать полученную систему ФАПЧ в высокоскоростных интерфейсах передачи данных.

4. Выявлены основные источники фазовой нестабильности выходного тактового сигнала, характерные для использования ФАПЧ в составе ПЛИС (шум цепи питания и влияние цифровой части ПЛИС, взаимное влияние элементов ввода/вывода ПЛИС, соседних топологических элементов), предложены методы её снижения.

Научная и практическая значимость диссертации:

1. Интеграция системы ФАПЧ в состав ПЛИС приводит к снятию ограничения на максимальную частоту работы её ядра, накладываемую элементами ввода/вывода и межсоединениями на плате.

2. Использованный метод повышения линейности характеристики управления ГУН позволяет получить на его выходе частоты до 2 ГГц при максимальном значении коэффициента передачи в 1.5 ГГц/В.

3. Разработанный делитель частоты па динамических триггерах позволяет поднять рабочую частоту системы и сократить занимаемую ею площадь.

4. Построенная система динамического сдвига фазы исключает возможность появления паразитных импульсных выбросов на выходе ФАПЧ.

5. Разработанная схема программируемого маломощного источника тока сводит к минимуму процессы релаксации, значительно искажающие отклик на сигналы переключения.

6. Предложенная система межсоединений в цепи обратной связи ФАПЧ позволяет использовать систему в любом из пяти режимов: «без компенсации», «обычный», «режим синхронных данных», «режим буфера с нулевой задержкой», «режим внешней обратной связи», что позволяет получать предсказуемые результаты в любых конфигурациях проекта. Основные положения, выносимые на защиту.

1. Структура ФАПЧ с интегрированным ФНЧ и ГУН, встроенная в ПЛИС, предназначенная для повышения тактовой частоты и синтеза частот, обладающая гибкостью настройки и управления, функцией подстройки фазы для передачи данных и пятью режимами обратной связи.

2. Генератор, управляемый напряжением, с повышенной линейностью характеристики управления, что позволяет уменьшить коэффициент его передачи и полосу пропускания системы ФАПЧ.

3. Оригинальные высокочастотные элементы, работающие на частотах до 2 ГГц, такие как делитель частоты, система динамического сдвига фазы, мультиплексор 8 в 1 и блок управления сбросом ГУН.

Апробация работы. Результаты диссертации докладывались на научных сессиях ВГУ (Воронеж, 2008 - 2012), международных научно-технических конференциях «Радиолокация, навигация, связь» (Воронеж, 2009 - 2011), V всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем» (Москва, 2012).

Публикации. По теме диссертации опубликовано 11 научных работ, в том числе 4 — в изданиях, рекомендованных ВАК РФ. В работах, опубликованных в соавторстве и приведенных в конце автореферата, лично соискателю

принадлежат: [1, 2, 5 - 9] — выбор подходящей структуры системы ФАПЧ и моделирование с целью оптимизации её параметров; [3, 11] —- поиск оптимальной архитектуры широкополосного ГУН, имеющего повышенную линейность характеристики управления; [4, 10] — проектирование высокоскоростного многоразрядного делителя частоты.

Объем и структура работы. Диссертация состоит из введения, четырех глав, заключения и списка литературы, включающего 76 наименований. Основная часть работы изложена на 116 страницах, содержит 80 рисунков и 13 таблиц.

ГЛАВА 1. НАЗНАЧЕНИЕ И КЛАССИФИКАЦИЯ БЛОКОВ ФАПЧ

1.1. Структурная схема и режимы работы ФАПЧ

Первая система ФАПЧ была разработана в 1930 году французским инженером Беллизом. Относительно широкое применение она получила в 1960 году с появлением первых интегрированных ФАПЧ компонентов [1]. Существовало традиционное предубеждение против ФАПЧ, связанное отчасти со сложностью реализации её на дискретных компонентах, а отчасти с сомнениями относительно надёжности её работы. В начале 1990-х годов, когда стали появляться высокоинтегрированиые компоненты, реализующие на одном кристалле практически все необходимые узлы ФАПЧ [2-4], эта система, при правильном и корректном проектировании, стала достаточно надёжным и заслуживающим внимания узлом.

В связи с тем, что настройка осуществляется по разности фаз, система является астатической по отношению к частоте: в установившемся режиме частота настройки точно равна частоте управляющего сигнала. При определённых условиях система ФАПЧ может быть астатической и по фазе [5].

Система ФАПЧ используется для восстановления сигнала определенной частоты, для сглаживания биений входного сигнала или для синтезирования сигнала, частота которого равна / * т/п, где 1 - опорная частота, т и и -целые числа. Она находит самое широкое применение в различных областях техники, например, для стабилизации частоты мощного генератора по сигналу маломощного стабильного генератора, для создания высокостабильных возбудителей с дискретным множеством частот и устройств, позволяющих плавно и точно изменять частоту высокостабильных генераторов, в системах выделения несущей для синхронного и корреляционного приема, в системах телевидения, для фазовой синхронизации колебаний лазера, для деления и умножения ча-

и

стоты, для создания фазовых и частотных модуляторов, для стабилизации скорости вращения и синхронизации электродвигателей и т. д. [5]. ФАПЧ также широко используется в системах bluetooth, GSM, а также в программируемых микросхемах широкой направленности.

Известны различные модификации систем ФАПЧ: однопетлевые и мпо-гопетлевые, с простым и комбинированным управлением и т. д. Также системы ФАПЧ можно разделить на устаревшие аналоговые, цифровые [6-8] и комбинированные, наиболее распространенные на текущий момент. В данной работе рассматривается аналого-цифровая одпопетлевая система (рис. 1.1), которая по своей структуре представляет следящую систему автоматического регулирования с одним входом, одним или двумя выходами и однопетлевой отрицательной обратной связью. Объектом регулирования здесь является подстраиваемый ГУН, сигнал управления воздействует только на частоту его автоколебаний.

Рис. 1.1. Базовая структура аналого-цифрового блока ФАПЧ [2-4]

На входе системы действует сигнал эталонного генератора в виде периодической или квазипериодической функции (управляющее воздействие), а с ее выхода снимается сигнал подстраиваемого генератора. Датчиком рассогласования в системе является фазочастотный детектор (ФД), выходной сигнал которого представляет собой периодическую однозначную функцию разности мгновенных фаз сигналов эталонного и подстраиваемого генераторов. Фильтр нижних частот (ФНЧ) в цепи управления предназначен для коррекции передаточной функции замкнутой системы.

В зависимости от назначения и условий применения система ФАПЧ позволяет решать различные задачи. Простейшая из них — стабилизация частоты

и фазы подстраиваемого генератора. Обычно при этом параметры эталонного сигнала остаются постоянными. Более сложным является случай, когда параметры эталонного сигнала непостоянны. При этом система играет роль фильтра, демодулятора или следящего усилителя. Она выполняет функции узкополосного фильтра, и в том случае, если параметры эталонного сигнала постоянны, но на ее вход вместе с эталонным сигналом попадает аддитивная помеха. В таком применении система ФАПЧ дает исключительно высокие результаты при чрезвычайной простоте конструкции. Особо следует отметить возможности системы ФАПЧ как нелинейного фильтра и демодулятора частотно-модулированных и фазомодулированных колебаний. Эта возможность обусловлена тем, что, по существу, в ней как бы происходит корреляционная обработка принимаемого сигнала [5].

Рассмотрим принцип действия системы ФАПЧ на примере упрощенной, изолированной от внешних воздействий (автономной) системы. Сигналы частот ыэх и и)пг от опорного генератора ОГ и подстраиваемого ГУН поступают на фазовый детектор ФД, выдающий сигнал рассогласования для формирования управляющего напряжения. Управляющее напряжение воздействует на ГУН, изменяя его частоту, приближая её к частоте опорного.

В стационарном режиме, когда частоты а;ог и ^гун равны, в системе устанавливается постоянная разность фаз между сигналами соответствующих генераторов и управляющее напряжение постоянно, т.к. в противном случае статический режим будет невозможен. Поэтому между ФД и ГУН включаются устройства, пропускающие постоянный ток. Такими устройствами обычно являются фильтры нижних частот [5]. Они устраняют из спектра сигнала управления нежелательные составляющие побочных частот, присутствующие на выходе фазового детектора, которые, попадая на вход генератора, вызывают паразитную частотную (фазовую) модуляцию эталонного генератора.

Система ФАПЧ представляет собой разновидность систем с обратной связью, поэтому в ней возможна потеря устойчивости. В зависимости от величи-

ны флуктуаций, нарушающих равновесие, различают устойчивость системы в «малом», «большом» и «целом». По существу, устойчивость в «малом» определяет возможность режима удержания, а устойчивость в «большом» — условия отсутствия режима квазисинхронизма. Выполнение этих условий, естественно, гарантирует выполнение условий устойчивости в «малом». Устойчивость в «целом» определяет условие отсутствия режима биений.

1.2. Синтезаторы частот

В узком смысле под синтезатором частоты понимают систему, способную генерировать набор выходных частот с фиксированным шагом. Синтезаторы принято делить на Integer-N и Ргас^опа1-]Ч. В первом синтезаторе в обратной связи (ОС) петли ФАПЧ, на базе которого он строится, вставлен делитель частоты с фиксированным модулем деления, в результате чего частоты, которые можно получить на выходе ГУН, кратны частоте работы ФД. В синтезаторе типа ЕгасйопаГМ модуль деления в ОС варьируется вокруг определенного значения с частотой работы петли ФАПЧ, при этом средняя частота ГУН больше частоты ФД в дробное число раз [9-11].

Для того, чтобы получить на выходе сетку частот с фиксированным шагом, Integer-N синтезаторы вынуждены работать на опорной частоте, равной требуемому шагу. Таким образом, чем плотнее требуемая сетка частот, тем ниже входная частота, а значит медленнее происходит установление рабочего режима. Во Ргас1;юпа1-К синтезаторе входная частота не обязана быть малой, что ускоряет процесс синхронизации и понижает уровень собственных шумов, но в результате работы дробного делителя в выходном спектре внутри полосы пропускания (ПП) появляются выбросы, препятствующие применению таких синтезаторов в радиосвязи. Однако, к настоящему времени разработан ряд приемов борьбы с ними, что сделало Ргас^опаГМ синтез широко применимым.

Основным производителем синтезаторов частот является фирма Analog Devices. Среди прочих — такие, как Texas Instruments, Miteq, ЕМ Research. Несмотря на то, что синтезаторы частот, выполняемые, как правило, в отдельных микросхемах, решают несколько иные задачи, чем разрабатываемая система, изучение их рынка и выполняемых функций необходимо для проектирования конкурентоспособного продукта. В частности, в микросхемах Analog Devices зачастую присутствуют передовые решения, использование которых становится нормой через некоторое время после их появления.

Analog Devices производит как Fractional-N, так и Integer-N синтезаторы. В состав микросхемы входят все цифровые части синтезатора, а также генератор подкачки заряда (ГПЗ). ГУН и ФНЧ подключаются через внешние выводы. В номенклатуре синтезаторов отдельно присутствует класс «PLLs with Integrated VCOs» — системы ФАПЧ с интегрированным ГУН. В микросхемах этого класса ГУН представляет собой многодиапазонный LC-генератор, индуктивности для реализации которого необходимо также подключать снаружи. Большой плюс таких генераторов — относительно малое значение функции передачи (крутизны), которое при определенной настройке не превышает 10 МГц/В. Минусы — невысокая скорость перестройки и зависимость от внешних компонент.

Типичным представителем семейства синтезаторов Analog Devices является ADF4150HV [12] (2011г.), способный работать в режимах Fractional-N и Integer-N (рис. 1.2). Из его блок-схемы видно, что ГУН и ФНЧ в этом синтезаторе используются как внешние подключаемые модули, однако среди его блоков есть интересные с точки зрения поиска оптимальной архитектуры проектируемой ФАПЧ:

Блок удвоения частоты на входе. Может использоваться только при входном сигнале идеальной 50%й скважности. Удвоение частоты может оказаться полезным в случае, если частота входного сигнала ниже допустимой границы, а также для улучшения шумовых характеристик системы.

REFi

GND CPGND SDsnd

Рис. 1.2. Блок-схема синтезатора частот Analog Devices ADF4150HV [12]

ГПЗ имеет так называемый «Boost mode» — режим с ускоренным процессом синхронизации ФАПЧ. В этом режиме в ГПЗ при сильном рассогласовании частот опорного генератора и сигнала из ОС включается дополнительный источник тока, который быстро приводит управляющее напряжение в район требуемого и затем отключается (рис. 1.3). Analog

2.0

1.9

1.8

N X 1.7

О

> l.b

о

z m 1.5

п 1 4

IIJ

а.

1.3

1.2

1.1

1.0

ST MODE

/ BOO DN

/В DOST MOI ЭЕ OFF

I

j /

I /

/

50 100 150 200

TIME (MS)

250

300

Рис. 1.3. Режим Boost Mode [12]

Devices рекомендует использовать этот режим только при скважности сигнала опорного генератора 45 - 50%, либо при использовании входного делителя на

Делитель в ОС управляется ДХ-модулятором 3-го порядка. В зависимости от того, включена ли опция размытия спектра, синтезатор может работать в режиме минимального фазового шума или в режиме сглаживания побочных пиков в спектре выходного сигнала (Low Noise Mode, Low Spur Mode). На рис. 1.4 показан фазовый шум синтезатора в обоих режимах работы. Видно, что в режиме «Low Spur Mode» в спектре отсутствуют побочные пики, которые могут помешать устройствам, работающим на соседних частотах, но зато общий уровень шума выше.

FREQUENCY (Hz) FREQUENCY (Hz)

a) 6)

Рис. 1.4. Режим «Low Noise Mode» (а) и «Low Spur Mode» (6) [12]

Детектирование захвата, или окончания процесса синхронизации. У Analog Devices распространены 2 схемы — «цифровая» и «аналоговая». В цифровой схеме сигнал индикации установки рабочего режима — «LOCK» становится активным в случае, если 24 (или иное число) раз подряд разность фаз между сигналами на входе фазового детектора была ниже некоторой пороговой величины.

После изучения серийно выпускаемых синтезаторов частот можно выделить несколько приемов, которые могут быть использованы при разработке интегрированной в ПЛИС ФАПЧ, а именно:

1. Для создания системы с высокостабильными выходными параметрами лучше всего использовать ГУН с малым коэффициентом передачи на основе LC-колебательиого контура.

2. Для построения системы с дробным делением и генерации сетки частот с фиксированным шагом наиболее целесообразна схема с ДЕ-модулятором 3-го порядка.

3. Для ускорения процесса синхронизации следует использовать режим «Boost Mode».

4. Для повышения скорости работы петли ФАПЧ может быть использован умножитель частоты на 2. Для гарантированного же получения сигнала с 50%й скважностью на выходе необходим фиксированный делитель на 2.

5. Кроме того, ГПЗ реализует относительно большие токи, порядка 5mA, и является гораздо более стабильным, чем маломощный источник. Это говорит о том, что в тех шумовых диапазонах, в которых работают приборы Analog Devices (как и большинство синтезаторов подобного класса), на выходные характеристики большее значение оказывает не полоса пропускания, а стабильность параметров составляющих аналоговых частей, что, конечно же, отличает синтезаторы частот от разрабатываемой системы.

1.3. Встроенные системы ФАПЧ фирмы Altera

Наиболее близкими решениями к разрабатываемой системе ФАПЧ обладают встроенные аналоги зарубежных производителей. Среди прочих выделяется продукция фирмы Altera — они стали внедрять системы ФАПЧ в свои ПЛИС одними из первых и первыми же построили систему с дробным коэффициентом деления в цепи ОС (семейство Stratix V [13]). Рассмотрим семейство, наиболее близкое к разрабатываемой схеме по технологическому процессу — Stratix II [14], КМОП 90нм (рис. 1.5). Схема содержит ряд составных блоков, которые специфичны именно для встроенных ФАПЧ.

Выход смежной системы ФАПЧ

_—, Мультиплексор

[_j Реконфигурируемые блоки выбора фазы ГУН

Рис. 1.5. Блок-схема системы ФАПЧ в ПЛИС Altera Stratix II [14]

Блок переключения входных тактовых сигналов (Clock Switchover Circuitry). Позволяет системе переключаться между двумя опорными тактовыми сигналами. Применяется в системах с несколькими тактовыми генераторами, где в случае сбоя происходит переход с основного на дополнительный. Кроме того, может быть использован для изменения выходной частоты без необходимости реконфигурировать всю систему ФАПЧ. Блок имеет ручной и автоматический режимы, а также автоматический с ручным управлением.

Блок сглаживания спектра выходного сигнала (Spread Spectrum). Переключения выходного тактового сигнала ФАПЧ могут вызывать изменение состояния большой части логических элементов (ЛЭ) ПЛИС. Это приводит к значительным скачкам в потреблении энергии и увеличивает электромагнитную интерференцию, что может приводить к периодическим системным сбоям [14].

С целью устранения указанных проблем в семействе Stratix II встроен блок размытия спектра, действие которого заключается в слабом модулировании выходной частоты (типичное значение — 0.5% от общего номинала). До-

стирается это путем варьирования коэффициентов деления т и п на входах фазового детектора. Частота модуляции программируется на величину порядка 100-500 кГц. В результате спектр выходного сигнала размывается так, как показано на рис. 1.6.

Рис. 1.6. Опция размытия спектра выходного сигнала в Altera Stratix II [14]

Среди остальных составляющих блоков системы ФАПЧ в семействе Stratix II выделяются блок реконфигурации и блок динамической подстройки фазы, позволяющие изменять частоту и фазу выходного сигнала в реальном времени, т.е. во время работы ПЛИС, не требуя загрузки в неё новой конфигурации. Время, за которое может быть перестроена выходная частота или полоса пропускания контура, составляет приблизительно 20 мкс, что позволяет использовать такую ФАПЧ в системах с быстро меняющейся тактовой частотой, например, при тестировании нескольких модулей. Динамическая реконфигурация осуществляется путем записывания конфигурационных либо пользовательских данных в сдвиговый регистр (рис. 1.7), который по сигналу goe (Global Output Enable — глобальное разрешение) или scanwrite обновляет настройки ФАПЧ.

Частота

Рис. 1.7. Блок реконфигурации ФАПЧ в Altera Stratix II [14]

Динамический сдвиг фазы реализуется в отдельном блоке и достигается поочередным выбором одного из восьми выходов ГУН, сдвинутых на 45° (рис. 1.8). Переход осуществляется в момент заднего фронта активного выхода и единовременно не может привести к сдвигу, большему 45°. Тем не менее, в момент динамического сдвига фазы не происходит дестабилизации контура ФАПЧ, поэтому процесс, как правило, протекает еще быстрее, чем при операции реконфигурирования выходной частоты. В связи с тем, что частота ГУН может составлять величины 500 - 1000 МГц, в микросхемах рассматриваемого семейства величина минимального сдвига фазы, определяемая соотношением 7гун/8, составляет 125 - 250 пс. Динамическое изменение фазы выходного сигнала может быть использовано в высокочастотных приложениях, где пс могут быть эффективно использованы стандартные режимы компенсации ОС, в частности, для настройки высокоскоростных приёмопередатчиков.

Выход ГУН

0°

45° J"

У

90° _|

Рис. 1.8. Процесс динамического сдвига фаз в Altera Stratix II [14]

Физические свойства материалов и выходные параметры микросхем, в частности, задержка распространения сигнала, находятся в зависимости от вариаций техпроцесса, колебаний температуры кристалла и напряжения питания. Для исключения расфазировки данных и тактовых импульсов в системах ФАПЧ фирмы Altera предусмотрены пять режимов работы ОС, отличающихся лишь методом компенсации задержек распространения.

Режим без компенсации. Режим без компенсации задержек. Оптимизирован для минимального джиттера, т.е. временной нестабильности периода выходного тактового сигнала ФАПЧ.

Режим синхронных данных (рис. 1.9а). В этом режиме эффективные задержки распространения сигналов по линии данных и дереву синхронизации равны, т.е. разница фаз между тактовым сигналом и данным на внешних выводах равна разнице фаз на D-триггере, их использующем. Такой режим гарантирует отсутствие метастабилыюсти в схеме при условии корректного отношения фаз на внешних выводах.

Обычный режим (рис. 1.106). Обеспечивает нулевую эффективную задержку по дереву синхронизации ПЛИС.

Данные на входе

-DOCDOC

Тактовый сигнал на входе

Сигнал опорного генератора

Данные на регистре

Тактовый сигнал на регистре

~Х X X X

Выход ФАПЧ на регистры ПЛИС

Выход ФАПЧ на внешний вывод

а) б)

Рис. 1.9. Режим синхронных данных (а) и обычный режим (б), [14-17]

Режим буфера с нулевой задержкой (рис. 1.10а). В этом режиме ПЛИС представляет собой буфер тактового сигнала с нулевой задержкой, т.е.

фазы сигнала на выделенном входе и тактовом выходе ПЛИС идентичны. Может использоваться при создании цепочек микросхем.

Список литературы диссертационного исследования кандидат наук Быстрицкий, Сергей Алексеевич, 2013 год

ЛИТЕРАТУРА

1. Стариков, О. Метод ФАПЧ и принципы синтезирования высокочастотных сигналов / О. Стариков // Chip News (инженерная микроэлектроника) : Науч.-техн. журн. - 2001. - № 6. — С. 42-44.

2. Young, I.A. A PLL Clock Generator with 5 to 110MHz of Lock Range for Microprocessors / I.A. Young // IEEE Journal of Solid State Circuits. -1992. - T. 27. - № 11. - C. 1599-1607.

3. Fully integrated CMOS phase-locked loop with 15 to 240 MHz locking range and 50 ps jitter / I.I. Novof, J. Austin, R. Kelkar [п др.] // IEEE Journal of Solid-State Circuits. - 1995. - T. 30. - № 11. - C. 1259-1266.

4. Maneatis, J. Low-Jitter Process-Independent DLL and PLL Based on Self-Biased Techniques / J. Maneatis // IEEE Journal of Solid-State Circuits.— 1996. - T. 31. - № 11. - C. 1723-1732.

5. Шахгильдян, В.В. Системы фазовой автоподстройки частоты / В.В. Шах-гильдян. — М. «Связь», 1972. — 447 с.

6. Staszewski, R. All-Digital Frequency Synthesizer in Deep-Submicron CMOS / R. Staszewski, P.T. Balsara. — Hoboken, New Jersey: Wiley-Interscience, 2006.

7. Rhode, U. Digital PLL Frequency Synthesizers: Theory and Design / U. Rhode. - Prentice-Hall, 1993.

8. Dunning, J. An all-digital phase-locked loop with 50-cycle lock time suitable for high-performance microprocessors / J. Dunning // IEEE J. Solid-State Circuits. - 1995. - T. 30. - C. 412-422.

9. Curtin, M. — Phase-Locked Loops for High-Frequcncy Receivers and Transmitters - Part 3 . — Analog Devices, 1999. — URL: http: //www. analog, com/static/imported-files/tech_articles/596616802PLLs_3.pdf.

10. Vaucher, C. Architectures for RF Frequency Synthesizers / C. Vaucher. — Dordrecht: Kluwer Academic Publishers, 2003. — 250 c.

11. Dc Mucr, В. CMOS Fractional-N Synthesizers. Design for High Spectral Purity and Monolithic Integration / B. De Muer, M. Steyaert. — 2 изд. — New York: Kluwer Academic Publishers, 2003. — 256 c.

12. Analog Devices.— ADF4351, Wideband Synthesizer with Integrated VCO , 2012.— URL: http://www.analog.com/static/imported-files/ data_sheets/ADF4351.pdf.

13. Altera Corporation. — Stratix V Device Handbook , 2013.— URL: http:// www.altera.com/literature/hb/stratix-v/stratix5_handbook.pdf.

14. Altera. — Stratix II Device Handbook , 4.5 изд., 2011.— URL: http://www. altera.com/literature/hb/stx2/stratix2_handbook.pdf.

15. Altera. — Cyclone II Device Handbook , 2.3 изд., 2007.— URL: http://www. altera.com/literature/hb/cyc2/cyc2_cii5vl.pdf.

16. Altera Corporation. — Stratix III Device Handbook , 2.2 изд., 2011. — URL: http://www.altera.com/1iterature/hb/stx3/stratix3_handbook.pdf.

17. Altera Corporation.— Stratix IV Device Handbook , 4.G изд., 2012,— URL: http://www.altera.com/literature/hb/stratix-iv/ stratix4_handbook.pdf.

18. Stephens, D.R. Phase-Locked Loops for Wireless Communications: Digital, Analog and Optical Implementations / D.R. Stephens. — 2 изд. — Boston, MA: Kluwer Academic, 2002. - 421 c.

19. Yang, C.-K. K. Delay-Locked Loops — an overview '' C.-K. K. Yang // Phase-Locking in High-Performance Systems From Devices to Architectures. — NewYork: Wiley/IEEE Press, 2003. - C. 13-22.

20. Tiebout, M. Low Power VCO Design in CMOS / M. Tiebout. - Springer, 2005.- 128 c.

21. Garlepp, B.W. A Portable Digital DLL for High-Speed CMOS Interface Circuits / B.W. Garlepp // IEEE Journal of Solid-State Circuits. - 1999,- T. 34.-№ 5. - C. 632-644.

22. Sidiropoulos, S. A Semidigital Dual Delay-Locked Loop / S. Sidiropoulos, Horowitz M.A. // IEEE Journal of Solid-State Circuits. - 1997. - T. 32. -№ 11.-C. 1683-1692.

23. Banerjee, D. PLL Performance, Simulation, and Design / D. Banerjee. 4 изд. — Dean Banerjee Pubns, 2003. — 249 c.

24. Shu, K. Cmos Pll Synthesizers - Analysis And Design / K. Shu, E. Sanchez-Sincncio. — Springer, 2005. — 215 c.

25. Best, R. Phase-Locked Loops: Design, Simulation, and Applications. / R. Best. - 5 изд. - New York: McGraw-Hill, 2003. - 340 c.

26. Клюкии, В. И. Логические и схемотехнические основы цифровых технологий / В. И. Клюкии, Невежин Е. В., К). К. Николаенков. — Воронеж: ВГУ, 2006. - 87 с.

27. Texas Instruments. — Fractional/Integer-N PLL Basics , 2010. — URL: http: // www.ti.com/lit/an/swra029/swra029.pdf.

28. Бормонтов, E.H. Система фазовой автоподстройки частоты для ПЛИС / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Вестник Воронежского государственного технического университета. — 2008. — Т. 4. — № 12. — С. 51-55.

29. Бормонтов, Е.Н. Система фазовой автоподстройки частоты для ПЛИС / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Твердотельная электроника и микроэлектроника. — 2008. — № 7. — С. 95-102.

30. Crariinckx, J. Wireless CMOS Frequency Sythesizer Design / J. Craninckx, M. Steyaert. - Boston, MA: Kluwer Academic, 1998. - 247 c.

31. A Fully Integrated CMOS Frequency Synthesizer With Charge-Averaging Charge Pump and Dual-Path Loop Filter for PCS- and Cellular-CDMA Wireless Systems / Y. Koo, H. Huh, Y. Cho [и др.] // IEEE Journal of SolidState Circuits. - 2002. - T. 37. - № 5. - C. 536-542.

32. Rhce, W. Design of high performance CMOS charge pumps in phase locked loop / W. Rhee // Proc. IEEE Int. Symp. Circuits and Systems (ISCAS).-1999. - Т. 1. - C. 545-548.

33. A Wide-Bandwidth Low-Voltage PLL for PowerPC™ Microprocessors / J. Alvarez, H. Sanchez, G. Gerosa. R. Countryman // IEEE Journal SolidState Circuits. - 1995. - T. 30. - № 4. - C. 383-391.

34. d. Dong Pan. A radiation-hard phase-locked loop / d. Dong Pan, H. W. Li, В. M. Wilamowski // ISIE'03 - International Symposium on Industrial Electronics, Rio de Janeiro, Brazil. — 2003.

35. von Kaenel, Vincent. A 320 MHz, 1.5 mW@1.35 V CMOS PLL for microprocessor clock generation / Vincent von Kaenel // IEEE Journal SolidState Circuits. - 1996. - T. 31. - № 11. - C. 1715-1722.

36. Texas Instruments. — AN-1000 A Fast Locking Scheme for PLL Frequency Synrhesizers , 2004.

37. Бормонтов, E.H. Влияние параметров фильтра нижних частот на характеристики ФАПЧ / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Твердотельная электроника и микроэлектроника. — 2009. — № 8. — С. 4-7.

38. Adaptive bandwidth DLLs and PLLs using regulated supply CMOS buffers / S. Sidiropoulos, D. Liu, J. Kim [и др.] // Symp. on VLSI Circuits Digest Technical Papers. - 2000. - C. 124-127.

39. Roll, G. Optimum phase-acquisition technique for charge-pump PLL / G. Roh, Y. Lee, B. Kim // IEEE J. Solid-State Circuits. - 1997. - T. 32. - C. 729-740.

40. TV and TVSAT mixer-oscillator PLL ICs / A. Hadjizada, J. Fenk, E. Goetz, B. Scheckel // IEEE Trans. Consumer Electronics. - 1995. - T. 41. - C. 942945.

41. Бормонтов, E.H. Анализ стабильности параметров выходных сигналов в системе ФАПЧ для ПЛИС / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Вестник Воронежского государственного технического университета. - 2010. - Т. 6. - № 7. - С. 123-127.

42. Бормонтов, Е.Н. Повышение устойчивости выходных сигналов в системе ФАПЧ для ПЛИС / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстриц-кий // Труды XVI Междунар. научн.-техп. конф. «Радиолокация, навигация, связь», - Т. 1. - Воронеж: ВГУ, 2010. - С. 396-401.

43. Дворников, О. Увеличение радиационной стойкости аналого-цифровых компонентов микроэлектронных систем / О. Дворников, В. Гришков, О. Громыко // Современная электроника, — 2010,— № 5,— С. 54-61.

44. Белов, Л. Компоненты синтезаторов стабильной частоты - генераторы, управляемые напряжением / Л. Белов // Электроника: Наука, Технология, Бизнес. - 2004. - № 1. - С. 42-46.

45. Пат. 2455755 Российская Федерация, МПК Н03В27/00. Кольцевой КМОГ1 генератор, управляемый напряжением / Быстрицкий С.А., Клюкин В.И., Быстрицкий, А.В.; заявитель и патентообладатель ОАО «КТЦ «ЭЛЕКТРОНИКА». - заявл. 01.03.2011 ; опубл. 10.07.2012, Бюл. № 12. - 14 с.

46. Park, С. Н. A low-noise, 900-MHz VCO in 0.6-um CMOS / С. H. Park,

B. Kim // IEEE Journal of Solid-State Circuits.- 1999,- T. 34,- № 5. -

C. 289-291.

47. Rezayee, A. A coupled two-stage ring oscillator / A. Rezayee, К Martin // IEEE International Midwest Symposium on Circuits and Systems (MWSCAS). - 2001. - C. 878-881.

48. Tao, R. The design of 5 GHz voltage controlled ring oscillator using source capacitively coupled current amplifier. / R. Tao, M Berroth // Proceedings of the IEEE Radio Frequency Integrated Circuits Symposium. — 2003. — C. 623626.

49. Grozing, M. CMOS ring oscillator with quadrature outputs and 100 MHz to 3.5 GHz tuning range / M. Grozing, B. Philipp, M. Berroth // Proceedings of the European Solid-State Circuits Conference. - 2003. - C. 679-682.

50. Uemura, J. P. The design of a 14 GHz I/Q ring oscillator in 0.18um CMOS / J. P. Uemura, Y. A. Eken // Proc. Int. Symp. ireuits Syst. (ISCAS'04).— T. 4. - 2004. - C. 133-136.

51. Tu, W.H. A 1.8 V 2.5-5.2 GHz CMOS dual-input two-stage ring VCO / W.H. Tu, J.Y. Yeh, H.C. Tsai // Proc. IEEE Asia-Pasific Conf. Adv. Syst. Integ. Circuits. - 2004. - C. 134-137.

52. Бормоитов, E.H. Гигагерцовый генератор для интегрированной в ПЛИС системы ФАПЧ / E.H. Бормоитов, В.И. Клюкин, С.А. Быстрицкий // Вестник Воронежского государственного технического университета.— 2011. - Т. 7. - № 2. - С. 130-133.

53. F., Yuan. CMOS Current-Mode Circuits for Data Communications / Yuan F. — New York : Springer, 2007. — 290 c.

54. Altera. — APEX 20K Programmable Logic Device Family Data Sheet , 5.1 изд., 2004. — URL: http: //www. altera. com/literature/ds/apex. pdf.

55. Altera. — APEX II Programmable Logic Device Family Data Sheet , 3.0 изд., 2002. — URL: http://www.altera.com/literature/ds/archives/ds_ap2. pdf.

56. Altera.— Stratix Device Handbook , 3.4 изд., 2006.— URL: http://www. altera.com/literature/hb/stx/stratix_handbook.pdf.

57. Lattice.- LatticeECP2/M Family Data Sheet , 4.0 изд., 2012,- URL: http://www.latticesemi.com/documents/DS1006.pdf.

58. Maxim Integrated. — Pseudo-Random Number Generation Routine for the MAX765x Microprocessor, APP 1743 , 2002. — URL: http://www.maxim-ic. com/арр-notes/index.mvp/id/1743/CMP/WP-9.

59. Быстрицкий, С.А. Программируемый делитель частоты для высокоскоростных систем ФАПЧ / С.А. Быстрицкий, В.И. Клюкин, E.H. Бормоитов // Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС)». Сборник

трудов. — Москва : Институт проблем проектирования в микроэлектронике РАН, 2012.-С. 324-327.

60. Быстрицкий, С.А. Высокоскоростной делитель частоты на базе регистра сдвига с линейной обратной связью / С.А. Быстрицкий, Е.Н. Бормонтов, В.И. Клюкни // Твердотельная электропика, микроэлектроника и иано-электроника. - 2011. - № 10. - С. 54-59.

61. J., Yuan. High-Speed CMOS Circuit Technique / Yuan J., Svensson C. // IEEE Journal Solid-State Circuits. - 1989. - T. 24. - № 1. - C. 62-70.

62. Yang, S-H. A New Dynamic D-Flip-Flop aiming at glitch and Charging Sharing Free / S-H. Yang, Y. You, K-R. Cho // IEICE TRANS. ELECTON. - 2003. - -№ 3. - C. 496-505.

63. Рабаи, Ж. M. Цифровые интегральные схемы / Ж. М. Рабаи, А. Чандра-касан, Б. Николич. — Prentice Hall, 2007.— 911 с.

64. Forbes, Peadar. — Lock Detect on the ADF4xxx Family of PLL Synthesizers .— Analog Devices, 2006.— URL: http://www.analog.com/static/ imported-files/application_notes/AN-873.pdf.

65. Herzel, E. A study of oscillator jitter due to supply and substrate noise / E. Herzel, B. Razavi // IEEE Trans. Circuits and Systems II. - 1999. - T. 6. -№ 1,- C. 56-62.

66. Бормонтов, Е.Н. Стабилизация параметров выходного сигнала в системе ФАПЧ для ПЛИС / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Труды XV Междунар. научн.-техн. конф. «Радиолокация, навигация, связь», - Т. 2. - Воронеж: ВГУ, 2009. - С. 1136-1141.

67. Майская, В. Fractional-N синтезаторы. Когда часть лучше целого / В. Майская // Электроника: Наука, Технология, Бизнес, — 2002,— № 5.— С. 1016.

68. Wolaver, D.H. Phase-Locked Loop Circuit Design / D.H. Wolaver.— Englewood Cleefs, NJ: Prentice Hall, 1991.- 262 c.

69. Hajimiri, A. Jitter and Phase Noise in Ring Oscillators / A. Hajimiri, S. Limotyrakis, Lee Т.Н. // IEEE Journal of Solid-State Circuits. — 1999. — T. 34. - № 6. - C. 790-804.

70. Белов, JI. Синтезаторы стабильных частот / Л. Белов // Электроника: Наука, Технология, Бизнес. - 2004. — № 3. — С. 38-44.

71. Gardner, Floyd М. Phaselock Techniques / Floyd M. Gardner. — New York : John Wiley & Sons, 2005. - C. 6-28.

72. Бормонтов, E.H. Особенности проектирования высокочастотной ФАПЧ / Е.Н. Бормонтов, В.И. Клюкин, С.А. Быстрицкий // Труды XVII Между-нар. научн.-техн. конф. «Радиолокация, навигация, связь», — Т. 1,—- Воронеж: ВГУ, 2011. - С. 592-600.

73. Roberts, N. Phase Noise and Jitter - A Primer for Digital Designers / N. Roberts // EEdesign.— 2003.— URL: http://www.eetimes.com/ document.asp?doc_id=1277196.

74. Texas Instruments.— Four Output Clock Generator/Jitter Cleaner With Integrated Dual VCOs - CDCE62002 Datasheet , 2012. - URL: http://www. ti.com/lit/ds/symlink/cdce62002/pdf.

75. LAIRD TECHNOLOGIES.- LI0805H121R-10 Datasheet , 20.12,- URL: http://lairdtech.thomasnet.com/Asset/LI0805H121R-10-B-VP.pdf.

76. Teledyne LeCroy. — WaveRunner 6 Zi Oscilloscopes Datasheet , 2011. — URL: teledynelecroy.com/doc/docview.aspx?id=7862.

ПРИЛОЖЕНИЕ А. ФУНКЦИОНАЛЬНЫЕ ОПИСАНИЯ КЛЮЧЕВЫХ БЛОКОВ

А.1. Verilog-описания цифровых блоков

Основные цифровые модули блока ФАПЧ — фазовый детектор, делитель частоты и цепь индикации захвата.

Фазовый детектор, помимо сигналов рассогласования «ир» и «down», также реализует сигналы большого рассогласования, на величину более одного периода, «megaup» и «megadown», которые минимизируют эффект проскальзывания цикла. Дополнительный вход «pfdena» служит для отключения фазового детектора, что может быть использовано при пропадании сигнала опорного генератора для поддержания выходной частоты ФАПЧ в исходной величине еще некоторое время.

_Листинг A.I. Verilog описание фазового детектора_

2

3

4

5

6

7

8 9

10 11 12

13

14

15

16

17

18

19

20 21 22

23

24

25

module pfd_slip (down, megadown, megaup, up, feedback_clk , input_clk pfdena);

input feedback_clk , input_clk , pfdena; output megadown, down, up , megaup ; reg up, down, megaup, megadown, res;

always @ (posedge input_clk or negedge res) begin

if (!res)

up = 1'bO; else if (pfdena) up — l'bl;

end

always @ (posedge fecdback_clk or negedge res) begin

if (Ires)

down = 1'bO ; else if (pfdena) down — l'bl;

end

always @(up or down) begin

if (up kk, down)

#(0.1) res = 1'bO;

'26

27

28

29

30

31

32

33

34

35

36

37

else

res = l'bl;

end

// MEGAcascades always @ (posedge input_elk) megaup = #2 up;

always @ (posedge fecdback_clk) megadown = #2 down;

endmodule

Делитель частоты конфигурируется входами «widthO», «widthl» и «shift», которые определяют скважность выходного сигнала и его сдвиг относительно входного.

Листинг А.2. Verilog описание делителя частоты

1 module test_divider (out, in, reset, widthO, widthl, shift);

2 output out;

3 input in ;

4 input reset ;

5 input [8:0] widthO, widthl , shift ;

6

7 8 reg [8:0] i; reg out;

9

10 always ©(posedge in or negedge reset)

11 begin

12 if (!reset)

13 begin

14 out — 0;

15 i = shift ;

16 end

17 else begin

18 if (i = 0)

19 begin

20 if (!out)

21 i — widthl ;

22 else

23 i = widthO ;

24 out = ~out;

25 end

26 i = i - 1;

27 end

28 end

29 endmodule

Цепь индикации захвата имеет настройку «жесткой» и «мягкой» индикации, которая задается входным сигналом 1осксоп1 При «жесткой» настройке

максимальное рассогласование тактовых входов фазового детектора составляет 600 пс, при «мягкой» — 1.5 не. Внутренний сигнал «сош^геБе^» становится активным при превышении рассогласования допустимой величины и является сбросом счетчика до 32. Динамика сигнала «соиг^геве!» показана на рнс. 4.2. _Листинг А.З. \'геп1о£' описание цепи индикации захвата

1 2

3

4

5

6

7

8 9

10 И 12

13

14

15

16

17

18

19

20 21

module lock_former ( lock, elk, down, lockconf . rst . up ) ; output lock;

input elk, down, lockconf, rst , up; wire pfd , pfd_delayed , countreset ; real delay ; reg [4:0] counter;

assign pfd = up | down;

assign #(delay) pfd_delayed — pfd;

assign countreset — ! ( pfcl & pfd_delayed) ;

assign lock = (counter >— 31);

initial delay = (lockconf = 1'bO) ? 0.6 : 1.5;

always @(posedge elk or negedge countreset ) begin

if (! countreset )

counter = 0; else if (counter !— 31) counter = counter + 1;

end

endmodule

А.2. VerilogA-описания аналоговых блоков

В разработанном описании выходной сигнал ГУН представляет собой синусоиду с частотой, зависимость которой от управляющего напряжения задана во внешнем файле freq. txt (листинг А.7). При этом напряжение па выходе генератора можно представить соотношением

V = Умах • siri(w -t + ф), (А.1)

а текущая фаза расчитывается исходя из прошедшего времени и текущего значения частоты (строка 14).

Листинг А.4. VcrilogA описание ГУН

1 module vco__veriloga(fout , ena , vc ) ;

2 output fout ;

3 electrical fout;

4 input ena ;

5 electrical ena;

6 input vc ;

7 Q electrical vc;

О 9 real volt , timcstep , f, fr , phase, fr_old;

10

11 analog begin

12 //IS — interpolation by 1 'st order spline

13 f - Stable model (V(vc) , 11 freq . txt " , "IS");

14 fr = 2 * 'M_PI * f;

15 phase — phase + ( fr old — fr ) * Sabstime;

16 V(fout) <+ 1.8 / 2.0 * ( sin(fr * Sabstime f phase) i);

17 fr_old = fr ;

18 end

19

20 endmodule

Резистор и конденсатор, включенные в схему между некоторыми узлами

ni и п2, представляются в языке verilogA следующими конструкциями:

F(nl, n2) < +R * /(ni, n2); (А.2)

/(ni, n2) < +íM(C * F(nl, n2)), (А.З)

где V(nl, п2) — разность потенциалов между двумя узлами, V(nl, п2) — ток между ними, a ddt — операция взятия производной по времени. Задача описания ФНЧ и ГПЗ (листинг А.5) сводится к правильному соединению набора резисторов и конденсаторов, выборе табличного значения силы тока исходя из управляющего напряжения (внешний файл current.txt — листинг А.б) и подключению источников тока ГПЗ к фильтру.

Листинг А.б. VerilogA описание ГПЗ и ФНЧ _

module filter _veriloga (out , down, up, megadown, megaup, ena , lock); output out; electrical out;

input down, up, megadown, megaup, ena, lock; electrical down, up, megadown, megaup, ena, lock;

electrical gncl;

electrical v_cl , v_cp, preout , cp_off;

parameter real cl , c2 , c3 , rl , r3 ; parameter real Vsupply = 1.8; parameter real Icp_mega = 50e— 6; real Icp_up , Icp_down , i, imega;

analog begin V(gnd) ^ 0 ; .

ICP_UP — $table_model (V(v_cp) , "current.txt", "IS"); Icp_down = $table_model (Vsupply-V(v_cp) , "current.txt", "IS"); i — — V(up)/Vsupply *Icp_up + V(down)/Vsupply *Icp_down;

imega = — ((V(megaup)/Vsupply — V(megadown)/Vsupply) *Iep_inega) ;

V(gnd, cp_off) <+ 0; if (V(ena) > 0.9)

I(v_cp,cp_off) <f 0.0; else

V(v_cp, cp_off) <+ 0.0;

//rl

V(v_cp, v_cl) <+ rl*I(v_cp, v_cl); I(v_cp) <+ i;

//r3

V(v_cp, preout) <4 r3*I(v_cp, preout); //cl

I(v_cl, gnd) <+ ddt(cl*V(v_cl, gnd)) + imega; //c2

I(v_cp, gnd) <+ ddt(c2*V(v_cp, gnd)); //cS

I (out, gnd) <+ ddt (c3*V( out , grid)); end

endmodule

Листинг А.6. current.txt

Листинг А.7. freq.txt

1 #output_voltage current

1 #control_ voltage frequency

2 0.0 1.10e-5

3 0.2 1,07e—5

4 0.4 1,05e—5

5 0.6 1.02e—5

6 0.8 1.00e-5

7 1.0 0.98e—5

8 1.2 0.9 5 e —5

9 1.4 0.75e—5

10 1.6 2.50c—6

11 1.8 0.00e+0

2 0.0 0.4e9

3 0.2 0.54e9

4 0.4 0.72e9

5 0.6 0.91e9 G 0.8 1.14e9

7 1.0 1.38 e9

8 1.2 1.67 e9

9 1.4 1.97e9

10 1.6 2.25e9

11 1.8 2.52 e9

A.3. Verilog-описания аналоговых блоков

Для моделирования ФАПЧ в составе всей ПЛИС требуется описывать её аналоговые блоки на «чистом» Verilog, поскольку для включения поддержки VerilogA потребовалось бы:

— во-первых, модифицировать описание всех элементов ПЛИС, касающееся, в первую очередь, указания правил соединения портов между блоками. Это затруднительная, по решаемая задача;

— во-вторых, в используемой версии симулятора ncVerilog поддержка аналогового моделирования возможна только в 32-битном режиме, что не позволяет использовать больше 4 ГБ оперативной памяти. Однако, нетлист всей ПЛИС не помещается в рамки этого ограничения. Представлены описания ГУН и единого блока, включающего ФНЧ и ГПЗ.

Для описания резисторов и конденсаторов используются правила Кирхгофа. Параметр time_ step устанавливает период пересчета всех напряжений, токов и выходной частоты системы, а, следовательно, и точность вычислений.

Листинг А.8. Verilog описание аналоговых блоков ФАПЧ

1 'timescale 1ns / Ifs

2 module cp_lf_vco (elk, down, ena, up);

3

4

5

6

7

8

9

10

11

12

13

14

15

16

17

18

19

20

21

22

23

24

25

26

27

28

29

30

31

32

33

34

35

36

37

38

39

40

41

42

43

44

45

46

47

48

49

50

51

52

53

54

output elk ; input down; input ena ; input up;

reg [7:0] elk; real v,vcl,vc2,i,il , i2 ; real capr,capsmr,rlr,r2r ; real cl, c2, c3,r;

real v_1, v_2, i_l , i_2 , i2_l, i2_2 ;

real f, fd , Tvco;

real v_min, v_max, f_min, f_max;

integer count;

initial begin

v - 0.0; vcl —0.0; vc2=-0.0; 11 — 0; t2=0; i=0; i 1 =0; i2=0; Tvco = 4; end

reg [127 : 0] in [11 : reg [127 : 0] qe [16 : reg tl ,t2;

o]; 01;

parameter cl = 75e —12;

parameter vc2 = 15e —12;

parameter r = 1833;

parameter time_step — 0.01;

always @(posedge ena) begin

in o] — {$realtobits 0.0) , Srealtobits 1 lOe -5)}

in 1] = {Srealtobits 0.2) , Srealtobits 1 0 7e -5)}

in 2] = { Srealtobits 0.4) , Srealtobits 1 05e -5)}

in 3] = {Srealtobits 0.6) , Srealtobits 1 02e -5)}

in 4] — {Srealtobits 0.8) , Srealtobits 1 OOe -5)}

in 5] — {Srealtobits 1-0) , Srealtobits 0 98e -5)}

in 6] = {Srealtobits 1.2) , Srealtobits 0 95e -5)}

in "J — {Srealtobits 1.4) , Srealtobits 0 75e -5)}

in 8] = {Srealtobits 1.6) , Srealtobits 2 50e -6)}

in 9] — {Srealtobits 1-8) , Srealtobits 0 00c -o)}

//current

/ /

end

always @(tl or t2 or v or vcl or vc2) begin

if (ena = 1) begin

count = 1;

while (($bitstoreal(in [ count ] [ 1 2 7: 64] )<=v) Ml (count < 10)) count = count + 1;

55

56

57

58

59

60

61

62

63

64

65

66

67

68

69

70

71

72

73

74

75

76

77

78

79

80

81

82

83

84

85

86

87

88

89

90

91

92

93

94

95