Теория и методы создания элементной базы интегральных адиабатических цифровых устройств с предельно малым энергопотреблением тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат наук Лосев, Владимир Вячеславович

• Лосев, Владимир Вячеславович
• кандидат наук
• 2014

Оглавление диссертации кандидат наук Лосев, Владимир Вячеславович

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

Глава 1. АНАЛИЗ ТРАДИЦИОННЫХ СПОСОБОВ СНИЖЕНИЯ 13 ПОТРЕБЛЯЕМОЙ МОЩНОСТИ

1.1. Источники энергопотребления в КМОП СБИС

1.2. Методы снижения потребляемой мощности 24 1.2.1. Схемотехнический уровень 25 1.2.2 Логический уровень

1.3 Выводы по разделу

Глава 2. МОДЕЛЬ И СВОЙСТВА ТЕРМОДИНАМИЧЕСКИ

ОБРАТИМОГО ЛОГИЧЕСКОГО ВЕНТИЛЯ 2.1 Требования к термодинамически обратимому обобщенному вентилю

2.2. Информационная энтропия и произведенная информация

2.3. Термодинамика обратимого вентиля

2.4. Термодинамика и теория информации 58 2.5 Основные положения характеризующие энергетику процесса

производства информации

2.6. Запись и стирание информации

2.7. Логические операции

2.8. Реверсивная логика

2.9. Метод УС>-диаграмм

2.10. Выводы по разделу. 77 Глава 3. АНАЛИЗ И СИСТЕМАТИЗАЦИЯ МЕТОДОВ

ПОСТРОЕНИЯ ЭЛЕКТРОННЫХ АДИАБАТИЧЕСКИХ 83 УСТРОЙСТВ ПРОИЗВОДСТВА ИНФОРМАЦИИ

3.1. Основные требования, предъявляемые к электронной адиабатической логике

3.2. Асимптотически бездиссипативная логика

3.3. Квазиадиабатические логические вентили статического типа

3.4. Квазиадиабатические логические вентили динамического типа

3.5. Классификация адиабатических базовых логических вентилей

3.6. Квазиадиабатические источники питания (драйверы шин питания)

3.7. Классификация адиабатических драйверов шин питания

3.8. Выводы по разделу. 120 Глава 4. ЭЛЕМЕНТНАЯ БАЗА КВАЗИАДИАБАТИЧЕСКИХ

ТЕРМОДИНАМИЧЕСКИ ОБРАТИМЫХ УСТРОЙСТВ 124 ОБРАБОТКИ ИНФОРМАЦИИ.

4.1. Исходные положения

4.2. Компьютерное моделирование перспективных вариантов

квазиадиабатических вентилей

4.3. Методы улучшения характеристик квазиадиабатических вентилей

4.4 Квазиадиабатический динамический базовый вентиль на основе п-

канальных МОП-транзисторов

4.4.1 Принцип действия вентиля КАДЛ-п

4.4.2 Энергетическая эффективность вентиля КАДЛ-п

4.4.3 Компьютерное моделирование цепи КАДЛ-п вентилей

4.5 Выводы по разделу 147 Глава 5. АСИМПТОТИЧЕСКИ АДИАБАТИЧЕСКИЕ БАЗОВЫЕ ЛОГИЧЕСКИЕ ВЕНТИЛИ

5.1 Асимптотически адиабатическая логика с коллапсирующими и

расщепленными импульсами питания

5.2 Компьютерное моделирование базовых логических вентилей 1п-1р

5.3 Закономерности энергопотребления и методы совершенствования

характеристик логики 1п-1р

5.4 Выводы по разделу 161 Глава 6. АДИАБАТИЧЕСКИЕ ДРАЙВЕРЫ ШИН ПИТАНИЯ СО

СТУПЕНЧАТЫМ ПЕРЕЗАРЯДОМ НАГРУЗОЧНОЙ 162 ЕМКОСТИ.

6.1 Способы и методы построения

6.2 Управление ключами -165

6.3 Входные емкости ключей (площадь ключей на кристалле)

6.4 Энергетическая эффективность драйвера

6.5 Зависимость основных характеристик драйвера от тактовой частоты и

свойств ключей

6.6 Результаты компьютерного моделирования

6.7 Выводы по разделу 181 Глава 7. РЕЗОНАНСНЫЕ АДИАБАТИЧЕСКИЕ ДРАЙВЕРЫ ШИН

ПИТАНИЯ

7.1 Импульсная подкачка энергии в ЬС-контур

7.2 Четырехфазный адиабатический драйвер на основе кольцевого генератора

7.2.1 Методика проектирования драйвера

7.2.2 Функциональная идеализированная модель системы авторегулирования подкачки мощности

7.2.3 Поведенческое моделирование четырехфазного адиабатического драйвера

7.3 Выводы по разделу 206 ЗАКЛЮЧЕНИЕ 207 СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ 211 Приложение. Акты внедрения результатов диссертационной работы

Введение диссертации (часть автореферата) на тему «Теория и методы создания элементной базы интегральных адиабатических цифровых устройств с предельно малым энергопотреблением»

ВВЕДЕНИЕ

Повышение энергоэффективности электронных устройств является одной из приоритетных задач современной микроэлектроники. На текущий момент потребляемая мощность является сдерживающим фактором развития, как высокопроизводительных микроэлектронных устройств, так и мобильных с автономным питанием.

Даже несмотря на интенсивное применение традиционных методов снижения потребляемой мощности проблема энергопотребления является доминирующей, так по прогнозам международной ассоциации производителей полупроводников (¡ТЯБ) [1-9] энергия, приходящаяся на одну логическую операцию, будет составлять менее 1 аДж уже к 2020-м годам.

Следовательно, закон Мура, которому подчиняется развитие микроэлектроники, может быть нарушен раньше 2020 года, а после 2030 годов наступит эра квантовых процессоров, для развития которых должны будут сформулированы новые закономерности. Исходя из этого, можно утверждать, что применение традиционных конструктивно-технологических методов снижения потребляемой мощности исчерпает себя примерно к 2030-м годам! Таким образом, ограничение развития цифровых электронных микроэлектронных обусловлена тремя основными причинами: 1). Повышение степени интеграции цифровых БИС и плотности упаковки их элементов ограничивается возможностями теплоотвода, стоимость которого становится превалирующей, а возможности приближаются к теоретическому пределу. 2). В портативной электронной аппаратуре, работающей от автономных источников питания (универсальных и специализированных микропроцессорных системах, бортовых и мобильных телекоммуникационных устройствах, имплантируемых кардиостимуляторах и системах идентификации, бытовой электронной аппаратуре), существует проблема альтернативы между приемлемым сроком работы батарей или аккумуляторов, а также их весом и габаритами. 3). Охрана окружающей среды требует снижения нагрузки на системы кондиционирования и вентиляции, что, по-видимому, в ближайшем будущем приведет к установлению 15-амперного стандарта на рабочих станциях.

Одним из приоритетных направлений современной микро- и наноэлектроники является проектирование сверхмикромощных устройств производства и обработки

информации (Low Power Design - LPD), охватывающее широкий круг методов снижения мощности, потребляемой интегральными схемами от источников питания. Методы LPD [9-30] включают совершенствование технологии (снижение паразитных емкостей за счет уменьшения размеров и снижение питающих напряжений за счет уменьшения пороговых напряжений), оптимизацию топологических размеров, разработку энергетически эффективной архитектуры, создание новых активных элементов, а также использование новых принципов обработки (производства) информации, (адиабатическая или термодинамически обратимая логика). [107-115]

Последнее и наименее исследованное направление основано на возможности возврата в систему энергии, затраченной на производство информации, и ее повторного использования для последующих вычислений. Актуальность этого направления определяется чрезвычайно высокими предельными возможностями снижения энергопотребления. Практическая реализация адиабатических устройств производства информации требует создания не только соответствующей элементной базы (адиабатических базовых логических вентилей), но и адиабатических источников питания. Исследованию методов решения этих задач посвящена настоящая диссертация. ;

Следовательно, актуальность темы диссертационной работы обусловлена необходимостью разработки научных основ построения и проектирования интегральных цифровых устройств обработки информации на основе принципа термодинамической обратимости.

Цель работы состоит в разработке научных основ схемотехники элементной базы с предельно низким энергопотреблением на основе принципа термодинамической обратимости для построения интегральных цифровых устройств обработки информации, выполненных по традиционной полупроводниковой технологии.

Задачи исследования: Для достижения поставленной цели необходимо решить следующие конкретные задачи:

1) проанализировать и систематизировать методы построения адиабатических устройств обработки информации и источников питания на современном технологическом уровне;

2) разработать классификацию методов построения адиабатических логических вентилей, источников питания, а также способов авторегулировки мощности подкачки и выявить наиболее перспективные варианты;

3) разработать методики оценки энергетической эффективности адиабатических логических вентилей и источников питания, а также методики определения их параметров;

4) установить закономерности энергопотребления логических вентилей и источников питания;

5) исследовать схемотехнические методы совершенствования характеристик адиабатических логических вентилей;

6) разработать практические схемы адиабатических источников питания, включающие систему авторегулирования мощности подкачки;

7) исследовать характеристики адиабатических вентилей и адиабатических источников питания методами компьютерного моделирования.

8) подтвердить закономерности энергопотребления логических вентилей методом параметрической идентификации;

9) разработать рекомендации по использованию адиабатических логических вентилей и источников питания при проектировании устройств обработки информации.

Научная новизна работы состоит в следующем:

1. Проведена классификация методов построения адиабатических базовых логических вентилей и источников питания, а также методов авторегулировки мощности подкачки в адиабатических драйверах шин питания, обеспечивающая возможности определения наиболее перспективных вариантов и целенаправленного поиска методов их совершенствования.

2. Предложена методика определения предельной степени адиабатичности базовых логических вентилей, заключающаяся в определении работы совершенной над вычислительной системой, в системе обобщенных координат Обобщенными координатами являются напряжение—заряд диаграмма).

3. Установлены закономерности энергопотребления в наиболее перспективных адиабатических базовых логических вентилях и адиабатических источниках питания, описываемые показательной функцией.

4. Обнаружен эффект аномально высокого энергопотребления в наиболее перспективных типах адиабатических вентилей 2п-2п2р и ЕСИЬ. Показано, что этот эффект связан с протеканием короткого импульса сквозного тока при смене логического состояния и предложен метод его нейтрализации.

5. Показано, что динамические характеристики вентилей 2п-2п2р и ЕСМ, улучшаются при выполнении логического дерева на р-канальных транзисторах и использовании импульсов питания отрицательной полярности. Показано, что для заданных значений емкости линий связи и ширины каналов п(или р)-канальных транзисторов логического дерева существует оптимальное значение ширины каналов р(или п)-канальных нагрузочных транзисторов, при котором энергетические потери минимальны.

6. Предложен способ схемотехнической организации адиабатического базового логического вентиля на основе только п-канальных МОП-транзисторов, обеспечивающий повышение плотности компоновки.

7. Показано, что повышение скорости и энергетической эффективности адиабатических устройств производства информации может быть достигнуто за счет комбинации логических вентилей синхронного и асинхронного типа

8. Предложен новый способ построения адиабатических источников питания-, резонансного типа на основе кольцевого генератора, обеспечивающий автоматическую синхронизацию выходных импульсов для произвольного числа фаз и автоматическую регулировку длительности импульсов подкачки.

9. Разработаны методики проектирования адиабатических источников питания, позволяющие произвести обоснованный выбор параметров цепи импульсной подкачки мощности в адиабатических источниках питания резонансного типа, а также параметров переключающих транзисторов в адиабатических источниках питания на основе ступенчатого перезаряда напряжения нагрузочной емкости.

Практическая значимость работы:

1) Результаты работы создают основу для разработки энергетически эффективной элементной базы устройств производства и обработки информации с ограниченными ресурсами мощности и габаритами, в частности, для универсальных и специализированных микропроцессорных систем, бортовых и

мобильных телекоммуникационных устройств, систем идентификации, имплантируемых кардиостимуляторов, бытовой электронной аппаратуры.

2) Разработанные способы организации адиабатических источников питания могут найти применение в микроэлектронных устройствах, содержащих информационные шины большой емкости (формирователях тактовых импульсов цифровых БИС и УБИС синхронного типа, формирователях импульсов выборки БИС и УБИС ЗУ, формирователях тактовых импульсов ПЗС и др.), обеспечивая существенное снижение суммарного энергопотребления.

3) Установленные закономерности энергопотребления логических вентилей и источников питания позволяют определить целесообразность и эффективность их применения на ранних стадиях проектирования устройств производства информации.

4) Предложенный в работе новый тип логического вентиля позволяет реализовать адиабатические блоки цифровых устройств производства информации в виде микросхем с высокой плотностью компоновки, содержащих только п-канальные МОП-транзисторы.

Внедрение результатов работы: материалы диссертационной работы используются в учебном процессе на кафедре интегральной электроники и микросистем в национальном исследовательском университете «МИЭТ».

Основные научные результаты диссертации использованы при выполнении следующих НИР:

- Исследование и разработка энергоэффективных и технологически независимых способов питания элементов ИС и систем на кристалле для устройств с пониженным энергопотреблением. ГК №П1318. 2010. Научный руководитель Лосев В.В.

- Исследование возможностей и методов создания термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 870-ГБ-Б-53-ИЭМС. М. 1998. № ГР. 01980005571. Научный руководитель Старо-сельский В.И.

- Разработка методов построения реверсивных логических СБИС. Отчет о НИР -МИЭТ. Шифр 827-ГБ-П-54-ИЭМС. М. 1998. № ГР. 01970009549. Научный руководитель Старосельский В.И.

- Принципы построения микроэлектронных термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 9-ГБ-Б-53-ИЭМС. М. 1999. Научный руководитель Старосельский В.И.

- Методы построения элементной базы термодинамически обратимых устройств производства информации. Отчет о НИР - МИЭТ. Шифр Иволга. М. 2000. № ГР 01200008744. Научный руководитель Старосельский В.И.

- Разработка элементной базы цифровых устройств обработки информа-ции со сверхмалым энергопотреблением на основе принципа термодинамиче-ской обратимости. Отчет о НИР - МИЭТ. Шифр 324-ГБ-53-Э-ИЭМС. М. 2002. № ГР 01200106740. Научный руководитель Старосельский В.И.

- Исследование новых способов энергопитания цифровых УБИС — этап 2002 г. Отчет о НИР - МИЭТ. Шифр Иволга-2. М. 2002. № ГР 01200207900. Научный руководитель Старосельский В.И.

- «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспек-тивных устройств приема/передачи аналоговой и цифровой информации». ГК №02.740.11.0012.2010 Научный руководитель Чаплыгин Ю.А.

- «Исследование методов проектирования наноразмерной электронной компонентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью». ГК №П511. 2011. Научный руководитель Крупкина Т.Ю.

- «Исследование и разработка энергоэффективных микроэлектронных цифровых устройств на основе принципа регенерации избыточной энергии». ГК № 16.740.11.0563. 2012. Научный руководитель Чаплыгин Ю.А.

Разработанные в диссертации способы управления шинами с большой емкостью используются ЗАО ППК «Миландр» при проектировании драйверов контактных площадок (I/O pad) СБИС.

Достоверность результатов Достоверность разработанных методов и схемотехнических решений подтверждена результатами компьютерного моделирования с использованием апробированных моделей элементов. Получен патент на изобретение РФ № 2184418 по заявке № 2001120069 от 19.07.2001.

На защиту выносятся:

1. Обоснованные принципы реализации адиабатических логических вентилей и источников питания, различающиеся степенью адиабатичности. Показано, что:

- в классе асимптотически адиабатических базовых логических вентилей наилучшими характеристиками обладает вентиль типа 1п1р, использующий коллапсирующие импульсы питания;

- в классе квазиадиабатических базовых логических вентилей оптимальными являются статические вентили 2п-2п2р, а также динамические вентили ЕСЯЬ и предложенные в работе вентили КАДЛ-п

2. Результаты комплексного исследования предельных характеристик и возможностей адаиабатических логических вентилей. Установлено, что:

- предельную степень адиабатичности базовых логических вентилей целесообразно определять предложенным в работе методом УС^-диаграмм.

реализация асимптотически бездиссипативной логики синхронного (конвейерного) типа на современном технологическом уровне нецелесообразна

3. Зависимости энергии, рассеиваемой за цикл переключения в базовых логических вентилях 2п-2п2р и ЕСКЬ от тактовой частоты /, суммарной емкости вентиля и нагрузки С, которые в рабочем частотном диапазоне имеют закономерность вида Ж~/аСиа, где о^а<\.

4. Рекомендации по совершенствованию частотных, динамических и энергетических характеристик адиабатических логических вентилей, а именно:

- частотные характеристики вентилей улучшаются при выполнении логического дерева на р-канальных транзисторах и использовании импульсов питания отрицательной полярности;

- повышение скорости и энергетической эффективности адиабатических устройств обработки информации может быть достигнуто за счет комбинации логических вентилей синхронного и асинхронного типа

5. Оптимальный способ построения адиабатических источников питания резонансного типа, основанный на использовании кольцевого генератора в сочетании с системой авторегулирования длительности импульса подкачки.

6. Устройство управления адиабатическим драйвером шин питания со ступенчатым перезарядом нагрузочной емкости.

Апробация Работы: Основные положения и результаты диссертационной работы были докладывались и обсуждались на Всероссийской н.-т. конференции "Микроэлектроника и информатика-99", (Москва, МИЭТ, 1997 г.), 7 Всероссийской межвузовской н.-т. конференции "Микроэлектроника и информатика-2000", (Москва, МИЭТ, 1997 г.), III международной н.-т. конференции "Электроника и информатика - XXI век". (Москва, МИЭТ, 2000 г.), Всероссийской н.-т. конференции "Микро- и наноэлектроника-2001" (Звенигород, 2001 г.), I Всероссийской научно-технической дистанционной конференции "Электроника" (Москва, МИЭТ, 2001 г.), IV Международной н.-т. конференции "Электроника и информатика-2002" (Москва, МИЭТ, 2000 г.), International Conference "Micro- and nanoelectronics - 2003" ICMNE-2003 (Moscow-Zvenigorod, Russia, 2003), International Conference "Micro- and nanoelectronics - 2005" ICMNE-2005 (Moscow-Zvenigorod, Russia, 2005), а также на научных семинарах ФТИАН и кафедры ИЭМС МИЭТ.

Публикации: По результатам работы опубликовано 12 статей, 22 тезисов конференций, 12 научно-технических отчета о НИР, патент на изобретение РФ № 2184418 по заявке № 2001120069 от 19.07.2001.

Личный вклад автора состоит в организации и постановке задач на исследования, непосредственном участии в их проведении, в анализе результатов исследований, в обобщении и обосновании всех защищаемых положений.

Во всех совместных работах автор участвовал в постановке задач, разработке методик исследования и технических решений, написании статей, докладов и патентов, а также представлял результаты исследований на научно-технических конференциях.

Результаты исследований, изложенные в главах диссертации, были получены

при активном участии проф. |Старосельского В.И.

Структура и объем диссертации . Диссертация состоит из введения, семи глав, заключения и списка используемой литературы. Диссертация изложена на 237 листах основного текста, содержит 91 рисунок и 19 таблиц к основному тексту, список литературы из 261 наименования.

ГЛАВА 1 АНАЛИЗ ТРАДИЦИОННЫХ СПОСОБОВ СНИЖЕНИЯ ПОТРЕБЛЯЕМОЙ МОЩНОСТИ

В настоящее время вследствие быстрого прогресса в области технологий производства полупроводниковых интегральных схем, в частности перехода к субмикронным и наноразмерным технологиям, возникают новые задачи и проблемы. Одной из таких проблем является проектирование схем с низким энергопотреблением. [1-9] Два последних десятилетия лидирующее положение на рынке полупроводниковых интегральных схем занимает КМОП-технология. Успешная реализация всех функциональных модулей вычислительных систем по этой технологии позволила создавать на одном кристалле функционально законченные устройства с высокой степенью интеграции.

С развитием технологии глубокого субмикрона (технологические нормы от 130 нм и ниже) появилось и множество новых проблем. Системы охлаждения и соответствующие корпуса для кристаллов плотностью в десятки миллионов транзисторов исчерпали свои возможности. С уменьшением технологических норм до 90 нм и ниже токи утечки, возникающие в схеме, значительно возросли, а с технологическими нормами в 65 нм, стали соизмеримы с энергопотреблением в , динамическом режиме. Такого рода проблемы привели к тому, что встал вопрос о новых подходах к проектированию высокопроизводительных кристаллов.

Сегодня самые мощные микропроцессоры для настольных систем могут рассеивать до 100-150 Вт, что составляет в среднем 50-75 Вт на квадратный сантиметр, а мощность, выделяемая на некоторых участках кристалла, может и превышать это значение в несколько раз. Поэтому встает резонный вопрос не только о корпуссировании кристалла, но и о надежности его работы: с увеличением температуры экспоненциально уменьшается и время наработки на отказ самого устройства.

До недавнего времени проблема рассеивания мощности на кристалле стояла на втором плане, тогда как на первый выходили такие параметры, как стоимость, площадь и временные характеристики. Однако при уменьшении технологических норм именно рассеиваемая мощность стала играть доминирующую роль.

Как было отмечено, по прогнозам международной ассоциации производителей полупроводников (ГШв) энергия, приходящаяся на одну логическую операцию, будет составлять менее 1 аДж уже к 2020-м годам (рисунок 1.1).

1.Е-22

1995 2000 2005 2010 2015 2020 2025 2030 2035 2040 2045 Мы здесь (2012) ^ Г°Да

Рисунок 1.1 - Прогноз энергопотребления электронной логики согласно ¡ТЯБ [8].

Следовательно, закон Мура (рисунок 1.2), которому подчиняется развитие микроэлектроники, может быть нарушен раньше 2020 года

Microprocessor Transistor Counts 1971-2011 & Moore's Law

2,600,000.000-1 1,000,000,000100,000,000-

CD

a

g 10,000.000-

s л X

W &

5 1,000.000-

6

7

s

§

* 100.00010,0002,300-

WCanltt«» !»CmCm7

SvCo-vKwMTW

I&np I

«1»См rm Лмп, tx

,-tss"

/\wudk«

««♦/7 I

««•/íaH«»

1971 1980 1990 2000

Дата коммерческого внедрения

2011

Рисунок 1.2 - Закон Мура.

В данной главе кратко рассмотрим основные традиционные способы снижения потребляемой мощности цифровых устройств выполненных по "стандартной" коммерческой технологии (КМОП, БиКМОМ, ВГГ).

1.1. Источники энергопотребления в КМОП СБИС

Общая мощность, потребляемая кристаллом, складывается из динамической и статической (рисунок 1.3). Динамическая мощность - это мощность, которую потребляет устройство в активном режиме, т.е. когда оно переключается, и сигналы меняют свои значения. Статическая мощность - это мощность, потребляемая в том случае, когда устройство активно, но оно не переключается, и сигналы не меняют свои значения.

1

■ Динамическая ■ Статическая

. . ■ 1 1

1 1111 | 250пт 180пт 130пт 90пт 65пт 45пт

Рисунок 1.3 - Уровень потребления мощности при разных технологических нормах изготовления ИС В динамическом режиме в схеме присутствуют переходные процессы, т.е. ряд величин, характеризующих состояние схемы (токи и напряжения), зависят от времени. Можно выделить две группы процессов, служащих источником потребления динамической мощности: заряд ёмкостей и токи короткого замыкания. Все элементы ИС обладают некоторой ёмкостью, и при изменении напряжений на различных элементах схемы в этих ёмкостях происходит либо накопление, либо отдача заряда, что требует определённых затрат энергии. Эта составляющая потребления мощности зависит от интенсивности переходных процессов (частоты переключений), амплитуды изменения напряжений и величины самих ёмкостей [21-42].

В общем виде динамическая мощность, потребляемая вентилем, описывается выражением:

Рауп - Сь ■ Ум2 • а (1.1)

16

где:

Сь - нагрузочная емкость; Уаа - напряжение питания; а - переключательная активность (вероятность переключения выхода вентиля); £ — тактовая частота.

Это выражение справедливо с определённым уточнением: входные ёмкости при переключении вентиля из 0 в 1 и из 1 в 0 в общем случае не равны, поэтому ёмкость должна быть усреднена. Также необходимо, чтобы входной сигнал был периодическим, в противном случае компонента частоты должна быть усложнена для учёта всех составляющих непериодического сигнала. На рисунке 1.4 показана эквивалентная модель инвертора при переходе из 0 в 1.

Вообще ёмкость вентиля, участвующая в переключении и включённая в формулу потребления мощности, состоит из нескольких компонент: ёмкость затвора вентилей, ёмкости межсоединений (металлическая или поликремневая разводка внутри вентиля) и диффузионные ёмкости областей стока/истока транзисторов.

Выражение (1.1) может быть применимо и к вычислению динамической мощности, потребляемой схемой из N вентилей. Для этого необходимо усреднить частоту переключений с учётом числа вентилей, переключающихся в единицу времени. Для учёта всех указанных параметров используется коэффициент переключательной активности 0 < а < 1, который показывает среднюю долю тактов, в которых произошли переходы в направлении из 0 в 1 или из 1 в 0. Использование такого метода для учёта факта, что не все вентили переключаются с одинаковой частотой, возможно только в схемах с единой системой

У66

Рисунок 1.4 - Схема инвертора при переходе из 0 в 1.

синхронизации. Другими словами, описанным методом можно учесть различную частоту переключений вентиля (как следствие, различный его вклад в общую ёмкость ИС), только если переключения всех вентилей синхронизируются одинаковым образом.

Второй компонентой динамической мощности являются токи короткого замыкания. Причиной их появления является возникновение в схеме в момент переключения токов от питания к земле через открытые транзисторы. Токи короткого замыкания возникают, когда на выходе вентиля начинается логический переход, в то время как вход еще находится в процессе переключения. Обычно это происходит в тех случаях, когда время нарастания/спада на входе больше времени нарастания/спада на выходе. В идеальном случае последовательного входа транзисторы изменяют состояние моментально, мгновенно включаясь и выключаясь. Однако для реальных схем входной сигнал имеет конечное время переключения и ёмкостная связь присутствует.

На рисунке 1.5 показан механизм возникновения тока короткого замыкания в момент, когда открыты оба транзистора в инверторе, через них протекает ток Isc. Чем больше время нарастания/спада, тем дольше будет протекать ток короткого замыкания, и усредненный ток короткого замыкания будет возрастать [41,43-52].

В статическом режиме отсутствуют переходные процессы, и потребление мощности вызвано процессами протекания токов через элементы ИС (за исключением токов короткого замыкания, потери энергии на которых относятся к динамическим, т.к. возникают только при переходных процессах). Теоретически, в

Vdd

вход

выход

Рисунок 1.5 - Возникновение сквозных токов.

идеальном случае в статике токи должны полностью отсутствовать, а потребление мощности равняться нулю. Существует три основных вида токов утечки, в сумме составляющих общий ток Это диодный ток утечки через обратно смещенный р-п переход сток/подложка, ток через закрытый канал транзистора (подпороговая утечка) и туннельный ток через подзатворный диэлектрик (рисунок 1.6).

Рисунок 1.6 - Возникновение токов утечки в статическом состоянии.

Особенно остро проблема возникновения токов утечки встаёт при уменьшении топологических размеров элементов ИС, когда эффекты преодоления носителями зарядов потенциальных барьеров начинают играть все большую роль. Выражение для мощности токов утечки имеет следующий вид:

Pleak=Ileak Vjd , (1. 2)

где Iieak - суммарный ток утечки.

Ток утечки на переходе исток/подложка возникает при подаче на исток высокого потенциала, притом, что на затворе потенциал нулевой и транзистор закрыт. Другими словами, диод исток/подложка получает обратное смещение, приводящее к протеканию малого тока утечки.

Рассмотрим КМОП инвертор, показанный на рисунке 1.6. В случае, когда на входе инвертора низкий уровень напряжения, на выходе устанавливается высокий уровень - р-транзистор открыт, п - закрыт, выход соединён с питанием через открытый канал р-транзистора и с землёй через закрытый n-транзистор. На истоке n-транзистора в этом случае устанавливается потенциал, равный напряжению

Список литературы диссертационного исследования кандидат наук Лосев, Владимир Вячеславович, 2014 год

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Fred Pollack of Intel. IEEE - 32nd Annual International Symposium on Microarchitecture, Haifa,Israel, 16-18 Nov. 1999. www.huron.cs.ucdavis.edu/Micro32/homepage.html

2. Grochowski E., Annavaram M. Energy per instruction trends in Intel microprocessors // Technology@Intel Magazine. Mar. 2006.- p. 1-8.

3. Practical Guide to Low-Power Design, www.si2.org.

4. https://solvnet.synopsys.com.

5. http://support.cadence.com.

6. Казеннов Г.Г. Основы проектирования интегральных схем и систем. - М.: БИНОМ. Лаборатория знаний, 2005. -295с.

7. Стемпковский А.Л. Развитие отечественных САПР - задача национальной технологической безопасности // Электроника: Наука, Технология, Бизнес.-2008.-N8.- с.14-19.

8. The International Technology Roadmap for Semiconductor, http://www.itrs.net/.

9. Roy K., Mukhopadhyay S., Mahmoodi-Meimand H. Leakage current mechanisms and leakage reduction techniques in deep-submicrometer CMOS circuits // Proceeding of IEEE, Feb. 2003.- vol 91, № 2.- p. 305-327.

10. Agarwal A., Mukhopadhyay S., Kim C.H. Leakage power analysis and reduction: models, estimation and tool // IEEE Proceedings - Computers and Digital Techniques, May 2005.- vol 152, № 3.- p 353-368.

11. Pollack F. New Microarchitecture Challenges in the Coming Generations of CMOS Process Technologies. Micro32 Keynote, 1999.

12.Thompson S., Packan P., Bohr M. MOS Scaling: Transistor Challenges for the 21st Century // Intel Technology Journal, 1998, №3.

13.Keating M., Flynn D., Aitken R., Gibsons A., Shi K. Low Power Methodology Manual for System on Chip Design. Springer Publications, NewYork, 2007.

14. Wong H-S. P. Nanoscale CMOS // Proc. IEEE, April 1999.- vol 87.

15.Liu C.T. Circuit requirement and integration challenges of thin gate dielectrics for ultra-small MOSFETs // In IEDM Tech. Dig., 1998.- p. 747-750.

16.Yeap C-F. Leakage current in low standby power and high performance devices: trends and challenges // International Symposium on Physical Design, April 2002.- p. 22-27.

17.Sze S.M., Ed. Modern Semiconductor Device Physics. John Wiley & Sons, New York, 1998.

18. Semiconductor Industry Association, International Technology Roadmap for

19. Semiconductors, 2001 edition, http://public.itrs.net/.

20. Sheu B., Scharfetter D., Ko P., Jeng M. BSIM: Berkeley short-channel IGFET

21.model for MOS transistors // IEEE Journal of Solid State Circuits, August 1987.-vol. 22.- p. 558-566.

22.Sze S.M. Ed. High-Speed Semiconductor Devices. John Wiley & Sons, New York, 1990.

23.You K-F., Wu C-Y. A new quasi-2-D model for hot-carrier band-to-band tunneling current // IEEE Trans. Electron. Devices, June 1999.- vol. 46.

24. Chen M-J. Back-Gate Bias Enhanced Band-to-Band Tunneling Leakage in Scaled MOSFETs // IEEE Electron. Device Lett., April 1998. - vol. 19.

25. Lee H-D., Hwang J-M. Accurate extraction of reverse leakage current components of shallow silicided p+-n junction for quarter- and sub-quarter-micron MOSFETs // IEEE Trans. Electron.Devices, August 1998,- vol. 45.

26.Murakami Y., Shingyouji T. Separation and analysis of diffusion and generation components of pn junction leakage current in various silicon wafers // Applied Physics, April 1994. - vol. 75.

27.Taur Y. CMOS scaling into the nanometer regime // Proc. IEEE, April 1997.- vol. 85.

28.Keshavarzi A., Roy K., Hawkins C. F. Intrinsic IDDQ: origins, reduction, and applications in deep sub-um low power CMOS ICs // Proc. Int. Test Conf. (ITC), 1997.- p. 167-176.

29.Keshavarzi A., RoyK., Hawkins C. F. Intrinsic leakage in deep submicron CMOS ICs. Measurement- based test solutions // IEEE Trans. VLSI Syst., December 2000.- vol. 8.

30. Josephson D., Storey M., Dixon D. Microprocessor IDDQ testing: a case study // IEEE Design& Test of Computers, Summer 1995.- vol. 12.

31.Maxwell P.C., Rearick J.R. A simulation-based method for estimating defect-free IDDQ // IEEEInt. Workshop on IDDQ Testing, Digest of Papers, 1997.- p. 80-84.

32.Blair G.M. Designing Low-Power Digital CMOS // IEE Electronics & Communication Engineering Journal, Oct 1994.- vol. 6, № 5.- p. 229-236,.

33.Venkatachalam V., Franz M. Power Reduction Techniques For Microprocessor Systems // University of California, ACM Computing Surveys, September 2005.-vol. 37, №3.-p. 195-237.

34.Chandrakasan A., Yang I., Vieri C., Antoniadis D. Design considerations and tools for low-voltage digital system design // Department of EECS, Massachusetts Institute of Technology, Cambridge, 33rd Design Automation Conference.

35.Borkar S. Design Challenges of Technology Scaling // IEEE Micro, July/August 1999.-p. 23-29.

36.Gowan M., Biro L.L., Jackson D.B. Power considerations in the design of the Alpha 21264 microprocessor // Proc. Design Automation Conf., 1998.- p. 726731.

37.Correale A. Overview of the power minimization techniques employed in IBM PowerPC 4xx embedded controllers // Int. Symp. on Low-power Design, 1995.- p. 75-80.

38.Tiwari V., Singh D., Rajgopal S., Mehta G., Patel R., Baez F. Reducing power in high-performance microprocessors // Proc. Design Automation Conf., 1998.- p. 726-731.

39.Khan Z., Mehta G. Automatic clock gating for power reduction // SNUG '99.

40.Hurst A. P. Sequential Optimization for Low Power Digital Design. Spring, 2008.

41.Qureshi S., Sanjeev K. Power and performance optimization using multi-voltage, multi-treshold and clock gating for low-end microprocessors // TENCON 20092009 IEEE Region 10 Conference, 2009.

42.Raghavan N., Akella V., Bakshi S. Automatic insertion of gated clocks at register transfer level // Proc. 12th International Conference on VLSI Design, January 1999.

43.Qing W., Pedram M., Xunwei W. Clock- gating and its application to low power design of sequential circuits // IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, Mar 2000.- vol. 47.

44.Muench M., Wurth B., Mehra R., Sproch J. Automating RT-level operand isolation to minimize power consumption in datapaths // Proc. Design Automation and Test in Europe, 2000, p. 624-631.

45.Power Compiler Reference Manual, Synopsys.

46.Coudert O., Haddad R. Integrated resynthesis for low power // Proc. Int. Symp. on Low-Power Electron, and Design, 1996.-p. 169-174.

47.Tiwari V., Ashar P., Malik S. Technology mapping for low power // Proc. Design Automation Conf., 1993.- p. 74-79.

48.Borah M., Owens R., Irwin M. Transistor sizing for low-power CMOS circuits // Trans. On Computer-Aided Design, June 1996.- p. 665-671.

49.Svilan S., Burr J.B., and Tyler G.L. Effects of elevated temperature on tunable near-zero threshold CMOS // Proc. Int. Symp. on Low-Power Electron, and Design, 2001.- p. 255-258.

50.1shihara T., Asada K. A system level memory power optimization technique using multiple supply and threshold voltages // IEEE/ACM DAC 2001.- p. 456-461.

51.Ko U., Pua A., Hill A., Srivastava P. Hybrid dual-threshold design techniques for high-performance processors with low-power features // ISLPED, 1997.- p. 307311.

52.Pant P., Roy R., and Chatterjee A. Dual-Threshold Voltage Assignment with Transistor Sizing for Low Power CMOS Circuits // TVLSI, 2001.- vol. 9, № 2.- p. 390-394.

53.Sundararajan V., Parhi K. K. Low power synthesis of dual threshold voltage CMOS VLSI circuits // IEEE ISLPED, 1999,- p. 139-144.

54.Tripathi N., Bhosle A., Samanta D., Pal A. Optimal assignment of high threshold voltage for synthesizing dual threshold CMOS circuits // VLSI Design, India, 2001.- p. 227-232.

55. Wei L. Design and Optimization of Dual-Threshold Circuits for Low-Voltage Low-Power Applications // IEEE TVLSI, March 1999.- vol. 7, № 1.- p. 16-23.

56. Wei L., Chen Z., Roy K., Ye Y., De V. Mixed-Vth (MVT) CMOS Circuit Design Methodology for Low Power Applications // ACM/IEEE DAC, 1999.- p. 430-435.

57. Wei L., Roy K., Koh C. K. Power Minimization by Simultaneous Dual-Vth Assignment and Gate-sizing // IEEE CICC 2000.- p. 413-416.

58. Wong Q., Vrudhula S.B.K. Static power optimization of deep submicron CMOS circuits for dual V/sub T/ technology // IEEE/ACM ICCAD, 1998.- p. 490-496.

59. Wong Q., Vrudhula S.B.K. An investigation of power delay trade-offs for dual V/sub t/ CMOS circuits // ICCD, 1999.- p. 556-562.

60.Kao J.T., Chandrakasan A.P. Dual-threshold voltage techniques for low-power digital circuits // IEEE Journal of Solid-State Circuits, July 2000.- vol. 35.- p. 1009-1018.

61.Agarwal A., Kang K., Bhunia S.K., Gallagher J.D., Roy K. Effectiveness of low power dual-Vt designs in nano-scale technologies under process parameter variations // ISLPED'05, 2005.- p. 14-19.

62.Tamura D., Pangrle B., and Maheshwary R. Techniques for energy-efficient SoC design, http://www.eedesign.com/features/exclusive/OEG20030724S0044.

63.Lackey D.E., Gould S., Bednar T.R., Cohn J., Zuchowski P.S. Managing power and performance for system-on-chip designs using voltage islands // Int. Conf. on Computer-Aided Design, 2002.- p. 195-202.

64.Usami K., Igarashi M., Minami F., Ishikawa T., Kawakawa M., Ichida M., Nogami K. Automated low-power technique exploiting multiple supply voltages applied to media processor // IEEE J. Solid-State Circuits, 1998.- vol. 33, № 3.- p. 463-472.

65. Wei L., Roy K., and De V. Low-power, low-voltage CMOS design techniques for deep submicron ICs // Proc. Int. Conf. on VLSI Design, 2000.- p. 24-29.

66.Kuroda T. Low-Power CMOS Circuit Design by Means of Supply-Voltage and Threshold-Voltage Control. Ph.D. Dissertation, University of Tokyo, December 1998.

67.Usami K., Horowitz M. Clustered Voltage Scaling for Low-Power Design // International Symposium on Low Power Design, April 1995,- p. 3-8.

68.Usami K., Igarashi M. Low-Power Design Methodology and Applications Utilizing Dual Supply Voltages // Asia and South Pacific Design Automation Conference, 2000.- p. 123-128.

69.Burd T.D. et. al. A dynamic voltage scaled microprocessor system // IEEE J. Solid-State Circuits, Nov.2000.- vol. 35.- p. 1571-1580.

70.Flautner K., Reinhardt S., Mudge T. Automatic performance setting for dynamic voltage scaling // 7th Intl. Conf. on Mobile Computing and Networking, 2001.

71.Geppert L., Perry T.S. Transmeta's magic show // IEEE Spectrum, May 2000.-vol. 37.- p. 26-33.

72.Hu Z., Buyuktosunoglu A., Srinivasan V., Zyuban V., Jacobson H., Bose P. Microarchitectural Techniques for Power Gating of Execution Units // International Symposium on Low Power Electronics and Design, 2004.- p. 32-37.

73.Roy K. Leakage Power Reduction in Low-Voltage CMOS Design // IEEE International Conference on Electronics, Circuits and Systems, 1998.- p. 167-173.

74.Kaxiras S., Hu Z., Martonosi M. Cache Decay: Exploiting Generational Behavior to Reduce Cache Leakage Power // International Symposium on Computer Architecture, 2001.- p. 240-251.

75.Flautner K., Hu Z., and Martonosi M. Drowsy Caches: Simple Techniques for Reducing Leakage Power // International Symposium on Computer Architecture, 2002.- p. 241-250.

76.Rele S., Pande S., Onder S., Gupta R. Optimizing Static Power Dissipation by Functional Units Superscalar processors // International Conference on Compiler Construction, 2002.- p. 261-274.

77.Mizuno H., Ishibashi K., Shimura T., Hattori T., Narita S., Shiozawa K., Ikeda S., Uchiyama K. A 18uA-Standby-Current 1.8V 200MHz Microprocessor with Self Substrate-Biased Data-Retention Mode // IEEE Intl. Solid-State Circuit Conf., 1999.- p.280-281.

78.Keshavarzi A., Narendra S. Effectiveness of reverse body bias for leakage control in scaled dual Vt CMOS ICs // Intl. Symp. on Low Power Electronics and Design, 2001.

79.Liu X., Mourad S. Performance of submicron CMOS devices and gates with substrate biasing // IEEE Intl. Symp. Circuits and Systems, Geneva, Switzerland, May 28-31.

80.Rahman H., Chakrabarti C. A leakage estimation and reduction technique for scaled CMOS logic circuits considering gate-leakage // The International Symposium on

81. Circuits and Systems, 23-26 May 2004.- p. 297-300.

t

82. Johnson M.C., Somasekhar D., Roy K. A model for leakage control by MOS transistor stacking // Tech. Rep. TRECE 97-12, Purdue University, School of Electrical and Computer Engineering, 1997.

83.Chen Z., Johnson M., Wei L., and Roy K. Estimation of standby leakage power in CMOS circuits considering accurate modeling of transistor stacks // The Symposium on Low Power Design and Electronics (1998).- p. 239-244.

84.Das K.K., Brown R.B. Ultra Low-Leakage Power Strategies for Sub-1 V VLSI: Novel Circuit Styles and Design Methodologies for Partially Depleted Silicon-On-Insulator (PD-SOI) CMOS Technology // VLSI Design 2003.

85.Narendra S., Borkar S., De V., Antoniadis D., Chandrakasan A. Scaling of Stack Effect and its Application for Leakage Reduction // International Symposium on Low Power Electronics and Design, August 2001.- p. 195-200.

86. Johnson M., Somasekhar D., Chiou L-Y., Roy K. Leakage Control with Efficient Use of Transistor Stacks in Single Threshold CMOS // IEEE Transactions on VLSI Systems, February 2002.-vol. 10, № 1.- p. 1-5.

87.Nguyen D., Davare A., Orshansky M., Chinnery D., Thompson B., Keutzer K. Minimization of Dynamic and Static Power Through Joint Assignment of Threshold Voltages and Sizing Optimization //2003 international symposium on Low power electronics and design, August 2003.- p. 158-163.

88.Augsburger S., Nikolic B. Combining Dual-Supply, Dual-Threshold and Transistor Sizing for Power Reduction // The 2002 IEEE International Conference on Computer Design: VLSI in Computers and Processors (ICCD'02), September 2002.- p. 316.

89.Shrivastava A., Sylvester D. Minimizing Total Power by Simultaneous Vdd/Vth Assignment // The Asia and Pacific Design Automation Conference, 2003.

90.Munch M. Automating RT-Level Operand Isolation to Minimize Power Consumption in Datapaths // DATE, 2000. - p. 624-631.

91.Petracca M., Carloni L. P. The Benefits of Using Clock Gating in the Design of Networks-on-Chip // Dept. of Computer Science, Columbia University, New York, NY 10027

92. Sun W.-J., Sechen C. A loosely coupled parallel algorithm for standard cell placement // IEEE/ACM International Conference on Computer-Aided Design of

Integrated Circuits and Systems (ICCAD '94), p. 137-144, San Diego, Calif, USA, June 1994.

93.Shannon C.E. A mathematical theory of communication. Bell Syst. Techn. J., 1948, v.27, July, p.p. 379-423,; Oct., p.p. 623-656.

94.Bennett C.H. The thermodynamics of computation - a review. Int. J. of Theor. Phys., 1982, v.21, № 12, p.p. 905-945.

95.Bennett C.H. Logical reversibility of computation. IBM J. of Res. & Dev., 1973, v.17, № 11, p.p. 525-532.

96.Bennett C.H. Time/space trade-offs for reversible computation. SIAM J. Comput., 1989, v.18, № 4, p.p. 766-776.

97.Bennett C.H. Notes on the history of reversible computation. IBM J. of Res. & Dev., 1988, v.32, № p>p. 16-23.

98.Feinman R.P. Tiny computers obeying quantum mechanical laws. New directions in physics: The Los Alamos 40th annivessary ed N Metropolis, D.M.Kerr and G.Rota (Boston: Academic). 1987, p.p. 7-25.

99.Landauer R. Information is physical. Physics Today, 1991 , v.44, p.p. 23-29.

100. Landauer R. Dissipation and noise immunity in computation and communication. Nature, 1988, v.335, 27 Oct., p.p. 779-784.

101. Keyes, Landauer R. Minimal energy dissipation in logic. IBM J. of Res. & Dev., 1970, v.14, № 2, p.p. 152-157.

102. Schneider T.D. Sequence logos, machine/channel capacity, Maxwell's demon, and molecular computers: a review of the theory of molecular machines. Nanotechnology, 1994, № 5, p.p. 1-18.

103. Zurek W.H. Algorithmic randomness, physical entropy, measurement and demon of choice. Theor. Division T-6, MS B288 Los Alamos Nat. Lab., Los Alamos, NM 87545. March 12 1998.

104. Gershenfeld N. Signal entropy and the thermodynamics of computation. IBM Syst. J., 1998, v.35, № 3&4, p.p. 557-586.

105. Maxwell J.C. Theory of heat. London: Longmans, 1904.

106. Skordos P., Zurek W.H. Maxwell's demon, rectifiers, and Second Law. Am. J. Phys., 1992, v. 60, p. 876.

107. Fredkin E., Toffoli T. Design principles for achieving high-performance submi-cron digital technologies. Proposal to DARPA. MIT lab. for Comp. Science. 1978.

108. Fredkin E., Toffoli T. Conservative logic. Int. J. of Theor. Phys., 1982, v.21, № 3/4, p.p. 219-253.

109. Mercle R.C., Drexler K.E. Helical logic. Nanotechnology, 1996, v.7, p.p. 325-339.

110. Drexler K.E. Molecular engineering: an approach to the development of general capabilities for molecular manipulation Proc. Natl. Acad. Sei. USA. 1981, v.78, p.p. 5275-5278.

111. Валиев K.A., Старосельский В.И. Модель и свойства термодинамически обратимого логического вентиля. Микроэлектроника РАН. 2000, т.29, № 2, с.3-18.

112. Athas W.C., Svensson J., Koller J.G., Tzartzanis N., Choi E.Y. Low-power digital systems based on adiabatic-swithing principles. IEEE Trans, on VLSI Syst., Dec. 1994, v. 2, N 4, p.p. 398-408.

113. Ferrary A. Adiabtic Switching. Adiabatic Logic. Wed Mar 20 12:14:22 PST 1966.

114. Younis S.G., Knight T.F. Asimptotically zero energy split-level charge recovery logic. Proc. of 1994 Int. Workshop on Low Power Design, p. 177-182, April 1994.

115. Старосельский В.И. Реверсивная логика. Микроэлектроника РАН. 1999, т.28, № 3, с.213-222.

116. Denker J.S. A Rewiew of Adiabatic computing. Proc. of 1994 Symp. on Low Power Electronics, San Diego, Oct. 1994.

117. Maksimovic D., Oklobdzija V.G. Clocked CMOS adiabatic logic with single-AC power-supply. experimental result. 21st European SSC Сonf.,ESSCIRC'95, Lille, France, Sept. 1995.

118. Maksimovic D., Oklobdzija V.G. Integrated power Clock Generators for Low-Energy Logic. 26st Annual IEEE Power Electronics Specialists Conf., Atlanta, June 1995.

119. Maksimovic D., Oklobdzija V., Nicolic В., Current K.W. Clocked CMOS adiabatic logic with integrated single-phase power-clock supply: experimental result.

120. Seitz C.L., Frey A.H., Mattisson S., Rabin S.D., Speck D.A., van de Snepscheut J.L.A. Hot-clock nMOS. 1985 Chapel Hill Conf. on VLSI. Rockville, MD. Computer Science Press, 1985, p.p. 1-17.

121. Himman R.T., Schlecht M.F. Recovered energy logic — a highly efficient alternative to today's logic circuits. Proc. IEEE Power Electronics Specialists Conf. Record, 1993, p.p. 17-26.

122. Himman R.T., Schlecht M.F. Recovered energy logic: a single clock AC logic. IWLPD'94 Workshop Proceedings, 1994, p.p.153-158.

123. Dickinson G., Denker J.S. Adiabatic dinamic logic. Proc. IEEE 1994 CICC, p.p. 282-285,1994.

124. Dickinson G., Denker J.S. Adiabatic dinamic logic. IEEE J. of Solid St. Circ., 1995, v.30, № 3, p.p. 311-315.

125. Moon Y., Jeong D.-K. An efficient charge recovery logic circuit. IEEE J. SSC, Apr. 1996, v.31, N4, p.p. 514-522.

126. Tzartsanis N., Athas W.C. Energy recovery for the design of high-speed, low-power static RAMs. {nestoras,athas} @isi.edu URL: http//www.isi.edu.

127. Athas W.C., Roller J.G., Svensson L."J". An energy-efficient CMOS line driver using adiabatic swithing. Inform. Sci. Inst., CA, Tech. Rep. ACMOS-TR-2, July 1993.

128. Athas W.C., Koller J.G., Svensson L."J". An energy-efficient CMOS line driver using adiabatic swithing. USC/ISI Tech. Rep. ACMOS-TR-2a, Nov3, 1993.

129. Старосельский В.И. Адиабатическая логика (обзор). Микроэлектроника РАН. 2002, т.31, № 1, с.42-65.

130. Svensson L."J'\, Koller J.G. Driving a capacitative load without dissipating fCV2. 1994 IEEE Symp. on Low Power Electronics. Digest of techn. Pap.,p. 100101, 1994.

131. Svensson L."J"., Koller J.G. Adiabatic charging without inductors, (интернет: {svensson,koller)@isi.edu).

132. Tee L., Zheng L. Charge recovery and adiabatic swithing techniques in digital logic. EE241 Midterm report. Mar. 1997A

133. M.P. Frank, "Common mistakes in adiabatic logic design and how to avoid them."

134. Embedded Systems and Applications, 216-222, 2003.

135. Y. Yibin Ye and K. Roy , "Energy recovery circuits using reversible and partially reversible logic," IEEE Trans. Circuits and Systems I: vol.43, no.9, pp.769-778, Sep 1996.

136. Hisakado, T.; Iketo, H.; Okumura, K.; , "Logically reversible arithmetic circuit using pass-transistor," in ISCAS, vol.2, pp. 853-6, 2004.

137. Van Rentergem, Yvan, and Alexis De Vos. "Optimal design of a reversible full adder." International Journal of Unconventional Computing 1.4 (2005): 339.

138. V.V. Shende; Prasad, A.K.; Markov, I.L.; Hayes, J.P.; , "Reversible logic circuit synthesis," Computer Aided Design, 2002. ICCAD 2002. IEEE/ACM International Conference on, vol., no., pp. 353- 360, 10-14 Nov. 2002.

139. V.V. Shende; Prasad, A.K.; Markov, I.L.; Hayes, J.P.; , "Synthesis of reversible logic circuits," Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol.22, no.6, pp. 710- 722, June 2003.

140. Miller, D.M.; , "Spectral and two-place decomposition techniques in reversible logic," Circuits and Systems, 2002. MWSCAS-2002. The 2002 45th Midwest Symposium on, vol.2, no., pp. 11-493-11-496 vol.2, 4-7 Aug. 2002.

141. Maslov, D.; Dueck, G.W.; , "Reversible cascades with minimal garbage," Computer- Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol.23, no.l 1, pp. 1497- 1509, Nov. 2004.

142. Dueck, G.W.; Maslov, D.; Miller, D.M.;, "Transformation-based synthesis of networks of Toffoli/Fredkin gates," Electrical and Computer Engineering, 2003. IEEE CCECE 2003. Canadian Conference on , vol.1, no., pp. 211- 214 vol.1, 4-7 May 2003.

143. Maslov, D.; Dueck, G.W.; Miller, D.M.; , "Simplification of Toffoli networks via templates," Integrated Circuits and Systems Design, 2003. SBCCI 2003. Proceedings. 16th Symposium on, vol., no., pp. 53- 58, 8-11 Sept. 2003.

144. Maslov, D.; Dueck, G.W.; Miller, D.M.; , "Fredkin/Toffoli templates for reversible logic synthesis," Computer Aided Design, 2003. ICCAD-2003. International Conference on, vol., no., pp. 256- 261, 9-13 Nov. 2003.

145. D. M. Miller and G. W. Dueck. "Spectral techniques for reversible logic synthesis." In 6th Intemotional Symposium on Representations and Methodology of fiture Computing Technologzes, March 2003.

146. Maslov, D.; Dueck, G.W.; Miller, D.M.; , "Toffoli network synthesis with templates," Computer-Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol.24, no.6, pp. 807- 817, June 2005.

147. Maslov, D.; Miller, D.M.; Dueck, G.W.; , "Templates for reversible circuit simplification," Communications, Computers and signal Processing, 2005. PACRIM. 2005 IEEE Pacific Rim Conference on , vol., no., pp. 609- 612, 24-26 Aug. 2005.

148. Maslov, D.; Dueck, G.W.; Miller, D.M.; , "Synthesis of Fredkin-Toffoli reversible networks," Very Large Scale Integration (VLSI) Systems, IEEE Transactions on, vol.13, no.6, pp.765-769, June 2005.

149. Maslov, D.; Dueck, G.W.; , "Reversible cascades with minimal garbagel," Computer- Aided Design of Integrated Circuits and Systems, IEEE Transactions on, vol.23, no.l 1, pp. 1497- 1509, Nov. 2004.

150. G. W. Yang, X. Y. Song, W. N. N. Hung, M. Perkowski, "Fast synthesis of exact minimal reversible circuits using group theory", Proceedings of IEEE ASP-DAC 2005, Shanghai, China, 2005, Vol. 2, pp. 18-21.

151. Ardestani, E.K.; Zamani, M.S.; Sedighi, M.; , "A Fast Transformation-Based Synthesis Algorithm for Reversible Circuits," Digital System Design Architectures, Methods and Tools, 2008. DSD '08. 11th EUROMICRO Conference on, vol., no., pp.803-806, 3-5 Sept. 2008.

152. De, V.K.; Meindl, J.D., "A dynamic energy recycling logic family for ultra-low-power gigascale integration (GSI)," Low Power Electronics and Design, 1996., International Symposium on, vol., no., pp.371,375, 12-14 Aug 1996.

153. Merkle, R.C., "Towards Practical Reversible Logic," Physics and Computation, 1992. PhysComp '92., Workshop on , vol., no., pp.227-228, 2-4 Oct 1992.

5 3 ) ;

/ fi '

154. Yang, M.M.; Barby, J.A., "A novel fast low voltage dynamic threshold true single phase clocking adiabatic circuit," Circuits and Systems, 2004. ISCAS '04., vol.2, no., pp.II,289- 92 Vol.2,23-26 May 2004.

155. Monteiro, C.; Takahashi, Y.; Sekine, T., "Resistance against power analysis attacks on adiabatic dynamic and adiabatic differential logics for smart card," Trans. ISPACS), 2011, vol., no., pp.1,5.

156. A. Bérut, A. Arakelyan, A. Petrosyan, S. Ciliberto, R. Dillenschneider, and E. Lutz, "Experimental verification of Landauer's principle: linking information and thermodynamics", Nature, vol. 483 (2012), pp. 187-189.

157. Pramstaller, N.; Gurkaynak, F.K.; Haene, S.; Kaeslin, H.; Felber, N.; Fichtner, W.; "Towards an AES crypto-chip resistant to differential power analysis," ESSCIRC 2004. pp. 307- 310, 2004.

158. P. Picton. "A Universal Architecture for Multiplevalued Reversible Logic," MVL Journal, 5, 2000, pp.27-37.

159. Snider, G.L.; Blair, E.P.; Boechler, G.P.; Thorpe, C.C.; Bosler, N.W.; Wohlwend, M.J.; Whitney, J.M.; Lent, C.S.; Orlov, A.O.;, "Minimum energy for computation, theory vs. experiment," IEEE-NANO, pp.478-481, 15-18 Aug. 2011.

160. M. Morrison and N. Ranganathan, "Forward Body Biased Adiabatic Logic for Peak and Average Power Reduction in 22nm CMOS", IEEE Symposium on Very Large Scale Integration and Design, 2014.

161. Jingyang Li; Yimeng Zhang; Yoshihara, T., "A novel charge recovery logic structure with complementary pass-transistor network," SoC Design Conference (ISOCC), 2012 International, vol., no., pp.17,20, 4-7 Nov. 2012.

162. Hokazono, A.; Balasubramanian, S.; Ishimaru, K.; Ishiuchi, H.; Tsu-Jae King Liu; Chenming Hu; , "MOSFET design for forward body biasing scheme," Electron Device Letters, IEEE, vol.27, no.5, pp. 387- 389, May 2006.

163. Tschanz, J.W.; Kao, J.T.; Narendra, S.G.; Nair, R.; Antoniadis, D.A.; Chandrakasan, A.P.; De, V.;, "Adaptive body bias for reducing impacts of die-to-die and within-die parameter variations on microprocessor frequency and leakage," Solid-State Circuits, IEEE Journal of, vol.37, no.ll, pp. 1396- 1402, Nov 2002.

164. Kioi, K.; Kotaki, H.; Kakimoto, S.; Fukushima, T.; Sato, Y., "Forward body-bias MOS (FBMOS) dual rail logic using an adiabatic charging technique with sub -0.6 V operation," Electronics Letters , vol.33, no.14, pp.1200,1201, 3 Jul 1997.

165. Khatir, M.; Ejlali, A., "A Body Biasing Method for Charge Recovery Circuits: Improving the Energy Efficiency and DPA-Immunity," VLSI (ISVLSI), 2010 IEEE Computer Society Annual Symposium on , vol., no., pp.195,200, 5-7 July 2010.

166. Vieri, Carlin, et al. "A fully reversible asymptotically zero energy microprocessor."

167. Power Driven Microarchitecture Workshop. Citeseer. 1998.

168. M.K. Thomsen, H. Axelsen, and R. Gliick. "A reversible processor architecture and its reversible logic design." Reversible Computation. Springer Berlin Heidelberg, 2012. 30-42.

169. G.P. Boechler, J. M. Whitney, C. S. Lent, A. O. Orlov, and G. L. Snider, Response to "Comment on 'Fundamental limits of energy dissipation in charge-based computing"', Appl. Phys. Lett. 98, 2011.

170. G.P. Boechler, J.M. Whitney, C.S. Lent, A.O. Orlov, and G.L. Snider, "Fundamental Limits of energy dissipation in charge-based computing", Applied Physics Letters, Vol. 97, 2010.

171. P. Heydari, S. Abbaspour, and M. Pedram, "A comprehensive study of energy dissipation in lossy transmission lines driven by CMOS inverters", Proc. IEEE Custom Integrated Circuits Conf., 2002.

172. R.C. Merkle, "Towards Practical Reversible Logic," Physics and Computation, 1992. PhysComp '92., Workshop on , vol., no., pp.227-228, 2-4 Oct 1992.

173. R.C. Merkle, "Helical Logic", Nanotechnology, 1992. D. Deustch, "Quantum Computational Networks," Proceedings of the Royal Society of London. Series A, Mathematical and Physical Sciences , vol. 425, iss. 1868, 1989, pp. 73- 90.

174. N. Weste and D. Harris, CMOS VLSI Design: A Circuits and Systems Perspective, 3 ed., Boston: Addison Wesley, 2005, pp. 715-738.

175. S. Chiwande, and P. Dakhole, "VLSI design of power efficient Cany Skip Adder using TSG & Fredkin reversible gate," Devices, Circuits and Systems (ICDCS), 2012 International Conference on , vol., no., pp.370-373, 15-16 March 2012.

176. M. Davis, Computability and Unsolvubility, McGraw-Hill Book Co., Inc., New York, 1958, pp. 25-29.

177. J. S. Denker, S. C. Avery, A. G. Dickinson, A. Kramer, and T. R. Wik, "Adiabatic computing with the 2N-2N2D logic family," in Proc. Int. Workshop on Low Power Design, Napa Valley, CA, 1994, pp. 183-187

178. N. Tzartzanis and W. Walker, "A Reversible Poly-Phase Distributed VCO," Solid-State Circuits Conference, 2006. ISSCC 2006. Digest of Technical Papers. IEEE International, vol., no., pp.2452-2461, 6-9 Feb. 2006.

179. D. Willingham and I. Kale, "Using Positive Feedback Adiabatic Logic to Implement Reversible Toffoli Gates," Proceedings of the 26th NORCHIP Conference, 2008.

180. Garcia, J.C.; Montiel-Nelson, J.A.; Nooshabadi, S., "A CMOS adiabatic inverter operating with a single clock power supply to reduce non-adiabatic loss," Circuits and Systems, 2008. APCCAS 2008. IEEE Asia Pacific Conference on , vol., no., pp.968,971, Nov. 30 2008-Dec. 3 2008

181. Weiqiang Zhang; Li Su; Jinghong Fu; Jianping Hu, "A power-gating scheme for CAL circuits using single-phase power-clock," Circuits and Systems, 2008. APCCAS 2008. IEEE Asia Pacific Conference on , vol., no., pp.846,849, Nov. 30 2008-Dec. 3 2008.

182. Reddy, N. S S; Satyam, M.; Kishore, K. L., "Cascadable adiabatic logic circuits for lowpower applications," Circuits, Devices & Systems, IET , vol.2, no.6, pp.518,526, December 2008.

183. Weiqiang Zhang; Dong Zhou; Xuanyan Hu; Jianping Hu, "The implementations of adiabatic flip-flops and sequential circuits with power-gating schemes," Circuits and Systems, 2008. MWSCAS 2008. 51st Midwest Symposium on, vol., no., pp.767,770, 10- 13 Aug. 2008.

184. Reddy, N. S S; Satyam, M.; Kishore, K.L., "Minimization of energy dissipation in glitch free and cascadable adiabatic logic circuits," TENCON 2008 -2008 IEEE Region 10 Conference, vol., no., pp. 1,5, 19-21 Nov. 2008.

185. Takahashi, Y.; Sekine, T.; Yokoyama, M., "Theoretical analysis of power clock generator based on the switched capacitor regulator for adiabatic CMOS logic," Micro- Nanoelectronics, Technology and Applications, 2008. EAMTA

2008. Argentine School of, vol., no., pp.17,22,18-19 Sept. 2008.

186. Anuar, N.; Takahashi, Y.; Sekine, T., "Fundamental logics based on two phase clocked adiabatic static CMOS logic," Electronics, Circuits, and Systems,

2009. ICECS 2009. 16th IEEE International Conference on, vol., no., pp.503,506, 13-16 Dec. 2009.

187. Garcia, J.C.; Montiel-Nelson, J.A.; Nooshabadi, S.; Sosa, J.; Navarro, H., "Bootstrapped Adiabatic Complementary Pass-Transistor Logic Driver Circuit for Large Capacitive Load and Low-energy Applications," Digital System Design, Architectures, Methods and Tools, 2009. DSD '09. 12th Euromicro Conference on , vol., no., pp. 196,199, 27-29 Aug. 2009.

188. Linfeng Li; Jianping Hu; Lili Yu, "Low-Power Register File Using N-type and P-type Adiabatic Logic Circuits," Circuits, Communications and Systems, 2009. PACCS '09. Pacific-Asia Conference on , vol., no., pp.342,345, 16-17 May 2009.

189. Teichmann, P.; Fischer, J.; Schmitt-Landsiedel, D., "A robust synchronized 2N2P LC oscillator with a shut-down mode for adiabatic logic circuits," Circuits and Systems, 2009. ISCAS 2009. IEEE International Symposium on , vol., no., pp.241,244,24-27 May 2009.

190. Haiyan Ni; Jianping Hu, "Single-phase adiabatic flip-flops and sequential circuits with power-gating scheme," ASIC, 2009. ASICON '09. IEEE 8th International Conference on, vol., no., pp.879,882, 20-23 Oct. 2009.

191. Chanda, M.; Dandapat, A.; Rahaman, H., "Low-power sequential circuit using singe phase Adiabatic Dynamic Logic," Computers and Devices for Communication, 2009. CODEC 2009. 4th International Conference on , vol., no., pp.1,4, 14-16 Dec. 2009.

192. Garcia, J.C.; Montiel-Nelson, J.A.; Nooshabadi, S., "Analysis and comparison of high performance CMOS adiabatic drivers," Circuits and Systems, 2009. ISCAS 2009. IEEE International Symposium on , vol., no., pp.3146,3149,

24-27 May 2009.

193. Samanta, S., "Adiabatic computing: A contemporary review," Computers and Devices for Communication, 2009. CODEC 2009. 4th International Conference on, vol., no., pp. 1,4, 14-16 Dec. 2009.

194. Jinghong Fu; Jianping Hu; Xiaoyan Luo, "The Implementation of SinglePhase Power-Gating Adiabatic Circuits Using Improved CAL Circuits," Circuits, Communications and Systems, 2009. PACCS '09. Pacific-Asia Conference on , vol., no., pp.334,337, 16-17 May 2009.

195. Qingbo Xu; Lifang Ye; Jianping Hu; Lijun Huang, "The Implementation of Low-Power CAM with Fully Adiabatic Driving for Large Node Capacitances," Computer Science and Information Engineering, 2009 WRI World Congress on , vol.3, no., pp.413,417, March 31 2009-April 2 2009.

196. Anuar, N.; Takahashi, Y.; Sekine, T., "Two phase clocked adiabatic static CMOS logic," System-on-Chip, 2009. SOC 2009. International Symposium on , vol., no., pp.083,086, 5- 7 Oct. 2009.

197. Jianping Hu; Binbin Liu; Dong Zhou; Xiaoyan Luo, "Low-Power Adiabatic Pins for Driving Chip Pads," Computer Science and Information Engineering, 2009 WRI World Congress on , vol.3, no., pp.408,412, March 31 2009-April 2

2009.

198. Lifang Ye; Jianping Hu; Binbin Liu, "Leakage Reduction of DTGAL Circuits with MTCMOS Power-Gating," Electrical and Control Engineering (ICECE), 2010 International Conference on , vol., no., pp.4706,4709, 25-27 June

2010.

199. Li Su; Jianping Hu, "An Adiabatic Single-Phase MTCMOS Scheme for Leakage Reduction in Nano-Scale CMOS Processes," Electrical and Control Engineering (ICECE), 2010 International Conference on , vol., no., pp.3271,3274,

25-27 June 2010.

i í

200. Tomita, Y.; Takahashi, Y.; Sekine, T., "Adiabatic array logic," Signals and Electronic Systems (ICSES), 2010 International Conference on , vol., no., pp.269,272, 7-10 Sept. 2010.

201. Sana, P.K.; Satyam, M., "An Energy Efficient Secure Logic to Provide Resistance against Differential Power Analysis Attacks," Electronic System Design (ISED), 2010 International Symposium on, vol., no., pp.61,65, 20-22 Dec. 2010.

202. Takahashi, Y.; Sekine, T.; Yokoyama, M., "A comparison of adiabatic logic as a countermeasures against power analysis attacks," System Science and Engineering (ICSSE), 2010 International Conference on , vol., no., pp.615,618, 13 July 2010.

203. Fengna Mei; Pengjun Wang, "Design of Ternary clocked adiabatic shift register," Computer Application and System Modeling (ICCASM), 2010 International Conference on, vol.2, no., pp.V2-641,V2-645, 22-24 Oct. 2010.

204. Srivastava, A.; Xu, Y.; Soundararajan, R., "Energy Recovery Techniques for CNT-FET Circuits," Electronic System Design (ISED), 2010 International Symposium on, vol., no., pp.81,84, 20-22 Dec. 2010.

205. Xuefei Bai; Lu Huang; Yifei Wang; Xinwei Hu, "Evaluation of DPA Attack Resistance of Transistor-Based Adiabatic Logic Styles," e-Business and Information System Security (EBISS), 2010 2nd International Conference on , vol., no., pp. 1,3,22-23 May 2010.

206. Weiqiang Zhang; Yu Zhang; Shi Xuhua; Jianping Hu, "Leakage Reduction of Power- Gating Sequential Circuits Based on Complementary Pass-Transistor Adiabatic Logic Circuits," Innovative Computing & Communication, 2010 Intl Conf on and Information Technology & Ocean Engineering, 2010 Asia-Pacific Conf on (CICC-ITOE) , vol., no., pp.282,285, 30-31 Jan. 2010.

207. Rosenbaum, D.; Perkowski, M., "Mapping Binary Functions to a Practical Adiabatic Quantum Computer," Multiple-Valued Logic (ISMVL), 2010 40th IEEE International Symposium on, vol., no., pp.270,275, 26-28 May 2010.

208. Maurya, A.K.; Kumar, G., "Energy Efficient Adiabatic Logic for Low Power VLSI Applications," Communication Systems and Network Technologies (CSNT), 2011 International Conference on, vol., no., pp.460,463, 3-5 June 2011.

209. Jianping Hu; Yu Zhang, "Adiabatic flip-flops based on CPAL with channel length bias," Electronics, Communications and Control (ICECC), 2011 International Conference on, vol., no., pp.2502,2505, 9-11 Sept. 2011.

210. Yadav, R.K.; Rana, A.K.; Chauhan, S.; Ranka, D.; Yadav, K., "Adiabatic technique for energy efficient logic circuits design," Emerging Trends in Electrical and Computer Technology (ICETECT), 2011 International Conference on , vol., no., pp.776,780, 23-24 March 2011.

211. Haiyan Ni; Jianping Hu, "Near-threshold sequential circuits using Improved Clocked Adiabatic Logic in 45nm CMOS processes," Circuits and Systems (MWSCAS), 2011 IEEE 54th International Midwest Symposium on , vol., no., pp.1,4, 7-10 Aug. 2011.

212. Lukac, M.; Ben Shuai; Kameyama, M.; Miller, D.M., "Information-Preserving Logic Based on Logical Reversibility to Reduce the Memory Data Transfer Bottleneck and Heat Dissipation," Multiple-Valued Logic (ISMVL), 2011 41st IEEE International Symposium on , vol., no., pp.131,138, 23-25 May 2011.

.213. Burignat, S., "Reversible computation, a quantum-inspired low-consumption viable technology?," Signal Processing Algorithms, Architectures, Arrangements, and Applications Conference Proceedings (SPA), 2011 , vol., no., pp.1,2, 29-30 Sept. 2011.

214. Yadav, R.K.; Rana, A.K.; Chauhan, S.; Ranka, D.; Yadav, K., "Four phase clocking rule for energy efficient digital circuits — An adiabatic concept," Computer and Communication Technology (ICCCT), 2011 2nd International Conference on, vol., no., pp.209,214,15-17 Sept. 2011.

215. Theis, T.N., "Principles of operation for a fast, low-voltage digital switch,"Semiconductor Device Research Symposium (ISDRS), 2011 International , vol., no., pp. 1,1, 7-9 Dec. 2011.

216. Sana, P.K.; Satyam, M., "A low power secure logic style to counteract differential power analysis attacks," VLSI Design, Automation and Test (VLSI-DAT), 2011 International

217. Symposium on, vol., no., pp. 1,4, 25-28 April 2011.

218. Jingyang Li; Yimeng Zhang; Yoshihara, T., "A novel charge recovery logic structure with complementary pass-transistor network," SoC Design Conference (ISOCC), 2012 International, vol., no., pp.17,20, 4-7 Nov. 2012.

219. Bezzam, I.; Krishnan, S.; Mathiazhagan, C., "Low power SoCs with resonant dynamic logic using inductors for energy recovery," VLSI and System-on-Chip (VLSI-SoC), 2012 IEEE/IFIP 20th International Conference on , vol., no., pp.307,310, 7-10 Oct. 2012.

220. Inoue, K.; Takeuchi, N.; Ehara, K.; Yamanashi, Y.; Yoshikawa, N., "Simulation and Experimental Demonstration of Logic Circuits Using an Ultra-Low-Power Adiabatic Quantum-Flux-Parametron," Applied Superconductivity, IEEE Transactions on, vol.23, no.3, pp. 1301105,1301105, June 2013.

221. Gebotys, C.H.; Zhang, Y., "Security wrappers and power analysis for SoC technology," Hardware/Software Codesign and System Synthesis, 2003. First IEEE/ACM/IFIP International Conference on , vol., no., pp. 162,167, 1-3 Oct. 2003

222. Khazamipour, A.; Radecka, K., "A New Architecture of Adiabatic Reversible Logic Gates," Circuits and Systems, 2006 IEEE North-East Workshop on, vol., no., pp.233,236, 18-21 June 2006.

223. King-Keung Mok; Cheong-Fat Chan, "A 13.56 MHz adiabatic smart card / RFID," ASIC, 2007. ASICON '07. 7th International Conference on , vol., no., pp.874,877, 22-25 Oct. 2007.

224. Yemiscioglu, G.; Lee, P., "16-Bit Clocked Adiabatic Logic (CAL) logarithmic signal processor," Circuits and Systems (MWSCAS), 2012 IEEE 55th International Midwest Symposium on, vol., no., pp.113,116, 5-8 Aug. 2012.

225. Garcia, J.C.; Montiel-Nelson, J.A.; Nooshabadi, S.; Sosa, J.; Navarro, H., "Bootstrapped Adiabatic Complementary Pass-Transistor Logic Driver Circuit for Large Capacitive Load and Low-energy Applications," Digital System Design, Architectures, Methods and Tools, 2009. DSD '09. 12th Euromicro Conference on , vol., no., pp. 196,199, 27-29 Aug. 2009.

226. Kioi, K.; Kakimoto, S.; Sat, Y., "Forward body-bias SRAM circuitry on bulk Si with twin double-well," Electronics Letters , vol.33, no.23, pp.1929,1931, 6 Nov 1997.

227. Jiaoyan Chen; Vasudevan, D.; Popovici, E.; Schellekens, M.; Gillen, P., "Design and analysis of a novel 8T SRAM cell for adiabatic and non-adiabatic operations," Electronics, Circuits, and Systems (ICECS), 2010 17th IEEE International Conference on, vol., no., pp.434,437, 12-15 Dec. 2010.

228. Sheng Zhang; Jianping Hu; Dong Zhou, "A low-power adiabatic content-addressable memory," Circuits and Systems, 2007. MWSCAS 2007. 50th Midwest Symposium on, vol., no., pp.1285,1288, 5-8 Aug. 2007.

229. Avery, S.; Jabri, M., "A three-port adiabatic register file suitable for embedded applications," Low Power Electronics and Design, 1998. Proceedings. 1998 International Symposium on, vol., no., pp.288,292, 10-12 Aug. 1998.

230. Wang Pengjun; Yu Junjun; Xu Jian, "Design of Clocked Transmission Gate Adiabatic Logic Circuit Based on the 3ECEAC," Circuits and Systems, 2006. APCCAS 2006. IEEE Asia Pacific Conference on, vol., no., pp.430,433, 4-7 Dec. 2006.

231. Wu Yangbo; Hu Jianping, "Low-Power Content Addressable Memory Using 2N-2N2P Circuits," Communications, Circuits and Systems Proceedings, 2006 International Conference on, vol.4, no., pp.2657,2661,25-28 June 2006.

232. M. Morrison, N. Ranganathan, and J. Ligatti, "Design of Adiabatic Dynamic Differential Logic for DPA-Resistant Secure Integrated Circuits", Submitted to IEEE Transactions on Very Large Scale Integration, 2013.

233. Лосев B.B., Старосельский В.И. Закономерности энергопотребления в квазиадиабатических логических вентилях. Микроэлектроника. 2003. Т.32, № 6. С. 323-332.

234. Losev V.V, Staroselsky V.I. Regularities of power consumption in quasiadiabatic logical gates. Int. Conf. "Micro- and nanoelectronics - 2003" ICMNE-2003. Moscow-Zvenigorod, Russia. Oct. 6-10, 2003. Abstracts, P2-130.

235. Лосев B.B., Старосельский В.И. Квазиадиабатическая динамическая логика. Всероссийская н.-т. конф. "Микро- и наноэлекгроника-2001". Г. Звенигород, 2001. Тез. Докл. Т.2, РЗ-7.

236. Лосев В.В., Старосельский В.И. Квазиадиабатическая динамическая логика. I Всероссийская научно-техническая дистанционная конференция "Электроника". Секц. . Тез. Докл. 2001.

237. Лосев В.В., Старосельский В.И. Исследование закономерностей энергопотребления в асимптотически адиабатических вентилях статического типа. Микроэлектроника. 2004. Т., № 2. С.

238. Лосев В.В., Старосельский В.И. Исследование перспективных вариантов элементной базы адиабатических устройств производства информации. IV Международн. н.-т. конф. "Электроника и информатика-2002". М., МИЭТ, 19-21.11.2002. Тез. докл. 4.1, с. 100.

239. Константинов Д.Л., Лосев В.В. Адиабатическая логика. 3-я межд. Н.-т. конф. "Электроника и информатика - XXI век". Тез. Докл. М.: МИЭТ, 2000. Секц. 1, с. 4-5.

240. Лосев В.В, Старосельский В.И. Новая квазиадиабатическая динамическая логика на п-канальных МДП транзисторах, Микроэлектроника. 2002. Т.31, № 3. С. 170-176.

241. Losev V.V. Perspective Electronic Circuits With Ultralow Energy Consumption/ IEEE Tenth International Conference and seminar on micro/nanotechnologies and electron device EDM'2009, Erlagol, Altai - July 1-6, 2009. P. 141-146

242. Chaplygin Y. A., Losev V.V. New type of high efficiency power supply of digital units. Conf. "Micro- and nanoelectronics - 2009" ICMNE-2009. Moscow-Zvenigorod, Russia. Oct. 3-7,2009.

243. Т.Ю. Крупкина, Ю.А. Чаплыгин, В.В. Лосев. Новые методы построения микроэлектронных цифровых систем с низким энергопотреблением. Проблемы разработки перспективных микро- и наноэлектронных систем-2010. Сборник трудов. М.: ИППМ РАН, 2010. с308-313.

244. Лосев В.В., Николаев A.B. Экспериментальное исследование энергетических характеристик элемента конденсаторно-транзисторного типа. Известия высших учебных заведений. Электроника. - М.: МИЭТ, 2011. -№6(92)'.-С. 76-77

245. Лосев В.В., Крупкина Т.Ю., Чаплыгин Ю.А. Схемотехническая реализация блоков системы авторегулирования кольцевого адиабатического драйвера. Радиопромышленность-М., 2012. - Вып. 3. - С. 33 -46.

246. Лосев В.В., Крупкина Т.Ю., Чаплыгин Ю.А. Резонансный энергоэффективный драйвер. Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем-2012». - Сборник научных трудов / под общ. ред. А.Л. Стемпковского. -М.: ИППМ РАН, 2012. - С. 405 - 408

247. Лосев В.В., Орлов Д.В. Арифметические алгоритмы системы кодирования 1 из 4 с активным нулем и оценка параметров быстродействия и занимаемой площади блока суммирования. Всероссийская научно-техническая конференция «Проблемы разработки перспективных микро- и наноэлектронных систем-2012». - Сборник научных трудов / под общ. ред. А.Л. Стемпковского. -М.: ИППМ РАН, 2012. - С. 525 - 528

248. Лосев В.В., Орлов Д.В. Анализ параметров занимаемой площади, быстродей-ствия и потребляемой мощности схемы сумматора системы кодирования 1 из 4 с активным нулем. Сборник тезисов докладов участников IV окружной научно-технической Конференции молодых ученых и специалистов Москва Зеленоград 2012.

249. Лосев В.В. "Измерение параметров элементов адиабатической логики. "Известия вузов. Электроника 2013. - Т. 5 (103).

250. Лосев В.В., Крупкина Т.Ю., Чаплыгин Ю.А. Схемотехнические способы реализации метода импульсной подкачки мощности в многофазных адиабатических драйверах резонансного типа. "Известия вузов. Электроника 2013.-Т. 6(104). С. 76.

251. Лосев В.В., Старосельский В.И. Реверсивное логическое устройство динамического типа на полевых транзисторах с изолированным затвором. Патент РФ № 2184418. от 30.01.02.

252. Могэб К., Фрейзер Д., Фичтнер У. и др. Технология СБИС: В 2-х кн. Кн.2. Пер. с англУПод ред. С.Зи.— М.: Мир, 1986.— 453 с.

253. Исследование возможностей и методов создания термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 870-ГБ-Б-53-ИЭМС. М. 1998. № ГР. 01980005571. Научный руководитель Старосельский В.И.

254. Разработка методов построения реверсивных логических СБИС. Отчет о НИР - МИЭТ. Шифр 827-ГБ-П-54-ИЭМС. М. 1998. № ГР. 01970009549. Научный руководитель Старосельский В.И.

255. Принципы построения микроэлектронных термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 9-ГБ-Б-53-ИЭМС. М. 1999. Научный руководитель Старосельский В.И.

256. Методы построения элементной базы термодинамически обратимых устройств производства информации. Отчет о НИР — МИЭТ. Шифр Иволга. М. 2000. № ГР 01200008744. Научный руководитель Старосельский В.И.

257. Разработка элементной базы цифровых устройств обработки информации со сверхмалым энергопотреблением на основе принципа термодинамической обратимости. Отчет о НИР - МИЭТ. Шифр 324-ГБ-53-Э-ИЭМС. М. 2002. № ГР 01200106740. Научный руководитель Старосельский В.И.

258. Исследование новых способов энергопитания цифровых УБИС — этап 2002 г. Отчет о НИР - МИЭТ. Шифр Иволга-2. М. 2002. № ГР 01200207900. Научный руководитель Старосельский В.И.

259. «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспективных устройств приема/передачи аналоговой и цифровой информации». Отчет о НИР - МИЭТ. ГК №02.740.11.0012. 2010 Научный руководитель Чаплыгин Ю.А.

260. «Исследование методов проектирования наноразмерной электронной компо-нентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью». Отчет о НИР - МИЭТ. ГК №П511.2011. Научный руководитель Крупкина Т.Ю.

261. «Исследование и разработка энергоэффективных микроэлектронных цифровых устройств на основе принципа регенерации избыточной энергии». Отчет о НИР - МИЭТ. ГК № 16.740.11.0563. 2012. Научный руководитель Чаплыгин Ю.А.

Акт о внедрении

результатов докторской диссертационной работы Лосева В.В.

Настоящим актом подтверждается, что на предприятии ЗАО «ПКК Миландр» используется методика проектирования драйверов контактных площадок СБИС (I/O pad driver), основанная на пошаговом перезаряде нагрузочной емкости.

Используемые при проектировании технические решения способствуют повышению эффективности управления контактной площадкой СБИС, обладающей высокой паразитной емкостью, что приводит к оптимальному сочетанию быстродействия и потребляемой мощности СБИС в целом.

Энергоэффективные драйверы контактных площадок используются в составе СБИС микропроцессора ЦОС 1967ВЦ1: , выполненной по технологии КМОП с проектными норами 0,35 мкм фабрики XFAB Semiconductor AG.

Ведущий инженер

А.В. Швец

«УТВЕРЖДАЮ»

Генеральный директор

РОСНАНО

АКТ

о внедрении результатов докторской диссертационной работы Лосева Владимира Вячеславовича.

Настоящим актом подтверждается, что результаты, полученные в докторской диссертации Лосева В.В. «Теория и методы создания элементной базы интегральных адиабатических цифровых устройств с предельно малым энергопотреблением», использованы при разработке образовательного модуля профессиональной переподготовки «Энергоэффективное проектирование наноэлектронных ИС средствами САПР Cadence и Synopsys» в составе Образовательной программы профессиональной переподготовки специалистов «Проектирование СБИС с топологическими нормами 90 нм» по направлению «Электроника и наноэлектроника».

Разработанные образовательные материалы располагаются в Электронном реестре российских и зарубежных образовательных учреждений и учебных программ: http://www.startbase.ru/edu.

Директор образовательных проектов и программ Фонда инфраструктурных и образовательных программ

«УТВЕРЖДАЮ»

Проректор по учебной работе МИЭТ

АКТ

о внедрении результатов диссертационной работы Лосева В.В.

Настоящим актом подтверждается, что результаты, полученные в докторской диссертации Лосева В.В. «Теория и методы создания элементной базы интегральных адиабатических цифровых устройств с предельно малым энергопотреблением» внедрены в учебный процесс в Национальном исследовательском университете МИЭТ.

Разработанные автором методы снижения потребляемой мощности использованы при разработке и модернизации лекционных курсов и лабораторных практикумов по учебным дисциплинам кафедры интегральной электроники и микросистем: «Современные технологии проектирования и устройств наноэлектроники», «Основы топологического проектирования приборов и систем наноэлектроники», «Наноэлектронные устройства и их модели», входящим в учебные планы факультета электроники и компьютерных технологий по направлению «Электроника и наноэлектроника» (бакалавриат и магистратура).

Результаты диссертации использовались студентами при подготовке магистерских диссертаций по тематикам: проектирование блоков цифровых ИС, проектирование схем с низким энергопотреблением.

Зав. учебным отделом

Декан факультета ЭКТ д.т.н., профессор

Зам., зав. кафедрой ИЭМС д.т.н., профессор

О.Л. Алексеева

М.Г. Путря

Т.Ю. Крупкина

о внедрении результатов диссертационной работы Лосева В.В.

Настоящим актом подтверждается, что результаты, полученные в диссертационной работе Лосева В.В. «Теория и методы создания элементной базы интегральных адиабатических цифровых устройств с предельно малым энергопотреблением» внедрены в Национальном исследовательском университете МИЭТ при выполнении научно-исследовательских работ по темам:

- Исследование и разработка энергоэффективных и технологически независимых способов питания элементов ИС и систем на кристалле для устройств с пониженным энергопотреблением. ГК №П1318. 2010. Научный руководитель Лосев В.В. №ГР. 0121061600.

- «Разработка методов проектирования быстродействующей элементной базы и систем на кристалле с низкой потребляемой мощностью для перспективных устройств приема/передачи аналоговой и цифровой информации». ГК №02.740.11.0012. 2010 Научный руководитель Чаплыгин Ю.А. № ГР. 01200960481

- «Исследование методов проектирования наноразмерной электронной ком-по-нентной базы на основе параметризованных библиотечных элементов с ультранизкой потребляемой мощностью». ГК №П511. 2011. Научный руководитель Крупкина Т.Ю. № ГР. 01200959429

- «Исследование и разработка энергоэффективных микроэлектронных цифровых устройств на основе принципа регенерации избыточной энергии». ГК № 16.740.11.0563. 2012. Научный руководитель Чаплыгин Ю.А. Шифр: И-2011-1.2.1.-404-017-042.

- Исследование возможностей и методов создания термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 870-ГБ-Б-53-ИЭМС. М. 1998. № ГР. 01980005571. Научный руководитель Старосельский В.И.

- Разработка методов построения реверсивных логических СБИС. Отчет о НИР - МИЭТ. Шифр 827-ГБ-П-54-ИЭМС. М. 1998. № ГР. 01970009549. Научный руководитель Старосельский В.И.

- Принципы построения микроэлектронных термодинамически обратимых устройств обработки информации. Отчет о НИР - МИЭТ. Шифр 9-ГБ-Б-53-ИЭМС. М. 1999. Научный руководитель Старосельский В.И.

- Методы построения элементной базы термодинамически обратимых устройств производства информации. Отчет о НИР - МИЭТ. Шифр Иволга. М. 2000. № ГР 01200008744. Научный руководитель Старосельский В.И.

- Разработка элементной базы цифровых устройств обработки информации со сверхмалым энергопотреблением на основе принципа термодинамической обратимости. Отчет о НИР - МИЭТ. Шифр 324-ГБ-53-Э-ИЭМС. М. 2002. № ГР 01200106740. Научный руководитель Старосельский В.И.

- Исследование новых способов энергопитания цифровых УБИС — этап 2002 г. Отчет о НИР - МИЭТ. Шифр Иволга-2. М. 2002. № ГР 01200207900. Научный руководитель Старосельский В.И.

Разработанная Лосевым В.В. методология проектирования устройств обработки информации с низким энергопотреблением позволила решить следующие актуальные научно-технические задачи:

- повысить интенсивность исследований и образовательного процесса путем использования разработанных методов проектирования;

- научно обосновать альтернативный способ снижения энергопотребления, основанный на принципе термодинамической обратимости, позволяющем повторно использовать часть неизрасходованной энергии;

- разработать практические методы построения энергоэффективной элементной базы и источников питания, а также методики их проектирования, расчета и прогнозирования характеристик, имеющие важное практическое значение как инструмент реализации комплексной стратегии снижения мощности, потребляемой электронными устройствами

Зам. зав. кафедрой ИЭМС

Т.Ю. Крупкина

/