Средства и методы повышения производительности и снижения энергопотребления систем на кристалле, реализуемых на базе программируемых логических интегральных схем тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Шалтырев, Владимир Алексеевич

• Шалтырев, Владимир Алексеевич
• кандидат технических наук
• 2009

Оглавление диссертации кандидат технических наук Шалтырев, Владимир Алексеевич

Перечень используемых сокращений.

Введение.

1. Современные методы и средства реализации СнК на основе ПЛИС.

1.1. ПЛИС как технологическая платформа для СнК.

1.2. Современные ПЛИС и САПР для разработки СнПК.

1.3. Средства и методы повышения эффективности использования ПЛИС при реализации СнПК.

1.3.1. Применение специализированных процессорных ядер.

1.3.2. Реализация параллельной обработки данных с использованием специализированных сопроцессоров.

1.3.3. Применение динамической реконфигурации ПЛИС.

1.4. Выводы и постановка задачи.

2. Модификация процессорных ядер путем сокращения'набора команд.

2.1. Возможные пути модификации процессорных ядер.

2.2. Методика модификации процессорных ядер.

2.3. Методика оценки параметров синтезируемых процессорных ядер.:.

2.3.1. Оценка ресурсоемкое™ синтезируемых структур.

2.3.2. Оценка рабочих тактовых частот синтезируемых структур.

2.3.3. Маршрут экспериментального проектирования.38г

2.3.4. Сравнительный анализ синтезируемых процессорных ядер.

2.4. Набор исходных процессорных ядер и тестовых приложений.

2.5. Корреляция параметров при размещении на различных кристаллах.

2.6. Параметры,процессорных ядер тестового набора.

2.7. Влияние предложенной модификации на ресурсоемкость и рабочую тактовую частоту синтезируемых процессорных ядер.

2.8. Влияние модификации на энергопотребление.!.

2.8.1. Структура энергопотребления синтезируемых структур.

2.8.2. Энергопотребление модифицированных структур.

2.9. Практическое применение предложенной методики.

2.10. Выводы.

3. Организация многоканальной потоковой обработки данных.

3.1. Современные методы.увеличения производительности сопроцессоров, используемых в составе СнПК.

3.2. Структура и принципы функционирования потокового сопроцессора.

3.3. Характеристики систем параллельной обработки информации.

3.4. Оценка параметров системы методами математического аппарата ТМО

3.5. Влияние количества каналов обработки и внутренних задержек на характеристики системы.

3.5.1. Упрощенная математическая модель системы.

3.5.2. Характеристики ЮХ-модели системы.

3.6. Снижение рабочей тактовой частоты при масштабировании системы.

3.7. Локально-синхронная многоканальная система.

3.8. Влияние дисперсии времени обработки на эффективность многоканальной* системы обработки.

3.8.1. Равномерное распределение времени обработки.

3.8.2. Пуассоновское распределение времени обработки.

3.8.3. Нормальное распределение времени обработки.

3.8.4. ^ -образное распределение времени обработки.

3.9. Оценка вероятности отказов в случае неконтролируемого потока.

3.10. Выводы.

4. Динамическая реконфигурация структуры СнПК с использованием компрессии конфигурационных файлов.

4.1. Методы и средства динамической реконфигурации структуры СнПК.

4.2. Оценка эффективности динамической реконфигурации.

4.3. Анализ структуры конфигурационных файлов.

4.4. Оценка энтропии и теоретически возможной степени компрессии конфигурационных файлов.

4.5. Алгоритмы компрессии и декомпрессии конфигурационных файлов.

4.6. Результаты применения предложенного алгоритма компрессии.

4.7. Выводы.

Введение диссертации (часть автореферата) на тему «Средства и методы повышения производительности и снижения энергопотребления систем на кристалле, реализуемых на базе программируемых логических интегральных схем»

В соответствии с законом Мура, плотность пластин для производства интегральных схем (ИС) продолжает удваиваться каждые два года [1]. Сложность проектируемых устройств также постоянно возрастает. Развитие современных электронных систем управления, сбора и обработки данных, их постоянно растущие сложность и ресурсоемкость, а также необходимость сокращения сроков разработки требуют создания новых классов функционально сложных изделий микроэлектроники и внедрения принципиально новых технологических принципов разработки микроэлектронных устройств. При этом сокращение временных затрат на изготовление, верификацию и вывод схемы на рынок не должно влиять на качество разрабатываемых ИС и их надежность.

До недавнего времени данное противоречие успешно разрешалось применением специализированных заказных ИС (Application Specific Integrated1 Circuits, ASIC) [2]. К недостаткам проектов, реализованных на ASIC, следует отнести длительное время разработки и высокую стоимость [3; 4; 5]. Также существенным недостатком ASIC является- тот факт, что только подготовка к производству каждого нового варианта изделия влечет за собой расходы, в десятки и даже сотни тысяча долларов, что делает малосерийные изделия экономически невыгодными и существенно повышает цену ошибки проектирования. Любое изменение для исправления допущенной ошибки или для совершенствования ИС требует повторного прохождения всего маршрута проектирования. Эта проблема особенно актуальна для постоянно эволюционирующих устройств — телекоммуникационного оборудования, мультимедийных устройств и т.п. Для подобного рода задач, очевидно, предпочтительны легко программируемые и реконфигурируемые решения, которые могут быть изменены как на стадии разработки, так и после выпуска.

Принципиально новой- стала методология проектирования "систем на кристалле" (СнК, System-on-Chip, SoC), допускающая повторное использование законченных и протестированных сложнофункциональных блоков (используются также термины СФ-блок, IP-ядро, IP-блок - от "Intellectual1 Property"). Эта возможность стала основой фундаментального повышения производительности проектирования [6; 7]. По критерию гибкости повторного использования все IP-ядра могут быть разделены на три класса [8; 9; 10]:

1) синтезируемые ядра (Synthesizable IP, "soft-core") - технологически независимые блоки, описание которых осуществляется, на высокоуровневых языках описания аппаратуры;

2) ядра класса "firm", ориентированные на определенную технологию, привязка к которой осуществляется на уровне предварительного разбиения на структурные единицы в выбранном технологическом^ процессе для достижения требуемых характеристик по быстродействию и площади;

3) "жесткие" ядра ("hard") - привязанные к одному технологическому процессу ядра (готовая топология).

Ключевым отличием-СнК от традиционных микроконтроллеров является отсутствие в составе системы избыточных (неиспользуемых) блоков.

Методология СнК по сравнению с традиционной методологией (ASIC, "система на плате" и др.) обладает следующими преимуществами:

1) в подавляющем большинстве случаев устройство, разработанное по методологии СнК, имеет меньшую площадь;

2) объединение IP-ядер на одном кристалле приводит к существенному уменьшению- межсоединений и, следовательно, существенно повышает надежность системы, построенной на основе СнК;

3) изготовление СнК по субмикронной технологии позволяет снизить напряжение питания и общую потребляемую мощность.

В качестве технологической платформы для реализации цифровых СнК могут выступать программируемые логические интегральные схемы (ПЛИС) -их использование позволяет значительно сократить время, разработки и модификации СнК. Такая технологическая платформа позволяет в полной мере использовать как характерные особенности самих ПЛИС, так и преимущества IP-ядер класса "soft-core". Вместе с тем СнК, реализованные на базе ПЛИС, обладают, как правило, высоким энергопотреблением и зачастую неэффективно используют ресурсы базового кристалла.

Цель диссертации заключается в разработке средств и методов повышения производительности и снижения энергопотребления СнК на базе ПЛИС.

Научиаяиовизиа диссертации

1. Предложена методика модификации синтезируемых процессорных ядер, основанная на исключении из набора команд инструкций, не используемых при реализации конкретного приложения. В подавляющем большинстве случаев данная методика позволяет сократить количество ресурсовПЛИС, необходимых для реализации процессорного ядра, повысить рабочую тактовую частоту ядра, а также снизить энергопотребление системы.

2. Предложена* методика оценки эффективности модификации-синтезируемых процессорных ядер:

A) введена статистическая * обработка экспериментальных данных для искшочениявлияния-конкретного размещения на кристалле;

Б)< доказано наличие корреляции между параметрами синтезируемых структур, реализованных на кристаллах ПЛИС с одинаковой архитектурой, что позволяет проводить экстраполяцию» результатов, полученных для одного кристалла ПЛИС, на другие кристаллы этого или аналогичных семейств;

B) введен набор1 оценочных функций, позволяющих проводить сравнительный^анализ процессорных ядер по различным параметрам.

3. Предложена структура многоканальной системы обработки информации, обеспечивающая повышение производительности системы за счет использования естественного параллелизма вычислений. В* отличие от существующих способов организации параллельной обработки данных, предложенный сопроцессор обладает единым интерфейсом при> любом количестве параллельно включенных обработчиков. Разработаны упрощенная математическая и ЮХ-модели системы, позволяющие на этапе проектирования оценить эффективность системы при известном времени обработки пакета данных; изучено влияние дисперсии времени обработки пакета данных на эффективность системы.

4. Предложена методика оценки эффективности динамической реконфигурации по сравнению с классической СнПК, позволяющая на этапе разработки оценить потенциальный выигрыш в удельной производительности при использовании динамической реконфигурации и определить ресурсоемкость сопроцессора, для которого реконфигурация будет эффективной.

5. На основе проведенного анализа структуры конфигурационных данных ПЛИС предложен модифицированный алгоритм иерархического сжатия конфигурационных файлов; допускающий аппаратную реализацию без использования блочной памяти кристалла.

Практическая значимость диссертации

1. Разработан и реализован маршрут проектирования, обеспечивающий эффективное применение предложенной методики модификации процессорных ядер. На-примере набора из 40 процессорных ядер и 20 тестовых приложений показано, что* предложенная методика модификации способна обеспечивать сокращение ресурсоемкости синтезируемого процессорного ядра на величину до 45%, увеличение рабочей тактовой частотыI на величину до 13%, сокращение динамическош потребляемой мощности на величину до 8%, увеличение "вычислительной плотности" синтезируемых структур на величину до 100%.

2. Разработаны ЯТЕ-мод ел и синхронной и локально-синхронной многоканальных систем» обработки данных. Показано, что при равномерном, нормальном и пуассоновском распределениях времени обработки пакета данных эффективность системы может быть повышена за счет увеличения размера буфера тэгов до 2К слов. Проведен сравнительный анализ эффективности синхронной и* локально-синхронной схем, на его основе сформулированы рекомендации по выбору одного из вариантов многоканальной схемы при различных временах обработки пакета данных.

3. На примере набора из 20 различных 1Р-блоков показано, что применение предложенного алгоритма компрессии конфигурационных данных ПЛИС обеспечивает сокращение объема конфигурационных данных в 1,8. 10,9 раз. Определен диапазон параметров» алгоритма, обеспечивающих максимальную степень компрессии конфигурационных данных.

4. Разработано программное обеспечение для* ПК, реализующее предложенный алгоритм иерархической компрессии.

5. Разработана; КТЕ-модель, блока аппаратного декомпрессора, определены: параметры данного блока при его реализации на ПЛИС семейства \^г1ех4. Показано; что предложенный; алгоритм декомпрессии допускает аппаратную реализацию без использования блочной памяти в отличие от других алгоритмов;, используемых для компрессии конфигурационных данных ПЛИС.

В Малой ускорительной лаборатории МИФИ (г. Москва) разработан; испытан и внедрен в научную и 'учебную деятельность лаборатории аппаратно-программный комплекс СПЕКТР, построенный, на базе ПЛИС 8раПапЗАК. Использование предложенной методики модификации- процессорных ядер в ходе проектирования СнПК, лежащей; в основе аппаратной части комплекса, позволило- повысить, точность проводимых измерений в. среднем на; 12% и снизить себестоимость.аппаратной .части> комплекса .на20%.

В рамках работ по созданию; радиолокационных станций; 5П-27, 67Н6Е, 1РЛ-123 Е (ВНИИРТ, г. Москва) разработаны вычислительные блоки ■ 5П4ИИ01, 674ИИ01 с унифицированными ячейками обработки сигналов 5П2ХЛ002, 672ХЛ002 на базе ПЛИС. В процессе разработки: были- использованы методика оценки эффективности динамической;5 реконфигурации, и алгоритм; компрессии? конфигурационных файлов;' предложенные В: диссертации:. Применение алгоритма* компрессии-; позволило сократить в-; 2.8 раз- объем? памяти, необходимой для хранения конфигурационных данных;ПЛИС.

Положения, выносимые на защиту

1. Методика модификации; синтезируемых процессорных ядер, основанная на исключении из,набора команд инструкций, не используемых при реализации конкретного приложения.

2. Методика оценки; эффективности модификации; синтезируемых процессорных-. ядер; позволяющая; проводить сравнительный анализ синтезируемых процессорных: ядер с учетом таких параметров; как производительность, ресурсоемкость, энергопотребление.

3. Структура', многоканальной системы обработки информации; обеспечивающая ^ повышение: производительности; системы, за» счет использования естественного параллелизма вычислений;

4. Методика оценки эффективности динамической реконфигурации по сравнению с классической СнПК, позволяющая на этапе проектирования системы оценить выигрыш в удельной производительности, достигаемый за счет применения динамической реконфигурации структуры СнПК, а также определить ресурсоемкость сопроцессора, для которого реконфигурация будет эффективной.

5. Алгоритм иерархической компрессии конфигурационных данных ПЛИС, обеспечивающий высокую степень сжатия и допускающий аппаратную реализацию без использования блочной памяти кристалла.

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Шалтырев, Владимир Алексеевич

Основные результаты диссертации:

1. Предложена методика модификации синтезируемых процессорных ядер, основанная, на исключении из набора команд инструкций, не используемых при реализации конкретного приложения. Разработан и реализован маршрут проектирования, обеспечивающий,- эффективное применение предложенной методики модификации процессорных ядер. На примере набора из 40 процессорных ядер и 20 тестовых приложений показано, что предложенная-методика модификации позволяет обеспечить сокращение ресурсоемкости процессорного ядра, на величину до 45%, увеличение рабочей тактовой частоты .на величину до43%, сокращение динамической,потребляемой мощности на величину до 8%, увеличение "вычислительной плотности'' синтезируемых структур* на» величину до 100%.

2. Предложена- методика оценки, эффективности, модификации синтезируемых процессорных- ядер:

A) введена статистическая • обработка экспериментальных- данных для исключения.влияния конкретного размещения на кристалле;

Б) доказано, наличие корреляции между параметрами синтезируемых структур, реализованных на кристаллах ПЛИС с одинаковой) архитектурой, что позволяет проводить экстраполяцию результатов; полученных для- одного кристалла ПЛИС, на другие кристаллы.этого или аналогичных семейств;

B)- введен набор оценочных функций, позволяющих проводить сравнительный анализ процессорных ядер пор аз личным параметрам.

3. Предложено два варианта (синхронный и локально-синхронный) структуры, сопроцессора, предназначенного для обработки массивов данных. Локально-синхронная схема, в отличие от синхронной, позволяет минимизировать снижение рабочей тактовой частоты при масштабировании системы и допускает реализацию алгоритмов ,динамического управления энергопотреблением. В, обоих вариантах интерфейс сопроцессора является' единым: при изменении количества блоков* обработки изменения количества связей, с внешними объектами-(процессорное ядро с выделенными интерфейсами или системнаяV шина) не требуется. В результате анализа упрощенной математической модели системы и

ЯТЬ-моделирования. получены выражения, определяющие эффективность системы. Проведен сравнительный анализ эффективности синхронной и локально-синхронной схем, на его основе сформулированы рекомендации по выбору одного из вариантов многоканальной схемы при различных временах обработки пакета данных. Показано, что влияние дисперсии времени обработки на эффективность многоканальной схемы в случаях равномерного, пуассоновского и нормального распределений врехМени обработки может быть сокращено за счет увеличения размера буфера тэгов до элементов. Проведенная оценка вероятности потерь данных в системе при поступлении неконтролируемого потока данных показала, что наличие дополнительных буферов на выходе каждого канала обработки существенно снижает вероятность потерь данных по сравнению с теоретически определенным значением для второй модели Эрланга.

4. Предложена- методика оценки эффективности динамической реконфигурации структуры СнГПС, позволяющая на этапе разработки- оценить потенциальный- выигрыш- в удельной производительности при, использовании динамической реконфигурации и рассчитать максимально допустимый' размер сопроцессора.

5. На* основе проведенного анализа' структуры конфигурационных данных ПЛИС предложен модифицированный алгоритм иерархической' компрессии конфигурационных файлов,- допускающий аппаратную реализацию без использования блочной памяти. На примере набора из 20 различных 1Р-блоков показано, что применение предложенного алгоритма, обеспечивает сокращение объема конфигурационных данных в 1,8.10,9 раз. Определен диапазон параметров алгоритма, обеспечивающих максимальную степень компрессии конфигурационных данных. Показано, что предложенный алгоритм имеет преимущество (в среднем по тестовому набору 1Р-ядер 14%) в степени компрессии перед алгоритмом Г^ББ, традиционно используемым для сжатия конфигурационных файлов; но уступает более сложным алгоритмам из семейства \lZjx. (в среднем 7% в случае алгоритма 1101^ и 4% в случае алгоритма 1^77 с арифметическим кодированием). Алгоритм проигрывает около 20% в степени компрессии программным архиваторам \\^пКА11 и IX. Разработано программное обеспечение для ПК, реализующее предложенный алгоритм компрессии.

Разработана ЯТЬ-модель блока аппаратного декомпрессора, определены параметры данного блока при его реализации на ПЛИС семейства У1Лех4.

Реализация и внедрение результатов диссертации:

1. В Малой ускорительной лаборатории МИФИ (г. Москва) разработан, испытан и внедрен в научную и учебную деятельность лаборатории аппаратно-программный комплекс СПЕКТР, построенный на базе ПЛИС ЗрайапЗАЫ. Использование предложенной методики модификации процессорных ядер в ходе проектирования СнПК, лежащей в основе аппаратной части комплекса, позволило повысить точность проводимых измерений в среднем на 12% и снизить себестоимость аппаратной части комплекса на 20%.

2. В рамках работ по созданию радиолокационных станций 5П-27, 67Н6Е, 1РЛ-123Е (ВНИИРТ, г. Москва) разработаны вычислительные блоки 5П4ИИ01, 674ИИ01 с унифицированными ячейками обработки сигналов 5П2ХЛ002, 672ХЛ002 на базе ПЛИС. В процессе разработки были использованы методика оценки эффективности динамической реконфигурации и алгоритм компрессии конфигурационных файлов, предложенные в диссертации. Применение алгоритма компрессии позволило сократить в 2.8 раз объем памяти, необходимой для хранения конфигурационных данных ПЛИС. f I f

Заключение

Список литературы диссертационного исследования кандидат технических наук Шалтырев, Владимир Алексеевич, 2009 год

1. International Technology Roadmap for Semiconductors (ITRS 2007 Edition). 2009. URL: http://www.itrs.net/Links/20071TRS/Home2007.htm (дата обращения: 15.03.2009).

2. Corrigan W. ASIC Challenges: Emerging from a Primordial Soup // IEEE Design and Test of Computers. 1998. - Vol. 15. - I. 3. - P. 4-7.

3. Keutzer K., Malik S., Newton A. From ASIC to ASIP: The Next Design Discontinuity: Proceedings of IEEE International Conference on Computer Design: VLSI in Computers and Processors. 2002. - P. 84-90.

4. Keutzer K., Chinnery D. Closing the Gap between ASIC and Custom: An ASIC Perspective: Proceedings of Design Automation Conference. 2000. - P. 637-642.

5. Kuon I., Rose J. Measuring the Gap between FPGAs and ASICs // IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2007. - Vol. 26. -1. 2. -P. 203-215.

6. Bricaud P. IP Reuse Creation'for System-on-Chip Design // Proceedings of IEEE on Custom Integrated1 Circuits 1999» 1999. - P. 395-40Г.

7. Chang S., Kim S. Reuse-Based Methodology in Developing System-on-Chip: Proceedings of Fourth International Conference on Software Engineer Research; Management and Applications. 2006. - P. 125-131.

8. Zoryan Y., Marinissen E., Dey S. Testing Embedded-Core Based System' Chips // IEEE Computer. 1999. - Vol. 32. -1. 6. - P. 52-60.

9. Martin G. Design Methodologies for System Level IP: Proceedings of the Conference on Design, Automation and Test in Europe 1998. 1998. - P. 286-289.

10. Hekmatpour A., Goodnow K., Shah H. Standards-Compliant IP-Based ASIC and SoC Design: Proceedings of IEEE International Conference on SoCs 2005. 2005. -P. 322-323.

11. Немудров В., Мартин Г. Системы на кристалле. Проектирование и развитие. -М.: Техносфера, 2004. 216 с.

12. Шагурин И. Системы на кристалле. Особенности реализации и перспективы применения // Электронные компоненты. 2009. - № 1. - С. 37-39.

13. Martin G., Chang Н. System-on-Chip Design: Proceedings of Fourth International Conference on ASICs. 2001. - P. 12-17.

14. System-on-Chip: Reuse and Integration / Saleh В., Wilton S., Mirabbasi S. et al. // Proceedings of IEEE. 2006. - Vol. 94. -1. 6. - P. 1050-1096.

15. Волов А.С., Шалтырев B.A., Мокрецов M.O. Модуль для разработки IP-ядер на основе ПЛИС Xilinx Spartan-З //Научная сессия МИФИ 2006: сборник научных трудов. 2006. - Т. 1.-С. 118-119.

16. Eto Е. Difference-Based Partial Reconfiguration // Xilinx XAPP290, Edition 2.0: Application Note. 2007. - P. 1-8.

17. Becker J., Huebner M., Ullmann Mr. Real-Time Dynamically Run-Time Reconfiguration for Power / Cost-optimized Virtex FPGA Realizations: Proceedings of 16th Symposium on Integrated Circuits and Systems Design. 2003. - P. 283-288.

18. Попович А. Применение технологии .разработки систем на кристалле на основе FPGA // Компоненты и технологии. 2004. - № 4. - С. 114-116.

19. Schneider Т., Schwab A., Aylor J. A Full Custom VLSI Methodology Using Mentor Graphics Design Software in an Educational Enviroments: Proceedings of- Sixth Annual IEEE International ASIC Conference and Exhibit. 1993. - P. 305-308.

20. SoC-Driven Design Methodology for Full Custom High Performance Mixed-Signal Designs: Proceedings of 13th Annual IEEE International conference on ASIC / SoC / Wittmann R., Schardein W., Bierbaum D. et al.. 2000. - P. 148-152.

21. Eory F. A Core-Based System-to-Silicon Design Methodology // IEEE Design and Test of Computers. 1997. - Vol. 14. -1. 4. - P. 36-41.

22. Gupta R., Zorian Y. Introducing Core-Based System Design // IEEE Design and Test of Computers.- 1997. -Vol. 14.-I. 4.-P. 15-25.

23. Core Design and System-on-Chip Integration / RinconA., Cherichetti C., Monzel J. et al. // IEEE Design and Test of Computers. 1997. - Vol. 14. - It 4. - P: 26-35.

24. Benefits and Challenges for Platform-Based Design: Proceedings of Design Automation Conference 2004 / Sangiovanni-Vincentelli A., Carloni L., Bernardinis F. et al.. -2004. P. 409-414.

25. Wei S., Yang Y. Application-Oriented Platform-Based SoC Design Technology: Proceedings of 7th International Conference on Solid-State and Integrated Circuits Technology. 2004. - Vol. 2. - P. 1337-1340.

26. A New Platform-Based Orthogonal SoC Design* Methodology: Proceedings of 5th International Conference on ASICs / Li L., Gao M., Cheng Z. et al.. 2003. - Vol. 1. -P. 428^32.

27. Qi H., Jiang Z., Wei J. IP Reusable Design Methodology: Proceedings of 4th International Conference on ASICs. 2001. - P. 756-795.

28. Зотов В. Embedded Development Kit — система проектирования! встраиваемых микропроцессорных систем на основе ПЛИС серий FPGA4 фирмы Xilinx // Компоненты и технологии. 2004. - № 4. - С. 164-168.

29. Шагурин И., Шалтырев В. Проектирование систем на кристалле на базе FPGA компании Xilinx // ChipNews. Инженерная микроэлектроника. 2005. - № 10. -С. 54-58.

30. Шагурин И., Шалтырев В., Волов А. "Большие" FPGA.как элементная база для реализации систем на. кристалле // Электронные компоненты. 2006. - №5. -С. 83-88.

31. Лохов А., Рабоволюк А. Средства проектирования FPGA компании Mentor Graphics // Электроника: Наука, Технология, Бизнес. 2004. - № 4. - С. 60-62.

32. Shin-Lien L., Yiannacouras P., Suh Т. An FPGA-Based Pentium in a Complete Desktop System: Proceedings of International Symposium on FPGAs. 2007. - P. 5359.

33. Rodriguez-Henriquez F., Saqib N., Cruz-Cortes N. A Fast Implementation of Multiplicative Inversion over GF(2Am): Proceedings of International Symposium on Information Technology. 2005. - Vol. 1. - P. 574-579:

34. Mencer O., Morf M., Flynm M. Hardware / Software Tri-Design of Encryption for Mobile Communication Units: Proceedings of the International Conference on Acoustics, Speech and Signal Processing. 1998! - Vol; 5: - Pi. 3045-3048;

35. Дайперт- Б; Обзор приборов- программируемой; логики; // Электронные компоненты. 2005. - № 2, № 3. :

36. Комухаев Э; Новые микросхемы семейств? FPGA,. ASIC, ASSP // ChipNews. -2004.-№10.-С. 32-36.

37. Зотов В. MicroBlaze. семейство 32-разрядных микропроцессорных ядер, реализу емых на основе ПЛИС "фирмы Xilinx // Компоненты и технологии. - 20031 -№9; - С.48-53 ;

38. Шалтырев BlA. Реализация микропроцессорных систем на, основе ядра MicroBlaze // Научная сессия-МИФИ 2006: сборник научных трудов; 2006: - Т. 1. -С. 124-125.

39. Каршенбойм И; Микроконтроллер; для встроенного применения1 NIOS: Конфигурация шины и периферии // Компоненты и технологии. — 2002. — №№ 2—5;

40. Новицкий; А.С., Шагурин И;И;,. Шалтырев В.А. Создание высокоуровневого описания-процессорного ядра' PicoBlaze // Научная; сессия'МИФИ 2007: сборник научных трудов.- 2007.-Т. 1,- С. 103-104.

41. OpenCores Project. 1999. URL: http://opencores.org/projects (дата обращения: 16 апреля 2009).

42. P.D.Abrows. Detailed Comparison of 12 Soft Microprocessors. 2007. URL: http://ews.uiuc.edu/~pdabrows/softprocessorcomparison.htm (дата обращения: 20 января 2009).

43. Gaisler J;, Habinc S., Catovic E. LEON3 Multiprocessing CPU Gore. Дата обновления: 2008. Систем, требования: Adobe Acrobat Reader. URL: http://www.gaisler.com/doc/leon3j5roductsheet.pdf (дата обращения: 23 января 2009).

44. On-Chip Peripheral, Bus; Architecture Specifications v.2.1 // IBM' SA-14-2528-02: Datasheet.-2001.

45. Avalon Interface Specification // Altera MNL-AVABUSREF-1.0: Datasheet. 2008.

46. Мансурская JI.A., Шалтырев B1A. IP-блок быстрого преобразования Фурье // Научная сессия =МИФИ 2008: сборник научных трудов/-2008. Т. 8. —С. 195-196.

47. The What, Why, and How of Configurable; Processors. 2009- URL: http://www.tensilica.com/products/literature-docs/white-papers/configurable-processors.htm (дата обращения: 25 января 2009).

48. Effectiveness of the AS IP design system PEAS-III in design of pipelined processors: Proceedings of the 2001 Asia South Pacific conference on Design Automation / Kitajima A., Itoh Ml, Sato J. et al. -2001.-P. 649-654.

49. Пантелеев А.Ю., Шалтырев В.А. Стековый процессор-с изменяемым набором инструкций // Научная сессия МИФИ 2008: сборник«научных трудов. 2008. - Т. 8. - С.193-194.

50. Каршенбойм И. Микропроцессор своими руками-5. По поводу начала проекта встроенного в FPGA микроконтроллера // Компоненты и технологии» 2007. - №№ 3-6.

51. Ken Chapman. Creating Embedded Microcontrollers (Programmable State Machines). Систем. требования: Adobe Acrobat Reader. URL: http://bleyer.org/pacoblaze/picoblaze.pdf (дата обращения: 15 января 2009).

52. Гольдберг Д.Ю., Шагурин И.И., Шалтырев В.А. RTL-модель 32-разрядного микропроцессора' для специальных применений // Научная сессия МИФИ 2007: сборник научных трудов. 2007. - Т. 1. - С. 99-100.

53. Шалтырев В А. Реализация интерфейса CLI с использованием хэш-функций и конечных автоматов // Научная сессия МИФИ 2008: сборник научных трудов. -2008.-Т. 8.-С. 154-155.

54. Fagin В". Erickson J'. DartMIPS: A Case Study in Quantitative Analysis of Processor Design Tradeoffs Using FPGAs: Proceedings of the 1993 International/Workshop on Field Programmable Logic and'Applications. 1993.

55. Gries M. Methods for Evaluating and Covering the Design Space during Early Design

56. Development // Integration, the VLSI Journal. 2004. - Vol. 38. - Issue 2. - P.131-183.tVi

57. Architecture Description Languages for Systems-on-Chip Design: Proceedings of 6 Asia Pacific Conference on Chip Design Language / Tomiyama H., Halambi A., Grun P. etal.- 1999.-P.T 09-116.

58. HDLGen: Architecture Description Language driven HDL Generation for Pipelined Processors: Technical Report. / Kejariwal A., Mishra P., Astrom J. et al. // CECS Technical Report 03-04. University of California, Irvine. 2003. - 21 p.

59. Architecture Implementation Using the Machine Description- Language LISA: Proceedings of the 9th Asia Pacific Conference on Design Automation/VLSI Design, IEEE Computer Society / Schliebusch O., Hoffmann A., Nohl A. et al. 2002. - P. 239.

60. Microarchitectural Exploration with Liberty: Proceedings of the 35th International Symposium on Microarchitecture / Vachharajani M., Vachharajani N., Penry D.A. et al.. -2002. P. 271-282.

61. Yiannacouras P., Steffan J.G., Rose J. Application-specific customization of soft processor microarchitecture: Proceedings of the 14th International ACM/SIGDA Symposium on FPGAs. -2006. P. 201-210.

62. Yiannacouras P., Steffan J.G., Rose J. Exploration andi Customization of FPGA-Based Soft Processors // IEEE Transactions on CAD of Integrated Circuits and Systems. -2007.-Vol. 26. -No.2. P. 266-277.

63. Кобзарь А. И. Прикладная математическая статистика. М.: Физматлит, 2006. -816 с.

64. Бешелев С.Д., Гурвич Ф.Г. Математико-статистические методы экспертных оценок. М.: Статистика, 1980. - 263 с.

65. ModelSim User's Manual // Mentor Graphics. 2008. - Ver. 6.3g. - 492 p.

66. FPGA*Power Management and Modeling Techniques: Altera White Paper. 2007. -Ver.1.0. - P. 1-8.

67. Антонов А. Параллельное программирование с использованием технологии MPI: учебное пособие. -М.: Изд-во МГУ, 2004. 71 с.

68. Mead С., Conway L. Introduction to VLSI Systems. Addison-Wesley, 1980. -396 p.• 83. Seitz C. Concurrent VLSI Architectures // IEEE Transactions on Computers. 1984. Vol. 33.-No 12.-P. 1247-1265.

69. Осипенко П. Эволюция и современное состояние архитектуры MIPS // Электронные компоненты. 2009. - № 1. - С. 55-58.

70. Patterson D., Hennessy J., Ashenden P. Computer Organization^ and Design: The Hardware / Software Interface. — Third Edition. — Morgan-Kaufmann Publishers, 2007. — 621 p.

71. Hennessy J., Patterson D. Computer Architecture: A Quantitative Approach. Fourth Edition. - Morgan Kaufmann Publishers, 2007. - 705 p.

72. Metzgen P: Optimizing a high performance 32-bit processor for programmable logic: Proceedings of International Symposium on System-on-Chip. 2004. -P: 13-15.

73. Embedded Microprocessor Benchmark Consortium: Benchmark Software. Обновление: 2009. URL: http://www.eembc.org/products/ (дата обращения: 10 февраля 2009).

74. MiBench: A free, commercially representative embedded benchmark suite: Proceedings of the IEEE International Workshop on Workload Characterization / Guthaus M., Ringenberg J. et al.. 2001. - P. 3-14.

75. Shannon L., Chow P. Standardizing the performance assessment of reconfigurable processor architectures: Proceedings of the 11th Annual IEEE Symposium on Field-Programmable Custom Computing Machines. 2003. - P. 68-69.

76. Gardner M. The fantastic combinations of John Conway's new solitaire game // Scientific American. 1970. - Vol. 223. - P. 120^123.

77. Гриффите A. GGC. Настольная книга пользователей; программистов и системных администраторов: Киев: Диасофт, 2004. - 624 с.

78. Veenstra J., Fowler R: MINT: A Front End for Efficient Simulation of Shared-Memory Multiprocessors: Proceedings of IEEE/ACM International Symposium on Modeling; Analysis and Simulation* of Computer and Telecommunication Systems. 1994. P. 201 207.

79. NiosII Processor Reference Handbook // Altera NII5Vl-8;0: Handbook. 2008. -267 p.

80. James-Roxby P., Schumacher P., Ross C. A single program multiple data parallel processing platform for FPGAs: Proceedings of 12th Annual IEEE Symposium on Field-Programmable Custom Computing Machines. 2004. - P.302-303.

81. Cho J:, Chang'H:,,SungiW.AnFPGA basedSIMD;processor with?a vector memory unit: Proceedings of International Symposium on- Circuits andiSystems: 2006. - P. 525. 528.

82. Yu J., Lemieux G., Eagleston C. Vector processing as a soft-core CPU accelerator: Proceedings of the 16th international ACM/SIGDA symposium on Field programmable gaterarrays. 2008. - Pi 222-232'.

83. Yiannacouras P., Steffan J.Gi, Rose J. VESPA: portable, scalable, and flexible FPGA-based vector processors: Proceedings of the 2008 internationallconference omCompilers, architectures and synthesis for embedded systems. 2008. - P. 61 -70.

84. EDK Concepts, Tools and Techniques // Xilinx XTP013, EDK 10.1: Datasheet. -92 p.

85. Шалтырев B.A., Шагурин И.И. Проектирование: "Систем на; кристалле" с использованием- среды Xilinx EDK //Научная сессия МИФИ 2006: Сборник научных трудов. 2006. - Т. 1. - С. 126-127.

86. NiosII Processor Reference Handbook // Altera NII5V1-8.0: Handbook. 2008. -267 p.

87. Fast Simplex Link (FSL) Bus Product Specification // Xilinx DS449, v.2.11a: Datasheet. 2007. - 9 p.

88. MicroBlaze Processor Reference Guide // Xilinx UG081, EDK 10.1, v9.0: User Guide. 194 p.

89. Башарин Г.П. Лекции по математической теории телетрафика. М.: Изд-во РУДН, 2004.- 186 с.

90. Теория телетрафика / Лившиц Б.С. и др. М.: Связь, 1979. - 224 с.

91. Клейнрок Л. Теория массового обслуживания. М.: Машиностроение, 1979. -432 с.

92. Гнеденко Б.В., Коваленко И.Н. Введение в теорию массового обслуживания. -изд. 4-е. М.: КомКнига, 2005. - 400 с.

93. Вентцель Е.С. Теория вероятностей. М.: Высшая школа, 2006. - 576 с.

94. Cooper R. Introduction to Queuing Theory. 2nd Edition. - New York: Elsevier North Holland Publishers. - 1981. - 347 p.

95. A Case Study of a System-Level Approach to Power-Aware Computing / Martin Т., Siewiorek D. et al. // ACM Transactions on Embedded Computing Systems. 2003. -Vol 2. - Issue 3. - P. 255-276.

96. Benini L., Bogliolo A., Micheli D. A Survey of Design Techniques for System-Level Dynamic Power Management // IEEE Transactions on VLSI Systems. 2000. - Vol. 8. -Issue 3.-P. 299-316.

97. Гольдштейн Б.С., Пинчук A.B., Суховицкий А.Л. IP-телефония. М.: Радио и связь, 2001.-336 с.

98. Шалтырев В.А. RTL-модели блоков сжатия звуковых сигналов // Научная сессия МИФИ 2007: сборник научных трудов. 2007. - Т.1. - С. 101-102.

99. Сергиенко А.Б. Цифровая обработка сигналов: учебник для вузов. 2-е изд. — СПб.: Питер, 2007. 752 с.

100. Коуэн К.Ф.Н. Адаптивные фильтры / пер. с англ. М.: Мир, 1988. - 388 с.

101. Eto Е. Difference-Based Partial Reconfiguration // Xilinx XAPP290, v.2.0: Application Note. 2007. - P. 1-8.

102. Becker J., Huebner M., Ullmann M. Real-Time Dynamically Run-Time Reconfiguration for Power / Cost-optimized Virtex FPGA Realizations: Proceedings of 16th Symposium on Integrated Circuits and Systems Design. 2003. - P. 283-288.

103. Kock D., Teich J. Platform-independent Methodology for Partial Reconfiguration: Proceedings of International Conference on Computing Frontiers. 2004. - P. 398-403.

104. Doraidraj N., Shiflet E., Goosman M. Plan Ahead Software as a Platform for Partial Reconfiguration // XCell Journal. 2005. - Fourth Quarter. - P. 68-71.

105. FPGA Run-Time Reconfiguration: Two Approaches // Altera WP-01055, v.1.0: Whitepaper. 2008. - P.2-6.

106. Spartan-3 Generation Configuration User Guide // Xilinx UG332, v. 1.3: User Guide. -2007.-P. 261-274.

107. Virtex-II Pro and> Yirtex-II Pro-X FPGA User Guide // Xilinx UG012, v.4.2: User Guide. 2007. - P. 319-367.

108. Virtex-E 1.8V Field Programmable Gate Arrays // Xilinx DS022-2, v.2.8: Datasheet. -2006.-P. 12-19.

109. Virtex4 Configuration Guide // Xilinx UG071, v. 1.9: User Guide. 2007. - P. 79-98.

110. Virtex5 FPGA Configuration User Guide // Xilinx UG191, v.2.7: User Guide. 2008. -P. 94-126.

111. OPB HWICAP Product Specification // Xilinx XAPP290, v. 1.3: Application Note. -2004.-P. 68-73.

112. Li Z., Hauck S. Configuration Compression for Virtex FPGAs // Proceedings of IEEE Symposium on Field-Programmable Custom Computing Machines. 2001. - P. 147159.

113. Hauck S., Li Z., Schwabe E. Configuration compression for Xilinx 6200 FPGA // IEEE Transactions on CAD on Integrated Circuits and Systems. 1999. - № 18. - Vol.8. -P. 1237-1248.

114. Dandalis N., Prasanna V. Configuration Compression for FPGA-based Embedded Systems: Proceedings of ACM/SIGDA International Symposium on Field-Programmable Gate Arrays.-2001.-P. 187-195.

115. Khu A. Xilinx FPGA Configuration Data Compression and Decompression // Xilinx WP152: Whitepaper. -2001. Edition 1.0. - P. 1-3.

116. Storer J., Syzmanski T. Data compression via textual substitution. // Journal of the ACM. 1982. - № 4. - Vol. 29.- P. 928-951.

117. Pan J., Mitra Т., Wong W. Configuration Bitstream Compression for Dynamically Reconfigurable FPGAs: Proceedings of International Conference on Computer Aided Design. 2004. - P. 766-733.

118. Kennedy I. Exploiting Redundancy to Speedup Reconfiguration of an FPGA: Proceedings of International Conference on Field-Programmable Logic and Applications. -2003.-P. 262-271.

119. Шеннон К. Предсказание и энтропия печатного английского текста: пер. с англ. / Работы по теории информации и кибернетике. М.: ИЛ, 1963. - С. 669-686.

120. WinRAR Benefits. URL: http://rarlab.com/rararchiver.htm (дата обращения: 10 января 2009).

121. Игорь Павлов. Справка 7-Zip. Общая информация. URL: http://7-zip.org.ua/ru/help/content.html (дата обращения: 10 января 2009).

122. Булат Зиганшин. FreeArc. Дата обновления: 2009. URL: http://www.freearc.org/ru/Default.aspx (дата обращения: 9 января 2009).

123. Илья Муравьев. BALZ. URL: http://balz:sourceforge.net/ (дата обращения: 9 января 2009).

124. Matt Mahoney. Large Text Compression Benchmark. URL: http://cs.fit.edu/~mmahoney/compression/text.html (дата обращения: 9 января*2009).

125. Методы сжатия данных. Устройство архиваторов, сжатие изображений и видео / Ватолин Д., Ратушняк А., Смирнов М. и др.. М.: ДИАЛОГ-МИФИ, 2002. -384 с.

126. Improved Hierarchical Bit-vector Compression in Document Retrieval Systems: Proceedings of ACM Conference on Research and Development in Information Retrieval / Choueka Y., Fraenkel A., Klein S. et al., 1986. - P. 88-96.

127. Шалтырев В.А., Шалтырев К.А., Шагурин И.И. Динамическая реконфигурация ПЛИС с использованием сжатых битовых потоков // Известия ВУЗов. Электроника; 2009. - № 2 (76). - С. 43-50.