Сложно-функциональные блоки мультискоростных приемопередатчиков последовательных каналов для КМОП СБИС «система на кристалле» тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Доможаков Денис Александрович

• Доможаков Денис Александрович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Доможаков Денис Александрович

Список сокращений

Введение

Глава 1. Достигнутые характеристики, методы и средства проектирования мультискоростных приемопередатчиков последовательных каналов (МС1111)

1.1. Основные характеристики интегральных МСПП

1.2. Устройство МСПП и определение критичных блоков

1.2.1. Критичные блоки внутренней части МСПП

1.2.2. Критичные блоки периферийной части МСПП

1.3. Анализ распространенных стандартов последовательной передачи данных бортовых систем

1.4. Текущее состояние и тенденции развития МСПП

1.4.1. Текущее состояние МСПП

1.4.2. Современные разработки высокоскоростных МСПП

Выводы по главе

Глава 2. Оценка показателя БЕЯ на этапе проектирования

2.1. Особенности и ограничения интегральных зависимостей и показателей качества целостности сигналов в приемопередающем тракте

2.2. Определение показателя БЕЯ, используемые способы его расчета и измерения

2.2.1. Определение и классификация джиттера

2.2.2. Определение показателя БЕЯ

2.2.3. Обоснование целесообразности оценки БЕЯ на этапе проектирования

2.2.4. Способы оценки величины БЕЯ

2.3. Поведенческое моделирование и характеризация при проектировании высокоскоростных приемопередатчиков

2.4. Разработанная полуаналитическая методика оценки уровня БЕЯ на этапе проектирования

2.4.1. Основные положения

2.4.2. Статистический подход при оценке БЕЯ

2.5. Разработанная методика оценки БЕЯ

Выводы по главе

Глава 3. Способы совершенствования критичных блоков и методика проектирования МСПП

3.1. Детализация источников джиттера внутренней части мультискоростных приемопередатчиков

3.1.1. Джиттер блока фазовой автоподстройки частоты и блока восстановления тактовых сигналов из данных

3.1.2. Джиттер блока конвейера данных

3.2. Анализ вариантов реализации выходного мультиплексора передатчика

3.3. Поиск оптимальной архитектуры цифровой части передатчика и приемника

3.3.1. Программирование битовой скорости

3.3.2. Выбор разрядности шины тактовых сигналов битовых операций

3.3.3. Применение фазового сдвига промежуточного потока данных для снижения требований по быстродействию для блоков цифровой части передатчика

3.3.4. Набор технологически независимых синтезируемых VERILOG блоков цифровой части передатчика и приемника

3.4. Параметрическая стабилизация фильтра нижней частоты блока фазовой автоподстройки частоты

3.5. Оптимизация стабилизатора питающего напряжения

3.6. Программирование тока зарядно-разрядного блока ВТСД

3.7. Методика проектирования МСПП, основанная на минимизации BER критичных блоков

3.7.1. Описание методики

3.7.2. Пример использования методики

Выводы по главе

Глава 4. Разработанные периферийные мультискоростные приемопередатчики, их расчетные характеристики и результаты экспериментальных испытаний

4.1. Приемопередатчик GigaSpaceWire по технологии КМОП HCMOS8D, 0,18

мкм

4.1.1. Результаты измерений приемопередатчика GigaSpaceWire по технологии КМОП HCMOS8D, 0,18 мкм

4.2. Приемопередатчик SpaceFibre по КМОП технологии TSMC с нормами

нм

4.2.1. Результаты измерений приемопередатчика SpaceFibre по КМОП технологии TSMC с нормами 90 нм

4.3. Приемопередатчик SpaceFibre по КМОП технологии TSMC с нормами

нм

Выводы по главе

Заключение

Список литературы

Список сокращений

БиКМОП - технология производства комплиментарных пар металл-окисел-

полупроводник, с опцией изготовления биполярных структур

ВСПП - высокоскоростной приемопередатчик последовательного канала

ВССТ - встроенная система самотестирования

ВТСД - система восстановления тактовых сигналов и данных

ВЧ - высокая частота

ВЧХ - вольт-частотная характеристика

ГД - глазковая диаграмма

ГУН - генератор, управляемый напряжением

ЗрБ - зарядно-разрядный блок

КМОП - комплиментарная пара металл-окисел-полупроводник МСПП - мультискоростной приемопередатчик последовательного канала НЧ - низкая частота

ПЛИС - программируемая логическая интегральная схема

ПЧ - периферийная часть приемопередатчика

САПР - система автоматизированного проектирования

СБИС - сверхбольшая интегральная схема

СКО - среднеквадратическое отклонение

СнК - система на кристалле

СФ-блок - сложнофункциональный блок

ТЗ - техническое задание

ФАПЧ - система фазовой автоподстройки частоты

ФИ - фазовый интерполятор

ЭКБ - электронная компонентная база

ЭППСД - элемент памяти первой ступени десериализатора

ЭС - эквивалентная схема

BER - bit error rate (частота возникновения битовых ошибок)

BERT - bit error rate tester (прибор, измеряющий частоту битовых ошибок)

BIST - built-in self-test (встроенная система самотестирования)

C2C - Cycle-to-Cycle Jitter (джиггер соседних бит)

CDR - clock and data recovery (система восстановления тактовых сигналов и данных)

DLL - delay locked loop (петля обратной связи по задержке)

CML - current mode logic (логика, основанная на переключении токов)

FPGA - field-programmable gate array (программируемая логическая интегральная

схема)

HSTL - high speed transceiver logic (логика для высокоскоростной передачи данных)

IEEE - Institute of Electrical and Electronics Engineers (Институт инженеров

электротехники и электроники)

LTJ - Long-Term Jitter (долгосрочный джиттер)

LVDS - low voltage differential signaling (низковольтная дифференциальная передача данных)

LVPECL - low voltage positive/pseudo emitter-coupled logic (низковольтная логика, эмиттерно-связанная логика)

GPS - groups per second (частота следования кодовых групп) PJ - period jitter (джиттер периода)

PRBS - pseudo random bit source (генератор псевдослучайных последовательностей)

PVT - process voltage temperature (моделирование с учетом вариаций параметров технологического процесса, напряжения питания и температуры) RJ - random jitter (случайный джиттер)

SPICE - simulation program with integrated circuit emphasis (программное обеспечение, предназначенное для моделирования интегральных схем) TIE - time interval error (погрешность временного интервала) UI - unit interval (битовый интервал)

VML - voltage mode logic (логика, основанная на переключении напряжения)

Введение диссертации (часть автореферата) на тему «Сложно-функциональные блоки мультискоростных приемопередатчиков последовательных каналов для КМОП СБИС «система на кристалле»»

Введение

На протяжении последних десятилетий микроэлектронная промышленность демонстрирует качественные изменения и играет заметную роль среди несырьевых отраслей мировой экономики. Изделия микроэлектроники нашли применение практически во всех сферах жизни общества.

Одним из важнейших факторов качества работы цифровых вычислительных систем, отвечающих за обработку основного массива информации, является скорость и надежность связи между структурными единицами системы. Периферийные приемопередатчики последовательных каналов (SerDes приемопередатчики) [1] реализуют функцию обмена цифровыми данными между блоками таких систем. Принцип работы таких схем заключается в сериализации (свертке) параллельного сигнала в последовательный, транслировании сигнала сквозь среду передачи и в десериализации (развертке) последовательного сигнала в параллельный, пригодный для дальнейшей обработки.

Поскольку в процессе свертки параллельного потока данных в последовательный происходит повышение битовой скорости сигнала, блоки приемопередатчиков должны обладать высоким быстродействием и вносить в передаваемый сигнал минимальные искажения.

Высокоскоростные приемопередатчики широко применяются в современных ПЛИС (продукция фирм Xilinx, Altera и др., [2-6]) и в специализированных СБИС типа "система на кристалле", включая отечественные процессоры обработки сигналов (DSP) "МУЛЬТИКОР" и радиационно-стойкие ИМС с портами GigaSpaceWire, SpaceWire "МУЛЬТИБОРТ" (разработки АО НПЦ «ЭЛВИС»). Отличительной особенностью таких приемопередатчиков является широкий диапазон перестройки битовой скорости. Мультискоростные приемопередатчики со скоростями начиная с нескольких Мбит/с и заканчивая несколькими сотнями Мбит/с - единицами Гбит/с востребованы во многих отечественных разработках, что важно в связи с ограниченной номенклатурой отечественной элементной базы. Практические разработки, на которые были нацелены основные усилия автора, были связаны с двумя областями их

применения. Первая из них - бортовые системы обработки и передачи данных космических аппаратов (с основным диапазоном скоростей с верхней границей 200-400 Мбит/с). Эти работы проводились в рамках российского участия в проектах Европейского космического агентства (ESA) по развитию систем бортовой электроники, отвечающей системе стандартов Европейской кооперации по стандартизации в области космической техники (ECSS). Отличительная черта этих разработок - необходимость в ряде случаев обеспечения повышенной радиационной стойкости электронной аппаратуры и, в частности, встроенных периферийных приемопередатчиков. Другая область применений практических разработок, выполненных с участием автора, - разнообразные наземные системы высокоскоростной обработки и передачи данных (со скоростями до 12,5 Гбит/с), включая системы специального назначения. В ряде таких приложений нет необходимости обеспечения предельных скоростей передачи разработанных приемопередатчиков, что позволяет существенно снизить потребляемую ими мощность и повысить надежность работы. Таким образом, еще раз подтверждается актуальность разработки методов и средств проектирования МСПП. Учитывая разнообразие целевых применений разрабатываемых МСПП, целесообразно изначально проектировать их как сложно-функциональные блоки (СФ- или IP-блоки в англоязычной литературе), готовые для повторного использования. Именно в таком направлении проводились все практические разработки для перечисленных областей, причем спроектированные СФ-блоки предоставляются потребителям в виде готовых топологических обособленных фрагментов - доменов (вариант hard).

За последние десятилетия наблюдается стремительный рост битовых скоростей передачи данных по последовательным каналам, развиваются новые стандарты [7]. Растет сложность и время разработки устройств передачи данных. Разработка быстродействующих приемопередатчиков со скоростями 2,5 Гбит/c и более выходит за рамки так называемого "комфортного" проектирования, поскольку при повышении частот существенно усложняется процесс синтеза цифровых блоков, усложняется также устройство периферийных

высокоскоростных приемопередатчиков, проектирование которых отличается повышенной. Проектирование мультискоростных приемопередатчиков - намного более сложная задача, чем проектирование высокоскоростных приемопередатчиков с ограниченным дискретным набором скоростей во многом из-за проблем с реализацией перестраиваемых систем фазовой автоподстройки частоты (ФАПЧ) в составе передатчика и приемника, в частности, проблем с реализацией блока восстановления тактовых сигналов и данных.

Параллельно с ростом скоростей передачи ужесточаются требования к площади, занимаемой IP-блоком, и мощности потребления. Расширяется применение опций самотестирования, цифровой перестройки и калибровки параметров для обеспечения работы с разными по качеству линиями передачи.

Частота возникновения битовых ошибок (Bit Error Rate или BER в англоязычной литературе) - одна из основных интегральных характеристик качества работы высокоскоростных приемопередатчиков [8]. Он напрямую зависит от всех возможных составляющих искажений сигналов в передатчике, приемнике и линии передачи. BER современных высокоскоростных приемопередатчиков не должен превышать 10-12, в отдельных случаях 10-15 и ниже [9]. В настоящее время в достаточной мере освоены методы и средства измерения BER, в меньшей степени - средства расчета этого показателя на этапе проектирования, особенно если речь идет об основных инструментах проектировщика - САПР сквозного проектирования.

Выпускаются линейки осциллографов с опцией анализа глазковых диаграмм и определения связанного с ними показателя BER, а также специализированные измерители BER с полосой рабочих частот, перекрывающей рабочую полосу частот наиболее востребованных на практике высокоскоростных приемопередатчиков. Практически стала стандартной опция, ориентированная на применение для измерения BER встраиваемых на кристалле генераторов псевдослучайных последовательностей (PRBS генераторы). Прямое SPICE-моделирование, максимально приближенное по точности к физическим измерениям по подсчету числа ошибок на этапе проектирования, требует

существенного времени (от нескольких дней до недель в зависимости от точности результата и использования методов экстраполяции) [10]. Решение задачи расчета BER на этапе проектирования с целью выбора архитектуры блоков и выделения критичных узлов для их последующей оптимизации составляло практическое направление работы автора. Время на проведение этого расчета не должно превышать нескольких часов. При этом сторонние методики и программное обеспечение, разработанное отдельными авторами и коллективами, носят конфиденциальный характер и не доступны для свободного применения.

Значительная доля применяющихся в России цифровых микроэлектронных устройств имеет иностранное происхождение. Наблюдается отставание технологии производства.

Актуальным является решение задачи развития производства отечественной электронной компонентной базы (ЭКБ) в целях снижения зависимости от иностранной микроэлектронной промышленности. В настоящее время в России действуют государственные программы [11], целью которых является создание экономически выгодных условий и предпосылок для развития отечественной ЭКБ.

Текущее состояние проблемы исследования и ее предмет

Объектом исследования являются критичные блоки в составе приемопередатчиков, функционирующие на частотах, равных и кратных скорости транслируемого битового потока данных.

В международной дорожной карте 2019 года Института инженеров электротехники и электроники (IEEE) развитию приемопередатчиков уделяется большое внимание [12, 13]. Считается, что при росте объемов хранимой и обрабатываемой информации крайне важно вести разработки систем связи в сторону увеличения энергоэффективности, расстояния и скорости передачи. Решение подобных задач сопряжено с преодолением ряда сложностей в процессе проектирования как критичных блоков, так и приемопередатчиков в целом.

В последние годы вопросам разработки и моделирования высокоскоростных приемопередатчиков уделяют большое внимание такие

9

зарубежные авторы, как Б. Разави (Behzad Razavi), Чжихуа Ван (ZhihuaWang), Микко Валкама (Mikko Valkama), Кеничи Окада (Kenichi Okada), Дитмар Киссинджер (Dietmar Kissinger), Хой-Джун Ю (Hoi-Jun Yoo), Йохан Франс (Lajos Hanzo), Кен Чанг (Ken Chang), Йохан Франс (YohanFrans), П. П. Вайдянатхан (P. P. Vaidyanathan), Параг Упадхьяя (Parag Upadhyaya), Джей Им (JayIm), Чулву Ким (Chulwoo Kim). В рамках работ по созданию и развитию методов и средств проектирования критичных блоков в составе высокоскоростных приемопередатчиков эта проблематика является предметом исследований в ряде подразделений университетов, компаний -разработчиков интегральных схем и систем по всему миру. Большое внимание авторы работ уделяют частоте битовых ошибок в трактах беспроводной передачи данных. Однако анализ частоты ошибок проводных приемопередатчиков на этапе разработки представлен слабо.

В последние годы заметно выросло число научных работ и публикаций по данной тематике отдельных авторов и коллективов из развивающихся стран (Индия, Китай и др.).

Был проведен анализ базы патентов США по тематике диссертационной работы ("высокоскоростные приемопередатчики") и публикационной активности в журналах и на конференциях, проводимых под эгидой объединения IEEE Solid State Circuits Society, которое является ведущим по данной тематике. В табл. 1 приведены результаты анализа публикационной активности за период с 2005 по 2019 годы (дата поиска 05.08.2019). Из анализа этой таблицы следует, что основными источниками актуальной информации по интересующей тематике являются конференции и, в меньшей степени, публикации в журналах. Среди патентов заметно преобладают те, которые посвящены новым решениям при построении оптических и беспроводных передатчиков и приемников, но, как правило, не затрагивают устоявшихся решений внутренних (электрических) частей передатчиков и приемников, которые, таким образом, являются универсальными для любых линий передачи.

Таблица 1. Число публикаций по интересующей тематике

Ключевые слова при База патентов IEEE SSC IEEE SSC

поиске США journals & conferences

https://www.us magazines

pto.gov/

high speed transmitter 30 831 2737

high speed receiver 93 1293 4364

high speed transceiver 43 361 1336

optical transmitter 771 - -

optical receiver 943 - -

wireless transmitter 798 - -

wireless receiver 1113 - -

На рис. 1 показано изменение числа патентов при поиске по ключевым словам "high speed transmitter" и "high speed receiver" по годам в рассматриваемом диапазоне. Обращает на себя внимание заметно большее число патентов, связанных с высокоскоростными приемниками, что обусловлено их более сложной организацией и преобладающим влиянием на показатель относительного числа ошибок BER в сравнении с передатчиками.

□ receiver □ tran Emitter

10 s 6 4

-

- - - - - - - -

-

- - - - _ -

1

ЧО о OO ^ О .—

Рис. 1. Изменение числа патентов по годам

В целом можно констатировать высокую и не убывающую с годами публикационную активность по тематике диссертационной работы, что еще раз

подтверждает актуальность работ в данном направлении. Наибольший практический интерес представляют диссертации, защищенные в последние годы.

В работе Усачева Н. А. представлены результаты разработки высокоуровневых поведенческих моделей блоков-верификаторов и поведенческих моделей СВЧ-транзисторов, а также результаты проектирования высокоскоростных блоков приемо-передающей аппаратуры. Однако практические разработки ориентированы на использование технологии SiGe БиКМОП, которая не является настолько доступной (в том числе в нашей стране), как субмикронная объемная КМОП технология, и не позволяет реализовывать востребованные на практике системы на кристалле.

Работа Любопытова В. С. посвящена предварительной компенсации межсимвольных интерференций на передающей стороне цифровых каналов проводной и беспроводной передачи данных. Однако автор не уделяет внимания вопросам проектирования блоков эквалайзеров в приемниках, которые вносят основной вклад в достижимую величину показателя BER.

За последнее десятилетие большинство зарубежных диссертационных работ (Shashi Kant Kashyap, Wanzong Liu, Saleh M. Albdran, Philip E. Iyamabo, Muhammad Umar, Hasan Hatem, Gustave Anderson и др.) посвящено анализу частоты битовых ошибок в беспроводных сетях и их проектированию, что обусловлено ростом рынка носимых устройств широкого потребления и развитием интернета вещей. Следует отметить, что анализ особенностей построения беспроводных приемопередатчиков, соответствующих стандартов и деталей физической реализации этих приемопередатчиков как высокочастотных радиотехнических устройств занимают в этих работах преобладающее место.

Автор Киван Сеонг (Kihwan Seong) в работе "All-Synthesizable Transceiver for USB 2.0 Interface" уделяет внимание разработке полностью синтезируемого приемопередатчика стандарта USB 2.0 на технологической базе 65 нм. Перспектива полного синтеза блоков приемопередатчика привлекательна, однако максимальная битовая скорость представленного приемопередатчика (480 Мбит/с) недостаточна для множества других приложений.

В работе Махмуд Реза Ахмади (Mahmoud Reza Ahmadi) большое внимание уделено проектированию эквалайзеров и схем предыскажения блоков периферии, а также проектированию блоков ФАПЧ и систем восстановления тактовых сигналов и данных (ВТСД). Однако автор считает нецелесообразным оценку частоты битовых ошибок на этапе проектирования, ограничиваясь оценкой глазковой диаграммы передаваемых данных.

Немало работ посвящено измерению частоты битовых ошибок готовых изделий с применением различных методик. Например, Розита Наджафи Нежад (Rozita Najafi Nejad) в своей работе предлагает методики сокращения времени тестирования и набора статистики. Однако в этой и подобных работах не рассмотрены возможности предварительной оценки частоты битовых ошибок до передачи проекта на производство.

В подавляющем большинстве работ представлен недостаточно глубокий анализ и обобщение применяемых решений в цифровой части и на периферии, преобладает описание частных разработок. Также в доступной литературе отсутствует описание деталей реализации критичных блоков, особенно выполненных по глубоко субмикронным технологиям, что означает необходимость проведения собственных разработок в данном направлении.

Цель диссертации и решаемые задачи

Целью диссертационной работы является повышение надежности передачи информации по последовательным каналам периферийными мультискоростными приемопередатчиками за счет снижения относительного числа битовых ошибок путем применения при проектировании приемопередатчиков предложенной полуаналитической модели тракта передачи.

Для достижения данной цели в диссертационной работе решаются следующие задачи.

1. Разработка обобщенной полуаналитической модели тракта передачи данных, предназначенной для расчета BER в процессе проектирования МСПП.

2. Обоснование выбора различных интерфейсов на физическом (интерфейсном) уровне реализации приемопередатчиков исходя из совокупности требований к проектируемым приемопередатчикам в целом (скорость или диапазон скоростей передачи, соответствие заданному стандарту, потребляемая мощность и др.).

3. Разработка универсальной методики проектирования высокоскоростных приемопередатчиков последовательных каналов, основанной на анализе зависимости величины BER от характеристик блоков, входящих в тракт передачи цифровых данных.

4. Апробация и использование разработанной методики.

5. Экспериментальное исследование изготовленных микросхем и блоков приемопередатчиков.

Научная новизна диссертации

1. Разработана новая полуаналитическая модель тракта передачи, которая предусматривает анализ передаваемых кодовых последовательностей на основе выборок с присвоением весовых коэффициентов.

2. Впервые, помимо показателя BER, обосновано использование частоты битовых ошибок при передаче логического перепада как интегрального показателя качества работы приемопередатчиков последовательного канала, не зависящего от кодовой последовательности.

3. Реализована возможность оценки показателя BER приемопередатчиков последовательного канала на этапе проектирования, основанная на разработанной полуаналитической модели тракта передачи.

4. Предложена методика проектирования приемопередатчиков последовательного канала, основанная на анализе и минимизации показателя BER, зависящего от параметров, определяющих качество работы критичных элементов тракта при их реализации как заказных блоков.

5. Обоснован и реализован метод стабилизации коэффициента передачи фазы контура ФАПЧ в диапазоне температур и с учетом разбросов

технологического процесса, основанный на параметрической стабилизации блоков в составе контура ФАПЧ.

Практическая значимость работы

1. Методика расчета показателя BER на этапе проектирования использована при разработке критичных заказных блоков мультискоростных приемопередатчиков последовательного канала, работающих на скоростях от 5 Мбит/с до 12,5 Гбит/с по КМОП технологиям объемного кремния уровня от 180 нм до 40 нм.

2. Методика проектирования приемопередатчиков последовательного канала, основанная на анализе и минимизации показателя BER, использована при разработке оптимальной архитектуры конвейера данных передатчика и приемника, а также при обосновании эффективности метода форматирования битовой скорости передачи.

3. Выполнено объективное сравнение различных вариантов реализации устройств физического уровня на основе эскизного проектирования этих устройств с интерфейсами LVDS, УМЬ, ШТЬ и СМЬ по КМОП-технологии и даны рекомендации по их использованию.

4. Предложен подход к высокоуровневому моделированию приемопередающих трактов с использованием поведенческих (табличных) моделей выбранных частей этих трактов. Подход сочетает преимущество результатов расчетов с помощью САПР сквозного проектирования по точности со сниженным временем расчетов при высокоуровневом моделировании. Написана и отлажена в среде пакета SciLab специализированная программа анализа приемопередающих трактов с использованием поведенческих (табличных) моделей.

5. Разработаны и реализованы блоки ФАПЧ с улучшенными точностными характеристиками: зарядно-разрядный блок с компенсацией дрейфа крутизны вольт-частотной характеристики генератора, управляемого напряжением (ГУН), ГУН со стабилизированной крутизной вольт-частотной характеристики, фильтр ФАПЧ с настраиваемыми параметрами в

15

зависимости от битовой данных. Использование этих блоков в составе спроектированных высокоскоростных приемопередатчиков позволило обеспечить требуемую совокупность параметров элементов ФАПЧ в диапазоне рабочих температур, технологического разброса элементов схем, а также битовых скоростей.

6. Разработаны набор технологически независимых синтезируемых Verilog блоков цифровой части передатчика и приемника, а также архитектура конвейера данных, включающая в себя принципы программирования битовой скорости, фазового сдвига потока данных и выбора оптимальной разрядности шины тактовых сигналов битовых операций.

Результаты диссертации, выносимые на защиту

1. Полуаналитическая модель тракта передатчик-приемник, учитывающая зависимость показателя BER от архитектуры и от параметров, определяющих качество работы критичных блоков приемопередатчиков последовательного канала.

2. Методика проектирования приемопередатчиков последовательного канала, основанная на анализе и минимизации показателя BER при реализации критичных элементов тракта как заказных блоков.

3. Схемотехническая реализация блоков в составе МСПП, предназначенных для минимизации джиттера битового потока данных, включая зарядно-разрядный блок с компенсацией дрейфа крутизны ВЧХ управляемого напряжением генератора (ГУН) со стабилизированной крутизной вольт-частотной характеристики и фильтр ФАПЧ с настраиваемыми параметрами в зависимости от битовой скорости данных.

4. Универсальная архитектура цифровой части МСПП, примененная при разработке отечественных МСПП с низким показателем BER.

5. Результаты практического применения разработанной методики проектирования, эффективность которой подтверждена при создании высокоскоростных СФ-блоков МСПП с требуемыми количественными и качественными характеристиками.

Внедрение результатов работы

Результаты диссертационной работы использованы в деятельности АО НПЦ «ЭЛВИС» в виде:

1. Методики проектирования приемопередатчиков последовательных каналов, основанной на анализе и минимизации показателя BER при реализации критичных элементов тракта как заказных блоков.

2. Методики расчета показателя BER на этапе проектирования.

3. Схемотехнической реализации блоков в составе приемопередатчиков, предназначенных для минимизации джиттера битового потока данных: перестраиваемый зарядно-разрядный блок со стабилизированным выходным током, ГУН со стабилизированной крутизной вольт-частотной характеристики.

4. Набора технологически независимых синтезируемых Уеп^ блоков цифровой части передатчика и приемника, а также архитектуры конвейера данных, включающей в себя принципы программирования битовой скорости, фазового сдвига потока данных и выбора оптимальной разрядности шины тактовых сигналов битовых операций.

Результаты внедрялись при выполнении ОКР по темам:

1. Разработка СФ-блоков для комплекта специализированных радиационно-стойких микросхем для низкопрофильного оптоэлектронного приемопередающего модуля, шифр «Схема-И8-1-МФ».

2. Разработка аналого-цифровых СФ-блоков для создания комплекта радиационно-стойких микросхем бортовых вычислительных комплексов космического назначения, шифр «Обработка-И1-МФ».

3. Разработка аналого-цифровых СФ-блоков для микросхем адаптеров системного сопряжения на базе интерфейсов с пакетной передачей информации, шифр «Интерфейс-3-МФ».

4. Инициативная работа по разработке сложно-функциональных (СФ) блоков приемопередатчика интерфейса SpaceFibre с пропускной способностью до

12,5 Гбит/с с реализацией на тестовом кристалле, предназначенном для ОКР

с шифром «Базис-Б5».

Апробация диссертации

Основные положения диссертации докладывались и обсуждались на следующих научно-технических конференциях и семинарах:

• Всероссийская научно-техническая конференция "Проблемы разработки перспективных микро- и наноэлектронных систем": 2014 г. и 2016 г. (г. Зеленоград).

• Научная сессия НИЯУ МИФИ, 2015 г.

• Международный Форум «Микроэлектроника 2018», два доклада (г. Алушта).

Результаты диссертации были использованы при проведении ОКР «Схема-И8-1-МФ», «Обработка-И1-МФ», «Интерфейс-3-МФ» и «Базис-Б5» по разработке интерфейсных радиационно-стойких «Hard» СФ-блоков высокоскоростного последовательного канала «GigaSpaceWire/SpaceFibre».

Публикации

Основные результаты диссертации опубликованы в 15-ти работах (из них 3 без соавторов) в период с 2013 по 2021 гг., в том числе 11 работ в издании из перечня ВАК России, 3 работы в изданиях, входящих в базу данных цитирования Scopus и 4 работы, входящие в базу данных цитирования Web of Science, в том числе одна работа без соавторов. Также автор является соавтором двух патентов на полезную модель и одного патента на изобретение.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения, списка литературы и приложения. Диссертация содержит 155 страниц, включая список литературы, 71 рисунок, 21 таблицу. Список литературы включает 101 наименование.

В первой главе представлен анализ современных научных представлений о предмете исследования. Отмечен большой и возрастающий в последние годы поток работ в актуальном направлении, связанном с развитием методов и средств проектирования высокоскоростных приемопередатчиков последовательных каналов, а также значительные достижения, полученные прежде всего зарубежными фирмами и отдельными исследователями, в плане реализации сверхскоростных (со скоростями передачи более 10 Гбит/с) периферийных приемопередатчиков, выполненных по глубоко субмикронным вариантам КМОП технологии и другим современным вариантам технологий производства интегральных микросхем. Констатировано недостаточное внимание, которое уделяется в опубликованных работах методам и средствам проектирования мультискоростных (с отношением минимальной скорости к максимальной условно более 100) приемопередатчиков, особенно востребованных в отечественных разработках. В этой связи автором были предложены и реализованы оригинальные способы и подходы к проектированию критичных блоков как в составе периферийных (аналоговых) частей, так и внутренних (цифровых) частей МСПП, описанные в данной и третьей главе соответственно. Не реализованные в полном объеме в настоящее время в известных публикациях и САПР возможности получения в процессе проектирования корректных оценок основного интегрального показателя качества приемопередатчиков -относительного числа ошибок при приеме BER - подтверждают актуальность проделанной автором работы в данном направлении.

Список литературы диссертационного исследования кандидат наук Доможаков Денис Александрович, 2022 год

Список литературы

1. Байков В.Д., Доможаков Д.А., Дубинский А.В. Методика оценки вероятности возникновения битовых ошибок в приемопередатчиках SpaceFibre // Международный форум «Микроэлектроника-2018». Сборник докладов, Спецвыпуск (89) Наноиндустрия, - 2019. - С. 287-296.

2. Maadi M. An 8b/10b Encoding Serializer/Deserializer (SerDes) Circuit for High Speed Communication Applications Using a DC Balanced, Partitioned-Block, 8b/10b T // Int. J. Electron. Electr. Eng. 2014.

3. Bai Y. и др. Intelligent FPGA data acquisition framework // 2016 IEEE-NPSS Real Time Conference, RT 2016. 2016.

4. Aloisio A., Giordano R., Izzo V. Fast control and timing distribution based on FPGA-embedded serial transceivers // IEEE Nuclear Science Symposium Conference Record. 2009.

5. Alser M.H. и др. Design and FPGA implementation of PLL-based quarter-rate clock and data recovery circuit // ICIAS 2012 - 2012 4th International Conference on Intelligent and Advanced Systems: A Conference of World Engineering, Science and Technology Congress (ESTCON) - Conference Proceedings. 2012.

6. Assaad M., Harb A. A synthesizable serial link for point-to-point communication in SoC/NoC // Proceedings of the International Conference on Microelectronics, ICM., 2018.

7. S. Parkes, A. Ferrer, A. Gonzalez and C. McClements, "SpaceFibre Specification Draft H9," University of Dundee, 2017, 233 p.

8. Buchs K., Zabinski P., Coker J. Basic Bit Error Rate Analysis for Serial Data Links // Special Purpose Processor Development Group Mayo Clinic. 2004. P. 51.

9. Mitic D., Lebl A., Markov Z. Calculating the required number of bits in the function of confidence level and error probability estimation // Serbian J. Electr. Eng. 2012.

10. Hong D., Ong C.K., Cheng K.T. Bit-error-rate estimation for high-speed serial links // IEEE Trans. Circuits Syst. I Regul. Pap. 2006.

11. Государственная программа Российской Федерации "Развитие электронной и

радиоэлектронной промышленности на 2013 - 2025 годы". Утверждена

146

Правительством Российской Федерации распоряжением №2396-р от 15 декабря 2012 г.

12. IEEE. International Roadmap for Devices and Systems 2017 Edition // Irds. 2017.

13. IEEE. International Roadmap for Devices and Systems: Beyond CMOS // Ieee. 2018.

14. Доможаков Д.А., Кондратенко С.В. Поведенческое моделирование и характеризация при проектировании высокоскоростных приемопередатчиков // Вопросы радиоэлектроники. Сборник научных статей, 2019, С. 64-70.

15. Герасимов Ю.М., Доможаков Д.А., Кондратенко С.В., Ломакин С.С., Солохина Т.В. Варианты реализации высокоскоростных КМОП приемопередатчиков на физическом уровне // Проблемы разработки перспективных микро- и наноэлектронных систем (МЭС), 2014, С.71-76.

16. Доможаков Д. А., Кондратенко С. В. Опыт и методика проектирования высокоскоростных приемопередатчиков последовательных каналов // Вопросы радиоэлектроники, 2017, № 8, с 6—9.

17. Доможаков Д.А., Кондратенко С.В. Особенности обработки особых ситуаций в высокоскоростных приемниках последовательных каналов // Вопросы радиоэлектроники, 2018, № 8, с 27—32.

18. Kundert K. Modeling jitter in PLL-based frequency synthesizers // Www. Des. Org. 2006.

19. Xiaojian Mao, Huazhong Yang, Hui Wang. Behavioral modeling and simulation of jitter and phase noise in fractional-N PLL frequency synthesizer, 2005.

20. Maffezzoni P., Levantino S. Analysis of VCO phase noise in charge-pump phase-locked loops // IEEE Trans. CircuitsSyst. I Regul. Pap. 2012.

21. Доможаков Д. А. Генератор, управляемый напряжением, с токовой компенсацией влияния технологического процесса и рабочей температуры // Электронная техника. Серия 3: Микроэлектроника. Сб. науч. тр., н. 1, М.: НИИМЭ - 2019. - С. 27-31.

22. Abidi A.A. Phase noise and jitter in CMOS ring oscillators // IEEE Journal of SolidState Circuits, 2006.

23. Kim J.H., Tazarv A., Green M.M. Fast Startup of LC VCOs Using Circuit Asymmetries // IEEE Trans. Circuits Syst. II Express Briefs. 2017.

24. Miyazaki T., Hashimoto M., Onodera H. A performance comparison of PLLs for clock generation using ring oscillator VCO and LC oscillator in a digital CMOS process, 2005.

25. Park Y.S., Choi W.Y. On-chip compensation of ring VCO oscillation frequency changes due to supply noise and process variation // IEEE Trans. Circuits Syst. II Express Briefs. 2012.

26. Wu T., Mayaram K., Moon U.K. An on-chip calibration technique for reducing supply voltage sensitivity in ring oscillators // IEEE J. Solid-State Circuits. 2007.

27. V. Muddi, K. D. Shinde, B. K. Shivaprasad. Design and implementation of 1 GHz Current Starved Voltage Controlled Oscillator (VCO) for PLL using 90nm CMOS technology // 2015 International Conference on Control Instrumentation Communication and Computational Technologies, ICCICCT 2015. 2016. PP. 335339. DOI: 10.1109/ICCICCT.2015.7475300.

28. X. Zhang, A. B. Apsel. A process compensated 3-GHz ring oscillator // Proceedings - IEEE International Symposium on Circuits and Systems. 2009. PP. 581-584. DOI: 10.1109/ISCAS.2009.5117815.

29. W. Bin Yang et al. A current-controlled oscillator with temperature, voltage, and process compensation // Microsyst. Technol. 2018. DOI 10.1007/s00542-016-3190-y.

30. A. Kavala et al. A PVT-compensated 2.2 to 3.0 GHz digitally controlled oscillator for All-digital PLL // Semicond. Technol. Sci. 2014. PP. 484-494. DOI: 10.5573/JSTS.2014.14.4.484.39.

31. B. K. Mishra, Sandhya Save, SwapnaPatil. Design and Analysis of Second and Third Order PLL at 450MHz // Int. J. VLSI Des. Commun. Syst. 2011. PP. 97-114. DOI: 10.5121/vlsic.2011.2109.

32. X. Zhang, R. Dokania, M. Mukadam, A. Apsel. A successive approximation based process-invariant ring oscillator // ISCAS 2010 - 2010 IEEE International

Symposium on Circuits and Systems: Nano-Bio Circuit Fabrics and Systems. 2010. PP. 1057-1060. DOI: 10.1109/SIRF.2016.7445482.

33. C. Zhang, M. C. Lin, M. Syrzycki. Process variation compensated voltage controlled ring oscillator with subtraction-based voltage controlled current source // Canadian Conference on Electrical and Computer Engineering. 2011. PP. 731-734. DOI: 10.1109/CCECE.2011.6030551.

34. Choi S. et al., A PVT-Robust and Low-Jitter Ring-VCO-Based Injection-Locked Clock Multiplier with a Continuous Frequency-Tracking Loop Using a Replica-Delay Cell and a Dual-Edge Phase Detector // IEEE J. Solid-State Circuits. 2016.

35. Hossain M., Carusone A.C. CMOS oscillators for clock distribution and injection-locked deskew // IEEE J. Solid-State Circuits. 2009.

36. Kim M. et al., A Low-Jitter and Fractional-Resolution Injection-Locked Clock Multiplier Using a DLL-Based Real-Time PVT Calibrator With Replica-Delay Cells // IEEE J. Solid-State Circuits. 2016.

37. Hsieh M.T., Sobelman G.E. Architectures for multi-gigabit wire-linked clock and data recovery // IEEE Circuits Syst. Mag. 2008.

38. Pontikakis B. et al., A novel phase-locked loop (PLL) architecture without an analog loop filter for better integration in ultra-deep submicron SoCs // 2008 Joint IEEE North-East Workshop on Circuits and Systems and TAISA Conference, NEWCAS-TAISA., 2008.

39. Verbeke M. et al., A 1.8-pJ/b, 12.5-25-Gb/s Wide Range All-Digital Clock and Data Recovery Circuit // IEEE J. Solid-State Circuits. 2018.

40. Wu G. et al., A 1-16 Gb/s All-Digital Clock and Data Recovery with a Wideband High-Linearity Phase Interpolator // IEEE Trans. Very Large Scale Integr. Syst. 2016.

41. Zheng X. et al., A 5-50 Gb/s quarter rate transmitter with a 4-tap multiple-MUX based FFE in 65 nm CMOS // European Solid-State Circuits Conference, 2016.

42. J.-H. Bae, S.-H. Park, J.-Y. Sim, H.-J. Park. A Digital Differential Transmitter with Pseudo-LVDS Output Driver and Digital Mismatch Calibration // IEICE Transactions on Electronics, №1, 2010. - p.132-135.

43. ECSS-E-ST-50-11C DIR1. Space Engineering. SpaceFibre - Very high-speed serial link. - ECSS Draft Standard, 7 March 2018. - 228 p.

44. S. Kim, B.S. Kong, C.G. Lee. A 6-Gbps/pin 4.2mW/pin half-duplex pseudo-LVDS transceiver, Solid-state circuits conference (ESSCIRC 2006), Montreux, Switzerland, pp. 484-487, Sept. 2006.

45. High Speed ADC Products. High Performance Analog ICs // Linear Technology Corporation, 11.2007. - 12 p.

46. LVDS Comparision. APEX 20KE vs. Virtex-E Devices // Altera Corporation, Product Information Bulletin 29, ver.1.0, August 2000. - 24 p.

47. S.V. Kondratenko. Design and characterization of high-speed CMOS pseudo-LVDS transceivers. International Conference on Particle Physics and Astrophysics (ICPPA-2015). Journal of Physics: Conference Series 675,2016.042021. doi: 10.1088/1742-6596/675/4/042021

48. S.V. Kondratenko. Analysis of noise immunity at common circuits of the frontend parts of high-speed transceivers. International Conference on Particle Physics and Astrophysics (ICPPA-2016). JournalofPhysics: ConferenceSeries 798.2017. 012187 doi: 10.1088/1742-6596/798/1/012187

49. ECSS-E-ST-50-12C. Rev.1 - SpaceWire - Links, nodes, routers and networks. ECSS Standard, 15 May 2019.

50. Яблоков Е.Н., Гигабитные каналы в сетях SpaceWire / Е.Н. Яблоков, Ю.Е. Шейнин, Е.А. Суворова и др. // ВопросыРадиоэлектроники. СерияОбщетехническая. 2012. Вып. 2. С. 24-36.

51. Ti. LVDS Application and Data Handbook High-Performance Linear Products // White Pap. 2002.

52. Интерфейсы и протоколы высокоскоростного межприборного информационного обмена и комплексирования бортовых систем космических аппаратов. Spacewire-rus / ГОСТ Р (проект, окончательная редакция). -Москва, Стандартинформ, 2018 г. - 202 стр

53. ECSS Standard ECSS-E-50-12C, "SpaceWire, Links, Nodes, Routers and Network s", European Coop eration for Data Standardization, July, 2008

54. Jagannathan S. et al., Design of aging aware 5 Gbps LVDS transmitter for automotive applications // IEEE International Reliability Physics Symposium Proceedings, 2018.

55. Wheeler C., Walsh T., Krimchansky A. Strategies to Maximize Science Data Availability for the GOES-R Series of Satellites, 2018.

56. Kurbanov L., Rozhdestvenskaya K., Suvorova E. Deadlock-free routing in spacewire onboard network // Conference of Open Innovation Association, FRUCT, 2018.

57. Lavrovskaya I., Olenev V. Network topology transformation for fault tolerance in spacewire onboard networks // Conference of Open Innovation Association, FRUCT, 2018.

58. Fan W. et al., A 1.2 Gbps failsafe low jitter LVDS transmitter-receiver applied in CMOS image sensor // 2018 7th International Conference on Modern Circuits and Systems Technologies, MOCAST 2018, 2018.

59. Parkes S. et al., SpaceFibre flight equipment: SpaceFibre, long paper // Proceedings of the 2016 7th International SpaceWire Conference, SpaceWire 2016, 2016.

60. Chiang P.C. et al., 4x25 Gb/s transceiver with optical front-end for 100 GbE system in 65 nm CMOS technology // IEEE J. Solid-State Circuits. 2015.

61. Dokania R. et al., A 5.9pJ/b 10Gb/s serial link with unequalized MM-CDR in 14nm tri-gate CMOS // Digest of Technical Papers - IEEE International Solid-State Circuits Conference, 2015.

62. Inti R. et al., A 0.5-to-0.75V, 3-to-8 Gbps/lane, 385-to-790 fJ/b, bi-directional, quad-lane forwarded-clock transceiver in 22nm CMOS // IEEE Symposium on VLSI Circuits, Digest of Technical Papers, 2015.

63. Kim J., Buckwalter J.F. A 40-Gb/s optical transceiver front-end in 45 nm SOI CMOS // IEEE J. Solid-State Circuits. 2012.

64. Kim J.K. et al., A fully integrated 0.13-^m CMOS 40-Gb/s serial link transceiver // IEEE Journal of Solid-State Circuits, 2009.

65. Lee J., Razavi B. A 40-Gb / s Clock and Data Recovery Circuit in 0.18 um CMOS // JSSC. 2003.

66. Lv F. et al., A 2-40 Gb/s PAM4/NRZ dual-mode wireline transmitter with 4:1 MUX in 65-nm CMOS // J. Semicond. Technol. Sci. 2018.

67. Buckwalter J.F., Hajimiri A. Analysis and equalization of data-dependent jitter // IEEE J. Solid-State Circuits. 2006.

68. Ahadi Dolatsara M. h gp. A Hybrid Methodology for Jitter and Eye Estimation in High-Speed Serial Channels Using Polynomial Chaos Surrogate Models // IEEE Access. 2019.

69. A PRIMER ON JITTER, JITTER MEASUREMENT AND PHASE-LOCKED LOOPS // Silicon Laboratories. 2012

70. Sanders A.F. Fundamental Stochastic Jitter Processes Associated with Clock and Data Recovery: A Tutorial // Analog Circuit Design: High-speed Clock and Data Recovery, High-performance Amplifiers, Power Management. , 2006.

71. Yang J.F., Song K.Z., Cao P. The instrument bandwidth effect in jitter and BER test for high-speed serial interconnection // IEEE Trans. Microw. Theory Tech. 2013. T. 61. № 1. C. 256-262.

72. Erb S., Pribyl W. Design specification for BER analysis methods using built-in jitter measurements // IEEE Trans. Very Large Scale Integr. Syst. 2012. T. 20. № 10. C. 1804-1817.

73. Zhu J., Huang W. Jitter analysis and decomposition based on EMD/HHT in highspeed serial communications // 2009 IEEE Circuits and Systems International Conference on Testing and Diagnosis, ICTD'09. 2009.

74. Huang W., Peng H. HHT Algorithm in decomposition of high-frequency period jitter // ICIME 2010 - 2010 2nd IEEE International Conference on Information Management and Engineering. 2010. C. 226-230.

75. Sui C. h gp. A new tail-fit method design for jitter decomposition // IEEE International Symposium on Electromagnetic Compatibility. 2014. C. 423-427.

76. Dou Q., Abraham J.A. Jitter decomposition in ring oscillators // Proceedings of the Asia and South Pacific Design Automation Conference, ASP-DAC. 2006.

77. Dou Q., Abraham J.A. Jitter decomposition by time lag correlation // Proceedings -International Symposium on Quality Electronic Design, ISQED. 2006.

78. Duan Y., Chen D. Accurate jitter decomposition in high-speed links // Proceedings of the IEEE VLSI Test Symposium. 2017.

79. Moon U.K., Mayaram K., Stonick J.T. Spectral analysis of time-domain phase jitter measurements // IEEE Trans. Circuits Syst. II Analog Digit. Signal Process. 2002.

80. Yamaguchi T.J. h gp. A Robust method for identifying a deterministic jitter model in a total jitter distribution // Proceedings - International Test Conference. 2009.

81. Dou Q., Abraham J.A. Jitter decomposition in high-speed communication systems // Proceedings - 13th IEEE European Test Symposium, ETS 2008. 2008. C. 157— 162.

82. Tzou N.L. h gp. Periodic jitter and bounded uncorrelated jitter decomposition using incoherent undersampling // Proceedings -Design, Automation and Test in Europe, DATE. 2013.

83. Bidaj K., Begueret J.B., Deroo J. RJ/DJ jitter decomposition technique for high speed links // 2016 IEEE International Conference on Electronics, Circuits and Systems, ICECS 2016. 2017. C. 584-587.

84. Jeruchim M.C. Techniques for Estimating the Bit Error Rate in the Simulation of Digital Communication Systems // IEEE J. Sel. Areas Commun. 1984.

85. Maxim Integrated. Statistical Confidence Levels for Estimating Error Probability // Light. Mag. 2000.

86. Dongweon Yoon, Kyongkuk Cho, Jinsock Lee. Bit error probability of M-ary quadrature amplitude modulation. 2002.

87. Gacanin H., Salmela M., Adachi F. Impact of the channel time-selectivity on BER performance of broadband analog network coding with two-slot channel estimation // IEEE Vehicular Technology Conference. 2011.

88. Michailow N. h gp. Bit error rate performance of generalized frequency division multiplexing // IEEE Vehicular Technology Conference. 2012.

89. Smee J.E., Beaulieu N.C. Error-rate evaluation of linear equalization and decision feedback equalization with error propagation // IEEE Trans. Commun. 1998.

90. Smith P.J., Shafi M., Gao H. Quick simulation: A review of importance sampling techniques in communications systems // IEEE J. Sel. Areas Commun. 1997.

91. Tranter W.H., Kosbar K.L. Simulation of Communication Systems // IEEE Commun. Mag. 1994.

92. Shanmugam K.S., Balaban P. A Modified Monte-Carlo Simulation Technique for the Evaluation of Error Rate in Digital Communication Systems // IEEE Trans. Commun. 1980.

93. Jitter Analysis Basic Classification of Jitter Components using Sampling Scope MP2100A BERTWave Series // ANRITSU Application Note, 2012. - 24 p.

94. Jitter Specifications Made Easy: A Heuristic Discussion of Fibre Channel and Gigabit Ethernet Methods // Maxim Inegrated Application Note: HFAN-4.3.0, Rev.1; 04/08. - 6 p.

95. Mansuri M., Yang C-K. K. Jitter Optimization Based on Phase-Locked Loop Design Parameters // IEEE J. Solid-State Circuits, Vol. 37, No. 11, PP. 1375-1382, Nov. 2002.

96. Shu K., Sanchez-Sinencio E. CMOS PLL Synthesizers: Analysis and Design // Springer Science + Business Media, Inc., 2005.

97. S. Suman, K. G. Sharma, P. K. Ghosh. Analysis and design of current starved ring VCO // International Conference on Electrical, Electronics, and Optimization Techniques 2015. 2016. PP. 3222-3227. DOI: 10.1109/ICEEOT.2016.7755299.

98. A. Mishra, G. K. Sharma. Design of power optimal, low phase noise three stage Current Starved VCO // 12th IEEE International Conference Electronics, Energy, Environment, Communication, Computer, Control. 2015. DOI: 10.1109/INDICON.2015.7443417.

99. W. J. Li, S. J. Chang, Y. Z. Lin. A current compensated reference oscillator // 2009 International Symposium on VLSI Design, Automation and Test, VLSI-DAT '09. 2009. PP. 130-133. DOI: 10.1109/VDAT.2009.5158112.

100. N. Bako, A. Baric. A low-power, temperature and supply voltage compensated current starved ring oscillator // Microelectronics J., 2013. PP. 1154-1158. DOI: 10.1109/ICCICCT.2015.7475300.

101. J. Shu, M. Cai. A low supply-dependence fully-MOSFET voltage reference for low-voltage and low-power // IEEE Asia-Pacific Conference on Circuits and Systems, Proceedings, APCCAS. 2008. PP. 662-665. DOI: 10.1109/APCCAS.2008.4746110.