Разработка принципов аппаратной реализации ядра нейросинаптического процессора на основе мемристивных устройств в архитектуре типа кроссбар тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Суражевский Игорь Алексеевич

• Суражевский Игорь Алексеевич
• кандидат наук
• 2023

Оглавление диссертации кандидат наук Суражевский Игорь Алексеевич

ВВЕДЕНИЕ

ГЛАВА 1. СОВРЕМЕННОЕ ПОДХОДЫ АППАРАТНОГО УСКОРЕНИЯ НЕЙРОСЕТЕВЫХ АЛГОРИТМОВ

1.1 Цифровые средства аппаратного ускорения нейросетевых алгоритмов

1.1.1 Графические ускорители

1.1.2 Тензорные процессоры

1.1.3 Программируемая логика

1.1.4 Специализированный ускоритель от НТЦ «Модуль»

1.1.5 Специализированные микросхемы IBM TrueNorth и Intel Loihi

1.2 Аналоговые средства аппаратного ускорения

1.3 Цифро-аналоговые средства аппаратного ускорения

1.3.1 Ускорители SpiNNaker и Neurocore

1.3.2 Аппаратные ускорители на основе мемристоров

1.4 Сравнительная характеристика аппаратных ускорителей

1.5 Основные выводы

ГЛАВА 2. АНАЛИЗ ВЛИЯНИЯ ПАРАЗИТНЫХ ТОКОВ ПРИ РАБОТЕ С МЕМРИСТОРНОЙ КРОССБАР-МАТРИЦЕЙ

2.1 Используемые в исследовании модели устройств

2.1.1 Модель мемристора

2.1.2 Модель транзистора

2.2 Приемлемый диапазон разброса весов

2.3 Методика моделирования кроссбар-матрицы с различными мемристорными структурами

2.4 Анализ результатов моделирования и методика оценки шунтирующих токов

2.5 Токи разрядки в активной матрице кроссбар-элементов типа 1Т1Я

2.6 Влияние паразитных токов в кроссбар-матрице на работу нейросетевых алгоритмов

2.7 Оценка токов утечки через полевые транзисторы

2.8 Анализ предложенного подхода оценки паразитных эффектов и его использование при разработке мемристорных кроссбар-матриц

2.9 Основные выводы

ГЛАВА 3. ЭЛЕМЕНТЫ ПРОГРАММНО-АППАРАТНОГО КОМПЛЕКСА ДЛЯ МОДЕЛИРОВАНИЯ КОМПОНЕНТОВ НЕЙРОСИНАПТИЧЕСКОГО ЯДРА

3.1 Компоненты электрической схемы макета нейросинаптического ядра

3.1.1 Общая схема макета

3.1.2 Цифровая логика макета нейросинаптического ядра

3.1.3 Модуль усиления тока с биполярным ограничителем

3.1.4Модуль преобразователь ток-напряжение

3.2 Эмулятор нейросинаптического ядра и протокол обмена данными

3.3 Реализация коммутирующего устройства

3.4 Программа управления комплексом и эмулятор макета ядра

3.5 Основные выводы

ГЛАВА 4. ПОДХОДЫ РЕАЛИЗАЦИИ АППАРАТНОГО УСКОРИТЕЛЯ ИМПУЛЬСНЫХ НЕЙРОСЕТЕВЫХ АЛГОРИТМОВ

4.1 Программная и аппаратная реализация импульсного нейрона

4.1.1 Программная модель

4.1.2 Аппаратная реализация модели импульсного нейрона

4.2 Моделирование хеббовского обучения разработанной модели нейрона

4.3 Аппаратная реализация импульсного нейрона для дофаминоподобного обучения спайковой нейронной сети

4.4 Эффект стабилизации резистивных состояний под действием шума

4.4.1 Методология эксперимента

4.4.2 Моделирование с различными временами хранения резистивных состояний

4.4.3 Моделирования с различными разбросами напряжений переключения

4.4.4 Теоретическое обоснование эффекта стабилизации синаптических весов и их дообучения под действием входного шумового сигнала

4.5 Архитектура нейросинаптического ядра с аппаратной поддержкой БТБР

4.6 Основные выводы

ЗАКЛЮЧЕНИЕ

БЛАГОДАРНОСТИ

СПИСОК СОКРАЩЕНИЙ И УСЛОВНЫХ ОБОЗНАЧЕНИЙ

ПУБЛИКАЦИИ АВТОРА ПО ТЕМЕ ИССЛЕДОВАНИЯ

СПИСОК ЦИТИРУЕМОЙ ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А. СВИДЕТЕЛЬСТВА О РЕГИСТРАЦИИ ПРОГРАММ ДЛЯ ЭВМ

ВВЕДЕНИЕ

Введение диссертации (часть автореферата) на тему «Разработка принципов аппаратной реализации ядра нейросинаптического процессора на основе мемристивных устройств в архитектуре типа кроссбар»

Актуальность работы

Непрерывное развитие твердотельной электроники и компьютерных систем во многом определило успехи науки и техники во второй половине двадцатого и начале двадцать первого века и является все более укрепляющимся трендом в настоящее время. Свободный доступ научного сообщества к растущим с каждым годом вычислительным ресурсам позволяет выйти на качественно новый уровень исследований во многих областях, например, в расшифровке генома человека, обработке медицинских данных, разработке новых источников энергии и способов ее эффективного использования, и даже в астрономических наблюдениях и управлении космическими аппаратами.

Одним из подобных важнейших направлений является разработка нейросетевых алгоритмов - математических моделей систем связанных между собой нервных клеток, выполняющих функции по обработке информации. Несмотря на достаточно длительную историю развития, настоящий расцвет в данной области наступил с повсеместным распространением мощных аппаратных систем обработки визуальных изображений - графических процессоров (GPU). Благодаря многоядерной архитектуре, ориентированной на массовое выполнение операций векторно-матричного умножения, которые одновременно лежат и в основе построения изображений, и в работе нейросетевых алгоритмов, исследователи получили инструмент аппаратного моделирования работы сотен и тысяч связанных между собой нейронов. Это позволило добиться прорывных результатов в таких областях как: распознавание визуальных образов и речи, рукописного текста, языковой машинный перевод, кластеризация и классификация больших данных, беспилотное управление транспортными средствами, прогнозирование, планирование, принятие решений и многих других.

Однако концепции, которые были заложены в интегральные схемы процессоров на заре своего становления, не подразумевали работу устройств с такой степенью параллельности, которая наблюдается в биологических нервных

системах человека и животных (миллиарды элементарных вычислительных блоков (нейронов), связанных между собой). Согласно наиболее распространенной на сегодняшний день архитектуре вычислительных систем - фон Неймана, память устройства одновременно хранит в себе программный код и данные, в то время как система их обработки физически отделена от памяти и связана с ней посредством шины, через которую непрерывно передается информация в обоих направлениях. Такой подход обусловливает несколько критически важных проблем, таких как весьма высокое энергопотребление в сравнении с биологическим прототипом (мозгом) при решении задач искусственного интеллекта, а также необходимость развертывания сложных суперкомпьютерных систем для моделирования небольших, относительно человеческого мозга, нейронных сетей (НС), при этом функционирующих в режиме, далеком от реального масштаба времени. В настоящее время во всем мире проводится разработка специализированных нейроморфных процессоров для решения этой проблемы: было продемонстрировано, что цифровые ускорители со специализированной архитектурой выводят нейросетевые вычисления на принципиально новый уровень производительности при одновременном снижении уровня потребляемой энергии.

Вместе с тем, перспективным аппаратным подходом для дальнейшего совершенствования нейроморфных процессоров является использование мемристоров - электрических сопротивлений с эффектом памяти резистивных состояний. Их способность изменять и сохранять значение проводимости при определенном внешнем воздействии (эффект резистивного переключения) позволяет исследователям рассматривать мемристоры в качестве аналогов биологических синапсов, на основе которых на аппаратном уровне можно моделировать работу многослойных нейронных сетей. При этом, за счет реализации операции векторно-матричного умножения посредством физического сложения токов в архитектуре массива мемристоров типа кроссбар (на пересечении шин строк и столбцов) оказывается возможной реализация концепции вычислений непосредственно в памяти, то есть в мемристорных элементах, хранящих весовые

параметры эмулируемых нейронных сетей. Благодаря этому было продемонстрировано, что системы ускорения нейросетевых алгоритмов на основе мемристоров с точки зрения энергоэффективности на несколько порядков величины превосходят существующие решения на основе графических процессоров и минимум в 2 раза - решения на основе специализированных тензорных процессоров.

В то же время, массивы мемристорных элементов, выполненные в кроссбар архитектуре (например, активной 1T1R типа - ячейки с одним транзистором и одним мемристором расположены на пересечении шин строк и столбцов) и подходящие для аппаратного исполнения формальных нейросетей (со статической функцией активации нейрона), имеют ограничения при создании на их основе перспективных биоподобных вычислительных систем, реализующих импульсные, или спайковые, нейросетевые алгоритмы с возможностью самообучения на основе локальных правил изменения синаптических весов нейронов. Такие правила обеспечивают методы самоорганизованной настройки синаптических параметров нейронных сетей (то есть без учителя) и, в одном из популярных алгоритмов с использованием мемристоров - STDP (от англ. «Spike-Timing-Dependent Plasticity» - пластичность, зависящая от интервалов между импульсами (спайками)), осуществляются за счет наложения пре- и постсинаптических импульсов, подаваемых, соответственно, со стороны верхнего и нижнего электродов мемристорного элемента и следующих друг за другом с определенными задержками. В этом случае оказывается сложным организовать потоковые вычисления и одновременное обучение импульсных сетей в реальном масштабе времени. В этой связи, требуется разработка оригинальных принципов размещения мемристорных элементов в ядре нейросинаптического процессора.

Таким образом, разработка новых биоподобных архитектурных подходов с высокой степенью параллелизма и энергоэффективностью нейросетевых вычислений в памяти, и использование для этих целей качественно иной

компонентной базы на базе мемристоров является актуальной темой исследования в современной микроэлектронике.

Степень разработанности темы исследования

В настоящее время ведутся разработки специализированных цифровых схем ускорения нейросетевых вычислений, задействующих многоядерный архитектурный подход с поддержкой аппаратной эмуляции нейронов. Однако большинство из них обладает тем недостатком, что весовые параметры сети расположены в энергозависимой памяти ядер процессора. Таким образом для работы системы необходимо все время проводить считывание и запись данных, на что тратится существенно меньшее, чем в классических решениях на основе архитектуры фон Неймана, но все же значительное количество энергии.

В то же время, использование мемристорных структур, способных хранить и обрабатывать информацию локально, позволяет существенно улучшить энергетические и скоростные характеристики процессора. Как было отмечено, основной строительной единицей в таких системах является мемристорный массив кроссбар-элементов, который отличается возможностью размещения синаптических весов на кристалле с крайне высокой плотностью, обеспечивает логический вывод (исполнение) нейросети за счет электрофизических вычислений в памяти и тем самым обусловливает высокие эксплуатационные характеристики процессорных систем на его основе. К настоящему моменту ведущими мировыми научными группами было реализовано несколько демонстрационных вычислительных систем на базе различных мемристорных кроссбар-матриц, интегрированных с логикой на основе комплементарных структур металл-оксид-полупроводник (КМОП). В отечественной науке такие системы пока не представлены.

Целью работы является разработка принципиально новых нейроморфных подходов к физической реализации интеллектуальных алгоритмов с использованием оригинальной аналоговой компонентной базы в виде

энергонезависимых мемристорных синаптических элементов и искусственных нейронов.

Достижение поставленной цели связано с решением следующих задач:

1. Создание эффективного способа оценки работоспособности матрицы мемристорных структур в архитектуре типа 1T1R на основе измерений возникающих в ней паразитных токов и физических параметров входящих в кроссбар-массив элементов.

2. Разработка элементов программно-аппаратного комплекса для моделирования и тестирования работы компонентов нейросинаптического ядра; программной и аппаратной реализаций импульсного нейрона с битреугольной формой импульса; программной и аппаратной реализаций импульсного нейрона с поддержкой изменения формы спайка с целью обеспечения дофаминоподобного обучения.

3. Исследование влияние формы импульсов нейронов и переходных электрофизических процессов в комплементарных структурах металл-оксид-полупроводник на работу нейросетевых алгоритмов.

4. Исследование эффекта стабилизации значений синаптических весов нейросети под действием входного шумового сигнала, а также влияния разброса характеристик мемристорных структур на исследуемый процесс стабилизации.

5. Разработка архитектуры нейросинаптического ядра, реализующей на аппаратном уровне функционирование перспективных с точки зрения энергопотребления импульсных нейросетевых алгоритмов с мемристорными синаптическими весами.

Методология и методы исследования

Моделирование мемристорных структур в архитектуре типа кроссбар, а также программных и аппаратных компонент нейросинаптических ядер проводилось с применением средств разработки компонент интегральных микросхем: программ для моделирования аналоговых и цифровых цепей - Cadence

Virtuoso и Cadence IUS. Электрофизические исследования характеристик мемристоров выполнялись с использованием аналитической зондовой станции Cascade Microtech PM5 с источником-измерителем National Instruments PXIe-4140, программируемым в среде LABView.

Научная новизна:

1. Рассмотрено комплексное влияние переходных перезарядных процессов, токов шунтирования и утечки на работу активной матрицы кроссбар-элементов. На основе полученных результатов предложена методика оценки пригодности кроссбар-матрицы для решения задач искусственного интеллекта.

2. Разработано аппаратное исполнение импульсного нейрона с поддержкой двунаправленной передачи настраиваемых по форме битреугольных и бипрямоугольных импульсов, что дает возможность выполнения и обучения импульсных нейросетевых алгоритмов с мемристорными синаптическими связями.

3. Установлено влияние формы импульсов нейронов на процесс сходимости весов в хеббовском обучении импульсного нейрона. Продемонстрирована прямая пропорциональность полезной площади пересечения пре- и постсинаптических импульсов и скорости обучения нейрона на примерах прямоугольных и битреугольных импульсов.

4. Продемонстрирован эффект стабилизации ненадежных по своим временным характеристикам синаптических весов импульсной нейросети, а также процесс их дообучения под действием входного шумового сигнала низкой частоты (относительно частот, используемых для обучения), подаваемого на все входы системы. Показано, что функциональное состояние сети под действием данного эффекта стабильно для следующих диапазонов характеристик мемристорных весов: разброс по напряжениям переключения - не более 10%, время хранения резистивного состояния -не менее 103 секунд.

5. Разработана оригинальная архитектура нейросинаптического ядра с разделенными мемристорными ячейками и управляющей КМОП-логикой, обеспечивающей возможность выполнения в реальном масштабе времени как вычислений, так и одновременно обучения с учителем и без учителя импульсной нейронной сети на основе локальных правил модификации ее мемристорных синаптических весов за счет наложения пре- и постсинаптических импульсов напряжения.

Научная и практическая значимость

Научная значимость работы заключается в разработке и программно-аппаратном моделировании новых нейроморфных способов обработки информации, с использованием аналоговых мемристорных ячеек в качестве синаптических элементов и оригинальных импульсных нейронов. Такой подход в перспективе должен обеспечить создание нового поколения ускорителей систем искусственного интеллекта: с высокими энергоэффективностью и производительностью вычислений, способностью к пространственно-временному кодированию информации, возможностью обучения с учителем и самообучения на основе биологически правдоподобных методов типа динамической пластичности синаптических весов, зависящей от времени прихода импульсов, а также возможностью обучения с подкреплением дофаминоподобного типа, моделирующего естественное взаимодействие обучающегося организма с окружающей средой. Таким образом, открывается потенциальная возможность создания частично автономных аппаратно-программных интеллектуальных комплексов, функционирующих и одновременно обучающихся в режиме реального времени на основе непрерывно поступающих не аннотированных человеком данных.

Практическая значимость обусловлена следующими положениями:

1. Полученная методика оценки паразитных токов позволяет рассчитать максимальный размер мемристорной кроссбар-матрицы, при котором значения паразитных токов не будут превышать критическую величину,

что необходимо для надежной работы системы. При этом учитывается общее количество элементов в кроссбар-матрице и их физические параметры. Такая оценка может быть также полезна, когда необходимо провести подбор свойств мемристоров на основе уже заданного количества синаптических связей в массиве мемристорных элементов, спроектированном под определенный тип задач.

2. Поддержание достигнутого в процессе обучения состояния мемристорной памяти с помощью приложения входного шумового сигнала, с одной стороны, может быть прототипом аналогичного по функциональности механизма в биологической нервной системе, а с другой стороны, дает возможность построения надежных импульсных нейронных сетей, состоящих из нестабильных аналоговых элементов.

3. Возможность двунаправленной передачи импульсов разработанных моделей нейронов, то есть с их коммутацией как на предыдущий, так и на последующий слои сети, способствует функционированию системы в режиме реального времени. Это обеспечивает, с одной стороны, исполнение импульсного нейросетевого алгоритма (прямая передача сигнала), а также настройку мемристорных весов нейрона (обратное распространение сигнала), с другой стороны. Кроме того, одна из представленных реализаций импульсного нейрона поддерживает гибкую настройку формы спайка в процессе работы нейросети, что дает возможность реализовать на аппаратном уровне механизмы обучения с подкреплением, основанных на наблюдаемой в биологических прототипах дофаминовой модуляции синаптических связей.

4. Оригинальный архитектурный подход создания нейросинаптического ядра, который заключается в разделении матрицы кроссбар-элементов на отдельные столбцы, позволяет реализовать исполнение и обучение импульсных нейросетевых алгоритмов на аппаратном уровне в масштабе реального времени. Это становится возможным ввиду исключения

необходимости в непосредственном расчете необходимых изменений синаптических весов средствами КМОП-логики (требующем дополнительных временных ресурсов) благодаря непрерывной потоковой настройке весовых коэффициентов, основанной на локальных правилах модификации синаптических весов типа динамической пластичности.

На защиту выносятся:

1. Метод оценки величины паразитных токов в мемристорной кроссбар-матрице с архитектурой «один транзистор на каждый мемристор» (1ТЖ), учитывающий электрофизические характеристики мемристорных и транзисторных элементов, который дает возможность оценить максимальный размер массива кроссбар-элементов, удовлетворяющий условию считывания состояний мемристоров без ошибок.

2. Программная и аппаратная модели нейрона с настраиваемой формой импульса, динамически изменяемой амплитудой и двунаправленным распространением сигналов обеспечивает реализацию импульсных нейронных сетей в ядерной архитектуре и с возможностью дофаминоподобного обучения с подкреплением.

3. Установленные закономерности, согласно которым форма генерируемого нейроном импульса оказывает влияние на процесс обучения нейросети, определяя не только скорость сходимости мемристорных весов к ожидаемым значениям, но и характер их изменения посредством модулирования формы окна динамической пластичности типа STDP.

4. Установленные закономерности, согласно которым низкочастотный шумовой сигнал, подаваемый на все входы однослойной импульсной нейронной сети, может быть использован для стабилизации или дополнительной тонкой настройки резистивных состояний мемристорных синаптических весов, в том числе при разбросе напряжений переключения и времен хранения резистивных аналоговых состояний.

5. Модель нейросинаптического ядра с оригинальным архитектурным подходом к формированию матрицы мемристорных кроссбар-элементов, позволяющая организовать одновременные исполнение и обучение импульсных нейросетевых алгоритмов в реальном масштабе времени.

Личный вклад автора

Все работы в рамках диссертационного исследования И.А. Суражевский выполнил лично, а именно:

1. Исследовал величины шунтирующих токов в мемристорных матрицах кроссбар-элементов и влияние переходных процессов в КМОП структурах на работу элементарных нейросетевых алгоритмов с мемристорными синаптическими связями.

2. Исследовал влияние низкочастотного шумового сигнала на процесс стабилизации мемристорных весов нейросети.

3. Разработал компоненты программно-аппаратного комплекса для ускорения работы формальных нейросетевых алгоритмов, программные и аппаратные реализации импульсных нейронов.

4. Разработал программное описание оригинальной архитектуры нейросинаптического ядра для аппаратного ускорения работы импульсных нейросетевых алгоритмов.

5. Участвовал в подготовке к печати публикации по теме диссертации и доложил полученные результаты на ряде конференций.

Степень достоверности и апробация работы

Достоверность полученных в работе результатов определяется надёжностью и взаимным дополнением применявшихся методов исследования, повторяемостью значений измеряемых параметров в многочисленных экспериментах.

Основные положения диссертационной работы докладывались и обсуждались на всероссийских и международных конференциях:

1. XXIV Международная конференция студентов, аспирантов и молодых учёных «Ломоносов» (г. Москва, 10 апреля - 14 апреля 2017 г.).

2. 60-я научная конференция МФТИ (г. Москва, 20 - 25 ноября 2017 г.).

3. 5-й международный форум «Микроэлектроника 2019» (г. Алушта, 30 сентября - 4 октября 2019 г.).

4. 6-й международный форум «Микроэлектроника 2020» (г. Ялта, 28 сентября - 3 октября 2020 г.).

5. 7-й международный форум «Микроэлектроника 2021» (г. Алушта, 3 октября - 9 октября 2021 г.).

Публикации

Основные результаты диссертации изложены в 16 работах, в том числе 4 из которых являются статьями в рецензируемых изданиях, рекомендованных ВАК РФ (4 статьи опубликованы в журналах, входящих в международные базы данных Web of Science, Scopus), 6 зарегистрированных программах для ЭВМ и 5 тезисах конференций. Список публикаций приведен в конце диссертации.

Структура и объем диссертации

Диссертация состоит из введения, четырех глав, заключения, списка литературы из 124 наименований и 1 приложения из 6 страниц. Работа изложена на 153 страницах, содержит 56 рисунков и 8 таблиц.

ГЛАВА 1. СОВРЕМЕННОЕ ПОДХОДЫ АППАРАТНОГО УСКОРЕНИЯ НЕЙРОСЕТЕВЫХ АЛГОРИТМОВ

Идея создания вычислительной системы, которая была бы способна обрабатывать информацию быстрее, чем человек, на протяжении десятилетий была движущей силой исследований в области электроники, и архитектура Джона фон Неймана[1] (рисунок 1.1а) стала четким стандартом такого устройства. Тем не менее, ее неизбежные сравнения с организацией структуры человеческого мозга подчеркивают их значительные различия как по величине потребляемой энергии, так и по эффективности решения задач искусственного интеллекта. Это приводит к естественному вопросу о возможности создания альтернативных архитектур, инспирированных биологическими прототипами.

Семейство электронных устройств, в основе которых заложен данный подход, определяются термином «нейроморфные вычисления», введенным в 1990 году Карвером Мидом [2]. Их отличительными чертами являются малое энергопотребление и высокая степень параллельности архитектуры, состоящей из небольших вычислительных блоков - нейронов, объединенных друг с другом через синаптические связи, благодаря чему возможно локальное совмещение функций хранения и обработки информации (рисунок 1.1 б). Такой подход позволил не только эффективно эмулировать работу нейросетевых алгоритмов [3, 4], но и преодолеть узкое место архитектуры фон Неймана [5], которое заключается в низкой пропускной способности шины между процессором и памятью, и, как следствие, низкой энергетической эффективности таких систем.

Рисунок 1.1 — Сравнение (а) фон Неймановской и (б) биоподобной вычислительных

архитектур.

1.1 Цифровые средства аппаратного ускорения нейросетевых алгоритмов

1.1.1 Графические ускорители

Несмотря на значительный теоретический и практический задел исследований в области нейроморфных систем, значительно продвинуться в данной области удалось только с повсеместным распространением устройств аппаратного ускорения обработки графических изображений (GPU), что, в свою очередь, связано с быстрым развитием индустрии компьютерных игр в конце 1990-х годов.

Тесное взаимодействие таких далеких друг от друга областей обусловлено спецификой процесса рендеринга непрерывно изменяющихся моделей объектов, находящихся в видеокадре. Он заключается в необходимости выполнения значительного количества операций вектор-матричного умножения, т.к. объект задан набором координат в пространстве, над которыми необходимо совершить некоторые преобразования в процессе создания нового кадра с целью визуализации его перемещения или изменения. А так как сами математические операции над наборами координат независимы друг от друга для отдельных объектов, то с

данной задачей наилучшим образом справляются системы с большим количеством простых, в сравнении с используемыми в CPU, и работающих параллельно ядер [6]. (рисунок 1.2).

Рисунок 1.2 — 512-ти ядерная архитектура «Ферми» графического ускорителя NVIDIA [6].

Аналогичная природа независимых вектор-матричных вычислений лежит в основе работы искусственной нейросети, в которой отдельно взятые элементы -нейроны - «взвешивают» входящие в них сигнальные векторы от других элементов сети через набор синаптических весов. Благодаря этому возможно перекладывание структуры нейросетевого алгоритма на элементарные ядра графического ускорителя, что не только делает возможной аппаратную реализацию крупных нейросетей, но и в разы ускоряет процесс их обучения в сравнении со стандартными CPU [7, 8].

Это позволило добиться значительного продвижения в различных прикладных областях: распознавание объектов окружающей среды, текста, речи, отдельных сцен и т.п. [9-11]. При этом в отдельных случаях разработанные нейросетевые алгоритмы показывают результаты, сравнимые с человеческим мозгом или лучше: классификация образов базы ImageNet на уровне 98% [12, 13], решение игровых задач Го и Atari и др. [14-17].

Тем не менее, непрерывное совершенствование способов обучения нейросетей и увеличение размеров их архитектур приводит к значительному увеличению времени обучения, вплоть до нескольких недель и месяцев [18, 19], не учитывая десятков киловатт потребляемой для этого мощности, что, в некотором смысле, весьма явно отображает ограничения архитектур неспециализированных для задач искусственного интеллекта аппаратных вычислительных средств.

1.1.2 Тензорные процессоры

Успех развития нейросетевых технологий в 2000-х годах, их активное усложнение и внедрение в поисковые системы, в частности алгоритмов распознавания голоса, привели к необходимости значительного увеличения облачных вычислительных мощностей, на которых они выполнялись, вплоть до удвоения количества центров обработки данных, что, с одной стороны невыгодно с экономической точки зрения, а с другой стороны могло решить проблему лишь на время [20]. Ответом на данный вызов стала разработка компанией Google специализированной цифровой интегральной схемы, которая ориентирована на обработку тензорных данных глубоких нейронных сетей (TPU).

Выбор архитектуры будущего устройства и отказ от графических ускорителей было обоснован двумя причинами (рисунок 1.3):

- Первая заключается в подходе к границе законов Мура и Деннарда в 2006 году [21], согласно которым была достигнута максимальная производительность одноядерных систем при максимально возможной и не приводящей к выходу из строя микросхемы выделяемой на единицу площади мощности;

Список литературы диссертационного исследования кандидат наук Суражевский Игорь Алексеевич, 2023 год

СПИСОК ЦИТИРУЕМОЙ ЛИТЕРАТУРЫ

1. Sejnowski T. J. The Computer and the Brain Revisited // IEEE Ann. Hist. Comput. 1989. Vol. 11. P. 197-201.

2. Mead C. Neuromorphic Electronic Systems Proceedings of the IEEE 1990. vol. 78. P. 1629-1636.

3. Chiang M. L., Lu T. G., Kuo J. B. Analogue adaptive neural network circuit // IEE Proceedings, Part G Circuits, Devices Syst. 1991. Vol. 138. P. 717-723.

4. Burr J. B. Digital Neural Network Implementations 1 Introduction 2 Classifying VLSI implementations // Neural networks, concepts, Appl. implementations. 1995. P. 1-48.

5. Monroe D. Neuromorphic computing gets ready for the (really) big time // Commun. ACM. 2014. Vol. 57. P. 13-15.

6. Nickolls J., Dally W. J. The GPU computing era // IEEE Micro. 2010. Vol. 30. P. 56-69.

7. Strigl D., Kofler K., Podlipnig S. Performance and scalability of GPU-based convolutional neural networks // Proc. 18th Euromicro Conf. Parallel, Distrib. Network-Based Process. PDP 2010. 2010. P. 317-324. doi:10.1109/PDP.2010.43.

8. Oh K. S., Jung K. GPU implementation of neural networks // Pattern Recognit. 2004. Vol. 37. P. 1311-1314.

9. Gonzalez T. F. Handbook of approximation algorithms and metaheuristics in Handbook of Approximation Algorithms and Metaheuristics (2007). P. 1-1432. doi:10.1201/9781420010749.

10. Cao Q., Balasubramanian N., Balasubramanian A. MobiRNN: Efficient recurrent neural network execution on mobile GPU // EMDL 2017 - Proc. 1st Int. Work. Deep Learn. Mob. Syst. Appl. co-located with MobiSys 2017. 2017. P. 1-6. doi:10.1145/3089801.3089804.

11. Braun H., Luitjens J., Leary R., Kaldewey T., Povey D. Gpu-Accelerated Viterbi Exact Lattice Decoder for Batched Online and Offline Speech Recognition // ICASSP, IEEE Int. Conf. Acoust. Speech Signal Process. - Proc. 2020. Vol. 2020-

May. P. 7874-7878.

12. He K., ZhangX., Ren S., Sun J. Deep residual learning for image recognition // Proc. IEEE Comput. Soc. Conf. Comput. Vis. Pattern Recognit. 2016. Vol. 2016-Decem. P. 770-778.

13. Szegedy C., Liu W., Jia Y., Sermanet P., ReedS., Anguelov D., Erhan D., Vanhoucke V., Rabinovich A. Going deeper with convolutions // Proc. IEEE Comput. Soc. Conf. Comput. Vis. Pattern Recognit. 2015. Vol. 07. P. 1-9.

14. Mnih V., Kavukcuoglu K., Silver D., Graves A., Antonoglou I., Wierstra D., RiedmillerM. Playing Atari with Deep Reinforcement Learning // NIPS Deep Learn. Work. 2013. 2013. P. 1-9.

15. Silver D., Huang A., Maddison C. J., Guez A., Sifre L., Van Den Driessche G., Schrittwieser J., Antonoglou I., Panneershelvam V., LanctotM., Dieleman S., Grewe D., Nham J., Kalchbrenner N., Sutskever I., Lillicrap T., Leach M., Kavukcuoglu K., Graepel T., et al. Mastering the game of Go with deep neural networks and tree search // Nature. 2016. Vol. 529. P. 484-489.

16. Ye D., Chen G., Zhao P., Qiu F., Yuan B., Zhang W., Chen S., Sun M., Li X., Li S., Liang J., Lian Z., Shi B., Wang L., Shi T., Fu Q., Yang W., Huang L. Supervised Learning Achieves Human-Level Performance in MOBA Games: A Case Study of Honor of Kings // IEEE Trans. Neural Networks Learn. Syst. 2020. P. 1-11. doi:10.1109/TNNLS.2020.3029475.

17. Shao K., Zhu Y., Zhao D. StarCraft Micromanagement with Reinforcement Learning and Curriculum Transfer Learning // IEEE Trans. Emerg. Top. Comput. Intell. 2019. Vol. 3. P. 73-84.

18. Simonyan K., Zisserman A. Very deep convolutional networks for large-scale image recognition // 3rd Int. Conf. Learn. Represent. ICLR 2015 - Conf. Track Proc. 2015. P. 1-14.

19. Iandola F. Exploring the Design Space of Deep Convolutional Neural Networks at Large Scale // EECS Dep. Univ. California, Berkeley. 2016.

20. Jouppi N., Young C., Patil N., Patterson D. Motivation for and Evaluation of the

First Tensor Processing Unit // IEEE Micro. 2018. Vol. 38. P. 10-19.

21. BohrM. A 30 Year Retrospective on Dennard's MOSFET Scaling Paper // IEEE Solid-State Circuits Newsl. 2009. Vol. 12. P. 11-13.

22. John L. Hennessy; David A. Patterson. Computer Architecture: A Quantitative Approach // Cambridge Morgan Kaufmann Publ. 2019. P. 1527.

23. Jouppi N. P., Young C., Patil N., Patterson D., Agrawal G., Bajwa R., Bates S., Bhatia S., Boden N., Borchers A., Boyle R., Cantin P. L., Chao C., Clark C., Coriell J., Daley M., Dau M., Dean J., Gelb B., et al. In-datacenter performance analysis of a tensor processing unit // Proc. - Int. Symp. Comput. Archit. 2017. Vol. Part F1286. P. 1-12.

24. Wang Y. E., Wei G. -Y., Brooks D. Benchmarking TPU, GPU, and CPU Platforms for Deep Learning // arXiv: 1907.10701. 2019.

25. Павлов С.И. Системы высокопроизводительных вычислений в 2017-2018 годах: обзор достижений и анализ рынков // CAD/CAM/CAE Obs. 2019. Т. 3. С. 65-79.

26. Петричкович Я., Солохина Т., Беляев А., Кузнецов Д., Меньшенин Л., Путря Ф., Функнер А., Фролова С., Гусев В., Янакова Е. RoboDeus - 50-ЯДЕРНАЯ ГЕТЕРОГЕННАЯ СнК ДЛЯ ВСТРАИВАЕМЫХ СИСТЕМ И РОБОТОТЕХНИКИ // Электроника НТБ. 2020. Т. 198. С. 52-63.

27. Cerezuela-Escudero E., Jimenez-Fernandez A., Paz-Vicente R., Dominguez-Morales M., Linares-Barranco A., Jimenez-Moreno G. Musical notes classification with neuromorphic auditory system using FPGA and a convolutional spiking network // Proc. Int. Jt. Conf. Neural Networks. 2015. Vol. 2015-Septe. P. 1-7.

28. Benrekia F., Attari M., Bermak A., Belhout K. FPGA implementation of a neural network classifier for gas sensor array applications // 2009 6th Int. MultiConference Syst. Signals Devices, SSD 2009. 2009. P. 2-7. doi:10.1109/SSD.2009.4956804.

29. Özdemir A. T., Dani§Man K. Fully parallel ann-based arrhythmia classifier on a

single-chip fpga: Fpaac // Turkish J. Electr. Eng. Comput. Sci. 2011. Vol. 19. P. 667-687.

30. Kim J. S., Jung S. Hardware implementation of a neural network controller on FPGA for a humanoid robot arm // IEEE/ASME Int. Conf. Adv. Intell. Mechatronics, AIM. 2008. P. 1164-1169. doi:10.1109/AIM.2008.4601827.

31. Solovyev R., Kustov A., Telpukhov D., Rukhlov V., Kalinin A. Fixed-point convolutional neural network for real-time video processing in FPGA // Proc. 2019 IEEE Conf. Russ. Young Res. Electr. Electron. Eng. ElConRus 2019. 2019. P. 1605-1611. doi:10.1109/EIConRus.2019.8656778.

32. Han S., Kang J., Mao H., Hu Y, Li X., Li Y, Xie D., Luo H., Yao S., Wang Y., Yang H., Dally W. J. ESE: Efficient speech recognition engine with sparse LSTM on FPGA // FPGA 2017 - Proc. 2017 ACM/SIGDA Int. Symp. Field-Programmable Gate Arrays. 2017. P. 75-84. doi:10.1145/3020078.3021745.

33. Suda N., Chandra V., Dasika G., Mohanty A., Ma Y., Vrudhula S., Seo J. S., Cao Y. Throughput-optimized openCL-based FPGA accelerator for large-scale convolutional neural networks // FPGA 2016 - Proc. 2016 ACM/SIGDA Int. Symp. Field-Programmable Gate Arrays. 2016. P. 16-25. doi:10.1145/2847263.2847276.

34. Shawahna A., Sait S. M., El-Maleh A. FPGA-Based accelerators of deep learning networks for learning and classification: A review // IEEE Access. 2019. Vol. 7. P. 7823-7859.

35. Guo K., Sui L., Qiu J., Yu J., Wang J., Yao S., Han S., Wang Y., Yang H. AngelEye: A complete design flow for mapping CNN onto embedded FPGA // IEEE Trans. Comput. Des. Integr. Circuits Syst. 2018. Vol. 37. P. 35-47.

36. Шевченко П.А., Фомин Д.В., Черников В.М. В. П. Е. Применение микропроцессора NM6403 для эмуляции нейронных сетей // Нейрокомпьютеры и их применение. 1998. Т. 3. С. 46-56.

37. Alexander V. C., Vladimir M. C., Pavel E. V., Alexander M. S. High-performance NMC4 Vector Processor Core for Fixed and Floating Point Calculations //

Nanoindustry Russ. 2018. P. 124-128. doi:10.22184/1993-8578.2018.82.124.128.

38. Мушкаев С. В. Высокопроизводительные дискретные преобразования на процессорах Neuromatrix с ядром NMC3 // Образовательные ресурсы и технологии. 2014. Т. 7. С. 107-112.

39. Кашкаров В. Ядро NeuroMatrix. Эффективная реализация фильтров-сверток. // Электроника: Наука, технология, бизнес. 2000. С. 22-25.

40. Таранин С. В., Бирюков А. А., Таранин С. В. Процессор 1879ВМ6Я. Реализация глубоких свёрточных нейронных сетей. // DSPA Вопросы применения цифровой обработки сигналов. 2017. Т. 4. С. 191-195.

41. Merolla P., Arthur J., Akopyan F., Imam N., Manohar R., Modha D. S. A digital neurosynaptic core using embedded crossbar memory with 45pJ per spike in 45nm // Proc. Cust. Integr. Circuits Conf. 2011. P. 1-4. doi:10.1109/CICC.2011.6055294.

42. Akopyan F., Sawada J., Cassidy A., Alvarez-Icaza R., Arthur J., Merolla P., Imam N., Nakamura Y., Datta P., Nam G. J., Taba B., Beakes M., Brezzo B., Kuang J. B., Manohar R., Risk W. P., Jackson B., Modha D. S. TrueNorth: Design and Tool Flow of a 65 mW 1 Million Neuron Programmable Neurosynaptic Chip // IEEE Trans. Comput. Des. Integr. Circuits Syst. 2015. Vol. 34. P. 1537-1557.

43. Andreopoulos A., Taba B., Cassidy A. S., Alvarez-Icaza R., Flickner M. D., Risk W. P., Amir A., Merolla P. A., Arthur J. V., Berg D. J., Kusnitz J. A., Datta P., Esser S. K., Appuswamy R., Barch D. R., Modha D. S. Visual saliency on networks of neurosynaptic cores // IBM J. Res. Dev. 2015. Vol. 59. P. 1-16.

44. Esser S. K., Andreopoulos A., Appuswamy R., Datta P., Barch D., Amir A., Arthur J., Cassidy A., Flickner M., Merolla P., Chandra S., Basilico N., Carpin S., Zimmerman T., Zee F., Alvarez-Icaza R., Kusnitz J. A., Wong T. M., Risk W. P., et al. Cognitive computing systems: Algorithms and applications for networks of neurosynaptic cores // Proc. Int. Jt. Conf. Neural Networks. 2013. P. 1362-1362. doi:10.1109/IJCNN.2013.6706746.

45. Wen W., Wu C, Wang Y., Nixon K., Wu Q., Barnell M., Li H., Chen Y. A new

learning method for inference accuracy, core occupation, and performance co-optimization on TrueNorth chip // Proc. - Des. Autom. Conf. 2016. Vol. 05-09-June. P. 2-7.

46. Nurse E., MashfordB. S., Yepes A. J., Kiral-KornekI., Harrer S., Freestone D. R. Decoding EEG and LFP signals using deep learning: Heading truenorth // 2016 ACM Int. Conf. Comput. Front. - Proc. 2016. P. 259-266. doi:10.1145/2903150.2903159.

47. Esser S. K., Appuswamy R., Merolla P. A., Arthur J. V., Modha D. S. Backpropagation for energy-efficient neuromorphic computing // Adv. Neural Inf. Process. Syst. 2015. Vol. 2015-Janua. P. 1117-1125.

48. Cao Y., Chen Y., Khosla D. Spiking Deep Convolutional Neural Networks for Energy-Efficient Object Recognition // Int. J. Comput. Vis. 2015. Vol. 113. P. 5466.

49. Канглер В.М. Нейроморфный чип «Алтай», ориентированный на применение в системах технического зрения, РТК и беспилотных транспортных средствах // Третий Всероссийский научно-практический семинар «Беспилотные транспортные средства с элементами искусственного интеллекта» (БТС-ИИ-2016, 22-23 сентября 2016 г., г. Иннополис, Республика Татарстан, Россия) Труды семинара. - М Изд-во «Перо». 2016. С. 169-181.

50. Davies M., Srinivasa N., Lin T. H., Chinya G., Cao Y., Choday S. H., Dimou G., Joshi P., Imam N., Jain S., Liao Y., Lin C. K., Lines A., Liu R., Mathaikutty D., McCoy S., Paul A., Tse J., Venkataramanan G., et al. Loihi: A Neuromorphic Manycore Processor with On-Chip Learning // IEEE Micro. 2018. Vol. 38. P. 8299.

51. Demin V., Nekhaev D. Recurrent spiking neural network learning based on a competitive maximization of neuronal activity // Front. Neuroinform. 2018. Vol. 12. P. 79.

52. Pei J., DengL., Song S., Zhao M., Zhang Y., Wu S., Wang G., Zou Z., Wu Z., He

W., Chen F., DengN, Wu S., Wang Y., Wu Y, Yang Z, Ma C, Li G, Han W., et al. Towards artificial general intelligence with hybrid Tianjic chip architecture // Nature. 2019. Vol. 572. P. 106-111.

53. DengL., Wang G., Li G., Li S., LiangL., Zhu M., Wu Y., Yang Z., Zou Z., Pei J., Wu Z., HuX., Ding Y., He W., Xie Y., Shi L. Tianjic: A unified and scalable chip bridging spike-based and continuous neural computation // IEEE J. Solid-State Circuits. 2020. Vol. 55. P. 2228-2246.

54. Chen Y. H., Krishna T., Emer J. S., Sze V. Eyeriss: An Energy-Efficient Reconfigurable Accelerator for Deep Convolutional Neural Networks // IEEE J. Solid-State Circuits. 2017. Vol. 52. P. 127-138.

55. Moreira O., Yousefzadeh A., Chersi F., Kapoor A., Zwartenkot R. J., Qiao P., Cinserin G., Khoei M. A., LindwerM., Tapson J. NeuronFlow: A Hybrid Neuromorphic - Dataflow Processor Architecture for AI Workloads // Proc. - 2020 IEEE Int. Conf. Artif. Intell. Circuits Syst. AICAS 2020. 2020. P. 74-77. doi:10.1109/AICAS48895.2020.9073999.

56. Talpes E., Gorti A., Sachdev G. S., Sarma D. Das, Venkataramanan G., Bannon P., McGee B., Floering B., Jalote A., Hsiong C., Arora S. Compute solution for tesla's full self-driving computer // IEEE Micro. 2020. Vol. 40. P. 25-35.

57. Ma D., Shen J., Gu Z., ZhangM., Zhu X., Xu X., Xu Q., Shen Y., Pan G. Darwin: A neuromorphic hardware co-processor based on spiking neural networks // J. Syst. Archit. 2017. Vol. 77. P. 43-51.

58. Henry G., Palangpour P., Thomson M., Gardner J. S., Arden B., Donahue J., Houck K., Johnson J., O 'brien K., Petersen S., Seroussi B., Walker T. HighPerformance Deep-Learning Coprocessor Integrated into x86 SoC with Server-Class CPUs Industrial Product // Proc. - Int. Symp. Comput. Archit. 2020. Vol. 2020-May. P. 15-26.

59. Marr B., Hasler J. Compiling probabilistic, bio-inspired circuits on a field programmable analog array // Front. Neurosci. 2014. Vol. 8. P. 1-9.

60. Liu M., Yu H., Wang W. FPAA based on integration of CMOS and nanojunction

devices for neuromorphic applications // Lect. Notes Inst. Comput. Sci. Soc. Telecommun. Eng. 2009. Vol. 3 LNICST. P. 44-48.

61. Sharp T., Galluppi F., Rast A., Furber S. Power-efficient simulation of detailed cortical microcircuits on SpiNNaker // J. Neurosci. Methods. 2012. Vol. 210. P. 110-118.

62. Painkras E., Plana L. A., Garside J., Temple S., Galluppi F., Patterson C., Lester D. R., Brown A. D., Furber S. B. SpiNNaker: A 1-W 18-core system-on-chip for massively-parallel neural network simulation // IEEE J. Solid-State Circuits. 2013. Vol. 48. P. 1943-1953.

63. Eliasmith C. A large-scale model of the functioning brain (Science (1202)) // Science (80-. ). 2012. Vol. 338. P. 1420.

64. Izhikevich E. M. Simple model of spiking neurons // IEEE Trans. Neural Networks. 2003. Vol. 14. P. 1569-1572.

65. Benjamin B. V., Gao P., McQuinn E., Choudhary S., Chandrasekaran A. R., Bussat J. M., Alvarez-Icaza R., Arthur J. V., Merolla P. A., Boahen K. Neurogrid: A mixed-analog-digital multichip system for large-scale neural simulations // Proc. IEEE. 2014. Vol. 102. P. 699-716.

66. Prezioso M., Merrikh-Bayat F., Hoskins B. D., Adam G. C., Likharev K. K., Strukov D. B. Training and operation of an integrated neuromorphic network based on metal-oxide memristors // Nature. 2015. Vol. 521. P. 61-64.

67. Jiang H., Han L., Lin P., Wang Z., Jang M. H., Wu Q., Barnell M., Yang J. J., Xin H. L., Xia Q. Sub-10 nm Ta Channel Responsible for Superior Performance of a HfO2 Memristor // Sci. Rep. 2016. Vol. 6. P. 1-8.

68. Minnekhanov A. A., Emelyanov A. V., Lapkin D. A., Nikiruy K. E., Shvetsov B. S., Nesmelov A. A., Rylkov V. V., Demin V. A., Erokhin V. V. Parylene Based Memristive Devices with Multilevel Resistive Switching for Neuromorphic Applications // Sci. Rep. 2019. Vol. 9. P. 10800.

69. Li C., Belkin D., Li Y., Yan P., Hu M., Ge N., Jiang H., Montgomery E., Lin P., Wang Z., Song W., Strachan J. P., Barnell M., Wu Q., Williams R. S., Yang J. J.,

Xia Q. Efficient and self-adaptive in-situ learning in multilayer memristor neural networks // Nat. Commun. 2018. Vol. 9. P. 2385.

70. Cai F., Correll J. M., Lee S. H., Lim Y., Bothra V., Zhang Z., Flynn M. P., Lu W. D. A fully integrated reprogrammable memristor-CMOS system for efficient multiply-accumulate operations // Nat. Electron. 2019. Vol. 2. P. 290-299.

71. Emelyanov A. V., Lapkin D. A., Demin V. A., Erokhin V. V., Battistoni S., Baldi G., Dimonte A., Korovin A. N., Iannotta S., Kashkarov P. K., KovalchukM. V. First steps towards the realization of a double layer perceptron based on organic memristive devices // AIP Adv. 2016. Vol. 6.

72. Shchanikov S., Zuev A., Bordanov I., Danilin S., Lukoyanov V., Korolev D., Belov A., Pigareva Y., Gladkov A., Pimashkin A., Mikhaylov A., Kazantsev V., Serb A. Designing a bidirectional, adaptive neural interface incorporating machine learning capabilities and memristor-enhanced hardware // Chaos, Solitons and Fractals. 2021. Vol. 142. P. 110504.

73. Zidan M. A., Fahmy H. A. H., Hussain M. M., Salama K. N. Memristor-based memory: The sneak paths problem and solutions // Microelectronics J. 2013. Vol. 44. P. 176-183.

74. Kim K. H., Gaba S., Wheeler D., Cruz-Albrecht J. M., Hussain T., Srinivasa N., Lu W. A functional hybrid memristor crossbar-array/CMOS system for data storage and neuromorphic applications // Nano Lett. 2012. Vol. 12. P. 389-395.

75. Srinivasan V. S. S., Chopra S., Karkare P., Bafna P., Lashkare S., Kumbhare P., Kim Y., Srinivasan S., Kuppurao S., Lodha S., Ganguly U. Punchthrough-diode-based bipolar RRAM selector by Si epitaxy // IEEE Electron Device Lett. 2012. Vol. 33. P. 1396-1398.

76. Удовиченко С. Ю., Писарев А. Д., Бусыгин А. Н., Бобылев А. Н. Биоморфный Нейропроцессор - Прототип Компьютера Нового Поколения, Являющегося Носителем Искусственного Интеллекта. Часть 1 // Nanoindustry Russ. 2020. Т. 13. С. 466-475.

77. Удовиченко С. Ю., Писарев А. Д., Бусыгин А. Н., Бобылев А. Н. Биоморфный

Нейропроцессор - Прототип Компьютера Нового Поколения, Являющегося Носителем Искусственного Интеллекта. Часть 2 // Nanoindustry Russ. 2021. Т. 14. С. 68-79.

78. Pisarev A. D., Busygin A. N., Udovichenko S. Y., Maevsky O. V. A biomorphic neuroprocessor based on a composite memristor-diode crossbar // Microelectronics J. 2020. Vol. 102. P. 104827.

79. Choi B. J., Zhang J., Norris K., Gibson G., Kim K. M., Jackson W., Zhang M. X. M., Li Z., Yang J. J., Williams R. S. Trilayer Tunnel Selectors for Memristor Memory Cells // Adv. Mater. 2016. Vol. 28. P. 356-362.

80. Wang M., Lian X., Pan Y., Zeng J., Wang C., Liu E., Wang B., Yang J. J., Miao F., Xing D. A selector device based on graphene-oxide heterostructures for memristor crossbar applications // Appl. Phys. A Mater. Sci. Process. 2015. Vol. 120. P. 403-407.

81. Yao P., Wu H., Gao B., Eryilmaz S. B., HuangX., Zhang W., Zhang Q., Deng N., Shi L., Wong H. S. P., Qian H. Face classification using electronic synapses // Nat. Commun. 2017. Vol. 8. P. 1-8.

82. Yakopcic C., Taha T. M., Subramanyam G., Pino R. E., Rogers S. Analysis of a memristor based 1T1M crossbar architecture // Proc. Int. Jt. Conf. Neural Networks. 2011. P. 3243-3247. doi:10.1109/IJCNN.2011.6033651.

83. Gi S., Yeo I., Chu M., Kim S., Lee B. Fundamental issues of implementing hardware neural networks using memristor // ISOCC 2015 - Int. SoC Des. Conf. SoC Internet Everything. 2016. P. 215-216. doi:10.1109/IS0CC.2015.7401790.

84. Li C., Hu M., Li Y., Jiang H., Ge N., Montgomery E., Zhang J., Song W., Dâvila N., Graves C. E., Li Z., Strachan J. P., Lin P., Wang Z., BarnellM., Wu Q., Williams R. S., Yang J. J., Xia Q. Analogue signal and image processing with large memristor crossbars // Nat. Electron. 2018. Vol. 1. P. 52-59.

85. ZhukM., Zarubin S., Karateev I., Matveyev Y., Gornev E., Krasnikov G., Negrov D., Zenkevich A. On-Chip TaOx-Based Non-volatile Resistive Memory for in vitro Neurointerfaces // Front. Neurosci. 2020. Vol. 14. P. 1-8.

86. Yao P., Wu H., Gao B., Tang J., Zhang Q., Zhang W., Yang J. J., Qian H. Fully hardware-implemented memristor convolutional neural network // Nature. 2020. Vol. 577. P. 641-646.

87. Danilin S. N., Shchanikov S. A., Bordanov I. A., Zuev A. D. Using simulation to define the tolerances for the information and physical parameters of memristors-based artificial neural networks // J. Phys. Conf. Ser. 2019. Vol. 1333.

88. Querlioz D., Bichler O., Dollfus P., Gamrat C. Immunity to device variations in a spiking neural network with memristive nanodevices // IEEE Trans. Nanotechnol. 2013. Vol. 12. P. 288-295.

89. Shahrabi E., Sandrini J., Attarimashalkoubeh B., Demirci T., HadadM., Leblebici Y. Chip-level CMOS co-integration of ReRAM-based non-volatile memories in 2016 12th Conference on Ph.D. Research in Microelectronics and Electronics, PRIME 2016. 2016. doi:10.1109/PRIME.2016.7519497.

90. Aziza H., Canet P., Postel-Pellerin J., Moreau M., Portal J. M., Bocquet M. ReRAM ON/OFF resistance ratio degradation due to line resistance combined with device variability in 28nm FDSOI technology // Jt. Int. EUROSOl Work. Int. Conf. Ultim. Integr. Silicon-ULIS, EUROSOI-ULIS 2017 - Proc. 2017. P. 35-38. doi:10.1109/ULIS.2017.7962594.

91. Wan W., Kubendran R., Schaefer C., Eryilmaz S. B., Zhang W., Wu D., Deiss S., Raina P., Qian H., Gao B., Joshi S., Wu H., Wong H.-S. P., Cauwenberghs G. A compute-in-memory chip based on resistive random-access memory // Nature. 2022. Vol. 608. P. 504-512.

92. Cheng H. P., Wen W., Wu C., Li S., Li H., Chen Y. Understanding the design of IBM neurosynaptic system and its tradeoffs: A user perspective // Proc. 2017 Des. Autom. Test Eur. DATE 2017. 2017. P. 139-144. doi:10.23919/DATE.2017.7926972.

93. Nikiruy K. E., Emelyanov A. V., Demin V. A., Sitnikov A. V., Minnekhanov A. A., Rylkov V. V., Kashkarov P. K., KovalchukM. V. Dopamine-like STDP modulation in nanocomposite memristors // AIP Adv. 2019. Vol. 9. P. 065116.

94. Rylkov V. V., Nikolaev S. N., Demin V. A., Emelyanov A. V., Sitnikov A. V., Nikiruy K. E., Levanov V. A., PresnyakovM. Y., Taldenkov A. N., Vasiliev A. L., Chernoglazov K. Y., Vedeneev A. S., Kalinin Y. E., Granovsky A. B., Tugushev V. V., Bugaev A. S. Transport, Magnetic, and Memristive Properties of a Nanogranular (CoFeB)x(LiNbOy)100-x Composite Material // J. Exp. Theor. Phys. 2018. Vol. 126. P. 353-367.

95. Rylkov V. V., Sitnikov A. V., Nikolaev S. N., Demin V. A., Taldenkov A. N., Presnyakov M. Y., Emelyanov A. V., Vasiliev A. L., Kalinin Y. E., Bugaev A. S., Tugushev V. V., Granovsky A. B. Properties of granular (CoFeB)x(Al203)100-x and (CoFeB)x(LiNb03)100-x nanocomposites: Manifestation of superferromagnetic ordering effects // J. Magn. Magn. Mater. 2018. Vol. 459. P. 197-201.

96. Emelyanov A. V., Nikiruy K. E., Serenko A. V., Sitnikov A. V., Presnyakov M. Y., Rybka R. B., Sboev A. G., Rylkov V. V., Kashkarov P. K., KovalchukM. V., Demin V. A. Self-adaptive STDP-based learning of a spiking neuron with nanocomposite memristive weights // Nanotechnology. 2020. Vol. 31. P. 045201.

97. Mikhaylov A. N., Gryaznov E. G., Belov A. I., Korolev D. S., Sharapov A. N., Guseinov D. V., Tetelbaum D. I., Tikhov S. V., Malekhonova N. V., Bobrov A. I., Pavlov D. A., Gerasimova S. A., Kazantsev V. B., Agudov N. V., Dubkov A. A., Rosârio C. M. M., Sobolev N. A., Spagnolo B. Field- and irradiation-induced phenomena in memristive nanomaterials // Phys. Status Solidi Curr. Top. Solid State Phys. 2016. Vol. 13. P. 870-881.

98. Emelyanov A. V., Nikiruy K. E., Demin V. A., Rylkov V. V., Belov A. I., Korolev D. S., Gryaznov E. G., Pavlov D. A., Gorshkov O. N., Mikhaylov A. N., Dimitrakis P. Yttria-stabilized zirconia cross-point memristive devices for neuromorphic applications // Microelectron. Eng. 2019. Vol. 215. P. 110988.

99. Kim S., Chen J., Chen Y. C, Kim M. H., Kim H., Kwon M. W, Hwang S., Ismail M., Li Y., Miao X. S., Chang Y. F., Park B. G. Neuronal dynamics in HfOx/AlOy-based homeothermic synaptic memristors with low-power and homogeneous

resistive switching // Nanoscale. 2019. Vol. 11. P. 237-245.

100. Yun M. J., Kim S., Kim S., Kim H. D. Memory state protected from leakage current in Ti/SiN/NiN/Pt bilayer resistive random-access memory devices for array applications // Semicond. Sci. Technol. 2019. Vol. 34.

101. Kvatinsky S., Ramadan M., Friedman E. G., Kolodny A. VTEAM: A General Model for Voltage-Controlled Memristors // IEEE Trans. Circuits Syst. II Express Briefs. 2015. Vol. 62. P. 786-790.

102. Li C., Wang Z., Rao M., Belkin D., Song W., Jiang H., Yan P., Li Y., Lin P., Hu M., Ge N., Strachan J. P., Barnell M., Wu Q., Williams R. S., Yang J. J., Xia Q. Long short-term memory networks in memristor crossbar arrays // Nat. Mach. Intell. 2019. Vol. 1. P. 49-57.

103. Choukroun Y., Kravchik E., Yang F., Kisilev P. Low-bit quantization of neural networks for efficient inference // Proc. - 2019 Int. Conf. Comput. Vis. Work. ICCVW 2019. 2019. P. 3009-3018. doi:10.1109/ICCVW.2019.00363.

104. Huang K., Ni B., Yang X. Efficient quantization for neural networks with binary weights and low bitwidth activations // 33rd AAAI Conf. Artif. Intell. AAAI 2019, 31st Innov. Appl. Artif. Intell. Conf. IAAI 2019 9th AAAI Symp. Educ. Adv. Artif. Intell. EAAI 2019. 2019. Vol. 33. P. 3854-3861.

105. ShevgoorM., MuralimanoharN., Balasubramonian R., Jeon Y. Improving memristor memory with sneak current sharing // Proc. 33rd IEEE Int. Conf. Comput. Des. ICCD 2015. 2015. P. 549-556. doi:10.1109/ICCD.2015.7357164.

106. Kataeva I., Ohtsuka S., Nili H., Kim H., Isobe Y., Yako K., Strukov D. Towards the development of analog neuromorphic chip prototype with 2.4M integrated memristors // Proc. - IEEE Int. Symp. Circuits Syst. 2019. Vol. 2019-May. P. 1-5.

107. Khan A., Sohail A., Zahoora U., Qureshi A. S. A survey of the recent architectures of deep convolutional neural networks // Artif. Intell. Rev. 2020. Vol. 53. P. 5455-5516.

108. Serrano-Gotarredona T., Masquelier T., Prodromakis T., Indiveri G., Linares-Barranco B. STDP and sTDP variations with memristors for spiking

neuromorphic learning systems // Front. Neurosci. 2013. Vol. 7. P. 2.

109. Emelyanov A. V., Nikiruy K. E., Demin V. A., Rylkov V. V., Belov A. I., Korolev D. S., Gryaznov E. G., Pavlov D. A., Gorshkov O. N., Mikhaylov A. N., Dimitrakis P. Yttria-stabilized zirconia cross-point memristive devices for neuromorphic applications // Microelectron. Eng. 2019. Vol. 215. P. 110988.

110. Prezioso M., Merrikh Bayat F., Hoskins B., Likharev K., Strukov D. Self-Adaptive Spike-Time-Dependent Plasticity of Metal-Oxide Memristors // Sci. Rep. 201б. Vol. б. P. 21331.

111. Indiveri G., Linares-Barranco B., Hamilton T. J., van Schaik A., Etienne-Cummings R., Delbrück T., Liu S. C., Dudek P., Häfliger P., Renaud S., Schemmel J., Cauwenberghs G., Arthur J., Hynna K., Folowosele F., Saighi S., Serrano-Gotarredona T., Wijekoon J., Wang Y., et al. Neuromorphic silicon neuron circuits // Front. Neurosci. 2011. Vol. 5. P. 1-23.

112. Demin V. A., Nekhaev D. V., Surazhevsky I. A., Nikiruy K. E., Emelyanov A. V., Nikolaev S. N., Rylkov V. V., KovalchukM. V. Necessary conditions for STDP-based pattern recognition learning in a memristive spiking neural network // Neural Networks. 2021. Vol. 134. P. б4-75.

113. Attneave F., B. M., Hebb D. O. The Organization of Behavior; A Neuropsychological Theory // Am. J. Psychol. 1950. Vol. б3. P. б33.

114. Arulkumaran K., Deisenroth M. P., Brundage M., Bharath A. A. Deep reinforcement learning: A brief survey // IEEE Signal Process. Mag. 2017. Vol. 34. P. 2б-38.

115. Schultz W. Multiple dopamine functions at different time courses // Annu. Rev. Neurosci. 2007. Vol. 30. P. 259-288.

116. Keerthy Rai V., SakthivelR. Design of artificial neuron network with synapse utilizing hybrid CMOS transistors with memristor for low power applications // J. Circuits, Syst. Comput. 2020. Vol. 29. P. 1-20.

117. Wu X., Saxena V., Zhu K. A CMOS spiking neuron for dense memristor-synapse connectivity for brain-inspired computing // Proceedings of the International Joint

Conference on Neural Networks. 2015. Vol. 2015-Septe P. 1-6.

118. Kwon M. W., BaekM. H., Hwang S., ParkK., Jang T., Kim T., Lee J., Cho S., Park B. G. Integrate-and-fire neuron circuit using positive feedback field effect transistor for low power operation // J. Appl. Phys. 2018. Vol. 124. P. 152107.

119. Nikiruy K. E., Surazhevsky I. A., Demin V. A., Emelyanov A. V. Spike-Timing-Dependent and Spike-Shape-Independent Plasticities with Dopamine-Like Modulation in Nanocomposite Memristive Synapses // Phys. Status Solidi Appl. Mater. Sci. 2020. Vol. 217. P. 1-6.

120. Surazhevsky I. A., Demin V. A., Ilyasov A. I., Emelyanov A. V., Nikiruy K. E., Rylkov V. V., Shchanikov S. A., Bordanov I. A., Gerasimova S. A., Guseinov D. V., Malekhonova N. V., Pavlov D. A., Belov A. I., Mikhaylov A. N., Kazantsev V. B., Valenti D., Spagnolo B., Kovalchuk M. V. Noise-assisted persistence and recovery of memory state in a memristive spiking neuromorphic network // Chaos, Solitons and Fractals. 2021. Vol. 146. P. 110890.

121. Bayat F. M., Prezioso M., Chakrabarti B., Kataeva I., Strukov D. B. Advancing Memristive Analog Neuromorphic Networks: Increasing Complexity, and Coping with Imperfect Hardware Components - http://arxiv.org/abs/1611.04465. 2016.

122. Sboev A., Serenko A., Rybka R., Vlasov D. Solving a classification task by spiking neural network with STDP based on rate and temporal input encoding // Math. Methods Appl. Sci. 2020. Vol. 43. P. 7802-7814.

123. Ильясов А. И., Емельянов А. В., Никируй К. Э., Миннеханов А. А., Кукуева Е. В., Суражевский И. А., Ситников А. В., Рыльков В. В., Демин В. А. Частотно-кодированное управление проводимостью мемристоров на базе наноразмерных слоев LiNbO3 и композита (Co40Fe40B20)x(LiNbO3)100-x в обучаемых импульсных нейроморфных сетях // Письма В Журнал Технической Физики. 2021. Т. 47. С. 3.

124. Izhikevich E. M., Desai N. S. Relating STDP to BCM // Neural Comput. 2003. Vol. 15. P. 1511-1523.

ПРИЛОЖЕНИЕ А. СВИДЕТЕЛЬСТВА О РЕГИСТРАЦИИ

ПРОГРАММ ДЛЯ ЭВМ