Разработка методов, повышающих эффективность многокристальной сборки микросхем в 3D-интеграции тема диссертации и автореферата по ВАК РФ 00.00.00, кандидат наук Побединский Виталий Владимирович

• Побединский Виталий Владимирович
• кандидат наук
• 2022

Оглавление диссертации кандидат наук Побединский Виталий Владимирович

СОДЕРЖАНИЕ

СПИСОК ИСПОЛЬЗУЕМЫХ СОКРАЩЕНИЙ И ОБОЗНАЧЕНИЙ

ВВЕДЕНИЕ

ГЛАВА 1. ОБЗОР ТЕХНОЛОГИИ СБОРКИ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ. ПРЕДПОСЫЛКИ РАЗВИТИЯ 3Б-ИНТЕГРАЦИИ

1.1. Технологические тенденции развития ЭЭ-интеграции

1.2. Технологии монтажа проволочных соединений в изделиях микроэлектроники

1.2.1 Термокомпрессионная сварка

1.2.2 Ультразвуковая сварка

1.2.3 Термозвуковая сварка

1.3. Эволюция технологии монтажа кристаллов методом flip-chip

1.3.1 Материалы металлизации контактных площадок

1.3.2 Технология формирования шариковых выводов

1.3.3 Последние достижения в технологии формирования шариковых выводов

1.4. Выводы, постановка целей и задач диссертации

ГЛАВА 2. ИССЛЕДОВАНИЯ ПЕРСПЕКТИВНЫХ МАТЕРИАЛОВ ДЛЯ ПРИМЕНЕНИЯ В ТЕХНОЛОГИИ МОНТАЖА КРИСТАЛЛОВ МЕТОДОМ FLIP-CHIP

2.1. Исследование возможности применения платины в технологии монтажа кристаллов методом flip-chip

2.1.1. Кинетика растворения платины в расплавленных припоях

2.1.2. Свойства смачиваемости поверхности платины расплавленным

эвтектическим припоем

2.2. Исследование сварных платиновых соединений на тонкопленочной металлизации кремниевых и керамических подложек

2.2.1. Тонкопленочная металлизация на кремниевой подложке

2.2.2. Тонкопленочная металлизация на керамической подложке

2.3. Выводы по 2-ой главе

ГЛАВА 3. ФОРМИРОВАНИЕ ШАРИКОВЫХ ВЫВОДОВ НА АЛЮМИНИЕВОЙ МЕТАЛЛИЗАЦИИ КОНТАКТНЫХ ПЛОЩАДОК КРИСТАЛЛА

3.1. Способ формирования шариковых выводов на алюминиевой металлизации контактных площадок кристалла

3.2. Платиновые стад-бампы с припойными шариками на алюминиевой металлизации кремниевых кристаллов в технологии flip-chip

3.3. Выводы по 3-ей главе

ГЛАВА 4. ПРИМЕНЕНИЕ ПЛАТИНОВОЙ МЕТАЛЛИЗАЦИИ В СИСТЕМЕ ПЕРЕРАСПРЕДЕЛЕНИЯ КОНТАКТНЫХ ПЛОЩАДОК КРИСТАЛЛОВ

4.1 Многослойная металлизация кристаллов в системе перераспределения контактных площадок интегральных микросхем и полупроводниковых

приборов

4.2. Основные технологические операции применения платиновой металлизации в системе перераспределения контактных площадок кристаллов

для сборки по технологии flip-chip

4.3 Выводы по 4-ой главе

ЗАКЛЮЧЕНИЕ И ВЫВОДЫ ПО РЕЗУЛЬТАТАМ РАБОТЫ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А

СПИСОК ИСПОЛЬЗУЕМЫХ СОКРАЩЕНИЙ И ОБОЗНАЧЕНИЙ

2D (англ. 2 dimension) - двумерная структура (интеграция на плоскости);

3D (англ. Э dimension) - трехмерная структура (интеграция в объеме);

Flip-chip - технология монтаж методом перевернутого кристалла;

CSP (англ. Chip-Scale-Package) - технологическое решение сборки изделий в корпус с (поперечными) размерами, не превышающими размеров кристалла более чем на 20%;

MCM (англ. Multi-Chip Module) - многокристальный модуль;

SIP (англ. System-In-Package) - система в корпусе;

SPE (англ. Silicon Packaging Efficiency) - коэффициент эффективности кремниевой сборки;

TSV (англ. Through-Silicon Via) - сквозное кремниевое межсоединение;

SRAM (англ. Static Random Access Memory) - статическая память с произвольным доступом;

DRAM (англ. Dynamic Random Access Memory) - динамическая память с произвольным доступом;

USB (англ. Universal Serial Bus) - универсальная последовательная шина;

PCIe (англ. Peripheral Component Interconnect express) - компьютерная шина (на физическом уровне шиной не является - соединение типа «точка-точка»);

DDR (англ. Double Data Rate) - синхронная динамическая память с произвольным доступом;

SoC (англ. System-on-a-Chip) - технология система на кристалле;

PoP (англ. Package-on-Package) - технология корпус на корпусе;

Si interposer - кремниевая коммутационная плата;

ASIC (англ. application-specific integrated circuit) - интегральная схема специального назначения;

WLCSP (англ. Wafer Level Chip Scale Package) - корпус на базе подложки кристалла. Разновидность корпуса CSP;

SEM (англ. scanning electron microscope) - сканирующий электронный

микроскоп;

С4 (англ. Controlled Collapse Chip Connection) - монтаж кристалла с управляемой деформацией припойных шариков;

UBM (англ. Under Bumps Metallization) - металлизация под шариковые / столбиковые вывода;

IBM (англ. International Business Machines) - один из крупнейших в мире производителей и поставщиков аппаратного и программного обеспечения, IT-сервисов и консалтинговых услуг;

ENIG (англ. Electroless Nickel Immersion Gold) - система металлизации «никель-золото» под припойные шариковые вывода, выполняемая химическим и иммерсионным методом;

C4NP (англ. Controlled Collapse Chip Connection New Process) -модификация технологии С4;

Стад-бамп (англ. Stud-bump) - первая точка сварки в сварном соединении методом «шарик-клин» при термозвуковом методе сварки;

SAC - акроним Sn-Ag-Cu;

БИС - большая интегральная схема (до 10000 элементов на кристалле);

ОЗУ - оперативное запоминающее устройство;

КТР - коэффициент температурного расширения;

ИС - интегральная схема;

ППУ - полупроводниковое устройство;

КМОП - комплементарная структура металл-оксид-полупроводник;

ПОС - припой оловянно-свинцовый;

ТК - термокомпрессионное соединение;

УЗС - ультразвуковая микросварка;

ТЗС - термозвуковая микросварка;

ПП - полупроводниковый прибор;

МЭМС - Микроэлектромеханическая система;

масс. % - массовые проценты - процентная концентрация раствора, показывающая количество единиц массы растворенного вещества, содержащемся

в 100 единицах массы раствора;

ат. % - атомные проценты - отношение (в процентах) числа атомов данного химического элемента к общему числу атомов в рассматриваемой системе; мкм. - микрометр; нм. - нанометр.

ВВЕДЕНИЕ

Введение диссертации (часть автореферата) на тему «Разработка методов, повышающих эффективность многокристальной сборки микросхем в 3D-интеграции»

Актуальность темы

Современное производство компонентов полупроводниковой электроники предлагает большое разнообразие конструктивных решений для выполнения задач в области микро- и наноэлектроники различной степени сложности. Несмотря на большое количество технологических подходов, высокие темпы развития в области промышленного и научного использования изделий электронной техники, постоянно повышаются требования к электрическим характеристикам различных элементов радиоэлектронных и вычислительных систем, а также к их массе и габаритам. Кроме того, постоянно ужесточаются требования к надежности компонентов, особенно в области военного и космического применения.

Стремительное развитие полупроводниковых технологий ведет к поиску новых способов формирования соединений изделий твердотельной электроники. Одной из наиболее перспективных технологий в современном производстве является технология объёмной (3D) интеграции, ключевым направлением которой является технология монтажа полупроводниковых кристаллов больших интегральных схем (БИС) методом flip-chip (перевернутый кристалл), хорошо зарекомендовавшая себя при производстве как сложноинтегрированных изделий, так и недорогих микроэлектронных устройств массового применения. Благодаря применению этой технологии удается уменьшить габариты БИС ввиду уменьшения шага внутренних проводников, увеличить пропускную способность соединений кристалла и снизить его энергопотребление.

Технология монтажа полупроводниковых кристаллов методом flip-chip является перспективным направлением развития сборочного производства, она реализует сравнительно простой и регулируемый технологический процесс сборки, не требующий больших капиталовложений, при этом имеющий достаточно высокое качество монтажа кристаллов к подложке, низкие индуктивность и переходное сопротивление выводов, что является основными факторами в производстве высокочастотных устройств.

Применение технологии монтажа кристаллов методом перевернутого кристалла дает возможность исключить из технологического маршрута операцию формирования внутренних проволочных выводов, что позволяет в свою очередь значительно сократить длину электрических связей, что является актуальной задачей для современных типов корпусов. Однако на качество соединений оказывают влияние физико-механические характеристики и структура материала контактных площадок полупроводникового кристалла. В основном контактные площадки современных интегральных схем (ИС) состоят из сплавов на основе алюминия и, несмотря на то, что алюминий является достаточно надежным металлом, обладающим относительно низким удельным сопротивлением, применение контактных площадок с алюминиевой металлизацией в типовой технологии flip-chip невозможно. Альтернативой использованию алюминиевых контактных площадок является формирование контактных площадок с покрытиями из двух или более металлов, таких как золото, никель, палладий и их сплавы. Однако многие структуры металлизации не способны пройти тесты на воздействие высокой температуры. Например, многие традиционные структуры на основе никеля и золота при температурах 150 °С и выше, работающие в течение нескольких сотен часов, могут приводить к сбоям, связанным с образованием межфазных соединений и физическим разделением электрических связей. Воздействие высокой температуры при использовании ИС, например, в автомобильной промышленности, и повышенная надежность в таких случаях имеет решающее значение. Источником отказов являются интерметаллические соединения, которые происходят на границе раздела металлов кристалла и контактной площадкой корпуса. Области интерметаллических соединений, которые естественным образом образуются на границе раздела между различными металлами, расширяются под воздействием высокой температуры. Таким образом, толщина интерметаллических соединений в слоях контактных площадок со временем будет увеличиваться. Эти области представляют собой зоны, в которых образуются пустоты. По мере того как пустоты в структуре площадки увеличиваются в количестве, структура контактной площадки

становится чувствительна к отслоению и потенциально может привести к электрическому отказу. Это определяет необходимость поиска альтернативных материалов и разработку перспективных методов адаптации существующих изделий к технологии flip-chip.

Одним из перспективных, в технологии flip-chip материалом металлизации считается платина. Использование платины в качестве металлизации контактных площадок полупроводниковых пластин/кристаллов способно обеспечить необходимую надежность в изделиях ответственного применения и обусловлено следующими основными преимуществами:

- высокой адгезией к припоям различного состава;

- высокой электропроводностью;

- барьерными и защитными свойствами платины, которая практически не растворяется в припоях, не окисляется и имеет стойкость к химическому воздействию.

Целью работы является разработка и исследование конструктивно-технологических решений применения платины в качестве материала металлизации и разработка перспективных методов адаптации существующих изделий к технологии flip-chip, повышающих эффективность технологии объемной интеграции и надежность монтажа полупроводниковых кристаллов методом flip-chip.

Для достижения поставленной цели решались следующие задачи:

1. Исследование кинетики растворения и свойств смачиваемости в расплавленных эвтектических припоях как используемых, так и перспективных материалов для применения в качестве металлизации под шариковый вывод.

2. Исследование прочности платиновых сварных соединений, сформированных на различных материалах тонкопленочной металлизации кремниевых и керамических подложек.

3. Исследование особенностей формирования платиновых стад-бампов термозвуковой микросваркой на кремниевых кристаллах с алюминиевой металлизацией контактных площадок.

4. Исследование процесса нанесения припойных шариков на платиновые стад-бампы для сборки 3D БИС по технологии flip-chip.

5. Разработка и исследование технологических основ формирования шариковых выводов с платиновым ядром на алюминиевой металлизации контактных площадок кристалла.

6. Разработка структуры перераспределения контактных площадок кристаллов полупроводниковых изделий и возможность ее адаптации к существующим полупроводниковым приборам в составе полупроводниковых пластин к технологии монтажа методом flip-chip в серийном производстве.

Объектами исследования являлись:

- платиновая фольга (Pt 99,99%) размером 10 х 20 мм и толщиной 0,1 мм;

- диски из никеля (Ni 99,99%) диаметром 15 мм и толщиной 0,1 мм;

- алюмооксидные подложки из высокотемпературной керамики (Al2O3) размером 60x60x0,15 мм;

- пластины монокристаллического кремния (Si) ориентацией <100> и диаметром 100 мм.

Методы исследований

- Формирование сварных соединений проволоки 0 25 мкм выполнялось на серийной установке микросварки тонкой проволокой Delvotec 64000 G5 с рабочим керамическим капилляром SPT UTE-38IG-C методом термозвуковой микросварки;

- Нанесение припойных шариковых выводов осуществлялось на серийной установке монтажа шариковых выводов PacTech SB2-Jet с рабочим инструментом S100J методом лазерного оплавления;

- Оценка прочности соединений выполнялась на многофункциональном тестере соединений Dage 4000 PXY с картриджем BS250R.

Научная новизна работы

В результате проведенных исследований и разработок получены следующие научные и технические результаты:

1. Скорость растворения платины в расплавленном олове в диапазоне температур от 240 °С до Э00 °С на 50 % ниже, чем у никеля, поэтому, когда

скорость растворения диффузионного барьерного слоя важна, в качестве однослойной металлизации контактных площадок целесообразно использовать платину.

2. Время смачивания, характеризующее способность к пайке, как платины, так и никеля, находятся в диапазоне от 1,0 с до 2,5 с, рекомендованном стандартом при групповой пайке компонентов в электронной промышленности, что говорит, в частности, о высокой способности платины к пайке припоями на основе олова.

3. Установлена высокая адгезия платинового слоя с контактирующими поверхностями материалов существующих БИС, позволяющая существенно повысить надежность монтажа кристаллов в 3D-интеграции, а именно, величина минимального усилия на сдвиг, характеризующая прочность монтажа, для шарикового вывода с платиновым ядром относительно алюминиевой металлизации и для кристалла с финишной платиновой металлизацией относительно кремниевой коммутационной платы в несколько раз выше пороговых значений, рекомендуемых мировыми стандартами в электронной промышленно сти.

Реализация результатов работы, практическая значимость

1. Разработан способ изоляции при монтаже перевернутых кристаллов в технологии монтажа кристаллов методом flip-chip. Применение разработанного способа исключает образование пор на границе припоя с поверхностями кристалла и подложки, что повышает теплоотвод и увеличивает надежность системы в корпусе.

На способ получен Патент Российской Федерации на изобретение №2648311, опубл. 23.03.2018. Бюл. № 5.

2. Разработан оригинальный способ формирования шариковых выводов на алюминиевой металлизации контактных площадок кристалла. Реализация способа формирования шариковых выводов на платиновых стад-бампах кремниевых кристаллов с алюминиевой металлизацией контактных площадок методом термозвуковой микросварки исключает необходимость создания специализированной многослойной металлизации этих площадок при переходе от

технологии проволочной микросварки к технологии пайки и монтажу методом flip-chip. Новый способ обеспечивает, по сравнению с существующими, следующие преимущества:

- позволяет адаптировать существующие кристаллы к монтажу методом flipchip без ухудшения надежности конечного изделия;

- снижает себестоимость производства на этапе прототипирования.

На способ получен Патент Российской Федерации на изобретение №2671383, опубл. Э0.10.2018. Бюл. № 31.

3. Разработан способ применения платиновой металлизации в системе перераспределения контактных площадок кристаллов интегральных микросхем и полупроводниковых приборов. Новый, серийно пригодный способ позволяет создавать свободную матрицу паяных соединений, изменять размеры и геометрию существующих контактных площадок на всей поверхности полупроводниковой пластины для монтажа кристаллов методом flip-chip.

На способ получен Патент Российской Федерации на изобретение №2717264, опубл. 19.03.2020. Бюл. № 8.

4. Установлено, что при многокристальной сборке БИС в 3D-интеграции платина является эффективным слоем для использования в качестве металлизации контактных площадок под припойные шариковые выводы кристаллов/пластин, упрощает существующие технологии и повышает надежность монтажа 3D-изделий электронной техники.

5. Установлено, что при сборке БИС ответственного применения на керамических подложках (Al2O3) целесообразно использовать сварные соединения из платиновой проволоки 0 25 мкм, имеющие низкое контактное сопротивление (ниже 0,05 Ом) и высокие усилия на сдвиг (выше 37 гс). Показано, что высокотемпературный отжиг в среде чистого кислорода сварных соединений платиновой проволоки на Al2O3 подложке, применяемый в изделиях ответственного применения, не приводит к деградации контакта.

6. Предложенные конструктивно-технологические решения применения платины в качестве металлизации при многокристальной сборке БИС в 3D-

интеграции внедрены в научно-производственный процесс исследований в рамках НИОКР на АО «НИИЭТ» (г. Воронеж), подтверждены актом о внедрении (использовании) результатов диссертации и могут быть использованы на других предприятиях электронной техники.

Основные результаты и положения, выносимые на защиту:

1. Экспериментальные исследования скоростей растворения платины и никеля в припоях на основе олова и способности смачивания платины и никеля этими припоями подтверждают преимущества применения платины в технологии монтажа кристаллов методом flip-chip.

2. Метод термозвуковой сварки платиновой проволоки позволяет формировать платиновые стад-бампы на алюминиевой тонкопленочной металлизации кремниевых и керамических подложек. Использование платиновых стад-бампов с припойными шариками на алюминиевой металлизации контактных площадок кристалла дает возможность быстрого прототипирования и позволяет адаптировать существующие кристаллы к технологии монтажа методом flip-chip.

3. Разработанный способ применения платиновой металлизации в системе перераспределения контактных площадок позволяет модифицировать существующие контактные площадки кристаллов ИС и полупроводниковых приборов и адаптировать их к технологии монтажа кристаллов методом flip-chip в серийном производстве.

Степень достоверности и апробация результатов

Достоверность полученных результатов обеспечивается тем, что они получены с использованием современного серийного оборудования, воспроизводимостью результатов и непротиворечивостью литературным данным.

Основные результаты докладывались и обсуждались на следующих конференциях: Международная научная конференция «Высокие технологии и инновации в науке» (Санкт-Петербург, 2017), XVI международная научно-практическая конференция «Актуальные направления фундаментальных и прикладных исследований» (North Charleston, USA, 2018), XXVI, XXVII Международная молодежная научная конференция студентов, аспирантов и

молодых ученых «Ломоносов-2019» (Москва, 2019), «Ломоносов-2020» (Москва, 2020), Научно-техническая конференция профессорско-преподавательского состава, аспирантов, магистров и студентов ВГТУ (Воронеж, 2020), X Национальная научно-практическая конференция Союза Машиностроителей России по направлению: Приборостроение, системы управления, электронная и электротехническая промышленности (Москва, 2020).

Личный вклад автора состоит в постановке и организации экспериментов, обработке и анализе полученных результатов. Постановка цели и задач, согласование и корректировка исследований, составление выводов выполнялись автором совместно с научным руководителем. Основные результаты исследований, изложенные в работе, были получены автором лично или при его непосредственном участии. Обсуждение полученных результатов и подготовка публикаций проводилась совместно с научным руководителем.

Публикации по теме диссертации

По теме диссертации опубликовано 12 научных работ, включая 4 статьи в научных изданиях, рекомендованных ВАК для публикации результатов диссертационных работ, в том числе 1 статью, входящую в базу данных Russian Science Citation Index на платформе Web of Science, 3 патента Российской Федерации на изобретения, 5 работ в сборниках трудов конференций. Издано 1 учебно-методическое пособие.

Структура и объем диссертации

Диссертация состоит из введения, четырёх глав и выводов, списка литературы из 164 наименований включая публикации по теме диссертации, акта использования (внедрения) результатов диссертации на предприятии микроэлектроники и патентов на изобретение. Работа изложена на 136 страницах, содержит 59 рисунков и 5 таблиц.

Во введении сформулированы цель и задачи исследования, показана научная новизна полученных результатов и их практическая значимость, приведены сведения о публикациях по теме диссертации, личном вкладе автора в совместных работах, структуре и объеме диссертации.

В первой главе на основе литературных данных даётся обзор современных тенденций развития электронной компонентной базы на основе технологии 3D-интеграции. Рассматриваются базовые технологические операции, применяемые при сборке сложноинтегрированных изделий. Приведены основные литературные данные по характеристике этих процессов и их области применения. Излагаются технологические основы применения материалов в качестве металлизации и технологии формирования шариковых выводов, а также монтаж методом flip-chip, которые используются в работе в качестве основных. На основании проведенного анализа литературных источников формируются цель и задачи диссертации.

Вторая глава посвящена исследованию платины как перспективного материала для применения в технологии монтажа кристаллов БИС методом flipchip как ключевого элемента 3D-интеграции.

В первой части главы излагаются результаты экспериментальных исследований кинетики растворения и способности смачивания поверхности платины расплавленным эвтектическим припоем.

Во второй части излагаются технологические особенности применения модифицированного способа формирования платиновой проволоки, термозвуковой микросварки методом шарик-клин на платиновой и алюминиевой тонкопленочной металлизации кремниевых и керамических подложек. Дается оценка возможности применения в электронной промышленности платины в качестве материала металлизации контактных площадок под припойные шариковые выводы. В заключении второй главы приводятся выводы по раскрытой в ней информации.

В третьей главе представлены результаты исследований особенности формирования платиновых стад-бампов с помощью термозвуковой микросварки на кремниевых кристаллах с алюминиевой металлизацией контактных площадок. В качестве инструмента быстрого прототипирования разработан оригинальный (защищенный патентом) способ формирования шариковых выводов на алюминиевой металлизации контактных площадок кристалла.

Полученные в ходе эксперимента шариковые выводы с платиновым ядром

на алюминиевой контактной площадке кристалла ИС имеют высокие прочностные характеристики, позволяющие увеличить надежность монтажа. В частности, величина минимального усилия на сдвиг шарикового вывода к алюминиевой металлизации в 2 раза превышает минимальное пороговое значение, рекомендуемое мировыми стандартами. При этом для кристаллов с шариковыми выводами на алюминиевой металлизации контактных площадок, смонтированных на кремниевую коммутационную плату методом flip-chip, величина минимального усилия на сдвиг кристалла после монтажа более чем в 3,5 раза выше значения, определяемого мировыми стандартами.

Во второй части главы проведен анализ схемы процесса нанесения припойных шариков на платиновые стад-бампы для сборки интегральных схем с применением технологии монтажа кристаллов методом flip-chip.

В четвертой главе представлены результаты исследования возможности применения платины в качестве материала многослойной металлизации кристаллов в системе перераспределения контактных площадок кристаллов ИС. Разработан оригинальный (имеющий патентную защиту), серийно пригодный способ применения платиновой металлизации в системе перераспределения контактных площадок кристаллов ИС и полупроводниковых приборов.

В заключении диссертации изложены основные результаты и сформулированы выводы.

ГЛАВА 1. ОБЗОР ТЕХНОЛОГИИ СБОРКИ ИНТЕГРАЛЬНЫХ МИКРОСХЕМ. ПРЕДПОСЫЛКИ РАЗВИТИЯ 3Б-ИНТЕГРАЦИИ

Современные тенденции развития электронной компонентной базы обусловлены увеличением плотности активных элементов на структуре кристалла. Это вызывает потребность в увеличении количества внешних выводов на корпусе и повышенный интерес к новым методам корпусирования, позволяющие увеличить плотность межсоединений. Традиционно интеграция различных функциональных блоков микросхемы осуществляется в двумерном пространстве (2D) на керамической или многослойной органической подложке - печатной плате [1]. Применение 3D-интеграции позволяет размещать функциональные блоки вертикально, при этом слои при таком подходе соединены между собой вертикальными межслойными соединениями. Реализация 3D-интеграции дает возможность не только значительно сократить форм-фактор и длину межсоединений между функциональными блоками, но и повысить производительность системы согласно реализации закона Мура [2-3].

1.1. Технологические тенденции развития 3Б-интеграции

Сборка интегральных схем (ИС) - это конечный производственный процесс, превращающий полупроводниковые устройства в функциональные изделия для конечных пользователей. Сборочные операции обеспечивают электрическое соединение для передачи сигнала и питания, тепловых путей рассеивания, а также механическую/климатическую защиту кристалла микросхемы. Разработка сборочных технологий параллельно с разработкой технологий проектирования и изготовления полупроводниковых устройств (ППУ) в полной мере отвечают реализации закона Мура, вследствие которого количество транзисторов удваивается каждые два года (рис. 1) [4].

Рисунок 1. Закон Мура, показывающий экспоненциальный рост количества транзисторов на кристалле с 1970-х годов [4].

На протяжении почти 40 лет закон Мура служил основным драйвером для инноваций в полупроводниковых технологиях. Так, количество транзисторов на кристалле увеличилось с 2 300 в 1971 году до 2 300 000 000 в 2010 году [5]. За тот же период размер микропроцессорного блока увеличивался примерно на 7% в год, что сопровождалось удвоением частоты каждые два года, а мощность увеличивалась с экспоненциальной скоростью [6]. Эти тенденции оказали значительное влияние на современную технологию сборки ИС. По мере увеличения количества транзисторов на кристалле и рабочей частоты, необходимо увеличивать количество соединений между кремниевым кристаллом и корпусом, чтобы соответствовать возросшему количеству сигналов, а также удовлетворять растущий уровень требований к питанию и заземлению.

В 1990 году биполярная транзисторная технология переключилась на КМОП технологию с целью уменьшения тепловой мощности, размера схемы и производственных расходов, одновременно повысив рабочую скорость и энергоэффективность кристаллов [7]. В начале 2000-х годов были разработаны многоядерные процессоры, решающие сложные тепловые проблемы мощности

одноядерных процессоров [8]. Поскольку многоядерные процессоры требуют огромного объема пропускной и кэш-памяти для достижения проектируемой производительности, основной задачей стал поиск жизнеспособных решений в сборке ИС для обеспечения пропускной способности при относительно низкой стоимости сборочных операций [7,8].

Традиционный подход поддержания закона Мура заключается в уменьшении размеров компонентов с помощью литографии, которая становится все более сложной и дорогой [9]. Экспоненциальный рост стоимости литографического оборудования с 1970-х годов (рис. 2) представляет собой экономическую проблему дальнейшего развития, поскольку капитальные вложения растут быстрее, чем доходы полупроводниковой промышленности [4,10].

СЛ

§ 1960 1965 1970 1975 1980 1985 1990 1995 2000 2005 2010 и Год

Рисунок 2. Экспоненциальный рост стоимости литографического оборудования с 1970-х гг. [4].

Одним из путей решения данной проблемы стало активное развитие и внедрение в производство таких технологических решений, как CSP (Chip-Scale-Package) - технологическое решение сборки изделий в корпус с (поперечными) размерами, не превышающими размеров кристалла более чем на 20%, MCM (Multi-Chip Module) - многокристальный модуль, SIP (System-In-Package) -система в корпусе, однако функциональная плотность микросхем, широко применяемые методы 2D-интеграции достигли практических пределов [11-13]. Кроме этого, ключевым показателем эффективности интегральной микросхемы

19

является коэффициент эффективности кремниевой сборки (SPE), который представляет собой отношение общей площади кристалла к общей площади микросхемы. На рисунке 3 показана сборка на печатной плате, которая обычно имеет SPE 10-15%. В технологиях следующего поколения многокристальных модулей SPE находится в более широком диапазоне 50-70%.

Рисунок 3. Историческое развитие технологий интеграции от 2D к 3D-интеграции [14].

Более высокий коэффициент эффективности получается тогда, когда 2D-интеграция сочетается с 3D-интеграцией. Например, совместное применение пассивных элементов и стековых модульных конструкций. Полностью 3D-интегрированная интегральная схема обеспечивает SPE более 100%, как следствие позволяет не только повысить плотность интеграции, но также предлагает ряд практических преимуществ перед 2D технологиями. В первую очередь это расширение закона Мура на более высокую плотность соединений, функциональность и лучшую производительность при низкой стоимости [15]. Кроме этого, 3D-интеграция дает возможность реализовать ультралегкие и ультратонкие решения по сравнению с традиционными способами сборки. Форм-фактор конечного изделия определяется как площадь подложки и площадь, занимаемая кристаллом (рис. 4) [16].

Рисунок 4. Схематическое изображение изделий и длины соединений изделий, реализованных с применением: (А) 2D-интеграции и (Б) 3D-интеграции [16].

Применение технологии 3D-интеграции способствует уменьшению геометрических размеров конечного изделия при значительном сокращении длины межсоединений и снижению задержек по распространению сигналов между кристаллами, входящими в сборку [17]. Кроме этого, низкая латентность и широкие шины в 3Э-интегрированных микроэлектронных системах приводят к значительному улучшению пропускной способности системы с целом [18]. Уменьшение длины межсоединений позволяет эффективно снизить шумы отражения, перекрестные помехи, шумы одновременного переключения и электромагнитные помехи. Вместе с этим уменьшение длины межсоединений ведет к уменьшению паразитной емкости, которая пропорциональна длине межсоединений. Это приводит к общему уменьшению энергопотребления системы, что дает возможность устройствам работать с более высокой скоростью или частотой при меньшем энергопотреблении [19].

Список литературы диссертационного исследования кандидат наук Побединский Виталий Владимирович, 2022 год

СПИСОК ЛИТЕРАТУРЫ

1. Carson, J. The emergence of stacked 3D silicon and its impact on microelectronics systems integration in Innovative Systems in Silicon / J. Carson // 1996 Proceedings. Eighth Annual IEEE International Conference on innovative system in silicon. (Austin, 9-11 October 1996). - Austin, 1996. - P. 1-8.

2. Moore, G. Cramming more components onto integrated circuits / G. Moore // Electronics Magazine. - April 1965. - Volume: 19. - P. 114-117.

3. Moore, G. Progress in Digital Integrated Electronics / G. Moore // Digest of the 1975 International Electron Devices Meeting. - 1975. - P. 4-8.

4. Brock, D.C. Understanding Moore's Law: Four Decades of Innovation / D.C. Brock // Chemical Heritage Foundation. - Philadelphia, 2006. - P. 67-84.

5. Li, L. 3D SiP with organic interposer for ASIC and memory integration / L. Li, P. Chia, P. Ton, M. Nagar, S. Patil, J. Xue, J. DeLaCruz, M. Voicu, J. Hellings, B. Isaacson, M. Coor, R. // Havens in Conference Proceedings from the 66th Electronic Components and Technology Conference. (ECTC). (Las Vegas, 31 May-3 June 2016). -Las Vegas, 2016. - P. 1445-1447.

6. Tummala, R. R. Packaging: past, present and future / R. R Tummala // 6th International Conference on Electronic Packaging Technology. (Shenzhen, China, 2005). Shenzhen, 2005. - P. 3-7.

7. Borkar, S. Obeying Moore's law beyond 0.18 micron (microprocessor design) / S. Borkar // in ASIC/SOC Conference. Proceedings. 13th Annual IEEE International. (Kunming, China, 26-29 October 2000). Kunming, 2000. - P. 26-31.

8. Lu, J.Q. 3-D Hyperintegration and Packaging Technologies for Micro-Nano Systems / J.Q. Lu // Proceedings of the IEEE. - Jan. 2009. - Volume: 97. - Issue: 1. - P. 18-30.

9. Lo, G. G-Helix: Lithography-Based, Wafer Level Compliant Chip-to-Substrate Interconnect / G. Lo, S. K. Sitaraman // Proceedings References 20 1 Introduction 54th Electronic Components and Technology Conference. (Las Vegas, Nevada, June 1-4 2004). - Las Vegas, 2004. - P. 320-325.

10. Lu, D. Materials for Advanced Packaging / D. Lu, C. P. Wong // - Springer, Berlin, 2008. 722 p.

11. Tummala, R. R. Microelectronics Packaging Handbook / R. R. Tummala, E. J. Rymaszewski, A. G. Klopfenstein // 2nd Ed., - London: Chapman & Hall, 1997. 688 p.

12. Garrou, P. Handbook of 3D Integration, volume 1, Chapter 1 / P. Garrou, C. Bower, P. Ramm // GmbH, Weinheim: Wiley-VCH Verlag, 2008. 771 P.

13. Guarini, K. W. 3D IC Technology: Capabilities and Applications / K. W. Guarini // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, April 14-15, 2004). - Burlingame, 2004. - P. 48-60.

14. Lu, D. Materials for Advanced Packaging / D. Lu, C.P. Wong // - Boston: Springer, MA, USA, 2017. 724 p.

15. Motoyoshi, M. 3D LSI and its key Supporting technologies / M. Motoyoshi // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, 31 October-2 November, 2004). - Burlingame, 2006. - P. 98-104.

16. Lee, K. The Next Generation Package Technology for Higher Performance and Smaller Systems / K. Lee // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, 31 October-2 November, 2004). - Burlingame, 2006. - P. 136-155.

17. Побединский, В.В. Сборка интегральных микросхем на основе технологии 3D-интеграции: учебно-методическое пособие / В.В. Побединский, Т. Г. Меньшикова, Е.Н. Бормонтов; Воронежский государственный университет. -Воронеж: Издательский дом ВГУ, 2020. - 108 с.

18. Foldable Flex and Thinned Silicon Multichip Packaging technology. Chapter 5 / C. Landesberger edited by Jack Balde, Kluwer Academic Publishers, 2003. - 479 P.

19. Robinson, M. A High-Performance CSP Die Stacking Technology / M. Robinson // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, April 14-15, 2004). - Burlingame, 2004. - P. 88-104.

20. Tuckerman, D. 3D packaging of Electronic Systems: Current trends and Future Challenges / D. Tuckerman // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, April 14-15, 2004). - Burlingame, 2004. - P. 120-133.

21. Lu, D. Electrical Conductive Adhesives / D. Lu, C. P. Wong // Materials for Advanced Packaging, Chapter 11. - Berlin: Springer, 2008. 842 p.

22. Tummala, R. R. Copper interconnections for High Performance, Fine Pitch Flip chip and Ultra-Miniaturized Module Applications / R. R. Tummala, P. M. Raj, A. Aggarwal // Proceedings of the Electronic Components and Technology Conference. (Boston, May 28-30, 2006). - Boston, 2004. - P. 102-111.

23. Tummala, R.R. System on Package: Miniaturization of the Entire System / R.R. Tummala // New York: McGraw-Hill, 2008. 964 p.

24. Patti, R.S. Three-dimensional integrated circuits and the future of system-on-chip designs / R.S. Patti // Proceedings IEEE. - 2006. - Volume: 94. - Issue: 6. - P. 1214-1224.

25. Mukta, F. 3D integraion review / F. Mukta, S.S. Iyer // Sci. China Inf. Sci. -2011. - Volume: 54. - Issue: 5. - P. 1012-1025.

26. Mahajan, R. Embedded multi-die interconnect bridge (EMIB)—a high density, high bandwidth packaging interconnect / R. Mahajan, R. Sankman, N. Patel, D.-W. Kim and et. // Paper presented at the 66th electronic components and technology conference. (Las Vegas, NV, June 2016). - Las Vegas, 2016. - P. 557-565.

27. Koyanagi, M. Future system-on silicon LSI chips / M. Koyanagi, H. Kurino, K.W. Lee and et. // IEEE Micro. - 1998 - Volume: 18. - Issue: 4. - P. 17-22.

28. Eitan, A. Thermo-compression bonding for fine-pitch copper-pillar flipchip interconnect—tool features as enablers of unique technology / A. Eitan, K.-Y. Hung // Proceedings IEEE 65th Electronic Components and Technology Conference (ECTC). (San Diego, CA, May 2015). - San Diego, 2015. - P. 460-464.

29. Takahashi, K. Ultra-high-density Interconnection technology of three-dimensional packaging / K. Takahashi, M. Umemoto, N. Tanaka, K. Tanida, and et. // Microelectron. Reliab. - 2003. - Volume: 43. - P. 1267-1279.

30. Hajkazemi, M.H. Wide I/O or LPDDR? exploration and analysis of performance, power and temperature trade-offs of emerging DRAM technologies / M.H. Hajkazemi, M.K. Tavana, H. Homayoun // 33rd IEEE international conference on computer design. - 2015. - P. 70-77.

31. Saeidi, M. Thermal implications of mobile 3D-ICs / M. Saeidi, K. Samadi, A. Mittal, R. Mittal // 3D systems integration conference (3DIC) in Kinsdale. - 2014. -P. 1-7.

32. Agarwal, R. TSV integration on 20nm logic: 3D Assembly and reliability results / R. Agarwal, D. Hiner, S. Kannan, K. Lee, and et. // 64th Electronic Components and Technology Conference (ECTC). - May 2014. - P. 590-595.

33. Kumar, N. Robust TSV via-middle and via-reveal process integration accomplished through characterization and management of sources of variation / N. Kumar, S. Ramaswami, J. Dukovic, J. Tseng and et. // 62nd Electronic Components and Technology Conference. - 2012. - P. 787-793.

34. Lee, K.-W. A resilient 3D stacked multicore processor fabricated using 2 3D Packaging Architectures and Assembly Process Design 45 die-level 3D integration and backside TSV technologies / K.-W. Lee, H. Hashimoto, M. Onishi, Y. Sato, and et. // 64th Electronic Components and Technology Conference (ECTC). - May 2014. - P. 304-308.

35. Saraswat, Krishna C. 3-Dimensional ICs: Motivation, Performance Analysis and Technology / Krishna C. Saraswat, // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, April 14-15 2004). - Burlingame, 2004. - P. 44-54.

36. Corbin, A. The Third Element: A Brief History of Electronics / A. Corbin // Bloomington: Author House, 2006. - P. 252.

37. Datta, M. Microelectronic Packaging / M. Datta, Tetsuya Osaka, J. Walter Schultze // CRC Press. - 2004. 568 p.

38. Beyne, E. 3D Interconnection and packaging: impending reality or still a dream? / E. Beyne // proceedings of the IEEE International Solid-State Circuits Conference. (San Francisco, CA, 2004). - San Francisco, 2004. - P. 138-145.

39. Takahashi, K. 3D Chip Stacking / K. Takahashi // Conference on 3D Architecture for Semiconductors and Packaging. (Tempe, Arizona, June 13-15, 2005). -Tempe, 2005. - P. 93-95.

40. Kangwook, Lee. The Next Generation Packaging Technology for Higher performance and Smaller System / Lee Kangwook // Conference on 3D Architecture for Semiconductors and Packaging. (Burlingame, CA, Oct. 31-Nov. 2, 2006). -Burlingame, 2006. - P. 198-203.

41. Thorsten, M. Processes and Equipment for Volume Manufacture of 3D Integrated Devices / M. Thorsten // Conference on 3D Architecture for Semiconductors and Packaging. (Tempe, Arizona, June 13-15, 2005). - Tempe, 2005. - P. 98-106.

42. Wang, A.W. A strategy for modeling of variations due to grain size in polycrystalline thin-film transistors / A.W. Wang, K.C. Saraswat // IEEE Transactions on Electron Devices. - May 2000. - Volume: 47. - Issue: 5. - P. 1035-1043.

43. Topol, A. W. Three-dimensional integrated circuits / A. W. Topol, D. C. La Tulipe, L. Shi, D. J. Frank, and et. // IBM Journal of Research and Development. - July 2006. - Volume: 50. - Issue: 4.5. - P. 491-506.

44. Schaper, L.W. Architectural implications and process development of 3-D VLSI Z-axis interconnects using through silicon vias / L.W. Schaper, S.L. Burkett, S. Spiesshoefer, G.V. Vangara and et. // IEEE Transactions on Advanced Packaging. - Aug. 2005. - Volume: 28. - Issue: 3. - P. 356-366.

45. Anderson, O. L. Technique for Attaching Electrical Leads to Semiconductors / O. L. Anderson, H. J. Christianson // Applied Physics. - 1957. -Volume: 28. - P. 923-924.

46. Spencer, T. H. Thermocompression Bond Kinetics—The Four Principal Variables / T. H. Spencer // The International Journal for Hybrid Microelectronics. -Nov. 1982. Volume: 5. - P. 404-408.

47. Onuki, J. Study of Aluminum Ball Bonding for Semiconductors / J. Onuki, M. Suwa, T. Iizuka, S. Okikawa // 34th Electronic Components Conference. (New Orleans, Louisiana, USA, 1984). - New Orleans, 1984. - P. 7-12.

48. Charles, Jr. Hybrid Wirebond Testing - Variables Influencing Bond Strength and Reliability / Jr. Charles, H. K. Romenesko, B. M. Uy O. M. and et. // The International Journal for Hybrid Microelectronics. - Nov. 1982. - Volume: 5. - P. 260269.

49. Heinen, G. Wire Bond Over Active Circuits / G. Heinen, R. J. Stierman, D. Edwards and L. Nye // 44th Electronic Components and Technology Conference (ECTC). (Washington, D.C., 1994). - Washington, 1994. - P. 922-928.

50. Evans, K. L. Investigations of the Effect of Thallium on Gold/Aluminum Wire Bond Reliability / K. L. Evans, T. T. Guthrie, R. G. Hayes // ISTFA. (Los Angeles, CA, 1984). - Los Angeles, 1984. - P. 1-10.

51. Newsome, J.L. Metallurigical Aspects of Aluminum Wire Bonds to Gold Metallization / J.L. Newsome, R.G. Oswalkm, W.R. Rodrigues de Miranda // 14th Annual Reliability Physics Symposium. (Las Vegas, NV, 1976). - Las Vegas, 1976. - P. 63-74.

52. Condra, L. W. The High Temperature Deformation Properties of Gold and Thermocompression Bonding / L. W. Condra, J. J. Svitak, A. W. Pense // IEEE Trans. on Parts, Hybrids and Packaging. - Dec.1975. Volume: 11. - P. 290-296.

53. Jellison, J. L. Kinetics of Thermocompression Bonding to Organic Contaminated Gold Surfaces / J. L. Jellison // 26th Electronic Components Conf. (San Francisco, California, Apr. 26-28, 1976). - San Francisco, 1976. - P. 92-97.

54. Antel, W. K. Determining Thermocompression Bonding Parameters by a Friction Technique / W. K. Antel // Transactions of the Metallurgical Society of AIME. -Mar. 1976. - Volume: 236. - P. 392-396.

55. Ji, H. Evolution of the Bond Interface during Ultrasonic Al-Si Wire Wedge Bonding Process / H. Ji, M.C. Li, J. Wang, H. S. Bang // Journal of Materials Processing Technology. - Feb. 2007. - Volume: 182. - Issues 1-3. - P. 202-206.

56. Ho, J-R. Thin film thermal sensor for real time measurement of contact temperature during ultrasonic wire bonding process / J-R. Ho, C-C. Chen, C-H. Wang // Sensors and Actuators. - 2004. - Volume: 111. - P. 188-195.

57. Charles, H. K. Wirebonding at higher ultrasonic frequencies: reliability and process implications / H. K. Charles, K. J. Mach, S. J. Lehtonen, A. S. Francomacaro, J and et. // Microelectronics Reliability. - Jan. 2003. - Volume: 43. - Issue: 1. - P. 141153.

58. Coucoulas, A. Hot Work Ultrasonic Bonding? A Method of Facilitating Metal Flow by Restoration Process / A. Coucoulas // 20th IEEE Electronic Components Conf. (Washington, D.C., May 1970). - Washington, 1970. - P. 549-556.

59. Harman, G. G. The Microelectronic Wire Bond Pull Test, How to Use It, How to Abuse It / G. G. Harman, C. A. Canon // IEEE Trans. Components, Hybrids and Manufacturing Technology, CHMT-1(3). - 1978. - P. 203-210.

60. Klein, H. P. Aluminum Bond Pad Requirements for Reliable Wire Bonds / H. P. Klein, U. Durmutz, H. Pauthner // IEEE Int. Symposium on Physics and Failure Analysis of ICs. - 1989. - P. 44-49.

61. Bischoff, A. Reliability Criteria of New Low Cost Materials for Bonding Wires and Substrates / A. Bischoff, F. Aldinger, W. Heraeus, // 34th Electronic Components Conference. (New Orleans, Louisiana, USA, 1984). - New Orleans, 1984. - P. 411-417.

62. Gehman, B. L. Bonding Wire for Microelectronic Interconnections / B. L. Gehman // IEEE Trans. Components, Hybrids and Manufacturing Technology, CHMT-3(8). 1980. - P. 375-380.

63. George, Lo. G-Helix: Lithography-Based, Wafer-Level Compliant Chipto-Substrate Interconnect / Lo. George // 54th Electronic Components and Technology Conference. (Las Vegas, Nevada, June 1-4, 2004). - Las Vegas, 2004. - P. 320-325.

64. Miller, L. F. Controlled Collapse Reflow Chip Joining / L. F. Miller // IBM Journal of Research and Development. - May 1969. - Volume: 13. - Issue: 3. - P. 239250.

65. Shih, Da-Yuan. Effect of polyimide processing on multichip glass ceramic module fabrications / Da-Yuan Shih // IEEE Transactions on Components, Packaging, and Manufacturing Technology. - Oct 1996. - Volume: 19. - Issue: 4. - Part C. - P. 315-325.

66. Hironori, M. Thermally Enhanced Flip-chip BGA with Organic Substrate / M. Hironori, W.U. Qiang, W. Masaki // IEICE technical report. Component parts and materials. - 1998. Volume: 98(457). - P. 79-86.

67. Totta, P.A., Chip-To-Package Interconnections Handbook / P.A. Totta, S. Khadpe, N.G. Koopman, T.C. Reiley, M.J. Sheaffer // - Boston: Springer, 1997. -283 P.

68. Tsukada, Y Surface laminar circuit packaging / Y. Tsukada; S. Tsuchida; Y Mashimoto // 42nd Electronic Components & Technology Conference. - 1992. -P. 1089-1094.

69. Tsukada, Y. A novel chip replacement method for encapsulated flip chip bonding / Y. Tsukada; Y Mashimoto; N. Watanuki // Proceedings of IEEE 43rd Electronic Components and Technology Conference. - 1993. - P. 168-178.

70. Tsukada, Y. A novel solution for MCM-L utilizing surface laminar circuit on flip chip attach technology / Y. Tsukada, Y. Maeda, K. Yamanaka // 2nd International Conference and Exhibition on Multichip Modules. - 1993. - P. 252-259.

71. Kang, S.K. Pb-free solder alloys for flip chip applications / S.K. Kang, J. Horkans, P. Andricacos, R. Crruthers and et. // 49th ECTC, IEEE. (Piscataway, NJ, 1999). - Piscataway, 1999. - P. 283-290.

72. Rai, A. COB (Chip on Board) technology / A. Rai, Y. Dotta, H. Tsukamoto, T. Fujiwara, and et. // ISHM Proceedings. - 1990. - P. 474-481.

73. Rai, A. Flip chip COB Technology on PWB / A. Rai, Y. Dotta, T. Nukii, T. Ohnishi // Proceedings of IMC. - 1992. - P. 144-149.

74. Kang, S.K. Interfacial reactions of Sn-Ag-Cu solders modified by minor Zn alloying addition / S.K. Kang, D. Leonard, D.Y. Shih, L. Gignac and et. // Journal Electron Mater. - 2006. Volume: 35(3). - P. 479-485.

75. Laurila, T. Interfacial reactions between lead-free solders and common base materials / T. Laurila, V. Vuorinen, J.K. Kivilahti // Materials Science and Engineering: R: Reports. - 2005. -Volume: 49. - Issues: 1-2. - P. 1-60.

76. Töpper, M. Wafer level chips scale package / M. Töpper, D. Lu, C-P. Wong (eds) // Materials for advanced packaging. - New York: Springer. 2009. - P. 547-600.

77. Töpper, M. Microelectronic packaging. / M. Töpper, D. Tönnies, M.H. Geng (ed) // Semiconductor fabrication handbook. New York: McGraw-Hill. 2005. - P. 21.1-21.54.

78. Technology Forecasters Inc. Report on Economic impact of the European Union RoHS Directive on The Electronic Industry, Jan 2008.

79. Cole, M. EUROPEAN UNION RoHS EXEMPTION REVIEW CASE STUDY / M. Cole, J. Adams, S. Bushnell, and et. // IBM Corporation. - 2008.

80. Puttlitz, K. Area array interconnection handbook / K. Puttlitz, P. A. Totta // Boston: Kluwer Academic Publishers. 2001. 1188 P.

81. Ruhmer, K. UBM structures for lead free solder bumping using C4NP. / K. Ruhmer, E. Laine, K. O'Donnell, K. Hauck, and et. // 57th Electronic Components and Technology Conference. (Sparks, NV, June 2007). - Sparks, 2007. - P. 27-34.

82. Dietrich, L. Conformance of ECD wafer bumping to future demands on CSP, 3D integration, and MEMS / L. Dietrich, M. Toepper, O. Ehrmann, H. Reichl // 56th Electronic Components and Technology Conference. - San Diego, 2006. - P. 101106

83. Kawanobe, T. Solder bump fabrication by electrochemical method for FC interconnection / T. Kawanobe, K. Miyamoto, Y Inaba // IEEE Electronics Components Conference. - May 1981. - P. 143-149.

84. Töpper, M. Wafer Level Chip Scale Packaging / M. Töpper // Materials for Advanced Packaging. Boston: Springer International Publishing AG, 2017. - P. 627695.

85. Tu, K-N. Solder joint technology materials, properties, and reliability / K-N. Tu // New York: Springer, 2007. 370 p.

86. Ostmann, A. Low cost techniques for flip chip soldering / A. Ostmann, G. Motulla, J. Kloeser, E. Zakel, H. Reichl // Proceedings of Surface Mount International Conference. - San José, 1996. - P. 204-226.

87. Kim, B. Leadfree solder deposition for wafer level packaging applications. / B. Kim // 5th Annual SECAP East Asia Seminar Series. - Nov 2004. - P. 70-80.

88. Yoon, J.W. Interfacial reaction and mechanical properties of eutectic Sn-0.7Cu/Ni BGA solder joints during isothermal long-term aging / J.W. Yoon, S.W. Kim, S.B. Jung, // Journal of Alloys and Compounds. - 2005. - № 391. - P. 82-90.

89. Huang, M.L. Morphology and growth kinetics of intermetallic compounds in solid-state interfacial reaction of electroless Ni-P with Sn-based lead-free solders / M.L. Huang, T. Loeher, D. Manessis, L. Boettcher, A. Ostmann, et al. // Journal of Electronic Materials. - 2006. - № 35. - P. 181-188.

90. Nowottnick, M. Solder joints for high temperature electronics / M. Nowottnick, U. Pape, K. Wittke, W. Scheel // In: 2003 SMTA international conference proceedings. (Chicago, 23-26 September 2003). - Chicago, 2013. - P. 693-699.

91. Das, S.K. Effect of Ag microparticles content on the mechanical strength of the interface formed between Sn-Zn binary solder and Au/Ni/Cu bond pads / S.K. Das, A. Sharif, YC. Chan, N.B. Wong, W.K.C Yung // Microelectronic Engineering. - 2009. - № 86. - P. 2086-2093.

92. Chen, X. Study on the properties of Sn-9Zn-xCr lead-free solder / X. Chen, A. Hu, M. Li, D. Mao. // Journal of Alloys and Compounds. - 2008. - № 460. -P. 478-484.

93. Chen, X. Study on the properties of Sn-9Zn-xCr lead-free solder / X. Chen, A. Hu, M. Li, D. Mao. // Journal of Alloys and Compounds. - 2008. - № 460. -P. 478-484.

94. Lin, K-L. Sn-Zn-Al Pb-free solder - an inherent barrier solder for Cu contact / K-L. Lin, H-M. Hsu // Journal of Electronic Materials. - 2001. - № 30. - P. 1068-1072.

95. Chen, X. Effects of alloying elements on the characteristics of Sn-Zn lead-free solder / X. Chen, M. Li, X. Ren, D. Mao // Electronic packaging technology. -2005. - P. 211-217.

96. Tong, Ho-Ming. Advanced Flip Chip Packaging / Ho-Ming Tong, Yi-Shao Lai, C.P. Wong. Boston, MA: Springer Science+Business Media New York, 2013. - P. 560.

97. Shen, J. Research advances in nano-composite solders / J. Shen, YC. Chan // Microelectronics Reliability. - 2009. - № 49. - P. 223-234.

98. Anhöck, S. Reliability of electroless nickel for high temperature applications / S. Anhöck, A. Ostmann, H. Oppermann, R. Aschenbrenner, H. Reichl // International Symposium of Advanced Packaging Mat. Conference. (Braselton, GA, Mar 1999). - Braselton, 1999. - P. 209-215.

99. Baumgartner, T. Printing solder paste in dry film - a low cost fine-pitch bumping technique / T. Baumgartner, D. Manessis, M. Töpper, K. Hauck and et. // Proceedings of EPTC. - Singapore, 2007. - P. 435-452.

100. Bae, H-C. 3D SiP module using TSV and novel solder bump maker / H-C. Bae, K-S. Choi, Y-S. Eom, B-O. Lim, K-J. Sung and et. // Proceedings of 2010 Electronic Components and Technology Conference. - 2010. - P. 1637-1641.

101. Park, A-Y. Development of inclined conductive bump (ICB) for flip-chip interconnection / A-Y. Park, S-R. Kim, C-D. Yoo, T-S. Kim // Proceedings of Electronic Components and Technology Conference (ECTC). - 2011. - P. 880-885.

102. Oppermann, H. Nanoporous interconnects / H. Oppermann, L. Dietrich, M. Klein, B. Wunderle // Proceedings of 3rd Electronic System-Integration Technology Conference (ESTC). 2010. - P. 1-4.

103. Gruber, P.A. Low-cost wafer bumping / P.A. Gruber, L. Belanger, G.P. Brouillette, D.H. Danovitch, J.-L. Landreville, IBM Journal of Research and Development. - July 2005. - Volume: 49, - Issue: 4.5, - P. 621-639.

104. Patent No.: 12/705,021 US. Int. Cl. H01L 21/44. Bond Pad with multiple layer over pad metallization and method of formation. Filing Data: February 12, 2010 / Robert King, Pat Thomas, Assignee: Varughese Mathew.

105. Patent No.: 7,199,036 B2 US. Int. Cl. H01L 21/44. Under-Bump metallization layers and electroplated solder bumping technology for flip-chip. Prior Publication Data US 2005/0014355 A1 Jan. 20, 2005 / Chingho Philip Chan, Guowei David Xiao, Assignee: The Hong Kong University of Science and Tecnology.

106. Corsat, F. Imprint technologies on conductive polymers and metals for interconnection and bumping purposes / F. Corsat, C. Davoine, A. Gasse, M. Fendler, G. Feuillet and et. // Proceeding of 1st Electronics System Integration Technology Conference. - 2006. - P. 1336-1341.

107. Lee, S.-Y. Solder bump creation by using droplet microgripper for electronic packaging / S.-Y. Lee, J.-H. Chang, D. Kim, B.K. Ju, J.J. Pak // Electronics Letters. - September 2010. - Volume: 46. - Issue: 19. - P. 1336-1338.

108. Fei-Fei, Tian. A new quantizing insulator soldering technology scheme for microwave module / Tian. Fei-Fei, M. Zhou, J. Z. Zhang. // Microwave and Optical Technology Letters. - April 2019. - Volume: 61. - Issue:4. - P. 979-984.

109. Зенин, В.В. Монтаж кристаллов и внутренних выводов в производстве полупроводниковых изделий / В.В. Зенин, В.А. Емельянов, В.Л. Ланин. - Минск: Интегралполиграф, 2015. - 380 c.

110. Miagher, B. Compound growth in platinum/tin-lead solder diffusion couples / B. Miagher, D. Schwarez, M. Ohreng // Journal of Materials Science. - 1996. - Volume: 31. - Issue: 20. - P. 5479 - 5486.

111. Kulojarvi, K. Effect of dissolution and intermetallic formation on the reliability of FC joints. / K. Kulojarvi, V. Vuorinen, J. Kivilahti // Microelectronics International. - 1998. - Volume: 15. - Issue: 2. - P. 20 - 24.

112. Huang, M. L. Morphology and growth kinetics of intermetallic compounds in solid-state interfacial reaction of electroless Ni-P with Sn-based lead-free solders. / M. L. Huang, T. Loeher, D. Manessis, L. Boettcher, A. Ostmann, H. Reichl // Journal of Electronic Materials. - 2006. - Volume: 35. - Issue: 1. - P. 181-188.

113. ГОСТ 13498-2010. Платина и сплавы на ее основе. Марки: дата введения 04.06.2012. - Москва: Стандартинформ 2012. - 7 с.

114. ОСТ 4Г 0.033.200. Припои и флюсы для пайки, припойные пасты. Марки, состав, свойства и область применения (редакция 1-78): дата введения 01.01.1980. - Москва, 2011. - 131 с.

115. IPC J-STD-006 with Amendments 1&2. Requirements for Electronic Grade Solder Alloys and Fluxed and Non-Fluxed Solid Solders for Electronic Soldering Applications: - October 2009 IPC. - 21 p.

116. IEC 60068-2-54. Environmental testing - Part 2-54: Tests - Test Ta: Solderability testing of electronic components by the wetting balance method: Applications: 04.05.2006. - ТС 91. - 21 p.

117. Kuhmann, J. Pt thin-film metallization for FC-bonding using SnPb60/40 solder bump metallurgy. / J. Kuhmann, C.-H. Chiang, P. Harde, F. Reier, W. Oesterle, I. Urban // Materials Science and Engineering: A. - 1998. - Volume: 1. - Issue: 2. - P. 22-25.

118. Побединский, В.В. Исследование кинетики растворения платины в расплавленных припоях. Свойства смачиваемости поверхности платины расплавленным эвтектическим припоем / В.В. Побединский, Н.В. Рогозин, Е.Н. Бормонтов // «Электронная техника. Серия 1. СВЧ-техника». - 2020. - Выпуск 2 (545). - С. 29-36.

119. Vianco, P.T. Proceedings of the NEPCON West 1992 Conference, Anaheim, CA / P.T. Vianco, F.M. Hosking, and J.A. Rejent // National Electronic and Production Conference. (Caners Exposition Group, Des Plaines, IL - 1992). -Des Plaines, 1992. - P. 1730-1738.

120. Lee, S.-W. Reactive wetting between molten Sn-Bi and Ni substrate. / S.W. Lee, C.-M. Chang // Journal of Electronic Materials. - 2003. - Volume: 3. - P. 117122.

121. Wong, D. S. Determination of reactive wetting properties of Sn, Sn-Cu, Sn-Ag, and Sn-Pb alloys using a wetting balance technique. / D. S. Wong, H.-F. Hsu // Journal of Materials Research. - 2003. - Volume: 6. - P. 1420-1428.

122. Wang, S. J. Coupling effect in Pt/Sn/Cu sandwich solder joint structures. / S. J. Wang, C. Y Liu // Acta Materialia. - 2007. - Volume: 10. - P. 3327-3335.

123. Алюминий: свойства и физическое металловедение: Справ. изд. пер. с англ. Aluminum properties and physical metallurgy ed. By John E. Hatch / Под ред. Хэтча Дж. Е. - М: Металлургия, 1989. - 422 с.

124. Мальцева, Т. В. Цветные металлы и сплавы: учебное пособие / Т. В. Мальцева, Н. Н. Озерец, А. В. Левина, Е. А. Ишина // Екатеринбург: Издательство Уральского университета, 2019. - 176 с.

125. Васильева, Е.В. Платина, ее сплавы и композитные материалы / Е.В. Васильева, Р.М. Волкова, М.И. Захарова, М.П. Матвеева, Г.Д. Шнырев // - М: Металлургия, 1980. - 296 с.

126. Побединский, В.В. Исследование сварных платиновых соединений на тонкопленочной металлизации кремниевых и керамических подложек / В.В. Побединский, Н.В. Рогозин, Т.Г. Меньшикова, Е.Н. Бормонтов // «Электронная техника. Серия 2. Полупроводниковые приборы». - 2021. -Выпуск 1 (260). - С. 51-59.

127. Побединский, В.В. Платиновые стад-бампы с припойными шариками на алюминиевой металлизации кремниевых кристаллов в технологии flip-chip / В.В. Побединский, Н.В. Рогозин, Е.В. Лаврентьев, А.В. Рябов, В.В. Зенин, Е.Н. Бормонтов // Электронная техника. Серия 3. Микроэлектроника. - 2018. - Выпуск 2 (170). - C. 27-31.

128. MIL STD 883J. TEST METHOD STANDARD MICROCIRCUITS (Department of defense USA, 2013). - 281 p.

129. JEDEC standard. JESD22-B116A Wire Bond Shear Test Method (JEDEC Solid State Technology Association, 2009). 18 p.

130. AEC - Q100 -001 REV-C. WIRE BOND SHEAR TEST (Automotive Electronics Council, 2014). 14 p.

131. Kim, T.H. Electrochemically Engineered Nanoporous Materials. / Kim T.H., Kim Y.H. // Springer Series in Materials Science. - 2015. - Volume: 220. - P. 219288.

132. Zollner, S. Dual Silicide SOI CMOS Integration with Low-Resistance PtSi PMOS Contacts / S. Zollner // EEE International SOI Conference. - November 2007. -P. 75-76.

133. Ming, He. Metal-Dielectric Interfaces in Gigascale Electronics / He. Ming, Toh-Ming Lu // New York: Springer, 2012. - P. 75-89.

134. Сыпченко, В.С. Взаимодействие водорода с тонкой плёнкой Al2O3 на нанокристаллическом титане: специальность 01.04.07 - физика конденсированного состояния: автореферат диссертации на соискание ученой степени кандидата физико-математических наук / Сыпченко Владимир Сергеевич; «Национальный исследовательский Томский политехнический университет» -Томск, 2016. 122 с.

135. Диаграммы состояния двойных металлических систем: Справ. изд. / под ред. Н.П. Лякишев. - Москва: Машиностроение, 2001. 377 с.

136. Технология СБИС. Т.2. / Под ред. С. Зи. - М.: Мир, 1986. - 453 с.

137. Емельянов, В.А. Основы технологии микромонтажа интегральных схем. М.: ДМК Пресс, 2013. - 316 с.

138. Патент № 2671383 Российская Федерация, МПК H01L 21/321 (2006.01) Способ формирования шариковых выводов на алюминиевой металлизации контактных площадок кристалла: № 2017144961: заявл. 20.12.2017 опубл. 30.10.2018 / Зенин В.В., Рогозин Н.В., Побединский В.В., Колбенков А.А., Лаврентьев Е.В., Рябов А.В., Князев К.С.

139. Garrou, P. Handbook of 3D Integration-Technology and Applications of 3D Integrated Circuits / P. Garrou, C. Bower, P. Ramm // New York: J. Wiley, 2008. -451 p.

140. Nicewaner, E. Interconnect resistance characteristics of several flip-chip bumping and assembly techniques / E. Nicewaner // Microelectronics Reliability. -January 1999. - Volume: 39. - Issue: 1. - P. 113-121.

141. Kang, S.Y Modeling and Experimental Studies on Thermosonic Flip-Chip Bonding / S.Y Kang, M.P. Williams, Y.C. Lee, // IEEE Transactions on Components,

Packaging and Manufacturing Technology. - 1995. - Volume: 18. - Issue: 4. - Part B. -P. 728-733.

142. Patent No.: US 12/705,021. Int. Cl. H01L 21/44. Bond Pad with multiple layer over pad metallization and method of formation: Filing Data: February 12, 2010. Robert King, Pat Thomas, Assignee: Varughese Mathew.

143. Patent No.: US 7,199,036 B2. Int. Cl. H01L 21/44. Under-Bump metallization layers and electroplated solder bumping technology for flip-chip: Prior Publication Data US 2005/0014355 A1 Jan. 20, 2005. Chingho Philip Chan, Guowei David Xiao, Assignee: The Hong Kong University of Science and Tecnology.

144. Yang, S.C. Interfacial reaction and Wetting Behavior Between Pt and Moiten Solder / S.C. Yang, W.C. Chang, YW. Wang, and C.R. Kao // Journal of ELECTRONIC MATERIALS. - 2009. - Volume: 38. - Issue: 1. - P. 25-32.

145. Levine, L. Ball bumping and coining operations for TAB and flip chip / L. Levine, W. G. Pa (Kulicke&Soffa ind. Inc. USA) // Electronic Components and Technology Conference. - 1997. - P. 86-96.

146. Mantese, J.V. Platinum Wire Wedge Bonding: A New IC And Microsensor Interconnect / J.V. Mantese, W.V. Alcini // Journal of ELECTRONIC MATERIALS, -1988. - Volume: 17. - Issue: 4. - P. 285-289.

147. Савицкий, Е.М. Металловедение платиновых металлов/ Е.М. Савицкий В. П. Полякова, Н. Б. Горина, Н. Р. Рошан - М.: Металлургия, 1975. -424 с.

148. McAlister, A.J. The Al-Pt (Aluminum-Platinum) System / A.J. McAlister, D.J. Kahan // Bulletin of Alloy Phase Diagrams. - 1986. - Volume: 7. - No. 1. - P. 4751.

149. Pobedinsky, V.V. METHOD OF DIE SEALING IN «FLIP-CHIP» TECHNOLOGY / V.V. Pobedinsky, N.V. Rogozin, A.V. Ryabov, V.V. Zenin, E.N. Bormontov // Topical areas of fundamental and applied research XVI: Proceedings of the Conference. (North Charleston, SC, USA: CreateSpace 30-31.07.2018). - North Charleston, 2018. - Volume: 1. - P. 88-90.

150. Побединский, В.В. Нанесение припойных шариков на кремниевые кристаллы с алюминиевой металлизацией контактных площадок в технологии «flip-chip» / В.В. Побединский // Международный молодежный научный форум «ЛОМОНОСОВ-2019» - Электрон. текстовые дан. (1500 Мб.) - М.: МАКС Пресс,

2019. Организатор Московский государственный университет имени М.В. Ломоносова.

151. Побединский, В.В. Технологический процесс монтажа кристаллов методом «flip-chip» с использованием многослойной стековой конструкции стад-бампов / В.В. Побединский // Международный молодежный научный форум «Л0М0Н0С0В-2020» - Электрон. текстовые дан. (1800 Мб.) - М.: МАКС Пресс,

2020. Организатор Московский государственный университет имени М.В. Ломоносова.

152. Шапиро, Л. Внедрение европейской директивы ROSH / Л. Шапиро // Электронные компоненты. - 2006. - №1. - С. 9-12.

153. Патент № 2367551 Российская Федерация, МПК B23K 35/26 (2006.01), C22C 13/02 (2006.01). Бессвинцовый припой: № 2007140019/02: заявл. 29.10.2007: опубл. 20.09.2009 / Зенин В.В., Бокарев Д.И., Кастрюлев А.Н., Ткаченко А.С., Хишко О.В.

154. Патент № 2648311 Российская Федерация, МПК H01L 23/02 (2006.01). Способ изоляции при монтаже перевернутых кристаллов: № 2016132921: заявл. 09.08.2016 г. опубл. 23.03.2018 / Зенин В.В., Стоянов А.А., Колбенков А.А., Побединский В.В., Рогозин Н.В.

155. Стоянов, А.А. Соединения кристаллов в 3D-изделиях микроэлектроники/ А.А. Стоянов, В.В. Побединский, Н.В. Рогозин // Международная научная конференция «ВЫСОКИЕ ТЕХНОЛОГИИ И ИННОВАЦИИ В НАУКЕ». - 2017. - Сборник избранных статей. - СПб.: ГНИИ «НАЦРАЗВИТИЕ». - C. 46-49.

156. Patent No.: 6455408. Int. H01L 21/44 (52) 438/613 METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICES HAVING REDISTRIBUTION

PATTERNS WITH A CONCAVE PATTERN IN A BUMP PAD AREA: Sep.28,2000 / Chan Seung Hwang, Seung Ouk Jung.

157. Побединский, В.В. Применение платиновой металлизации в системе перераспределения контактных площадок кристаллов полупроводниковых изделий для сборки по технологии flip-chip/ В.В. Побединский, Н.В. Рогозин, Е.Н. Бормонтов // «Электронная техника. Серия 2. Полупроводниковые приборы». -2019. - Выпуск 4 (255). С. 27-34.

158. Побединский, В.В. Материалы металлизации интегральных схем в технологии flip-chip/ В.В. Побединский, Е.В. Лаврентьев // Твердотельная электроника, микроэлектроника и наноэлектроника. Воронеж: ФГБОУ ВПО «ВГТУ». - 2017. - Выпуск 10. - С. 36 - 40.

159. Патент № 2420827 Российская Федерация, МПК H01L 21/283 (2006.01). Способ изготовления медной многоуровневой металлизации СБИС: № 2010100321/28: заявл.: 11.01.2010: опубл.: 10.06.2011 / Г.Я. Красников, А.С. Валеев, Н.А. Шелепин, О.П. Гущин, К.А. Воротилов, В.А. Васильев, С.Н. Аверкин.

160. Clauberg, H. Nickel-palladium bond pads for copper wire bonding / H. Clauberg // Microelectronics Reliability. - 2004. - Volume: 51. - Issue: 1. - P. 75-80.

161. Зенин, В. В. Медная металлизация в кремниевых СБИС/ В.В. Зенин, Б.А. Спиридонов, А.А. Стоянов, Е.П. Новокрещенова, М.А. Грибанов// Твердотельная электроника, микроэлектроника и наноэлектроника. Воронеж: ФГБОУ ВПО «ВГТУ». - 2011. - Выпуск 10. - С. 70 - 73.

162. Darnon, М. Patterning of porous SiOCH using an organic mask: Comparison with a metallic masking strategy / М. Darnon, Т. Chevolleau, Т. David, J. Ducote and et. // Journal of Vacuum Science and Technology. - Jan/Feb 2010. -Volume: 45. - Issue: 1. - Part В. - P. 149-156.

163. Побединский, В.В. Способ применения платиновой металлизации в системе перераспределения контактных площадок кристаллов интегральных микросхем и полупроводниковых приборов / В.В. Побединский // Союз

Машиностроителей России: матер. X Национальной научно-технической конференции. Москва, 2020.

164. Патент № 2717264 Российская Федерация, МПК И01Ь 21/28 (2006.01). Способ применения платиновой металлизации в системе перераспределения контактных площадок кристаллов интегральных микросхем и полупроводниковых приборов: № 2019103914: заявл. 12.02.2019: опубл. 19.03.2020 / Рогозин Н.В., Побединский В.В.

ПРИЛОЖЕНИЕ А