Разработка методов и средств диагностики, повышающих эффективность верификации модулей вычислительной техники тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат технических наук Бычков, Игнат Николаевич

• Бычков, Игнат Николаевич
• кандидат технических наук
• 2007

Оглавление диссертации кандидат технических наук Бычков, Игнат Николаевич

Содержание.

Введение.

Актуальность работы.

Цель исследования.

Научная новизна работы.

Результаты, выносимые на защиту.

Практическая ценность.

Личный вклад автора.

Апробация.

Публикации по теме диссертации.

Глава 1. Повышение полноты и производительности тестирования при функциональной верификации СБИС.

1.1 Система тестирования при функциональной верификации СБИС.

1.1.1 Набор тестов проверки архитектуры.

1.1.2 Генераторы направленных тестов.

1.1.3 Интерпретационная и функциональная модели СБИС.

1.1.4 Способы моделирования функциональной модели.

1.2 Разработка прототипа на основе ПЛИС.

1.2.1 Метод предварительного анализа функциональной модели микропроцессора.

1.2.2 Подходы к решению задачи разбиения и методы минимизации связей.

1.2.3 Алгоритм раскраски ребер мультиграфа.

1.2.4 Назначение сигналов выводам ПЛИС и трассировка ПП прототипа.

1.3 Выводы.

Глава 2. Оптимизация рассеиваемой мощности СБИС.

2.1 Определение ограничения на максимальную рассеиваемую мощность СБИС.

2.1.1 Термические сопротивления.

2.1.2 Расчет термических сопротивлений.

2.1.3 Экспериментальное определение термических сопротивлений.

2.1.4 Расчет максимально допустимой рассеиваемой мощности.

2.2 Учет динамически рассеиваемой мощности при технологическом покрытии.

2.2.1 Мощность, рассеиваемая на элементе.

2.2.2 Мощность, рассеиваемая на линии связи.

2.2.3 Активности выходов элементов.

2.2.4 Диагностика для нахождения активностей выходов элементов.

2.2.5 Метод фиксированного выигрыша.

2.2.6 Технологическое покрытие.

2.2.7 Моделирование и результаты.

2.3 Выводы.

Глава 3. Повышение показателей надежности.

3.1 Улучшение показателей надежности.

3.1.1 Показатели и характеристики надежности.

3.1.2 Формирование списка ограничений.

3.2 Планирование контактных выводов кристалла и построение проводного монтажа при корпусировании интегральных схем.

3.2.1 Технологический процесс корпусирования.

3.2.2 Методология корпусирования.

3.2.3 Диаграмма проводного монтажа.

3.2.4 Средство разработки и диагностики РСМ.

3.2.5 Надежность системы в корпусе.

3.2.6 Проверка правил корпусирования.

3.2.7 Планирование контактных выводов кристалла.

3.2.8 Построение проводных соединений.

3.2.9 Применение 3D моделирования.

3.3 Диагностика матричного корпуса на основе коммутационной платы.

3.3.1 Технология монтажа объемными выводами на коммутационную плату.

3.3.2 Контура между линиями связи входного и выходного тока.

3.3.3 Электромиграция и термодиффузия.

3.3.4 Межслойные соединения шин земли-питания.

3.4 Расчет и диагностика временных диаграмм синхронных цифровых схем.

3.4.1 Задержки распространения сигналов.

3.4.2 Блок схема передачи данных.

3.4.3 Способы передачи данных.

3.4.4 Представление блок схемы в виде графа.

3.4.5 Средство проектирования и диагностики TDM (Timing

Diagram Manager).

3.5 Выводы.

Введение диссертации (часть автореферата) на тему «Разработка методов и средств диагностики, повышающих эффективность верификации модулей вычислительной техники»

Актуальность работы

Жесточайшая конкуренция на региональных и мировых рынках требует выполнения все более жестких сроков разработки в то время, как прогресс в микроэлектронной технологии приводит к постоянному усложнению проектируемых устройств. С другой стороны, ценовой пресс вынуждает постоянно выискивать средства к снижению затрат на проектирование. Чтобы успешно работать в современных условиях, требуется постоянное повышение качества процессов проектирования и производства.

В современных маршрутах проектирования интегральных схем (ИС) и сверхбольших интегральных схем (СБИС), программируемых логических интегральных схем (ПЛИС) и печатных плат (1111) проверка выполнения предъявляемых к изделию требований происходит на этапах верификации, которые очень трудоемки и требуют значительного времени выполнения. Причем выполнение требований и надежность результатов проектирования напрямую зависит от полноты проверок и их достоверности.

Усложнение современной вычислительной техники и ужесточение предъявляемых к ней требований приводит к необходимости повышения эффективности этапов верификации. Требуется постоянное совершенствование существующих и введение новых методов и средств диагностики, чтобы повысить надежность модулей вычислительной техники, а также минимизировать затраты и время верификации при выполнении всех предъявляемых требований. При этом необходимо учитывать, что для небольших и средних компаний по чисто экономическим причинам недоступно использование дорогостоящих методов и средств диагностики, успешно применяемых в современных крупных компаниях. В особенности это касается средств и методов диагностики сложно-функциональных СБИС, изготовленных с помощью современных технологий.

Таким образом, актуальной становится разработка методов и соответствующих программных или программно-аппаратных средств диагностики, которые в рамках имеющихся возможностей повышают эффективность верификации модулей вычислительной техники.

Цель исследования

Цель диссертационной работы заключалась в разработке новых эффективных методов и средств диагностики, которые используются на этапах верификации модулей вычислительной техники, входящих в состав современных вычислительных комплексов и систем с целью минимизировать возможность ошибок, вносимых в проект на этапе разработки, а также эффективного выявления ошибок на более ранних этапах.

В соответствии с этим были определены следующие задачи:

1. Исследование этапов верификации в маршрутах проектирования модулей электронной аппаратуры.

2. Разработка метода предварительного анализа функциональной модели микропроцессора для создания его прототипа на основе ПЛИС.

3. Определение ограничения на предельную рассеиваемую мощность микросхемы при заданной конструкции и теплопроводности материалов корпуса.

4. Разработка метода тестирования и диагностики для учета динамически рассеиваемой мощности ИС при верификации энергопотребления на этапе технологического покрытия.

5. Разработка методики для повышения показателей надежности модулей вычислительной техники.

6. Разработка методик и средств диагностики результатов корпусирования ИС для верификации показателей надежности.

7. Разработка средства автоматизированного расчета временных диаграмм и их диагностики для временной верификации синхронных цифровых схем.

Научная новизна работы

Решение поставленных в диссертационной работе задач определяет научную новизну исследования, которую, прежде всего, составляют:

1. Метод предварительного анализа функциональной модели СБИС для создания прототипа на основе ПЛИС, повышающего полноту и производительность тестирования на этапе функциональной верификации. В отличие от существующих методов анализа функциональной модели СБИС предлагаемый метод позволяет оценить необходимое количество ПЛИС, оптимально задействовать их конфигурируемые логические блоки, а также блоки ввода-вывода, чтобы приступить к разработке ПП прототипа.

2. Метод технологического покрытия с использованием результатов диагностики активностей переключения элементов для учета динамически рассеиваемой мощности ИС. Существующие методы технологического покрытия схемы в базисе стандартных элементов не используют экспериментальное определение активностей переключения для выводов каждого элемента.

3. Обобщена методика организации правил корпусирования ИС для технологии проводного монтажа и предложен метод проверки этих правил с применением ЗЭ модели системы в корпусе. В отличие от существующих методик организации правил корпусирования, предлагаемая методика учитывает как специфику технологического процесса изготовления кристалла СБИС, так и специфику технологического процесса сборки микросхем. Существующие методы проверки правил корпусирования с применением диаграммы проводного монтажа не позволяют проверить весь перечень современных правил корпусирования.

4. Метод 30 диагностики конструктивных ошибок в коммутационной плате матричного корпуса. В отличие от существующего метода диагностики корпусов и паяных соединений рентгеновским излучением, предлагаемая методика позволяет выявлять конструктивные ошибки в коммутационной плате корпуса уже на этапе разработки.

Результаты, выносимые на защиту

В процессе проведения исследований автором получены следующие результаты:

1. Обоснование эффективности использования на этапе функциональной верификации прототипов микропроцессоров на основе ПЛИС. Разработан метод предварительного анализа функциональной модели СБИС для создания прототипа на основе ПЛИС.

2. Разработан метод технологического покрытия с использованием результатов диагностики активностей переключения элементов для учета динамически рассеиваемой мощности ИС. Эффективность данного метода подтверждается экспериментальным путем с помощью приложения GSTM.

3. Приведено обобщение организации правил корпусирования ИС с применением технологии проводного монтажа. Реализована проверка правил корпусирования с использованием 3D модели системы в корпусе в средстве проектирования и диагностики PCM (Package Constraints Manager).

4. Разработаны средства 3D визуализации и применен новый метод диагностики коммутационной платы матричного корпуса.

5. Разработан способ верификации назначения сигналов эквивалентным выводам электронных компонентов с помощью программы РВМ (Pin Box Manager).

6. Разработана методика расчета временных диаграмм синхронных цифровых схем. Методика реализована в программе TDM (Timing Diagram Manager). Данное программное средство разработки и диагностики учитывает все многообразие современных устройств синхронизации и предоставляет возможность автоматизированного подбора длин линий связи.

Практическая ценность

Результаты исследований, выполненных по теме диссертации, нашли применение в трех различных проектах для нескольких компаний. Разработанный метод проведения и использования результатов тестирования для учета динамически рассеиваемой мощности ИС на этапе технологического покрытия является одним из результатов научно-исследовательского проекта Ariadna, выполненного в Институте Микропроцессорных Вычислительных Систем РАН при финансовой поддержке компании Intel. Обобщение организации правил корпусирования ИС с применением технологии проводного монтажа, а также реализация их проверки с использованием 3D модели системы в корпусе являются основными результатами проекта по разработке для компании Philips Semiconductors средства автоматизации корпусирования интегральных схем РСМ (Package Constraints Manager). Другие методы и средства диагностики использовались на этапах верификации в проектах по разработке микропроцессоров «Elbrus» и «R500S», а также вычислительных комплексов на их основе. Эти методы и средства диагностики являются основными результатами развития систем верификации для компании ЗАО «МЦСТ». Под руководством автора были созданы средства проектирования и диагностики TDM (Timing Diagram Manager) и РВМ (Pin Box Manager).

Разработанные методы и средства проектирования и диагностики позволяют повысить показатели надежности, обеспечить нужную функциональность модулей вычислительной техники, а также сократить объем ручной работы и время, требуемое для выполнения соответствующих этапов верификации.

Личный вклад автора

Постановка задачи выполнена совместно с научным руководителем. Все основные результаты получены автором. Рассматриваемые в диссертации программные средства разработки и диагностики, повышающие эффективность верификации в течение ряда лет создавалось коллективом разработчиков в Институте микропроцессорных вычислительных систем РАН и ЗАО «МЦСТ» при личном участии автора.

Научные положения, рекомендации и выводы сформулированы лично автором. Предлагаемые перспективные методы, а также модуль 3D визуализации и проверки правил корпусирования в программе РСМ разработаны автором лично. Другие программные средства разработки и диагностики разработаны под руководством автора и успешно внедрены при его участии.

Апробация

Результаты диссертационной работы докладывались на всероссийских и вузовских научных конференциях:

1. Бычков И. Н. Изменение средств физического синтеза при современных технологиях. XXI научно-техническая конференция войсковой части 03425, Москва, декабрь 2003.

2. Бычков И. Н. Метод фиксированного выигрыша при взаимодействии логического и физического этапов проектирования СБИС. XLVII научная конференция МФТИ, Москва-Долгопрудный, ноябрь 2004.

3. Бычков И. Н. Способы взаимодействия логического и физического этапа проектирования СБИС. Новые материалы и технологии НМТ-2004. Тезисы докладов всероссийской научно-технической конференции, Москва, ноябрь 2004.

4. Бычков И. Н. Потоковая генерация тестов для цифровых схем с использованием программно-аппаратных устройств. XLVIII научная конференция МФТИ, Москва-Долгопрудный, ноябрь 2005.

5. Бычков И. Н. Система управления и информационной поддержки маршрута проектирования электронной аппаратуры. Сборник материалов всероссийского конкурса инновационных проектов аспирантов и студентов по приоритетному направлению развития науки и техники «информационно-телекоммуникационные системы», Москва, октябрь 2006. Проект был отобран в финал конкурса.

6. Бычков И. Н. Автоматизация этапа корпусирования при проектировании интегральных схем. 49-я научная конференция МФТИ, Москва-Долгопрудный, ноябрь 2006.

Публикации по теме диссертации

По теме диссертации опубликованы 6-ти печатных работах в период с

2003-2007 гг:

1. А. Ayupov, I. Bychkov, V. Lyssyi, D. Rybin, N. Ryzhenko, A. Sorokin, A. Usenkov, , V. Utkin, O. Venger "Ariadna First Year Technical Report" Synthesis-layout integration research project in the IMCS RAS, Moscow, December 2003.

2. Бычков И. H. Автоматизация расчета временных диаграмм для синхронных цифровых схем. Труды молодежной международной научной конференции «Гагаринские чтения», Москва, апрель 2007.

3. Бычков И. Н. Методология корпусирования интегральных схем с применением технологии проводного монтажа. Труды молодежной международной научной конференции «Гагаринские чтения», Москва, апрель 2007.

4. Бычков И.Н. Учет динамически рассеиваемой мощности при технологическом покрытии. «Информационные технологии», М., 2007. № 5.

5. Бычков И.Н., Поляков А. Е., Федоткин А. С. Создание символов библиотеки элементов и правил назначения сигналов их выводам в маршруте проектирования печатных плат. «Информационные технологии», М., 2007. №7.

6. Бычков И.Н. Планирование контактных выводов кристалла и построение проводного монтажа при корпусировании интегральных схем. «Нано и микросистемная техника», М., 2007. № 10,

Заключение диссертации по теме «Элементы и устройства вычислительной техники и систем управления», Бычков, Игнат Николаевич

3.5 Выводы

Метод выполнение списка ограничений позволяет увеличить процент выхода годных изделий путем уменьшения интенсивности отказов в период времени приработки. В условии неизменных технологических процессов с помощью этого метода также можно улучшать показатели надежности при эксплуатации у последующих модификаций изделия. В данном случае формировании списка ограничений возможно только компаниям с развитой сетью сервисных центров. Это обусловлено тем, что необходим сбор и анализ информации о причинах отказов с множества различных объектов эксплуатации.

Рассмотренный метод выполнения списка ограничений используется при верификации результатов планирования контактных выводов кристалла и построения проводного монтажа. Увеличение количества выводов микросхем и развитие технологии проводного монтажа требуют выполнения все более жестких ограничений при корпусировании ИС. Это приводит к необходимости учета все большего количества факторов при планировании контактных выводов кристалла и построении проводного монтажа. В связи с этим, была обобщена методика организации правил корпусирования ИС. Для проверки перечня ограничений в виде правил корпусирования предложен метод проверки с применением 3D модели системы в корпусе, которую предлагается создавать на основе диаграммы проводного монтажа. Список ограничений эффективно проверяется с помощью программы РСМ как средства диагностики для верификации результатов совместного проектирования кристалла и корпуса микросхемы, а также ПП модуля следующего уровня иерархии.

Для повышения эффективности процессов проектирования становится необходимым применение CALS технологий для эффективного управления, а также создания, обмена и использования электронных данных на этапе корпусирования интегральных схем. В течение нескольких лет эти выводы подтверждаются опытом совместной разработки кристалла и корпуса микросхем и проверки списка ограничений при разработке образцов вычислительной техники. Следует отметить, что с использованием CALS технологий минимизируются затраты как на проектирование, так и на анализ отказов в период времени приработки или эксплуатации изделий. Тем самым, для компаний появляется возможность сократить затраты и время, необходимое для этапов верификации.

Предложен метод 3D диагностики конструктивных ошибок коммутационной платы матричного корпуса. Представленные примеры 3D моделей были получены в рамках проекта по разработке корпусов для микропроцессора с одноименной архитектурой «Elbrus», а также двуядерной системы на кристалле «R500S» с архитектурой SPARC. Диагностика таких моделей позволила быстро выявить конструктивные ошибки перед изготовлением микросхем, что позволило существенно сократить общее время верификации результатов проектирования. Предлагаемый метод диагностики применяется впервые. Поскольку методы диагностики рентгеновским излучением являются дорогостоящими и не позволяют решить задачу изготовления безошибочных микросхем первой итерации, то предлагаемый метод является очень эффективным для небольших компаний без собственного производства и наличия дорогостоящего диагностического оборудования.

Предложена методика расчета и диагностики временных диаграмм, которая позволяет эффективно обнаружить нарушения временных ограничений при передаче данных. Данная методика была реализована в средстве проектирования и диагностики TDM. По результатам внедрения этого программного обеспечения можно сказать, что оно имеет определенные преимущества перед аналогами в удобстве и быстроте обнаружения ошибок при временной верификации на системном уровне.

Заключение

В процессе исследования по теме диссертации автором были получены следующие результаты:

1. Разработан метод предварительного анализа функциональной модели СБИС для создания прототипа на основе ПЛИС, повышающего полноту и производительность тестирования на этапе функциональной верификации. Данный метод является обобщением накопленного опыта по разработке прототипов микропроцессорных систем в компании ЗАО «МЦСТ».

2. Разработан метод технологического покрытия с использованием результатов диагностики активностей переключения элементов для учета динамически рассеиваемой мощности ИС. Диагностика проводилась путем тестирования декомпозированной схемы. Этот метод является основным результатом автора в научно-исследовательском проекте по разработке перспективного маршрута проектирования СБИС. Данный проект был реализован в Институте Микропроцессорных Вычислительных Систем РАН при финансовой поддержке компании Intel.

3. Обобщена методика организации правил корпусирования ИС для технологии проводного монтажа Предложен метод проверки правил корпусирования с применением 3D модели системы в корпусе. Модуль построения 3D модели системы в корпусе и проверка правил корпусирования были реализованы автором в программе РСМ. Данное программное обеспечение разрабатывалось для компании Philips Semiconductors и успешно использовалось при верификации медиапроцессоров «Nexperia».

4. Разработан метод 3D диагностики коммутационной платы матричного корпуса. Для создания 3D моделей создан командный файл к САПР общего назначения AutoCAD.

5. В рамках исследований по теме диссертации были разработаны и внедрены в компании ЗАО «МЦСТ» программные средства разработки и диагностики РВМ и TDM, повышающих эффективность верификации результатов проектирования модулей вычислительной техники. Поскольку прогнозируется увеличение сложности модулей вычислительной техники и затрат на этапы верификации, то потребность отечественного и зарубежного рынков в данных программных продуктах будет постоянно расти.

Список литературы диссертационного исследования кандидат технических наук Бычков, Игнат Николаевич, 2007 год

1. S. Mehta, S. Ahmed et al ."Verification of UltraSPARC microprocessor" COMPCON 1995, pp. 452-461

2. R. E. Bryant, J. H. Kukula. Formal methods for functional verification. ICCAD, 2002.

3. D. Epstein. Back to the Future With Analog. Microprocessor Report. June 19, 2006.

4. S. Hauck. Multi-FPGA systems. The dissertation for the degree of doctor of philosophy. University of Washington, 1995.

5. S. Hauck, G.Borriello. Pin Assignment for Multi-FPGA Systems. IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Vol. 16, No. 9, pp. 956-964, September, 1997.

6. С. А. Черепанов. Микропроцессор «Эльбрус-ЗМ». Практические аспекты разработки прототипа на базе программируемых логических матриц. XLVII научная конференция МФТИ, Москва-Долгопрудный, ноябрь 2004.

7. Е. А. Диниц, М.А. Кронрод. Один алгоритм решения задачи о назначении. ДАН СССР.- 1969, т. 189, N 1. с. 23-25.

8. В. Krishnamurthy. An improved mincut algorithm for partitioning VLSI Networks. IEEE Transactions on Computers, C-33,1984, pp. 438-446.

9. C. Cheng, Y. A. Wei. An improved two-way partitioning algorithm with stable performance. IEEE Transactions on Computer-Aided Design, 10(12), 1991. pp. 1502-1511.

10. Y. A. Wei, C. Cheng. Ratio cut partitioning for hierarchical designs. IEEE Transactions on Computer-Aided Design, 10(7), 1991, pp. 911-921.

11. J. Cong, L. Hagen, A. Kahng. Net partitions yield better module partitions. Proc. 29 th Design Automation Conference, 1992, pp. 47-52.

12. J. Hwang, A. El Gamal. Optimal replication for min-cut partitioning. Proc. IEEE International Conference on Computer-Aided Design, 1992, pp. 432-435.

13. L. Hagen, A.B. Kahng. Fast spectral methods for ratio cut partitioning and clustering, Proc. IEEE Int. Conf. on Computer-Aided Design, 1991, pp. 10-13.

14. L. Hagen, A.B. Kahng. New spectral methods for ratio cut partitioning and clustering, IEEE. Trans, on Computer-Aided Design, 11(9), 1992, pp. 10741085.

15. J. Li, J. Lillis, C.K. Cheng. Linear decomposition algorithm for VLSI design applications, Proc. IEEE Int. Conf. on Computer-Aided Design, 1995, pp. 223228.

16. R.M. Karp. Reducibility among combinatorial problems. In R.E. Miller and J.W. Thatcher (eds.), Complexity of computer computations, Plenum Press, New York, 1972, pp. 85-103.17. 0. Ore. The four color problem. Academic Press, New York, 1987.

17. C.E. Shannon. A theorem on coloring the lines of a network. J. Math. Phys., 28, 1949, pp. 148-151.

18. В.Г. Визинг. Об оценке хроматического класса р-графа. Сб. «Дискретный анализ», Новосибирск, 1964, вып. 3, с. 25-30.

19. В. А. Ершов, B.C. Ирбенек. Алгоритм раскраски ребер мулътаграфа. -М ., 1981, (Препринт ИТМ и ВТ им. С.А.Лебедева, N 9).

20. В.А. Ершов, B.C. Ирбенек. Алгоритм решения задачи назначения на матрицах специального вида. -М ., 1981, (Препринт ИТМ и ВТ им. > С.А.Лебедева, N 4).

21. G. Clatterbaugh, P. Vichot, and Н. Charles, Jr, Some Key Issues in Microelectronic Packaging, Johns Hopkins Apl Technical Digest, vol 20, number 1,1999.

22. С.Шипулин, Д.Губанов, В.Стешенко, В.Храпов. Тенденции развития ПЛИС и их применение для цифровой обработки сигналов. Электронные компоненты, №5,1999.

23. В.Юдинцев. Возможности ПЛИС растут. Электроника: Наука, Технологии, Бизнес №5, 2002.

24. R.Plyler. FPGA-ON-BOARD Design. Printed Circuit Design & Manufacture, Sept, 2005.

25. D.Brady. How to avoid PCB Libraries Shifting FPGA Design. FPGA and Structured ASIC Journal, February 11, 2006.

26. B. Gerbhat, Heat Transfer, 2d ed., New York: McGraw-Hill, 1971.

27. V. W. Antonetti, R. E. Simons, Bibliography of Heat Transfer in Electronic Equipment. IEEE Transactions on Components, Hybrids, and Manufacturing Technology CHT-8, no. 2, 1985, pp. 289-295.

28. И.И. Климачев, В. А. Иовдальский. СВЧ ГИС. Основы технологии и конструирования. М.: «Техносфера», 2006.

29. W. M. Kays, M. E. Crawford. Convective Heat and Mass Transfer, 2d ed., New York: McGraw-Hill, 1980.

30. R. K. Shah, A. L. London. Laminar Flow Forced Convection in Ducts, in Advances in Heat Transfer, New York: Academic Press, 1978.

31. R. K. Shah, A. L. London. Trans ASME, J. Heat Transfer 96, 1974, pp 159-164. Laminar Flow Forced Convection in Ducts, in Advances in Heat Transfer, New York: Academic Press, 1978.

32. D. P. Seraphim, R. Lasky, Che-YuLi. Principles of Electronic. McGraw-Hill, 1989, pp 283-285.

33. K.Banerjee, A.Mehrotra, Global Interconnect Warming. Circuit & Devices, September 2001.

34. J. A. Davis, R. Venkatesan, A. Kaloyeros, M. Beylansky, S. J. Souri, K. Banerjee, К. C. Saraswat, A. Rahman, R. Reif, J.D. Meindl. Interconnect Limits on Gigascale Integration (GSI) in the 21st Century. Proc. of the IEEE, vol. 89, No. 3, March 2001.

35. Yiu-Hing Chan, P. Kudva, L. Lacey, G. Northrop, T. Rosser. Physical Synthesis Methodology for High Performance Microprocessors. Proc. of Design Automation Conference, 2003.

36. J. Cong. An Interconnect-centric Design Flow for Nanometer Technologies. In Proceedings of the IEEE, vol. 89, April 2001.

37. A. Ayupov, I. Bychkov, V. Lyssyi, D. Rybin, N. Ryzhenko, A. Sorokin, A. Usenkov, V. Utkin, O. Venger, Ariadna First Year Technical Report. Synthesis-layout integration research project in the IMCS RAS, December 2003.

38. N. Magen, A. Kolodny, U. Weiser, N. Shamir. Interconnect-power dissipation in a Microprocessor. SLIP '04, February 14-15, 2004, Paris., France.

39. Bo.Ho, Y. Watanabe, A. Kondratyev, M. Marek-Sadowska. Gain-Based Technology Mapping for Discrete-Size Cell Libraries. DAC 2003, June 2-6, 2003, Anaheim, California, USA.

40. P. Kudva, D. Kung, R. Puri, L. Stok. Gain-Based Logic Synthesis. IBM TJ Watson Research Center, ICCAD 2000.

41. M. Zhao, S.Sapatnekar. A New Structural Pattern Matching Algorithm for Technology Mapping. DAC 2001, June 18-22, Las Vegas, Nevada, USA.

42. Bradford L. Chamberlain, Graph Partitioning Algorithms for Distributing Workloads of Parallel Computations. Technical Report UW-CSE-98-10-03, University of Washington, October 1998.

43. Г.Ф.Баканов, C.C. Соколов, В.Ю. Суходольский. Основы конструирования и технологии радиоэлектронных средств. М.: «Академия», 2007, С. 200-300.

44. В. Chylak, S. Tang, L. Smith, F. Keller. Overcoming the Key Barriers in 35umPitch Wire Bond Packaging: Probe, Mold, and Substrate Solutions and Trade-offs. International Electronics Manufacturing Technology Symposium, July 17-18, 2002.

45. ANSI/IPC-SM-780 Std 1988. Component Packaging and Interconnecting with Emphasis on Surface Mounting. P. 115-119.

46. А. А. Поляков, В. Я. Цветков. Прикладная информатика. М.: «Янус-К», 2002,С. 251-253.

47. К. И. Билибин, И. А. Власов, Л. В. Журавлева. Конструкторско-технологическое проектирование электронной аппаратуры. М.: Изд-во МГТУ им. Н.Э. Баумана, 2005, С. 145.

48. R. Hess, S. Downey, G. Hall, Т. Lee, L. Mercado, J. Miller, Ng. C. Willson, D. Wontor. Reliability of Bond Over Active Pad Structures for 0.13-f.im CMOS Technology. Electronic Components and Technology Conference, 2003.

49. В. С. Ирбенек, K.B. Келенин. Алгоритмы решения задачи о назначениях и их применение. Программные продукты и системы, Москва, 1999, N 1, С. 20-24.

50. I/O Buffer Modeling Cookbook, IBIS Open Forum, Sept. 1997.

51. IPC-7095A. Международный стандарт no методам контроля и ремонту печатных узлов с применением микросхем в матричных корпусах (типа BGA или FBGA).

52. S.C.Johnson. Flip chip packaging market flips up. Electronic Business Journal, 10/1/2006.

53. M.Lapedus. Flip-chip market sees rapid growth. EETimes, 07/12/2006.

54. J.A. Stratton, Electromagnetic theory, McGraw-Hill, New York and London, 1941.59. http://www.semiconductors.philips.com/acrobat/applicationnotes/U89001.pdf

55. Electromagnetic Compatibility and Printed Circuit Boards Constraints, Application note ESG 89001).

56. К.А.Фанян. Разработка средств проверки правил электромиграции в сверхбольших интегральных схемах. Диссертационная работа на соискание степени к.т.н., Государственный инженерный университет Армении, 2006.

57. W.Sun. Understand essentials in high-speed PCB designs. Electronic Engineering Times, June 16, 2005.

58. E. G. Friedman. Clock Distribution Networks in Synchronous Digital Integrated Circuits. Proceedings of the IEEE, vol 89, no. 5, May, 2001.

59. А.Медведев. Печатные платы. Конструкции и материалы. М.: Изд-во Техносфера, 2005, С 108.