Особенности проектирования полностью цифровых систем ФАПЧ для процессорных устройств тема диссертации и автореферата по ВАК РФ 05.27.01, кандидат технических наук Зиновьев, Денис Владимирович

• Зиновьев, Денис Владимирович
• кандидат технических наук
• 2005

Оглавление диссертации кандидат технических наук Зиновьев, Денис Владимирович

Общая характеристика работы.

Глава 1. Полностью цифровые системы ФАПЧ.

1.1. Назначение и технические характеристики систем ФАПЧ и синтезаторов частот на их основе.

1.2. Построение синтезаторов частот на основе систем ФАПЧ.

1.3. Системы ФАПЧ на цифровых логических элементах.

1.4. Генераторы, управляемые цифровым кодом, на основе аналоговых блоков.

1.5. Генераторы, управляемые цифровым кодом, на основе элементов задержки.

1.6. Полностью цифровые системы ФАПЧ, построенные на основе управляемых цифровым кодом генераторов.

1.7. Выводы и постановка задачи.

Глава 2. Математическое описание системы ФАПЧ на цифровых логических элементах.

2.1. Интегро-дифференциальное уравнение аналоговой системы ФАПЧ.

2.2. Математическая модель системы ФАПЧ на цифровых логических элементах.

2.3. Передаточная характеристика системы ФАПЧ на цифровых логических элементах.

2.4. Устойчивость системы ФАПЧ на цифровых логически элементах.

2.5. Фильтрующие свойства системы ФАПЧ на цифровых логических элементах.

2.6. Ошибка слежения системы ФАПЧ на цифровых логических элементах.

2.7. Связь временного джиттера со спектральной плотностью мощности фазового шума.

2.8. Проектирования полностью цифровой системы ФАПЧ.

2.9. Выводы.

Глава 3. Методика определения временной нестабильности периода выходных колебаний полностью цифровой системы ФАПЧ.

3.1. Воздействие помех на узлы полностью цифровой системы ФАПЧ.

3.2. Шумовые характеристики генераторов колебаний и систем ФАПЧ.

3.3. Спектральная плотность мощности фазового шума кольцевого генератора.

3.4. Расчет временной нестабильности периода выходных колебаний системы ФАПЧ на цифровых логических элементах, обусловленной действием фазового шума кольцевого генератора.

3.5. Расчет алгоритмического временного джиттера системы ФАПЧ, на цифровых логических элементах.

3.6. Выводы по главе.

Глава 4. Проектирование управляемого цифровым кодом генератора для систем ФАПЧ на цифровых логических элементах.

4.1. Формирование кода перестройки частоты.

4.2. Кольцевой генератор на управляемых цифровым кодом элементах задержки.

4.3. Результаты моделирования.

4.4.Вывод ы.

Глава 5. Пример разработки системы ФАПЧ на цифровых логических элементах.

5.1. Структурная схема разработанной системы ФАПЧ на цифровых логических элементах.

5.2. Схема фазового компаратора.

5.3. Схема частотного компаратора.

5.4. Технические характеристики системы ФАПЧ.

5.7. Выводы.

Введение диссертации (часть автореферата) на тему «Особенности проектирования полностью цифровых систем ФАПЧ для процессорных устройств»

АКТУАЛЬНОСТЬ ТЕМЫ

Системами фазовой автоподстройки частоты (ФАПЧ) называются радиотехнические устройства, предназначенные для формирования колебаний, когерентных колебанию высокостабильного эталонного источника сигнала. Системы фазовой автоподстройки частоты используются при построении синтезаторов частот и систем синхронизации для радиотехнических устройств и вычислительной техники.

С уменьшением проектных норм КМОП технологии, повышением степени интеграции элементов на одном кристалле и развитием концепции «система на кристалле» аналоговые системы ФАПЧ по своим технико-экономическим параметрам перестают удовлетворять разработчиков. Основные недостатки аналоговых систем ФАПЧ состоят в следующем:

1) аналоговые системы ФАПЧ чувствительны к помехам, вызванным переключениями цифровых логических схем;

2) топологические приемы, предназначенные для уменьшения воздействия помех от цифровых логических схем на аналоговые схемы, связаны с существенным увеличением площади на кристалле интегральной схемы;

3) применение фильтров нижних частот в аналоговых системах ФАПЧ связано с существенным увеличением площади на кристалле интегральной схемы и не всегда могут быть выполнены по технологиям цифровых КМОП процессам производства ПС;

4) переработка схем аналоговых систем ФАПЧ для новых технологических процессов занимает значительное время, что повышает стоимость разрабатываемой ИС.

Выходом из сложившейся ситуации является использование систем ФАПЧ, построенных только на цифровых логических элементах. В настоящее время такие системы ФАПЧ применяются в устройствах низкоскоростной связи и управления, радиоавтоматике, радиоизмерительных комплексах и других системах авторегулирования. К рабочим характеристикам систем ФАПЧ этих областей применения не предъявляются жесткие требования.

Применение построенных на цифровых логических элементах систем ФАПЧ в схемах тактирования цифровых процессоров и синтезаторах частоты для интегральных радиотехнических устройств сдерживает отсутствие методов проектирования этих систем. Отсутствие методов проектирования систем ФАПЧ, построенных на цифровых логических элементах, приводит к тому, что:

1) не представляется возможным оцепить рабочие характеристики таких систем ФАПЧ на начальных этапах проектирования;

2) не разработаны методики моделирования таких систем ФАПЧ в составе сложных функциональных систем (в системах на кристалле);

3) в основе применяемых в настоящее время систем ФАПЧ, построенных на цифровых логических элементах, лежат структурные схемы, разработанные ведущими иностранными компаниями (Motorola, Texas Instuments) для узких областей применения; в большинстве случаев рабочие параметры этих структурных схем систем ФАПЧ не удовлетворяют тем требованиям, которые к ним предъявляются со стороны отечественных разработчиков.

Таким образом, разработка методой проектирования систем ФАПЧ, построенных только на цифровых логических элементах, для улучшения их технических характеристик является актуальной задачей.

ЦЕЛЬ РАБОТЫ

Целью работы является разработка технических решений и методов проектирования, которые иы обеспечивали создание систем ФАПЧ на цифровых логических элементах с такими техническими характеристиками, которые бы позволили использовать эти системы для тактирования серийно выпускаемых отечественных процессоров и сложных систем на одном кристалле.

ЗАДАЧИ ИССЛЕДОВАНИЯ

Для достижения этой цели необходимо решить следующие задачи:

1) разработать математическую модель системы ФАПЧ на цифровых логических элементах;

2) разработать методику определения временной нестабильности выходных колебаний системы ФАПЧ на цифровых логических элементах;

3) предложить технические решения для построения управляемых цифровым кодом генераторов, обеспечивающих низкую погрешность установления выходной частоты колебанн:':;

4) провести исследовании тестовых интегральных схем системы ФАПЧ на цифровых логических элементах длл подтверждения предложенных технических решений и методов.

НАУЧНАЯ НОВИЗНА

Научная новизна полученных результатов.

1. Создана математическая модель системы ФАПЧ, построенной на цифровых логических элементах, обеспечивающая поведенческое моделирование системы средствами САП14.

2. Предложены математические выражения для оценки фильтрующих свойств и определения устойчивости функционирования системы ФАПЧ, построенной на цифровых логических элементах.

3. Предложена методика определен:;.! численного значения временной нестабильности периода выходных колеТапий системы ФАПЧ, построенной на цифровых логических элементах. Методика позволяет определить значение временного джиттера систем ФАПЧ на цифровых логических элементах, обусловленного алгоритмом функционирования этой системы ФАПЧ.

4. Разработана новая схема управляемого цифровым кодом генератора, построенная на основе элемента задержки «current starved», которая обеспечивает диапазон рабочих часто: от 700 до 1100 МГц с шагом перестройки частоты не более 4-12 МГц.

5. Для преобразования высокоразрядного кода с выхода схемы управления системы ФАПЧ в нпзкоразрядный код перестройки кольцевого генератора предложено использовать сигма-дельта модулятор с сигналом ошибки в цепи обратной связи, что обеспечивает возможность применения в составе системы ФАПЧ перестраиваемых цифровым кодом генераторов с любой разрядностью управляющего кода, не превышающего 16 бит.

ПРАКТИЧЕСКАЯ ЗНАЧИМОСТЬ

Практическая значимость работы состоит в следующем:

1. Предложенные математическая модель, математические выражения для оценки фильтрующих свойств и определения устойчивости функционирования системы ФАПЧ могу г быть использованы для разработки систем ФАПЧ, построенных тол;.ко на цифровых логических элементах, для серийно выпускаемых отечественных процессоров.

2. Методика определения численного значения временной нестабильности периода выходных колебаний системы ФАПЧ, построенной на цифровых логических элементах, позволяет определять этот рабочий параметр на начальных этапах разработки ИГ, включающих эту систему ФАПЧ.

3. Предложенная структурная схема системы ФАПЧ, состоящая из частотного компаратора, фазового компаратора, схемы управления, программируемого делителя частоты, управляемого цифровым кодом генератора и сигма-дельта модулятора; может быть использована для тактирования отечественных процессоро::.

4. Предложенные в диссертационно;': работе технические решения и методики проектирования были использованы при разработке системы ФАПЧ для 32 - разрядного RISC - процессора (экспериментальный образец) в компании «Юникор Микросистемы», Зеленоград.

ДОСТОВЕРНОСТЬ РЕЗУЛЬТАТОВ

Достоверность предложенной математической модели, математических выражений для оценки фильтрующих свойств и определения устойчивости функционирования, методики определения нестабильности периода выходных колебаний систем ФАПЧ, построенных на цифровых логических элементах, подтверждена результатами компьютерного моделирования и результатами экспериментальных исследований тестовых образцов интегральных схем.

Предложенные в диссертационной работе положения основаны на законах теории электрических цепей, теории случайных процессов и теории автоматического управления.

Возможность использования предложенной математической модели и методики определения нестабильности периода выходных колебаний систем ФАПЧ, построенных на цифровых логических элементах, подтверждена их успешными использованиями при разработке новых устройств электронной техники.

НА ЗАЩИТУ ВЫНОСЯТСЯ

1. Математическая модель системы ФАПЧ, построенной на цифровых логических элементах, обеспечивающая поведенческое моделирование этой системы средствами САПР при разработке процессоров и сложных функциональных схем на одном кристалле.

2. Методика определения временной нестабильности периода выходных колебаний системы ФАПЧ на цифровых логических элементах, позволяющая определить этот параметр на начальных этапах.

3. Структурная схема систем!.! ФАПЧ, которая обеспечивает повышение диапазона выходных частот и снижение временного алгоритмического джиттера.

Л П Г ОГ,АТ п! Я Г АБОТЫ

Основные результат'-г лчссертацпошкч работы, а так же результаты, относящиеся к тематике положений, вынесенных на защиту, докладывались на следующих научно - технических конференциях:

1) Седьмая всероссийской научно-технической конференция молодых ученых и студентов «Современные проблемы радиоэлектроники», Красноярский государственный технический университет, г. Красноярск, апрель 2005 г.,

2) Всероссийская научно-техническая конференция «Электроника и информатика - 2005», МГИЭТ, г. Москва, апрель 2005 г.,

3) Всероссийская научно-техническая конференция «Электроника и информатика - 2004» », МГИЭТ, г. Москва, апрель 2004 г.,

4) Десятая международная научно-техническая конференция студентов и аспирантов «Радиоэлектроника, электротехника и энергетика, МЭИ, г. Москва, март 2004 г.,

5) Всероссийская научно-техническая конференция «Электроника и информатика - 2003», МГИЭТ, г. Москва, апрель 2003 г.,

6) Девятая международная научно-техническая конференция студентов и аспирантов «Радиоэлектроника, электротехника и энергетика, МЭИ, г. Москва, март 2003 г.

ПУБЛИКАЦИИ

Результаты диссертационной работы отражены в трех статьях, тезисах шести докладов.

СТРУКТУРА И ОБЪЕМ ДИССЕРТАЦИИ

Диссертация состоит из введения, пяти глав, заключения и списка литературы. Диссертация изложена на 120 страницах основного текста, содержит 40 рисунков и 5 таблиц к основному тексту, списка литературы из 71 наименования.

Заключение диссертации по теме «Твердотельная электроника, радиоэлектронные компоненты, микро- и нано- электроника на квантовых эффектах», Зиновьев, Денис Владимирович

5.5.Выводы

1. На примере проектирования системы ФАПЧ на цифровых логических элементах показано, что использование предложенных методик и технических решений позволяет получить более высокие рабочие характеристики по сравнению с известными аналогами [3 - 10].

2. Рабочие характеристики спроектированной системы ФАПЧ на цифровых логических элементах позволяют использовать ее для тактирования процессоров и сложных цифровых схем.

112

ЗАКЛЮЧЕНИЕ

Основным результатом работы являются технические решения и методики проектирования, которые обеспечивают создание систем ФАПЧ на цифровых логических элементах с техническими характеристиками, позволяющими использовать эти системы ФАПЧ для тактирования серийно выпускаемых отечественных процессоров и сложных систем на одном кристалле.

В работе получены следующие частные результаты.

1. Впервые предложены разностные уравнения полностью цифровой системы ФАПЧ, основанные на методике составления интегро-дифференциального уравнения аналоговой системы ФАПЧ.

2. Предложенные разностные уравнения полностью цифровой системы ФАПЧ позволяют проводить моделирование синтезаторов частот, построенных на основе полностью цифровой системы ФАПЧ, средствами САПР.

3. Впервые получены математические выражения, позволяющие оценить фазовый шум выходных колебаний полностью цифровой системы ФАПЧ.

4. Выведенные математические выражения для оценки фазового шума выходных колебаний полностью цифровой системы ФАПЧ позволяют проводить оптимизацию рабочих параметров отдельных блоков, входящих в состав полностью цифровой системы ФАПЧ, в частности, цифрового фильтра нижних частот и преобразователя фазовой ошибки в цифровой код.

5. Предложена методика определения численного значения временной нестабильности периода выходных колебаний системы ФАПЧ, построенной на цифровых логических элементах. Методика позволяет определить значение временного джиттера систем на цифровых логических элементах ФАПЧ, обусловленного алгоритмом функционирования этой системы ФАПЧ. Методика может быть рекомендована для использования на начальных этапах проектирования полностью цифровой системы ФАПЧ для достижения ее наилучших рабочих параметров.

6. Для преобразования высокоразрядного кода с выхода схемы управления системы ФАПЧ в низкоразрядный код перестройки кольцевого генератора предложено использовать сигма-дельта модулятор с сигналом ошибки в цепи обратной связи, что обеспечивает возможность применения в составе системы ФАПЧ перестраиваемых цифровым кодом генераторов с разрядностью управляющего кода до 16 бит.

7. Предложена схема управляемого цифровым кодом генератора, построенного на основе элемента задержки «current starved». Использование такого элемента задержки позволяет получить диапазон рабочих частот управляемый цифровым кодом генератора 700 - 1100 МГц с шагом перестройки частоты не более 4-12 МГц.

На примере проектирования системы ФАПЧ на цифровых логических элементах показано, что использование предложенных методик и технических решений позволяет получить более высокие рабочие характеристики по сравнению с известными аналогами [3-10].

Эта система ФАПЧ обладает следующими рабочими характеристиками, полученными по результатам моделирования на транзисторном уровне в системе Cadence:

1) технологический процесс - стандартная КМОП технология, проектные нормы 0,18 мкм,

2) напряжение питания - 1,8 В

3) среднее значение тока потребления - не более I мА,

4) площадь на кристалле - 0,17 мм2,

5) диапазон рабочих частот - 1,175 ГГц - 714 МГц,

6) алгоритмический временной джиттер - не более 20 пс (по результатам моделирования),

7) длительность вхождения в режим синхронизации - не более 60 тактов частоты опорного генератора.

Сравнение рабочих характеристик разработанной системы ФАПЧ и рабочих характеристик полностью цифровых систем ФАПЧ, рассмотренных в [3], [4], [6] - [10] позволяют сделать следующие выводы.

1. Спроектированная система ФАПЧ обеспечивает максимальное значение частоты выходных колебаний 1,175 ГГц, в то время как максимальная частота выходных колебаний других систем ФАПЧ не превышает 400 МГц - для полностью цифровых систем ФАПЧ, использующих управляемый цифровым кодом генератор, и 900 МГц - для полностью цифровых систем ФАПЧ в которых управляемые цифровым кодом генераторы содержат цифро-аналоговые преобразователи и управляемые напряжением генераторы.

2. Спроектированная система ФАПЧ обладает примерно вдвое меньшим энергопотреблением по сравнению с известными аналогами [3,4,6 - 10]. Повышение рабочей частоты и экономия энергопотребления достигнуты за счет использования в составе системы ФАПЧ спроектированного управляемого цифровым кодом генератора частоты.

3. Спроектированная система ФАПЧ обеспечивает наименьшее значение алгоритмического временного джиттера. Это преимущество достигнуто за счет использования предложенных в диссертации методики составления линейных разностных уравнений и методики определения алгоритмического временного джиттера систем ФАПЧ на цифровых логических элементах. Полученные в диссертационной работе результаты использованы при разработке систем ФАПЧ в ООО «Юникор Микросистемы» .

115

Список литературы диссертационного исследования кандидат технических наук Зиновьев, Денис Владимирович, 2005 год

1. R.E.Best, Phase locked loop, theory, design and applications, 1984, P. 343.

2. G. A. Pratt, et al., Distributed synchronous clocking // IEEE Transactions on

3. Parallel and Distributed Systems, 1995, Vol. 6., N. 3., P. 314-328.

4. P. Nilsson et al., A digitally Controlled PLL for SoC Application // IEEE Jouranal of Solid-State Circuits, 2004, Vol.39., N.5., P. 1371-1376.

5. Y.R. Shayan et al., All digital phase-locked loop: concept, design and applications // IEE Proceedings, 1989, Vol.136, N.I., P.53-56.

6. Liming Xiu et al., A Novel All-Digital PLL With Softaware Adaptive Filter // IEEE Jouranal of Solid-State Circuits, 2004, Vol.39., N.39., P.476-483.

7. M. Yahara et al., A Study on Dividing Ratio Changing All Digital Phase1.cked Loop // Proceedings off the ITC-CSCC 2001, N. 2., P.712-715.

8. Jim Dunning et al., An All-Digital Phase-Locked Loop with 50-Cycle Lock Time Suitable for High-Perfomance Microprocessors // IEEE Jouranal of SolidState Circuits, 1995, Vol.39., N.30., P.412-422.

9. In-Chul Hwang et al., Adigitally Controlled Phase-Locked Loop With a Digital Phase-Frequency Detector for Fast Acquision // IEEE Jouranal of SolidState Circuits, 2001, Vol.39., N.36., P.1574-158I.

10. Jen-Shim Chiang et al., The Design of an All-Digital Phase-Locked Loopф with Small DCO Hardware and fast Phase Lock // IEEE Transaction on Circuitaand Systems II: Analog and Digital Signal Processing, 1999, Vol.46., N.7, P.945-950.

11. Terng-Yin Hsu et al., An All-Digital Phase-Locked Loop (ADPLL)-Based Clock Recovery Circuit // IEEE Jouranal of Solid-State Circuits, Vol.39., N.34., P. 1063-1073.

12. Зиновьев Д.В. Система ФАПЧ на цифровых логических элементах // Известия вузов. Электроника. М. год, номер, страница (принято в печать)

13. Bum-Sik et al., lOOMHz all-digital delay-locked loop for low powerapplication // Electronics Letters, 1998, Vol.34., N.18., P. 1739-1740.

14. J. P. Hein and J. W. Scott, z-Domain Model for Discrete-Time PLL's // IEEE Transactions on Circuits and Systems, 1988, Vol. 35., N. 3., P. 1393-1397.

15. Eric Drucker, Model PLL Dynamics and Phase Noise Performance» // Microwaves & RF, 2000, N.5. P. 10-16.

16. B.P. Lathi, Modern Digital and Analog Communication System», 3rd Edition / Oxford University Press, New York, 1998.

17. P. Larssom, A Simulator, Core for Charge-Pump PLLs // Circuits and Systems II: Analog and Digital Signal Processing, 1998, Vol. 45., N. 9, P. 13231326.

18. A. Phanse et all., Behavioral modeling of a phase locked loop / Southcon-96, Conference Record, 1996, P. 400-404.

19. K. Lim, et al., «A low-noise phase-locked loop design by loop bandwidth optimization // IEEE Journal of Solid-State Circuits, 2002, Vol. 35., N. 6., P. 807815.

20. M. Mansuri, et al., Jitter Optimization Based on Phase-Locked Loop Design Parameters // IEEE Journal of Solid-State Circuits, 2002, Vol. 37, N. 11, P. 13751382.

21. A. Demir, «Phase noise and timing jitter in oscillators with colored-noise sources // IEEE Transaction on Circuits and Systems-I, 2002, Vol. 49., N. 12.

22. A. Hajimiri and T. H. Lee, A general theory of phase noise in electrical oscillators // IEEE J. Solid-State Circuits, 1998, Vol. 33, N.2. P. 179-194.

23. A. Hajimiri et al., Jitter and phase noise in ring oscillators // IEEE J.Solid-State Circuits, 1999, Vol. 34, N.6. P. 790-804.

24. B. Razavi, A study of phase noise in CMOS oscillators // IEEE J. SolidState Circuits, 1996, Vol. 31., N.3., P. 331-343.

25. K. Kishine et al., Loop-parameter optimization of a PLL for a low-jitter 2.5-Gb/s one-chip optical receiver IC with 1:8 DEMUX // IEEE J. Solid-State Circuits, 2002, Vol. 37., N. 1. P. 38-50.

26. A.Demir et al., Behavioral simulation techniques for phase/delay-locked systems / Proceedings of the IEEE Custom Integrated Circuits Conference, 1994, N.5. P. 453-456.

27. A.Demir et al., Phase noise in oscillators: a unifying theory and numerical methods for characterization // IEEE Transactions on Circuits and Systems I: Fundamental Theory and Applications, 2000, N.5. Vol. 47., P. 655 -674.

28. A. Demir et all., Simulation and modeling of phase noise in open-loop oscillators / Proceedings of the IEEE Custom Integrated Circuits Conference, 1996, N.5. P. 445-456.

29. Frank Herzel and Behzad Razavi, A study of oscillator jitter due to supply and substrate noise // IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing, 1999, Vol. 46. N. 1., P. 56-62.

30. David Lee, Analysis of jitter in phase-locked loops // IEEE Transactions on Circuitsand Systems II: Analog and Digital Signal Processing, 2002, Vol. 49., N. 11., P. 704-711.

31. J.McNeill, Jitter in Ring Oscillators // IEEE Journal of Solid-State Circuits, 1997, Vol. 32,. N. 6., P.201- 207.

32. C.Weigandt, B. Kim, and P. R. Gray, Jitter in ring oscillators / IEEE International Symposium on Circuits and Systems, 1994, N. 4., P. 27-30.

33. C. H. Park and B. Kim, A low-noise, 900-MHz VCO in 0.6-um CMOS // IEEE J. Solid-State Circuits, 1999, Vol. 34., N.5., P. 586-591.

34. I.-C. Hwang and S.-M. Kang, «A self regulating VCO with supply sensitivity of < 0.15% delay / 1% - supply / IEEE Int. Solid-State Circuits Conf. Dig. Tech. Papers, 2002, N.2. P. 140-141.

35. L. Dai and R. Harjani, Design of low-phase-noise CMOS ring-oscillators // IEEE Trans. Circuits Syst. II, 2002, Vol. 49, N.5. P. 328-338.

36. E. Fayneh and E. Knoll, Clock generation and distribution for Intel Banias mobile microprocessor / Symposium on VLSI Circuits Dig. of Technical Papers, 2003, N.6. P. 17-20.

37. V. Gutnik, et al., Active GHz clock network using distributed PLLs // IEEE Journal of Solid-State Circuits, 2000, Vol. 35., N. 11., P. 1553-1560.

38. F. O'Mahhony, et al., 10GHz clock distribution using coupled standing-wave oscillators / ISSCC Dig. Tech. Papers., 2003, N.2. P. 428-429.

39. K.L. Wong, et al. Cascaded PLL Design for a 90nm CMOS high performance microprocessor / ISSCC Dig. Tech. Papers., 2003, N.2., P. 422-423.

40. V. Gutnik and A. Chandrakasan, An efficient controller for variable supply-voltage low power processing / Symposium on VLSI Circuits Dig. of Technical Papers, 1996, N.l.P. 158-159.

41. M. Saint-Laurent and M. Swaminathan, Impact of power-supply noise on timing in high-frequency microprocessors // Electrical Performance of Electronic Packaging, 2002, N. 10., P. 21-23.

42. V. Gutnik, et al., Embedded power supply for low-power DSP // IEEE Transaction on Very Large Scale Integration (VLSI) Systems, 1997, Vol. 5., N. 4., P. 425-435.

43. V. R. von Kaenel, et al., A High-Speed, Low-Power Clock Generator for a Microprocessor Application // IEEE Journal of Solid-State Circuits, 1998, Vol. 33., N. 11., P. 1634-1639.

44. H. Ahn, et al., A Low-Jitter 1.9-V CMOS PLL for UltraSPARC Microprocessor Applications // IEEE Journal of Solid-State Circuits, 2000, Vol. 35., N. 3., P. 450-454.

45. M. Mansuri and C.-K. Yang., A low-power low-jitter adaptive bandwidth PLL and clock buffer / ISSCC Dig. Tech. Papers., 2003, N.2. P. 430-431.

46. R. Farjad-Rad, et al., A low-power multiplying DLL for low-jitter multigigahertz clock generation in highly integrated digital chips // IEEE Journal of Solid StateCircuits, 2002, Vol. 37., N. 12., P. 1804-1812.

47. B-J Lee et al., A 2.5-10Gb/s CMOS transceiver with alternating edge sampling phase detection for loop characteristic stabilization / ISSCC Dig. Tech. Papers., 2003, N.2. P. 76-77.

48. R. Kuppuswamy et al., On-die clock jitter detector for high speed microprocessors / Proceedings of 2001 IEEE Symposium on VLSI Circuits, Dig. Tech. Papers, 2001, N.6. P. 187-190.

49. M. Mansuri, et al., Fast Frequency Acquisition Phase-Frequency Detectors for GSa/s Phase-Locked Loops // EEE Journal Solid-State Circuits, 2002, Vol. 37., N. 10., P. 1331-1334.

50. M. G. Johnson and M. E. Hudson, A variable delay line PLL for CPU processor synchronization // IEEE Jouranl Solid-State Circuits, 1988, Vol. 23, N.10., P. 1218-1223.

51. J. Christiansen, An integrated high resolution CMOS timing generator based on an array of delay locked loops // IEEE Journal Solid-State Circuits, 1996, Vol. 31, N.7., P. 952-957.

52. S. Sidiropoulos and M. A. Horowitz, A Semi digital Dual Delay locked Loop // IEEE Journal of Solid-State Circuits, 1997, Vol. 32., N.l 1., P. 1683-1692.

53. John G. Maneatis, Low Jitter process independent DLL and PLL based on self-biased techniques // IEEE Journal Of Solid-State Circuits, 1996, Vol. 31. N.ll., P. 1723-1732.

54. G. Chien and P. R. Gray, A 900MHz Local Oscillator using a DLL-based Frequency Multiplier Technique for PCS Applications / In ISSCC Dig. Tech. Papers, 2000, N.2., P. 202-203.

55. D. Foley and M. Flynn, CMOS DLL based 2V, 3.2ps Jitter, 1GHz Clock Synthesizer and Temperature Compensated Tunable Oscillator / In Proc. IEEE Custom Integrated Circuits Conf., 2000, N.5., P. 371-374.

56. M. Mota, J. Christiansen, A High-Resolution Time Interpolator Based on a Delay Locked Loop and an RC Delay Line // IEEE Journal of Solid-State Circuits, 1999, Vol. 34., N.ll., P. 1360-1366.

57. Y. Moon, J. Choi, K. Lee, D. Jeong, M. Kim, An all-analog multiphase delay-locked loop using a replica delay line for wide-range operation and low-jitter // IEEE Journal of Solid-State Circuits, 2000, Vol. 35., N.3., P. 377-384.

58. A. Hatakeyama et all., A 256-Mb SDRAM using a register-controlled digital DLL // IEEE Journal Solid-State Circuits, 1997, Vol. 32., N.l 1., P. 1728-1733.

59. Т. Olsson et all., A Digitally Controlled Low-Power Clock Multiplier for Globally Asynchronous Locally Synchronous Designs / Proceedings of ISCAS'2000, 2000, N5.

60. G. V. Klimovitch, Near-Carrier Oscillator Spectrum Due to Flicker and White Noise / Proc. of ISCAS 2000, IEEE International Symposium on Circuits and Systems, 2000, P.I-703-706.

61. A. Zanchi, A. Bonfanti, S. Levantino and C. Samori, General SSCR vs. Cycle-to-Cycle Jitter Relationship with Application to the Phase Noise in PLL / Proc. of 2001 Southwest Symposium on Mixed Signal Design, 2001, P. 32-37.

62. G. V. Klimovitch, A Nonlinear Theory of Near-Carrier Phase Noise in Free-Running Oscillators / Proc. of Third IEEE International Conference on Circuits and Systems, Caracas, 2000, P. T80/1-6.

63. P. Heydari and M. Pedram, Analysis of Jitter Due to Power-Supply Noise in Phase-Locked Loops / Proc. of IEEE Custom Integrated Circuits Conference, 2000, P. 443-446.

64. S. Solimán F. Yuan and K.Raahemifar, An Overview of Design Techniques for CMOS Phase Detectors // IEEE Circuit and Systems, 2002.

65. Зиновьев Д.В. Аналитический метод оценки отношения сигнал/шум модулятора с передискретизацией/ Известия вузов. Электроника. М. 2005. N.2. стр. 73-76.

66. Зиновьев Д.В. Разностные уравнения системы ФАПЧ на цифровых логических элементах/ Технические и естественные науки. М. 2005. N. 4. стр. 311-313.

67. Красноярский государственный технический университет, г. Красноярск, апрель 2005 г., доклад №14.