Организация параллельных вычислительных процессов в исполнительных устройствах машины нетрадиционной архитектуры тема диссертации и автореферата по ВАК РФ 05.13.15, кандидат технических наук Янкевич, Евгений Александрович

• Янкевич, Евгений Александрович
• кандидат технических наук
• 2003

Оглавление диссертации кандидат технических наук Янкевич, Евгений Александрович

Введение.

Глава 1. Обзор методов организации вычислительных процессов в современных высокопроизводительных вычислительных системах и микропроцессорах.

1.1. Краткий анализ архитектур современных высокопроизводительных вычислительных систем.

1.2. Обзор проектов построения суперкомпьютеров петафлопной производительности

1.3. Исследование методов повышения производительности микропроцессоров, как компонентов многопроцессорных вычислительных систем.

1.4. Анализ попыток создания вычислительных систем нетрадиционной архитектуры .34 Выводы к первой главе.

Глава 2. Исследование особенностей организации параллельных вычислительных процессов в вычислительной системе с автоматическим распределением ресурсов.

2.1. Исследование принципов построения и функционирования предлагаемой вычислительной системы с автоматическим распределением ресурсов.

2.2. Исследование преимуществ использования ассоциативной памяти.

2.3. Анализ особенностей функционирования и реализации исполнительных устройств системы.

2.4. Принципы реализации многопоточной обработки в исполнительном устройстве.

2.5. Решение задачи повышения производительности на уровне модуля многопоточного исполнительного устройства.

2.6. Алгоритмы функционирования и структура многопоточного исполнительного устройства.

2.7. Алгоритмы функционирования и структура устройств, входящих в состав модуля многопоточного исполнительного устройства.

Выводы по второй главе.

Глава 3. Разработка алгоритмов обработки данных в многопоточном исполнительном устройстве вычислительной системы с автоматическим распределением ресурсов.

3.1. Обработка пар токенов в многопоточном исполнительном устройстве.

3.2. Алгоритм выполнения стандартных арифметических команд.

3.3. Обработка прерываний в многопоточном исполнительном устройстве.

Выводы к третьей главе.

Глава 4. Создание макета исполнительного устройства системы с автоматическим распределением ресурсов и разработка методов снятия с него информации.

4.1. Выбор элементной базы и конструктив для реализации макета.

4.2. Инструментальная среда и методология проектирования макета.

4.3. Разработка макета исполнительного устройства.

4.4. Методы снятия и анализа информации с макета исполнительного устройства.

4.5. Перспективы развития макета исполнительного устройства.

Выводы к четвертой главе.

Введение диссертации (часть автореферата) на тему «Организация параллельных вычислительных процессов в исполнительных устройствах машины нетрадиционной архитектуры»

Актуальность проблемы. В наше время передовые фундаментальные научные исследования являются одним из тех факторов, которые определяют национальную безопасность и экономическую независимость государства. Прорыв во многих научных областях оказался возможен благодаря применению в исследованиях высокопроизводительной вычислительной техники.

Современные вычислительные задачи предъявляют растущие требования к производительности вычислительных систем. В настоящее время требуемая производительность суперЭВМ для решения большинства фундаментальных задач оценивается 1012-1015 оп/с с соответствующими объемами оперативной памяти высокого быстродействия.

Производительность наиболее мощных вычислительных систем - суперкомпьютеров возрастает, ориентировочно, на порядок за пятилетие. Рост производительности вычислений и обработки данных происходит как за счет повышения быстродействия физических элементов, так и за счет увеличения числа элементов в вычислительной установке. Большинство суперкомпьютеров в настоящее время строится на основе объединения требуемого числа микропроцессоров в условиях организации массового распараллеливания обработки. В этих условиях решающими становятся следующие параметры - время доступа к памяти, время межпроцессорного обмена, а также процесс синхронизации по данным между параллельными вычислительными процессами.

Таким образом, в настоящее время повышение производительности компьютерной техники идет в основном за счет улучшения кремниевых технологий, в частности за счет снижения технологических норм изготовления кремниевых микросхем, и за счет увеличения вследствие этого в несколько раз скорости работы микропроцессорной элементной базы, а также за счет повышения на несколько порядков плотности компоновки вентилей на одном кристалле. Но этого не всегда достаточно для сложных задач проблемного характера (а именно в основном для них и создаются суперЭВМ), работающих с, так называемыми, глобальными данными — данными с которыми одновременно работают несколько вычислительных процессов. Необходима разработка новых архитектурных методов построения вычислительных систем, а также совершенствование и разработка новых методов организации вычислительных процессов.

В настоящее время повышается пиковая производительность вычислительных систем, в то время как реальная производительность на разных классах задач остается низкой. Для большинства современных суперЭВМ отношение пиковой производительности, заявленной производителем, к реальной превосходит порядок. Это означает, что эффективность использования современных систем массового параллелизма чрезвычайно низка и падает с увеличением числа процессоров в системе. Так как с увеличением числа процессоров в системе для задач, оперирующих глобальными данными, резко падает коэффициент их загрузки. Загрузка вычислительной системы может быть удовлетворительной только на задачах, работающих с локальными данными, и то после их адаптации к вычислительной системе.

Вопрос загрузки вычислительных средств является принципиальным тормозом на пути повышения производительности. Принципиальным является то обстоятельство, что программист при составлении программы не может иметь информацию о том, сколько времени тот или иной параллельно выполняемый фрагмент задачи будет выполняться на процессоре или других ресурсах вычислительной системы. Во многих случаях, время занятости того или иного ресурса вычислительной системы зависит от данных, с которыми работает программа.

Задача загрузки вычислительных средств может быть эффективно решена I аппаратными средствами в динамике выполнения вычислений. Это обстоятельство вынуждает перейти к поиску методов построения вычислительных систем на новых нетрадиционных принципах и разработке методов организации параллельных вычислительных процессов в этих системах. Встает задача поиска новых архитектурных решений, обеспечивающих автоматическое распределение вычислительных процессов по ресурсам вычислительных средств, с целью эффективного их использования.

Данная диссертационная работа посвящена проблеме организации параллельных вычислительных процессов в исполнительных устройствах вычислительной машины нетрадиционной архитектуры, обеспечивающей автоматическое распределение ресурсов системы между вычислительными процессами. Актуальность этой проблемы определяется необходимостью исключения процесса распределения вычислительных ресурсов при написании программы, повышения эффективности использования вычислительных средств, эффективной синхронизации вычислительных процессов и сокращения затрат на систему прерывания систем реального времени. Таким образом, новая архитектура вычислительной системы предъявляет новые требования и определяет новые задачи к применению исполнительных устройств системы. В связи с чем, возникает проблема разработки исполнительных устройств, отвечающих всем требованиям новой архитектуры и обеспечивающих максимальную производительность всей системы, построенной на новых архитектурных принципах.

Цель и задачи работы. Настоящая диссертационная работа посвящена решению задачи организации параллельных вычислительных процессов в исполнительных устройствах, входящих в состав вычислительной системы новой архитектуры с автоматическим распределением ресурсов (ВСАРР), разработке принципов функционирования и структуры исполнительных устройств, а также методов их аппаратной реализации.

Для достижения поставленной цели в работе решаются следующие основные задачи.

1. Анализ архитектур современных вычислительных систем на предмет решения принципиальных вопросов проблемного плана, стоящих на пути повышения реальной производительности вычислительных систем.

2. Исследование принципиально новой архитектуры с автоматическим распределением ресурсов с точки зрения реализации широкого распараллеливания вычислительных процессов, которое позволяет решить проблему повышения реальной производительности.

3. Определение роли и задач исполнительных устройств для поддержки параллельных вычислительных процессов в составе вычислительной системы новой архитектуры с автоматическим распределением ресурсов.

4. Разработка методов организации параллельных вычислительных процессов в исполнительных устройствах системы с автоматическим распределением ресурсов.

5. Разработка структуры исполнительных устройств, включая создание алгоритмов работы базовых команд, обеспечивающей параллельное выполнение вычислительных процессов.

6. Разработка принципов аппаратной реализации исполнительных устройств на основе исследования возможностей современной элементной базы.

7. Практическая реализация предложенных методов на макете исполнительного устройства, и разработка методов снятия и анализа информации в процессе прохождения программ.

Методы исследования. Исследования проводились с использованием теории параллельных вычислений, теории высокопроизводительных вычислений, теории проектирования ЭВМ. Аппаратная реализация макета исполнительных устройств велась в соответствии с принципами нисходящего проектирования с использованием объектно-ориентированного подхода.

Научная новизна. Впервые предложены и разработаны методы организации параллельных вычислительных процессов в исполнительных устройствах принципиально новой вычислительной системы с автоматическим распределением ресурсов и нетрадиционным подходом к организации процесса вычислений.

Научная новизна работы состоит в следующем:

• в результате проведенного анализа архитектуры вычислительной системы с автоматическим распределением ресурсов автором исследованы и определены требования и задачи, предъявляемые к исполнительным устройствам принципиально новой архитектурой построения системы;

• предложен новый путь повышения производительности и увеличения коэффициента загруженности исполнительных устройств вычислительной системы с автоматическим распределением ресурсов;

• предложены принципы и разработаны методы организации параллельных вычислительных процессов в исполнительных устройствах системы с автоматическим распределением ресурсов;

• разработаны алгоритмы, которые обеспечивают поддержку исполнительными устройствами организации параллельных вычислений на уровне всей системы;

• разработаны алгоритмы взаимодействия исполнительных устройств с другими устройствами вычислительной системы с автоматическим распределением ресурсов;

• в исполнительных устройствах системы нетрадиционной архитектуры, наряду с оригинальными разработками, автором применены и методы повышения производительности, используемые в традиционных микропроцессорах, но с учетом особенностей, накладываемых новой архитектурой;

• разработаны методы снятия и анализа информации в процессе прохождения программ на вычислительной системе с автоматическим распределением ресурсов.

Основные положения, которые выносятся на защиту:

1. Анализ методов организации вычислительных процессов, позволяющий наглядно выявить новые пути повышения производительности и дальнейшего развития вычислительных систем.

2. Разработанные методы организации параллельных вычислительных процессов и алгоритмы функционирования исполнительных устройств вычислительной системы с автоматическим распределением ресурсов.

3. Разработанные устройства и способы, позволяющие существенно поднять производительность исполнительных устройств системы с автоматическим распределением ресурсов.

4. Созданные с целью апробации разработанных методов исполнительные устройства макета системы с автоматическим распределением ресурсов и методы снятия и анализа информации в процессе прохождения программ.

Структура диссертации. Диссертационная работа состоит из введения, четырех глав, списка литературы из 117 наименований и трех приложений.

Заключение диссертации по теме «Вычислительные машины и системы», Янкевич, Евгений Александрович

1. Основные результаты диссертационной работы.

1.1. В работе проведен анализ архитектур современных вычислительных систем на предмет решения принципиальных вопросов проблемного плана, стоящих на пути повышения реальной производительности вычислительных систем.

1.2. Проведено исследование принципов построения и функционирования вычислительной системы принципиально новой архитектуры с автоматическим распределением ресурсов с точки зрения реализации широкого распараллеливания вычислительных процессов, которое позволяет решить проблему повышения реальной производительности.

1.3. Определена роль и задачи исполнительных устройств для поддержки параллельных вычислительных процессов в составе вычислительной системы новой архитектуры с автоматическим распределением ресурсов.

1.4. Предложены принципы и разработаны методы организации параллельных вычислительных процессов, а также алгоритмы функционирования исполнительных устройств системы с автоматическим распределением ресурсов.

1.5. Разработаны алгоритмы, обеспечивающие поддержку исполнительными устройствами организации параллельных вычислений на уровне всей системы.

1.6. Предложен новый путь повышения производительности и увеличения коэффициента загруженности исполнительных устройств вычислительной системы с автоматическим распределением ресурсов.

1.7. Разработана структура исполнительных устройств системы, включая создание алгоритмов работы базовых команд, обеспечивающая параллельное выполнение вычислительных процессов.

1.8. Разработаны алгоритмы взаимодействия исполнительных устройств с другими устройствами вычислительной системы с автоматическим распределением ресурсов.

1.9. Разработаны принципы аппаратной реализации исполнительных устройств вычислительной системы с автоматическим распределением ресурсов на основе исследования возможностей современной элементной базы.

1.10. Для практической реализации предложенных методов создан макет исполнительного устройства, и разработаны методы снятия и анализа информации в процессе прохождения программ на вычислительной системе с автоматическим распределением ресурсов.

2. Практическая значимость и научная полезность результатов диссертационной работы.

2.1. Разработанные в диссертационной работе новые методы организации вычислительных процессов в исполнительных устройствах системы с автоматическим распределением ресурсов, обеспечивают высокую производительность исполнительных устройств, что позволяет значительно улучшить эффективность всей системы в целом, и делают возможной ее аппаратную реализацию.

2.2. Разработанный и реализованный автором макет исполнительных устройств системы с автоматическим распределением ресурсов служит для оценки возможности реализации выдвигаемых архитектурных решений и позволяет наглядно оценить достоинства нового архитектурного принципа построения вычислительных систем. Принципы, заложенные в макет исполнительного устройства, делают возможным его дальнейшее развитие и модернизацию, а также апробацию на нем алгоритмов предлагаемых для реализации в макетах новых версий и полномасштабной системы.

2.3. Разработанные методы проектирования и снятия информации с макетов исполнительных устройств при прохождении программ позволяют существенно сократить время и затраты необходимые для разработки и отладки, как новых версий макета, так и исполнительных устройств реальной полномасштабной системы, основанной на данном принципе.

3. Реализация результатов диссертационной работы.

Разработанные теоретические положения и новые технические решения опробованы экспериментально на макете вычислительной системы с автоматическим распределением ресурсов. Результаты работы реализованы в Институте Проблем Информатики РАН (ИПИ РАН) при исследовании и разработке нетрадиционной архитектуры вычислительных систем с автоматическим распределением ресурсов, а также при реализации проекта по созданию макета вычислительной системы данной архитектуры.

4. Апробация работы.

Основные положения и результаты работы докладывались и обсуждались на научных семинарах в ИПИ РАН в 2000-2003 гг., а также на ряде международных и всероссийских конференций в период с 2000 года по 2003 год: на международных молодежных научных конференциях "XXV Гагаринские чтения" (Москва, 2000) и "XXVI Гагаринские чтения" (Москва, 2001); на международной научной конференции "С.А. Лебедев ; и развитие отечественной вычислительной техники" (Москва, 2002); на международной научнотехнической конференции Интеллектуальные и многопроцессорные системы ИМС'2003 (пос. Дивноморское, 2003); на первой всероссийской научно-техническая конференция "Методы и средства обработки информации" МСО-2003 (Москва, 2003).

Исследование разработанных алгоритмов и схемотехнических решений проводились в Институте проблем информатики РАН в отделе Проблем построения информационно-вычислительных систем высокого параллелизма при создании макета вычислительной системы с автоматическим распределением ресурсов.

Заключение

Список литературы диссертационного исследования кандидат технических наук Янкевич, Евгений Александрович, 2003 год

1. Андреев А., Воеводин В., Жуматий С. Кластеры и суперкомпьютеры - близнецы или братья? // Открытые системы. - 2000. - №6. - С.9-14.

2. Антонов А.П., Мелехин В.Ф., Филиппов А.С. Обзор элементной базы фирмы ALTERA. -СПб.: Файнстрит, 1997.

3. Армстронг Ж.П. Моделирование цифровых систем на языке VHDL. М.: Мир, 1992.

4. Бабаян Б.А. Основные принципы архитектуры Е2К // Free Software Magazine, Китай. -Vol.1. Issue 02. Feb. 2002. - P. 13-26.

5. Бабаян Б.А., Ким A.K., Сахин Ю.Х. Отечественные универсальные микропроцессоры серии "МЦСТ-R" // Электроника. 2003. - №3. - С.46-51.

6. Баулин А. Как вьются нити // Мир ПК. 2002. - №2. - С. 11 -13.

7. Берд К. Петафлопсные вычисления: дорого, но реально // Компьютерра. 2000. - №48. С.23-27.

8. Берд К. SUPERKOMnbioTepbi завтра и сегодня // Компьютерра. 2002. - №4. - С. 26-31.

9. Березко A.M. Новые концепции в архитектуре потоковых машин с тегированием данных // Отчет отдела системного программирования ВЦКП РАН. М.: 1991.

10. Булей Г. Микропрограммирование. М.: Мир, 1973.

11. Бурцев B.C. Система массового параллелизма с автоматическим распределением аппаратных средств суперЭВМ в процессе решения задачи // Сб. Вычислительные машины с нетрадиционной архитектурой. СуперЭВМ. Вып. 2. - М.: ВЦКП РАН, 1994. - С.3-37.

12. Бурцев B.C., Тарасенко Л.Г. Использование стандартных микропроцессоров в системе потока данных // Сб. Вычислительные машины с нетрадиционной архитектурой. СуперЭВМ. Вып. 3, М.: ИВВС РАН, 1995. - С.3-30.

13. Бурцев B.C. Выбор новой системы организации выполнения высокопараллельных вычислительных процессов, примеры возможных архитектурных решений построения суперЭВМ // Параллелизм вычислительных процессов и развитие архитектуры суперЭВМ. М.: 1997. - С.41.

14. Бурцев B.C. Научная школа академика С.А. Лебедева в развитии вычислительной техники // С.А. Лебедев. К 100-летаю со дня рождения основоположникаотечественной электронной вычислительной техники. Отв. ред. B.C. Бурцев. М.: ФИЗМАТЛИТ, 2002. С. 238-252.

15. Бурцев B.C. Параллелизм вычислительных процессов и развитие архитектуры суперЭВМ. МВК "Эльбрус". М.: Нефть и газ, 1998.

16. Бяков А.Ю., Кропачев Ю.А. Модульный конвейерный процессор. Предварительное описание // Под общей редакцией Г.Г. Рябова. М.: ИТМиВТ АН СССР, 1990.

17. Воеводин Вл.В. Архитектура массивно-параллельных компьютеров (на примере CRAY T3D). Особенности программирования. // Курс лекций по курсу "Параллельная обработка данных". Электронный ресурс. Режим доступа — http://parallel.ru/. Загл. с экрана.

18. Воеводин В.В. Суперкомпьютеры: вчера, сегодня, завтра. // Сборник научно-популярных статей «Российская наука на заре нового века». Под ред. академика В.П. Скулачева. М.: научный мир, 2001. С. 475-483.

19. Воеводин В.В., Воеводин Вл.В. Параллельные вычисления. СПб.: БХВ-Петербург, 2002.

20. Гордиенко И. Голубые гены // Компьютерра. 2000. - №9. - С.8-11.

21. Данилов П. IBM POWER4 процессор из параллельного мира // Электронный ресурс. Режим доступа - http://www.ixbt.com/cpu/ibm-power4.shtml. - Загл. с экрана. - 2002. - 12 марта

22. Жилин И. Голубой ключик // Компьютерный мир Харькова. Независимый информационно-аналитический еженедельник. Сетевая версия Электронный ресурс. -2000. 14 февр. - №1. Режим доступа - http://computer.kharkov.Ua/win/4/review6.html. -Загл. с экрана.

23. Забродин А.В., Левин Вл.К. Суперкомпьютеры для решения современных задач науки и технологий в России // Методы и средства обработки информации: Труды первой Всероссийской научной конференции / Под ред. Л.Н. Королева. М.: МГУ, 2003. С. 3236.

24. Зиновьев Д. В погоне за ПетаФлопом // Электронный ресурс. Режим доступа — http://www.ixbt.com /cpu/petaflop.html. Загл. с экрана. - 1998. - 8 дек.

25. Каляев А.В., Левин И.И. Многопроцессорные системы с перестраиваемой архитектурой. Концепция развития и применения // Наука производству. - 1999. -№11. -С. 11-18.

26. Картунов В. Еще раз о Hyper Threading // Электронный ресурс. Режим доступа -http://www.ixbt.com/cpn/hyperthreading-tech.shtml. Загл. с экрана. - 2002. - 10 мая

27. Корнеев В.В. Архитектуры с распределенной разделяемой памятью // Открытые Системы. 2001. - №3. - С.15-23.

28. Корнеев В.В. Параллельные вычислительные системы. М.: "Нолидж", 1999

29. Корнеев В.В. Эволюция микропроцессорных архитектур // Открытые системы. 2000. -№4.-С. 17-24.

30. Корнеев В.В., Киселев А.В. Современные микропроцессоры. М.: "Нолидж". - 1998.

31. Королев Л.Н. Структуры ЭВМ и их математическое обеспечение. М.: Наука, 1978.

32. Кузьминский М. Архитектура S2MP свежий взгляд на cc-NUMA If Открытые системы. - 1997. - №2. - С. 14-21

33. Кузьминский М. Будущее архитектуры Power4 // Открытые системы. 2000. - №4. -С.35-41.

34. Кузьминский М. Векторно-параллельные суперкомпьютеры NEC // Открытые системы. 1999. - №3. - С.23-29.

35. Кузьминский М. Дорога к высоким тактовым частотам // Открытые системы. 2001. -№2. - С. 19-24.

36. Кузьминский М. Микроархитектура DEC Alpha 21264 // Открытые системы. 1998. -№1. - С.28-33.

37. Кузьминский М. Многонитевая архитектура микропроцессопров // Открытые системы. -2002.-№1.-С.24-32.

38. Кузьминский М. RISC сдается, но не умирает // Computerworld. 2002. - №6. - С.28-35.

39. Кузьминский М., Волков Д. Современные суперкомпьютеры: состояние и перспективы // Открытые Системы. 1995. - №6. - С.33-40.

40. Левин Вл.К Отечественные суперкомпьютеры семейства МВС Электронный ресурс. // Учебно-информационный центр "PARALLEL.RU". Режим доступа: http://parallel.ru. -Загл. с экрана.

41. Левин И.И. Модульно-наращиваемая многопроцессорная вычислительная система со структурно-процедурной организацией вычислений на основе ПЛИС-технологии. // Научно-теоретический журнал "Искусственный интеллект".- 2003. №4. - С. 446-453.

42. Мокрушин Л.А. Концепция компьютеров потока данных: Обзор-реферат. Л.: ЛЭТИ, каф. ИИТ, 1990.

43. Молчадский В.Д. Сравнение архитектур SMP и NUMA // Открытые Технологии Электронный ресурс. Режим доступа http://www.ot.ru/ru/news/interesting/ /numasmp.html. - Загл. с экрана.

44. Опадчий Ю.Ф., Глудкин О.П., Гуров А.И. Аналоговая и цифровая электроника. М.: Радио и связь, 1996.

45. Пескова С.А., Гуров А.И., Кузин А.В. Центральные и периферийные устройства электронных вычислительных средств; под ред. О.П. Глудкина. — М.: Радио и связь,1999.

46. Разевиг В.Д. Система проектирования цифровых устройств OrCAD. М.:"Солон-Р",2000.

47. Севериновский Е. Hyper-Threading: "два-в-одном" от Intel, или Скрытые возможности Хеоп // Компьютерное Обозрение. 2002. - №12. - С.32-41.

48. Скэннел Э. Очередной этап проекта Blue Gene // Computerworld. 2001. - №43. - С.27-31.

49. Соловьев В.В. Проектирование цифровых систем на основе программируемых логических интегральных схем. М.: "Горячая линия-Телеком, Радио и связь", 2001.

50. Солонина А.И., Улахович Д.А., Яковлев Л.А. Алгоритмы и процессоры цифровой обработки сигналов. СПб.: БХВ-Петербург, 2001.

51. Стешенко В.Б. ПЛИС фирмы "Altera": Элементная база, система проектирования и языки описания аппаратуры. М.: "Додэка-ХХГ, 2002.

52. Структурная организация и архитектура компьютерных систем, 5-е изд.: Пер. с англ. — М.: Издательский дом "Вильяме", 2002.

53. Фетисов Н.С. Архитектура многопроцессорной вычислительной системы потока данных // Препринт №11. М.: ВЦКП АН СССР, 1991.

54. Фортов В.Е., Левин Вл.К., Савин Г.И., Забродин А.В., Каратанов В.В., Елизаров Г.С., Корнеев В.В., Шабанов Б.М. Суперкомпьютер МВС-1000М и перспективы его применения. // Наука и промышленность России. 2001. - №11. - С. 49-52.

55. Фортов В.Е., Савин Г.И., Левин Вл.К., Забродин А.В., Шабанов Б.М. Создание и применение системы высокопроизводительных вычислений на базе высокоскоростных сетевых технологий // Информационные технологии и вычислительные системы. -2002.-№1.-С. 3-10.

56. Хетагуров Я.А. Основы проектирования управляющих вычислительных систем. М.: Радио и связь, 1991.

57. Чеканов Д., Мильчаков С. Технология Hyper-Threading от Intel Электронный ресурс. // 3D News. 2002. - 6 февр. - Режим доступа: http://www.3dnews.ru/reviews/mainsystem/ /hyper-treading/. - Загл. с экрана.

58. Шагурин И. RISC процессоры PowerPC // Chip News. - 1999. - №10. - С.42-50.

59. Шмидт В. Системы ЮМ SP2 // Открытые системы. 1995. - №6. - С.53-60.

60. Шнитман В.З. Современные высокопроизводительные компьютеры Электронный ресурс. // Центр Информационных Технологий. 1996. — Режим доступа: http://citforum.ru/hardware/svk/contents.shtml. - Загл. с экрана.

61. Шнитман В.З., Кузнецов С.Д. Аппаратно-программные платформы корпоративных информационных систем Электронный ресурс. // Центр Информационных Технологий. 1996. - Режим доступа: http://citforum.ru/hardware/appkis/contents.shtml. — Загл. с экрана.

62. Шнитман В.З., Кузнецов С.Д. Серверы корпоративных баз данных Электронный ресурс. // Центр Информационных Технологий. 1997. - Режим доступа: http://citforum.ru/database/skbd/contents.shtml. - Загл. с экрана.

63. Яицков А.С. VHDL язык описания аппаратных средств: Учеб. пособие. - М.: МАТИ-РГТУ "ЛАТМЭС", 1998.

64. Т. Agervala, Arvind. Data Flow Systems // Computer. Vol.15. - No.2. Feb, 1982. - P.10-13.

65. T.Agerwala, J.L.Martin, J.H.Mirza and others "SP2 System Architecture", ЮМ Systems Journal, Vol. 34, M 2,1995. P.23-47.

66. Altera Corporation. APEX 20K Programmable Logic Device Family. Data Sheet August 1999. ver.2.02.

67. Altera Corporation. Hardcopy Stratix device family. Data sheet. June 2003.

68. Altera Corporation. FLEX 10KE Embedded Programmable Logic Family. Data Sheet. June 1999. ver.2.01.

69. Altera Corporation. Quartus Brochure. October 1999.

70. Altera Corporation. Stratix device handbook. Volume 1. May 2003.

71. B. Amos, S. Deshpande, M. Mayfield, F. O'Connell "RS/6000 SP 375MHz POWER3 SMP High Node", White paper, IBM Corporation // http://www-l.ibm.com/servers/eserver/pseries/hardware/whitepapers/nighthawk.pdf- August 2000.

72. Arvind, D. Culler. Managing Resources in a Parallel Machine // in Fifth Generation Computer Architectures, P. 103-121. Elsevier Science Publishers, 1986.

73. Arvind, A.T. Dahbura, A. Caro. Computer Architecture Research and the Real World // Computation Structures Group Memo 397, MIT Laboratory for Computer Science, Cambridge, MA, April 23, 1997.

74. Arvind, R. Iannucci. Two Fundamental Issues in Multiprocessing // In 4th International DFVLR Seminar on Foundations of Engineering Sciences, pages 61-88, 1987. LNCS 295.

75. Blue Gene: A vision for protein science using a petaflop supercomputer // IBM System Journal/Deep computing for the life sciences. Vol. 40. - 2001. - № 2. - P.59-66.

76. J. Borkenhagen R. Eickemeyer R. Kalla. A multithreaded PowerPC processor for commercial servers // IBM Journal of research and development. Vol. 44. - 2000. - № 6. - P.23-28.

77. J.T. Buck. Scheduling dynamic dataflow graphs with bounded memory using the token flow model // Thesis of dissertation for the degree of Doctor of Philosophy, University of California at Berkeley, 1993.

78. Computational Plant // Sandia National Laboratories, http://www.cs.sandia.gov/cplant/ project/main.html.

79. Cray MTA // Cray Inc., http://www.cray.com/products/systems/mta.

80. Cray SV1 // Cray Inc., http://www.cray.com/products/systems/svl.

81. D. Culler, M. Papadopoulos. The Explicit Token Store // Journal of Parallel and Distributed Computing. No. 10,1990. P.289-308.

82. D.E. Culler, K.E. Schauser, T. von Eicken. Two Fundamental Limits on Dataflow Multiprocessing // Computer Science Division University of California, Berkeley : Report No. UCB/CSD 92/716.

83. J.B. Dennis. Data Flow Supercomputers // Computer. Vol. 13. - No. 11. Nov, 1980. - P.48-56.

84. J.B. Dennis. The Evolution of 'Static' Data-Flow Architecture // Advanced Topics in Dataflow Computing, ed. L. Bic and J.-L. Gaudiot, Prentice Hall, 1991. P.35-91.

85. J.B. Denis, G.R. Gao. Multithreaded Architectures: Principles, Projects and Issues // ACAPS Technical Memo 29, MIT, 1994.

86. M. Dorojevets. COOL multithreading in HTMT SPELL-1 processors // International Journal of High Speed Electronics and Systems. Vol. 10. - No. 1,2000. - P.83-89.

87. V. Grafe, J. Hoch. The Epsilon-2 Multiprocessor System // Journal of Parallel and Distributed Computing. No. 10,1990. P.309-318.

88. Hardware environment for ASCI White // Lawrence Livermore National Laboratory, UCRL-MI-138471 Rev.l.

89. High Performance Computing Research: Japan's Real World Computing Partnership // Asian Technology Information Program report: ATIP97.081 September 1997.

90. Hyper-Threading technology on the Intel Xeon processor family for servers // Intel corp. -2002.

91. R. Iannucci. Toward a Dataflow / von Neumann Hybrid Architecture // In 15th Annual International Symposium on Computer architecture, pages 131-140, 1988.

92. Intel Architecture. Optimization Manual (Order Number 242816-003), Intel Corporation, 1997.

93. Intel Xeon processor family for servers with Hyper-Threading Technology // Intel. Doc.N 298505-001.-2002.

94. Introduction to Hyper-Threading Technology // Intel. Doc.N 250008-002. - 2001.

95. K.M. Kavi. Design of cache memories for dataflow architecture // University of Alabama in Huntsville, 1998.

96. K.M. Kavi, J. Arul, R. Giorgi. Execution and Cache Performance of the Scheduled Dataflow Architecture // Journal of Universal Computer Science, Vol. 6, no. 10,2000. P.32-42.

97. W. Magro, P. Petersen, S. Shah. Hyper-Threading Technology: Impact on Compute-Intensive Workloads // Intel Technology Journal. Vol. 6. - No.l. Feb, 2002. - P.58-66.

98. D. Marr, F. Binns, D. Hill, G.Hinton. Hyper-Threading Technology Architecture and Microarchitecture // Intel Technology Journal. Vol. 6. - No.l. Feb, 2002. - P.4-16.

99. Pentium Processor Family. Developer's Manual, Intel Corporation, 1997.

100. M. Papadopoulos, D. Culler. Monsoon: an Explicit Token-Store Architecture // Proc. of 17th Intl. Symposium on Computer Architecture (ISCA-17), pp 82-91, May 1990.

101. C. R uggiero, J S argeant. С ontrol о f P arallelism i n t he M anchester D ataflow M achine / / In Functional Programming Languages and Computer Architecture, number 274 in Lecture Notes in Computer Science, P.l-15. SpringerVerlag, 1987.

102. A. Shaw. Implementing Data-Parallel Software on Dataflow Hardware // Thesis of dissertation for the degree of Master of Science, МГГ, 1993.

103. J. Silc, B. Robic, T. Ungerer. Asynchrony in parallel computing: From dataflow to multithreading // Parallel and Distributed Computing Practices. March 1998. - Vol.1, No.l. -P.56-82.

104. J. Silc, T. Ungerer, B. Robic. A survey of new research directions in microprocessors // Microprocessors and Microsystems. Vol.24. - No.4. 2000. - P. 175-190.

105. A. Steen, J. Dongarra. Overview of recent supercomputers // http://www.top500.Org//ORSC/2001/dm-simd.html#dm-simd, 2001.

106. T. Sterling, L. Bergman. A design analysis of a Hybrid Technology Multithreaded

107. Architecture for Petaflops scale computation // Jet propulsion laboratory California Institute of Technology Pasadena, California, 1999.

108. SX Series // NEC Corporation, http://www.sw.nec.co.jp/english.

109. J. Tendler, S. Dodson. Power4 system microarchitecture // IBM Corporation. 2001.

110. J. Tomkins. The ASCI Red TOPS Supercomputer // Sandia National Laboratories, SAND96-2659C, http://www.sandia.gov/ASCI/Red/RedFacts.htm.

111. M. Teo, W. Bohm. Resource Management and Iterative Instructions // in Advanced Topics in Dataflow Computing, edited by J. Gaudiot and L. Bic, Chapter 18, P.481-499, Prentice-Hall, 1991.

112. K.R. Traub, G.M. Popadopoulos, M.J. Beckerle, J.E. Hicks, J. Young. Overview of the Monsoon Project // Proceedings of the 1991 IEEE International Conference о n С omputer Design, Cambridge, MA, October 1991.

113. T. Ungerer, B. Robic, J. Silc. Multithreaded processors // The Computer Journal. Vol.45. -No.3. 2002. - P.320-348.

114. H. Wang, R. Weldon, S. Ettinger. Speculative Precomputation: Exploring the Use of Multithreading for Latency // Intel Technology Journal. Vol. 6. - No. 1. Feb, 2002. - P.22-36.1611. Перечень сокращений

115. АКП аппаратный контекст потока

116. АЛУ арифметико-логическое устройство

117. Арасш адрес памяти расширения

118. Асл адрес следующей команды1. АП ассоциативная память

119. БВО блок вещественных операций (операций над с плавающей точкой)

120. БПЦСО блок простых целочисленных и специальных операций

121. БлРаспрРез блок распределения результата1. БГП буфер готовых пар1. БК буфер команд

122. БОК быстрая одноквантовая логика

123. БРГП буфер распределитель готовых пар

124. БСПК блок синхронизации потока команд

125. БСПО блок синхронизации потока операндов

126. БЦО блок целочисленных операций1. ВМ вычислительная машина

127. ВСАРР вычислительная система с автоматическим распределением ресурсов

128. ВхБРП входной буферный регистр пары токенов

129. ВхИнтРегПа входной интерфейсный регистр пары токенов

130. ГТМПА гибридно-технологическая многопоточная архитектура1. ДК дешифратор команд1. ИС интегральная схема

131. ИУ исполнительное устройство

132. КМАП коммутатор модулей ассоциативной памяти1. КОП код операции

133. КПД коэффициент полезного действия

134. КРП контроллер распределенной памяти

135. МАП модуль ассоциативной памяти

136. МИУ многопоточное исполнительное устройствомод. модификация команды

137. ОЗУ оперативное запоминающее устройство1. ОП оперативная память1. ОС операционная система

138. ПА программируемая архитектура1. ПВП процессор в памяти1. ПК память команд1. ПКон память констант

139. ПЛИС программируемые логические интегральные схемы

140. ПОП подпрограмма обработки прерывания1. Прасш память расширения1. РК регистр команд

141. РОН регистр общего назначения1. РП распределенная память

142. РФБК регистр форматов и баз констант

143. САПР система автоматизированного проектирования

144. СвОЗУ сверхоперативное запоминающее устройство

145. СтРез станция резервирования