Организация параллельно-конвейерных СБИС-структур с реконфигурируемой микроядерной архитектурой на основе арифметики разрядных срезов тема диссертации и автореферата по ВАК РФ 05.13.15, кандидат наук Осинин, Илья Петрович

• Осинин, Илья Петрович
• кандидат наук
• 2013

Оглавление диссертации кандидат наук Осинин, Илья Петрович

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

1 Анализ методов и средств организации процессов высокоскоростной обработки данных

1.1 Особенности организации вычислений в современных универсальных и специализированных СБИС-процессорах

1.2 Модулярные принципы построения высокоскоростных СБИС-процессоров

1.3 Анализ перспективных способов и вычислительных СБИС-структур для высокоскоростных арифметических вычислений

1.4 Вычислительные СБИС-структуры на базе однородных вычислительных сред

Выводы

2 Организация однородных вычислительных СБИС-структур для массовых операций мультиоперандного суммирования

2.1 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции расчета числа единиц в разрядных срезах массива слагаемых

2.2 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции сжатия разрядных срезов массива слагаемыхЗЗ

2.3 Организация вычислительного ядра СБИС-процессора для выполнения мультиоперандного алгебраического суммирования на базе операции пирамидального выделении переносов в разрядных срезах массива слагаемых

2.4 Анализ эффективности вычислительных ядер СБИС-процессоров для мультиоперандного алгебраического суммирования

Выводы

3 Организация реконфигурируемых однородных вычислительных СБИС-структур для массовых параллельно-конвейерных операций над числами с фиксированной и плавающей точкой в позиционной системе счисления

3.1 Организация вычислительного ядра СБИС-процессора для алгебраического умножения чисел на базе операции мультиоперандного суммирования

3.2 Организация вычислительного ядра СБИС-процессора для выполнения алгебраического деления чисел нацело на базе операции мультиоперандного суммирования

3.3 Организация вычислительного ядра СБИС-процессора для выравнивания мантисс т чисел65

3.4 Анализ эффективности вычислительных ядер СБИС-процессоров для выполнения арифметических операций на базе мультиоперандного алгебраического суммирования

3.5 Организация однородного вычислительного ядра СБИС-процессора для выполнения арифметических операций по разрядным срезам

Выводы

4 Организация реконфигурируемых однородных вычислительных СБИС-структур для массовых параллельно-конвейерных операций над числами с фиксированной точкой в системе остаточных классов

4.1 Организация СБИС-процессоров для выполнения немодульных операций

4.1.1 Организация вычислительного ядра СБИС-процессора для коррекции числа по заданному модулю

4.1.2 Организация вычислительного ядра СБИС-процессора для выполнения операции прямого модулярного преобразования

4.1.3 Организация вычислительного ядра СБИС-процессора для приближенного вычисления позиционной характеристики модулярного представления числа

4.1.4 Организация вычислительного ядра СБИС-процессора для выполнения операции обратного модулярного преобразования

4.1.5 Анализ эффективности вычислительных ядер СБИС-процессоров для выполнения немодульных операций

4.2 Организация однородного вычислительного ядра СБИС-процессора для выполнения арифметических операций по разрядным срезам в системе остаточных классов

4.3 Организация однородного вычислительного ядра СБИС-процессора для выполнения индексных модульных операций

4.4 Организация СБИС-процессора с реконфигурируемой микроядерной архитектурой для выполнения массовых арифметических операций

Выводы

ЗАКЛЮЧЕНИЕ

СПИСОК ЛИТЕРАТУРЫ

ПРИЛОЖЕНИЕ А

ПРИЛОЖЕНИЕ Б

ПРИЛОЖЕНИЕ В

ПРИЛОЖЕНИЕ Г

ПРИЛОЖЕНИЕ Д

ПРИЛОЖЕНИЕ Е

Введение диссертации (часть автореферата) на тему «Организация параллельно-конвейерных СБИС-структур с реконфигурируемой микроядерной архитектурой на основе арифметики разрядных срезов»

ВВЕДЕНИЕ

Актуальность темы. Вычислительные мощности компьютеров наращиваются постоянно. Сегодня интенсивно ведутся научные исследования в области микроархитектуры процессоров нового поколения. Приоритетной задачей является построение арифметического устройства высокого быстродействия. При этом актуальной является задача повышения скорости вычислений путем совершенствования устройств на архитектурном уровне.

Параллельные системы обработки информации являются эволюционным шагом в повышения быстродействия устройств вычислительной техники. Однако отсутствие «параллельной» математики, сложность программной и аппаратной реализации таких систем существенно ограничивают их применение. Одним из подходов к преодолению этих трудностей является использование модулярной арифметики (МА) и непозиционной системы счисления - системы остаточных классов (СОК).

Естественный параллелизм устройств, функционирующих на основе СОК, позволяет распараллелить процесс вычислений, как на программном, так и на аппаратном уровне, а модульность и однородность обеспечивает эффективное проектирование структур в сверхбольшом интегральном исполнении (СБИС).

С другой стороны, использование в вычислительном ядре СБИС-процессора реконфигурируемой однородной вычислительной среды (ОВС), то есть среды, аппаратура которой может реконфигурироваться, меняя свои функции, в зависимости от решаемых вычислительной системой задач, позволяет эффективно адаптировать архитектуру системы под структуру решаемой задачи, обеспечивая тем самым высокий уровень скорости вычислений. В общем случае ОВС представляет собой массив вычислительных ячеек структуры, которые объединены регулярными связями. Такая архитектура в силу своей регулярности весьма эффективна при проектировании и производстве устройств. При этом её производительность увеличивается практически пропорционально с увеличением числа ячеек в силу естественного параллелизма их работы.

Данной тематике посвящен целый ряд работ отечественных и зарубежных ученых - В.И. Варшавского, Я.И. Фета [87, 88], А. В. Каляева [18], И. А. Каляева [19], B.C. Князькова [20-26], Flynn М. [108], Moore G. [123], MacSorley L. [119], Salown S. [131] и других.

Однако сдерживающими факторами широкого использования структур с естественным параллелизмом являются отсутствие широкой элементной базы и формальных описаний устройств на языках проектирования аппаратуры. При этом остаются мало изученной возможность организации АЛУ на основе динамически реконфигурируемого вычислительного пространства, а не статического, как в большинстве известных процессоров.

Цель диссертационной работы состоит в повышении быстродействия при сокращении аппаратных затрат однородных параллельно-конвейерных СБИС-структурах с реконфигурируемой микроядерной архитектурой, выполняющих арифметические операции с фиксированной и плавающей точкой в базисе арифметики разрядных срезов.

Для достижения поставленной цели решаются следующие задачи:

1. исследование и разработка новых способов выполнения массовых операций мультиоперандного суммирования, умножения, деления и выравнивания мантисс на основе арифметики разрядных срезов;

2. исследование и разработка параллельно-конвейерных реализаций новых способов выполнения массовых операций мультиоперандного суммирования, умножения, деления и выравнивания мантисс на основе однородных высокопроизводительных СБИС-структур с реконфигурируемой микроядерной архитектурой;

3. исследование и разработка новых способов организации и технической реализации высокопроизводительного параллельно-конвейерного СБИС-процессора с реконфигурируемой микроядерной архитектурой для высокоскоростной модульной и немодульной арифметической обработки чисел с фиксированной точкой.

Объектом исследования диссертационной работы являются способы выполнения арифметических операций с фиксированной и плавающей точкой в модулярном и позиционном форматах представления чисел на основе арифметики разрядных срезов, реконфигурируемые микроядерные СБИС-структуры для массовых параллельно-конвейерных арифметических вычислений, а также их характеристики по быстродействию и аппаратным затратам при технической реализации.

Предметом исследования являются способы ускоренного выполнения арифметических операций, способы организации параллельно-конвейерных СБИС-структур с реконфигурируемой микроядерной архитектурой, а также способы оценки их эффективности.

Методы исследования. Для решения поставленных в работе научных задач использованы основы теории чисел, абстрактной и линейной алгебры, дискретной математики, теории проектирования ЭВМ и систем, теории математического моделирования вычислительных устройств и систем, методы и средства экспериментального моделирования СБИС-структур и систем.

Достоверность и обоснованность полученных в работе результатов подтверждается корректностью применения математического аппарата, 6 патентными решениями на новые способы вычислений в базисе арифметики разрядных срезов и новые способы организации однородных реконфигурируемых СБИС-структур с микроядерной архитектурой [64-69], результатами экспериментальной апробации на ПЛИС разработанных СБИС-структур, по результатам которой получены 2 свидетельства об официальной регистрации программ [71, 72], представлением полученных технических решений на специализированных международных

выставках в качестве инновационных разработок в составе экспонатов на площадках Министерства образования и науки РФ в России (2011г., 2012г.), Испании (2010г., 2012г.), Италии (2010г.), Германии (2011г., 2012г.), Австрии (2012г.).

Научная новизна диссертационной работы заключается в решении новых научно-технических задач в области создания способов выполнения массовых параллельно-конвейерных арифметических операций над массивами чисел, представленных в форматах с фиксированной и плавающей точкой в модулярном и позиционном способах представления чисел, способов их реализации на базе реконфигурируемых однородных вычислительных СБИС-структур и сред, а именно:

1. предложены новые способы выполнения арифметических операций мультиоперандного суммирования, умножения, деления нацело и выравнивания мантисс на основе арифметики разрядных срезов, отличающиеся тем, что операция, выполняемая последовательно над разрядами операндов, заменена параллельно исполняемыми операциями сжатия и анализа разрядных срезов операндов, что по сравнению с известными способами обеспечивает повышение скорости их выполнения;

2. предложены новые способы организации параллельно-конвейерных СБИС-структур с реконфигурируемой микроядерной архитектурой для выполнения арифметических операций мультиоперандного суммирования, умножения, деления нацело и выравнивания мантисс с фиксированной и плавающей точкой в модулярном и позиционном формате представления чисел в базисе новых операций арифметики разрядных срезов, которые при их технической реализации обеспечивают большее быстродействие и сокращение аппаратных затратах по сравнению с известными аналогами;

3. предложена новая организация многоядерного СБИС-процессора с реконфигурируемой микроядерной параллельно-конвейерной архитектурой для выполнения арифметических модульных и немодульных операций в базисе арифметики разрядных срезов над числами с фиксированной точкой в системе остаточных классов. В отличие от известных аналогов, вычислительное ядро процессора динамически реконфигурируется на необходимое количество микроядер в зависимости от количества и разрядности обрабатываемых операндов путем его микропрограммной настройки, обеспечивая большее быстродействие и сокращение аппаратных затратах по сравнению с известными аналогами.

Основные научные положения, выносимые на защиту:

1. способы выполнения арифметических операций мультиоперандного суммирования, умножения, деления нацело и выравнивания мантисс на основе арифметики разрядных срезов (относится к специальности 05.13.15);

2. организация параллельно-конвейерных микроядерных СБИС-структур для выполнения арифметических операций мультиоперандного суммирования, умножения, деления

нацело и выравнивания мантисс с фиксированной и плавающей точкой в модулярном и позиционном формате представления чисел на базе предложенных способов (относится к специальности 05.13.05);

3. организация динамически реконфигурируемого многоядерного СБИС-процессора для выполнения модульных и немодульных операций над числами с фиксированной точкой (относится к специальности 05.13.15).

Практическая ценность новых параллельно-конвейерных СБИС-структур заключается в многократном повышении быстродействия при сокращении аппаратных затрат по сравнению с известными аналогами, а также формализации этих структур на языке программирования аппаратуры в общем виде.

Реализация и внедрение. Теоретические и практические результаты диссертационной работы внедрены (что подтверждается соответствующими актами о внедрении): в ФБГОУ ВПО «ВятГУ» (г. Киров) в рамках выполнения проекта по ФЦП «Научные и научно-педагогические кадры инновационной России» (2009-2013 годы), шифр №14.В37.21.0590, проекта по аналитической ведомственной целевой программе Министерства образования науки РФ «Развитие научного потенциала высшей школы» (2009-2010 годы), шифр №2.2.1.1/3302; в ООО "Центр компетенции и обучения" (г. Саров) в рамках выполнения проекта по ФЦП Министерства образования науки РФ «Исследование и разработки по приоритетным направлениям развития научно-технологического комплекса России на 2007-2013 годы», шифр №2012-2.4-07-524-0006-002; в учебный процесс ФБГОУ ВПО «ВятГУ». По результатам исследований предложены технические решения, защищенные патентами на изобретение РФ [64-69] и свидетельствами об официальной регистрации программы для ЭВМ [71,72].

Личный вклад. Все основные научные результаты, приведенные в диссертации и сформулированные в положениях, выносимых на защиту, получены автором лично.

Апробация результатов работы. Основные теоретические и практические результаты диссертационной работы обсуждались и докладывались на: двух Международных выставках информационных и телекоммуникационных технологий «CEBIT», Ганновер, Германия, 2011 г., 2013 г.; Ill, IV, V Испано-Российском Международном форуме по информационным и коммуникационным технологиям, 2010 г., 2011 г., 2012 г.; Международной суперкомпьютерной конференции «Научный сервис в сети интернет», Новороссийск, 2012 г.; XIV Международной конференции «Супервычисления и математическое моделирование», Саров, 2012 г.; IV Международной научной конференции «Суперкомпьютерные системы и их применение (SSA-2012)», Минск, Беларусь, 2012 г.; первом Национальном суперкомпьютерном форуме (НСКФ-2012), Переславль-Залесский, 2012 г.; трех Всероссийских научно-технических конференциях «Общество, наука, инновации», Киров, 2011 г., 2012 г., 2013 г.,; Всероссийской научной конференции «Проведение научных исследований в области обработки, хранения, передачи и

защиты информации», Москва, 2011 г.; V сессии научной школы-практикума «Технологии высокопроизводительных вычислений и компьютерного моделирования», Санкт-Петербург, 2012 г.; VI Всероссийской молодежной научно-инновационной школы «Математика и математическое моделирование», Саров, 2012 г.; Всероссийской научно-практической конференции «Высокопроизводительные вычисления на графических процессорах», Пермь, 2012 г.; Международной молодежной конференция «Информационные системы и технологии», Москва, 2012 г.; XI научно-технической конференции «Молодежь в науке», Саров, 2012 г.

Публикации. По материалам диссертационных исследований опубликовано: 11 статей, из них 3 в ведущих рецензируемых журналах из перечня ВАК; 7 тезисов докладов; 6 патентов РФ на изобретение; 2 свидетельства на регистрацию программы для ЭВМ.

Структура и объем работы. Диссертация состоит из введения, четырех глав, заключения, списка литературы и приложений.

В первой главе описывается современный уровень развития вычислительной техники. Приведена классификация современных микропроцессоров. На основе анализа современных высокопроизводительных вычислительных структур, выявлены пути повышения скорости вычислений. Приведены основные понятия модулярной арифметики и однородных вычислительных сред как средств естественного параллелизма.

Вторая глава посвящена разработанным способам мультиоперандного алгебраического суммирования массива целых положительных позиционных двоичных чисел, которые отличаются тем, что последовательная операция суммирования заменяется параллельно исполняемым: либо расчетом числа единиц, либо сжатием, либо пирамидальным выделением переносов в разрядных срезах слагаемых. Предложены структурные организации СБИС-процессоров на базе однородных вычислительных сред, проведена оценка их эффективности по сравнению с известными техническими решениями.

В третьей главе исследована возможность применения разработанных мультиоперандных сумматоров в качестве устройств умножения и деления. Предложена организация формирователя разрядных срезов операндов, который позволяет сводить операцию умножение и операцию деление нацело к операции мультиоперандного суммирования. Также предложена организация вычислений с использованием разрядных срезов массивов чисел с плавающей точкой. Предложены структурные организации СБИС-процессоров на базе однородных вычислительных сред, проведена оценка их эффективности по сравнению с известными техническими решениями.

Четвертая глава посвящена разработке вычислительных ядер, предназначенных для выполнения модульных и немодульных операций на базе обработки массивов данных по разрядным срезам в системе остаточных классов. На их базе разработана структурная организация

динамически реконфигурируемого многоядерного СБИС-процессора, предназначенного для выполнения параллельно-конвейерных операций над массивами чисел с фиксированной точкой.

Полный объем диссертации составляет 119 страниц, в том числе: 69 иллюстраций, 18 таблиц, 7 приложений, список литературы из 141 источников (в том числе 41 авторских).

1 Анализ методов и средств организации процессов высокоскоростной обработки данных

Наибольший вклад в развитие вычислительных средств всегда вносили технологические решения, однако, на сегодняшний день, очевидно, что одних технологических решений во многих случаях недостаточно для достижения высокой скорости вычислений, поэтому без изменений в архитектуре высокопроизводительных вычислительных систем поддерживать интенсивные темпы их развития невозможно [3,123].

Освоение массового параллелизма и новых архитектурных решений содержит необходимый резерв повышения производительности. При этом необходимо учитывать, что повышение степени параллелизма приводит к увеличению аппаратных затрат, а значит увеличению физических размеров кристалла СБИС, потребляемой мощности и количеству отводимого тепла [24, 25]. Также возрастают задержки межсоединений, что приводит к снижению тактовой частоты, а значит и производительности устройства в целом [23, 26], вследствие чего актуальна минимизация аппаратуры.

Другим фактором, определяющим выбор архитектуры, является её взаимосвязь с алгоритмами решения конкретных задач [12, 30]. Этот фактор зачастую приводит к необходимости создания проблемно-ориентированных систем, с помощью которых достигается максимальная производительность решения задач определенного класса, либо разработке новых способов, которые бы наиболее соответствовали одновременному выполнению операций на уровне аппаратуры.

Очевидно, что скорость вычислений современных вычислительных систем во многом определяется быстродействием арифметико-логического устройства (АЛУ), входящего в состав процессора. Повышение его быстродействия является ключевой задачей и актуальным предметом исследований [6, 33, 115, 120].

Способы повышения быстродействия АЛУ делятся на логические и аппаратные [80, 85, 120]. К логическим способам относится усовершенствование способов представления данных и алгоритмов их обработки, более совершенные способы конвейерно-параллельных вычислений. К аппаратным способам относится усовершенствование структурно-аппаратных решений АЛУ и использование более совершенных технологий их проектирования и изготовления.

Известно [16, 17, 83, 84, 86], что наиболее эффективные решения достигаются при совмещении логических и аппаратных подходов. При этом основными операциями, выполняемыми в АЛУ, являются суммирование, умножение и деление. В данной работе основное внимание уделено исследованию и разработке способов организации арифметических вычислений и способов построения быстродействующих вычислительных устройств на их базе,

10

обрабатывающих данные с фиксированной и плавающей точкой в различных форматах представления.

Экспериментальное моделирование как известных, так и вновь разработанных устройств проведено с помощью системы автоматизированного проектирования (САПР) Quartus II фирмы Altera на базе ПЛИС семейства Cyclone V. Данный выбор обусловлен достаточной емкостью ПЛИС для реализации рассматриваемых устройств [8] при их доступной стоимости. САПР Quartus II имеет модули проектирования, функциональной и временной симуляции, диагностирования, поддерживает наиболее распространенные способы ввода схем [135] при этом доступна свободно распространяемая версия данного продукта [92] Quartus II Web Edition.

Далее в главе рассмотрены различные известные подходы к повышению скорости вычислений как в АЛУ, так и в самих процессорах, их содержащих.

1.1 Особенности организации вычислений в современных универсальных и специализированных СБИС-процессорах

Для анализа организации вычислений в высокопроизводительных системах необходим набор критериев, положенных в основу их классификации. Известно достаточно много подобных систем классификации [108]. Одна из них предложена Хендлером [89]. В ней параллельные вычислительные системы представлены упорядоченными тройками компонент: <1,т,п>, где I - количество устройств управления (УУ), т - количество АЛУ, приходящихся на одно УУ, п - количество разрядов, обрабатываемых одновременно одним арифметико-логическим устройством (АЛУ).

При этом возможны две формы одновременных вычислений: собственно параллельные и конвейерные [7].

Параллельной обработкой называется частный случай одновременной обработки, когда каждое устройство системы независимо обходит вершины информационного графа задачи, причем, в один момент времени обрабатываются только информационно-независимые вершины.

Конвейерной обработкой называется частный случай одновременной обработки, когда неразрывная совокупность устройств обходит группу вершин информационного графа задачи, причем, как правило, между вершинами группы существует информационная зависимость.

В случае конвейерных вычислений совокупностью вычислительных средств системы организуется неразрывная структура, осуществляющая обработку потока данных [76, 87, 88]. При этом важна согласованность темпа подачи и передачи данных, что не требуется для

параллельных вычислений, где множество АЛУ работает одновременно и независимо друг от друга.

Пока одно множество данных обрабатывается на одном устройстве, другое множество данных может обрабатываться на другом устройстве, образуя при этом поток данных от одного устройства к другому.

Конвейеризация, также как и распараллеливание, требует наличия нескольких АЛУ, при этом количество разрядов обрабатываемого числа может варьироваться от одного до п, где п -разрядность этого числа.

Классификация Хендлера (также известная как эрландгейская схема) позволяет свести все многообразие универсальных и специализированных СБИС-процессоров к шести основным формам параллелизма (в широком смысле) [111], которые представлены в таблице 1.1.

Таблица 1.1- Основные формы параллелизма

Уровень параллелизма

Параллелизм

Конвейеризация

Программы

Мультипроцессор

уу

алу

I

Вычислительный конвейер

УУ УУ

АЛУ АЛУ

j 1 к j 1 i г

ОЗУ

УУ УУ

АЛУ АЛУ

j к4. i Is

1 г

ОЗУ ОЗУ

УУ АЛУ

I ОЗУ [—'

Команды

Матричный процессор

Конвейер команд

УУ

АЛУ

А АЛУ

АЛУ

ОЗУ

УУ

АЛУ

X

ОЗУ

Данные

Одновременная обработка разрядов

Арифметический конвейер

УУ чгП

АЛУ

$

ОЗУ

УУ

АЛУ

и:

ОЗУ

Далее приведены основные типы процессоров [5, 9, 10, 15, 20], сгруппированные на основе данной классификации, где конвейеризация компонента тройки <1,т,п> обозначена подстрочным индексом к, а однотипность модулей подстрочным индексом д.

Скалярные процессоры <1,1,Л/> используются от самых первых вычислительных машин и до современных. При этом конвейерные структуры <1,1,Лг(и^)> и параллельные арифметические устройства <1,п,№> способствуют повышению скорости вычислений. Однако ограничивающим фактором является зависимость по данным, что редко приводит к линейному росту производительности при увеличении аппаратных затрат. В результате этот тип процессоров зачастую выполняет не более одной команды за такт.

Суперскалярные процессоры т(рк)> обеспечивают параллельную выборку и запуск

нескольких команд, по числу параллельно-конвейерных устройств. Их структура значительно усложняется с увеличением числа одновременно исполняемых команд за счет усложнения средств динамического планирования [121].

Процессоры с длинным командным словом (УЫ\У) <1 ,п,№> содержат в командах явное указание на параллельную выдачу и выполнение операций. Так как оптимизация программ происходит при их трансляции, то усложнение структуры с увеличением числа операций происходит не так быстро, как в суперскалярных процессорах, однако, в обоих одновременное выполнение более четырех-восьми команд затруднено, что связано с зависимостями по данным и по управлению [99].

Матричные процессоры <1 ,пд,Ы> включают в себя множество АЛУ и одно устройство управления, которое выполняет одну последовательность команд над разными наборами данных. Соответственно, программа должна содержать параллелизм по данным для увеличения скорости вычислений. Однотипность АЛУ обеспечивает модульность и масштабируемость структуры [121].

Векторные процессоры <\,щгд,М> также используют параллелизм на уровне данных, но с применением конвейерной обработки. За счет множества АЛУ, синхронного конвейера, зацеплению операций удается получать несколько результатов за такт. Скорость выполнения операций практически не зависит от размерности векторов, зависит лишь время заполнения конвейера.

Мультиконвейерные масштабируемые процессоры <к,Пк,д(т),М> ориентированы на параллельное выполнение взаимодействующих программ или выполнение длинных цепочек векторных операций. Модули обработки и коммутации образовывают последовательные цепи и параллельные ветви. Модули могут масштабироваться сотнями штук, что позволяет вычислять сотни результатов за один такт. При этом необходима специальная подготовка исходной программы для её эффективного выполнения. Современные универсальные и графические процессоры являются мультиконвейерными.

Систолические процессоры <\,Пк,ч{т),Ы> представляют собой специализированные мультиконвейерные процессоры, конфигурируемые для решения конкретной задачи [32].

13

Производительность зависит от числа конвейерных вычислительных устройств и степени параллелизма их работы.

Соответственно, суперскалярные процессоры ориентированы на модель неявного параллелизма. Их задача состоит в преодолении предела параллелизма, задаваемого потоком данных при сохранении совместимости программ с другими процессорами за счет механизмов предсказания переходов и изменения последовательности выполнения команд.

В конвейерных процессорах наибольшая производительность обеспечена для задач скалярной и векторной обработки. При наличии внутреннего параллелизма возможно создание нескольких параллельно работающих конвейеров. Поэтому массовый параллелизм доступен и для векторно-конвейерных процессоров, что делает параллельно-конвейерный процесс вычислений наиболее предпочтительным с точки зрения скорости массовых вычислений.

Под массовыми вычислениями понимаются такие вычисления, при которых данные и операции поступают на входы управления и данных таким образом, чтобы в параллельно выполняемых операциях отсутствовала зависимость по данным [21, 22, 83].

Таким образом, актуальной является задача исследования и разработки способов выполнения массовых арифметических операций, а также способов оценки временной и аппаратной сложности их реализации.

1.2 Модулярные принципы построения высокоскоростных СБИС-процессоров

Как было сказано выше, быстродействие процессора напрямую зависит от скорости выполнения операций в АЛУ. При этом параллелизм на уровне разрядов чисел в случае использования позиционной системы счисления (ПСС) существенно ограничен фактом распространения межразрядных переносов, что негативно сказывается на скорости его работы [4, 82]. Данный недостаток отсутствует в системе остаточных классов (СОК), где вычисления по каждому модулю осуществляются независимо друг от друга, что обеспечивает естественную форму параллелизма [28, 74].

Список литературы диссертационного исследования кандидат наук Осинин, Илья Петрович, 2013 год

СПИСОК ЛИТЕРАТУРЫ

1. Айерленд, К. Классическое введение в современную теорию чисел / К. Айерленд - М.: Мир, 1987.-416 с.

2. Акушский, И.Я. Машинная арифметика в остаточных классах / И. Я. Акушский - М.: Советское радио, 1968. - 440 с.

3. Аладышев, О.С. СуперЭВМ: области применения и требования к производительности / О. С. Аладышев, Н.И. Дикарев, А.П. Овсянников // Известия ВУЗов. - 2004. - № 1. - С. 13-17.

4. Амербаев, В.М. Теоретические основы машинной арифметики / В. М. Амербаев - Алма-Ата: Наука, 1976. - 324 с.

5. Барский, А.Б. Параллельные процессы в вычислительных системах / А. Б. Барский- М.: Радио и связь, 1990. - 255 с.

6. Бусленко, Н.П. Лекции по теории сложных систем / Н. П. Бусленко, В.В. Калашников, И.Н. Коваленко - М.:Советское радио, 1973. - 66 с.

7. Воеводин, В.В. Параллельные вычисления / В.В. Воеводин, Вл. В. Воеводин - Спб.: БХВ-Петербург, 2004. - 600 с.

8. Вычужанин, В.А. ПЛИС серии CYCLONE с встроенными аппаратными трансиверами / В.А. Вычужанин // Современная электроника. - 2010. - №5 - С.28-33.

9. Глушков, В.М. Основные архитектурные принципы повышения производительности ЭВМ // Проблемы вычислительной техники. - М. -1981. - С. 6-20.

10. Головкин, Б.А. Параллельные вычислительные системы / Б.А. Головкин - М., 1980. - 459 с.

11. Грушвицкий, Р.И. Проектирование систем на микросхемах программируемой логики / Р.И. Грушвицкий, А.Х. Мурсаев, Е.П. Угрюмов - СПб.: БХВ-Петербург, 2002. - 608 с.

12. Демидович, Б.П. Основы вычислительной математики / Б.П. Демидович, И.А. Марон -М.: Наука, 1970.-664 с.

13. Евреинов, Е.В. Однородные вычислительные структуры и среды / Е.В. Евреинов -М.:Радио и связь, 1981.-208 с.

14. Евреинов, Э. Однородные вычислительные системы / Э. Евреинов, В. Хорошевский -Новосибирск: Наука, 1978.

15. Ершов, А.П. Алгоритмы, математическое обеспечение и архитектура многопроцессорных вычислительных систем / А.П. Ершов - М.: Наука, 1982. - 336 с.

16. Инютин, С. А. Модулярные вычисления для задач большой алгоритмической сложности / С. А. Инютин // Немодулярная арифметика: V научно-техническая конференция. - 2005. - С. 90-96.

17.

18.

19.

20.

21.

22,

23,

24

25,

26

27

28

29

30,

Калмыков, И.А. Перевод чисел из системы остаточных классов в позиционную систему счисления для модульной нейронной сети / И.А. Калмыков, A.B. Шапошников // Студенческая наука - экономике России: Материалы II региональной научной конференции. - Северо-Кавказский государственный технический университет. - 2005. Каляев, A.B. Модульно-наращиваемые многопроцессорные системы со структурно-процедурной организацией вычислений / A.B. Каляев, И.И. Левин - М.: Янус-К, 2003.-380 с. Каляев, И.А. Реконфигурируемые мультиконвейерные вычислительные структуры / И.А. Каляев, И.И. Левин, Е.А. Семерников - Ростов-на-Дону: ЮНЦ РАН, 2008. - 393 с. Князьков, B.C. Архитектура параллельных вычислительных систем / B.C. Князьков, P.A. Бикташев - Пенза: Полиграфист, 1993. - 166 с.

Князьков, B.C. Аппаратное обеспечение конвейерных вычислительных систем / B.C. Князьков - Пенза: Издательство Пензенского политехнического института, 1992. - 79 с. Князьков, B.C. Параллельные вычислительные структуры с ОКМД-архитектурой / B.C. Князьков, P.A. Бикташев - Пенза: РИО Пензенского политехнического института, 1991. -51 с.

Князьков, B.C. Быстродействующие процессоры на базе однородных сред / B.C. Князьков, Т.В. Волченская // Распараллеливание обработки информации: Тезисы доклада VII Всесоюзного семинара - Львов, 1989. - С. 24.

Князьков, B.C. Классификация средств обработки данных / B.C. Князьков, Т.В. Волченская // Деп. рук., ВИНИТИ, N8873-B88 от 21.12.88 - Пенза: Пензенский политехнический институт, 1988. - 24 с.

Князьков, B.C. Способы построения конвейерных вычислительных структур с управлением коммутации потоков данных / B.C. Князьков, Т.В. Волченская // Деп. рук., ВИНИТИ, N8873-B88 от 21.12.88 - Пенза: Пензенский политехнический институт, 1988. - 24 с. Князьков, B.C. Основные типы архитектур средств обработки данных / B.C. Князьков, Т.В. Волченская, A.B. Плотников // Электронное моделирование. - 1989. - №2. - С. 38-42. Козмидиади В.А. Сложность вычислений и алгоритмов / В.А. Козмидиади - М.: Мир, 1974.-389С.

Коляда, А.П. Модулярные структуры конвейерной обработки цифровой информации / А.П. Коляда - Мн.: Университетское, 1992. - 256 с.

Корнеев, В.В. Современные микропроцессоры / В.В. Корнеев, A.B. Киселев - М.: Нолидж, 1998.

Коуги, П.М. Архитектура конвейерных ЭВМ / П.М. Коуги - М.: Радио и связь, 1981. - 357 с.

31. Липаев, B.B. Эффективность методов организации вычислительного процесса в АСУ / В.В. Липаев, С.С. Яшков - М.:Статистика, 1975. - 121 с.

32. Мур, У. Систолические структуры / У. Мур, Э. Жаккей - М.: Радио и связь, 1993. - 413с.

33. Ноден, П. Алгебраическая алгоритмика / П. Ноден, К. Кате - М.: Мир, 1999. - 720 с.

34. Осинин, И.П. Способ и устройство массового параллельно-конвейерного мультиоперандного суммирования на базе пирамидального выделения переносов / И.П. Осинин // Фундаментальные исследования. - 2013. - №10 - часть 6 - С. 1228-1233.

35. Осинин, И.П. Способ и устройство для выполнения параллельно-конвейерных операций деления нацело / И.П. Осинин // Фундаментальные исследования. -2013.-№10 - часть 6-С. 1233-1237.

36. Осинин, И.П. Организация параллельно-конвейерной СБИС-структуры с реконфигурируемой микроядерной архитектурой / И.П. Осинин, B.C. Князьков // Известия высших учебных заведений. Поволжский регион. Технические науки. - 2013. -№4.

37. Осинин, И. П. Организация параллельно-конвейерной СБИС-структуры с реконфигурируемой микроядерной архитектурой / И.П. Осинин, B.C. Князьков // Известия высших учебных заведений. Поволжский регион. Технические науки. - Статья принята для публикации.

38. Осинин, И.П., Князьков B.C., Волченская Т.В. Разрядно-параллельный арифметический СБИС-процессор / И.П. Осинин, B.C. Князьков, Т.В. Волченская // Information technologies in science, education and business - CeBIT 2013: Catalog CeBIT 2013 the Ministry of Education and Sience of the Russian Federation. - Hannover. - 2013. - 1 электрон, опт. диск.

39. Осинин, И.П. Модулярно-систолический СБИС процессор с реконфигурируемой микроархитектурой для массовых арифметических операций / И.П. Осинин, B.C. Князьков // IV Испано-Российский форум «Информационно-коммуникационные технологии»: каталог разработок российских компаний. - Москва, 2011. - 1 электрон, опт. диск.

40. Осинин, И.П. Однородная модулярно-систолическая структура для массовых арифметических вычислений / И.П. Осинин, B.C. Князьков // IV международная научная конференция «Суперкомпьютерные системы и их применение (SSA-2012)»: сборник материалов. - Минск: ОИПИ HAH Беларуси, 2012. - С. 122-126.

41. Осинин, И.П., Способ и устройство для выравнивания порядков ш двоичных чисел / И.П. Осинин, B.C. Князьков // XIII международная конференция «IT-технологии: развитие и приложения»: сборник материалов. - Владикавказ: СКГМИ (ГТУ), 2012. - С. 138-146.

42. Осинин, И.П. Концепция разрядно-параллельного арифметико-логического устройства на базе СБИС-структур / И.П. Осинин, B.C. Князьков, Т.В. Волченская // XIV международная конференция «Супервычисления и математическое моделирование»: сборник докладов. - Саров: ФГУП РФЯЦ-ВНИИЭФ, 2012. - С. 449-458.

43. Осинин, И.П. Способ деления целых двоичных чисел без остатка, начиная с младших разрядов / И.П. Осинин // Международная суперкомпьютерная конференция «Научный сервис в сети интернет»: сборник тезисов докладов. - М.: МГУ, 2012. - С. 711-717.

44. Осинин, И.П. Устройство для параллельно-разрядных арифметических операций над разрядными срезами операндов / И.П. Осинин, B.C. Князьков // Международная молодежная конференция «Информационные системы и технологии»: сборник материалов конференции. - Москва: Изд-во МСП ИТТ, 2012. - С. 163-169.

45. Осинин, И.П. Анализ возможности создания ускорителя численных расчетов на базе однородной реконфигурируемой микроархитектуры / И.П. Осинин // XI научно-техническая конференция «Молодежь в науке»: сборник докладов. - Саров: ФГУП РФЯЦ-ВНИИЭФ, 2012. - С. 212-221.

46. Осинин, И.П. Однородный арифметический процессор с реконфигурируемой микроархитектурой для массовых арифметических операций / И.П. Осинин, B.C. Князьков // VI Всероссийская научная конференция «Математическое моделирование развивающейся экономики, экологии и биотехнологий»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2011. - С. 208-219.

47. Осинин, И.П. Организация модулярно-систолической структуры для арифметических вычислений / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2011)»: сборник материалов. -Киров: ГОУ ВПО «ВятГУ», 2011. - 1 электрон, опт. диск.

48. Осинин, И.П. Способ организации вычислений суммы п m-разрядных чисел / И.П. Осинин, B.C. Князьков // V сессия научной школы-практикума «Технологии высокопроизводительных вычислений и компьютерного моделирования»: сборник тезисов докладов. - СПб: СПбГУ ИТМО, 2012. - С. 87-88.

49. Осинин, И.П. Способ и устройство для конвейерных вычислений суммы ш п-разрядных чисел / И.П. Осинин, B.C. Князьков // VI всероссийская молодежная научно-инновационная школа «Математика и математическое моделирование»: сборник материалов. - Саров: СарФТИ НИЯУ МИФИ, 2012. - С. 89-97.

50. Осинин, И.П. Способ и устройство мультиоперандного суммирования на базе сжатия векторов / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2012)»: сборник материалов. -Киров: ГОУ ВПО «ВятГУ», 2012. - 1 электрон, опт. диск.

51. Осинин, И.П. Организация арифметического разрядно-параллельного СБИС-процессора для массовых вычислений / И.П. Осинин, B.C. Князьков, Т.В. Волченская // XII всероссийская конференция «Высокопроизводительные параллельные вычисления на кластерных системах»: сборник материалов. - Нижний Новгород: Изд-во Нижегородского госуниверситета, 2012. - С. 194-198.

52. Осинин, И.П. Арифметический ПЛИС-ускоритель с реконфигурируемой микроархитектурой / И.П. Осинин, B.C. Князьков // Научно-практическая конференция с международным участием «Высокопроизводительные вычисления на графических процессорах»: сборник тезисов докладов. - Пермь: Изд-во ПГНИУ, 2012. - С. 59-61.

53. Осинин, И.П. Концепция модулярно-систолической структуры для массовых арифметических вычислений / И.П. Осинин, B.C. Князьков // XVIII всероссийская научно-методическая конференция «Телематика 2011»: сборник трудов. - СПб: СПбГУ ИТМО, 2011. - С. 312-313.

54. Осинин, И.П. Однородный арифметический систолическо-модулярный ПЛИС-процессор с реконфигурируемой микроархитектурой / И.П. Осинин, B.C. Князьков // Всероссийская конференция «Проведение научных исследований в области обработки, хранения, передачи и защиты информации»: сборник тезисов докладов. - М.: МСП ИТТ, 2011.-С. 121-122.

55. Осинин, И.П. Способ организации вычислений произведения m-разрядных чисел / И.П. Осинин, B.C. Князьков // XIX всероссийская научно-методическая конференция «Телематика 2012»: сборник трудов. - СПб: СПбГУ ИТМО, 2012. - С. 323-324.

56. Осинин, И.П. Способ алгебраического деления двоичных чисел с фиксированной и плавающей точкой на базе операции мультиоперандного суммирования / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013.-1 электрон, опт. диск.

57. Осинин, И.П. Организация однородной СБИС-структуры для алгебраического деления двоичных чисел на базе операции мультиоперандного суммирования / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013.-1 электрон, опт. диск.

58. Осинин, И.П. Организация однородной СБИС-структуры для мультиоперандного алгебраического суммирования ш двоичных чисел на базе операции сжатия разрядных срезов / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. -Киров: ГОУ ВПО «ВятГУ», 2013.-1 электрон, опт. диск.

59. Осинин, И.П. Организация однородной СБИС-структуры для мультиоперандного суммирования ш чисел на базе операции пирамидального выделении переносов в разрядных срезах массива / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013. - 1 электрон, опт. диск.

60. Осинин, И.П. Однородная СБИС-структура для мультиоперандного суммирования массива чисел по разрядным срезам / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013. - 1 электрон, опт. диск.

61. Осинин, И.П. Способ мультиоперандного суммирования по разрядным срезам при массовом суммировании чисел / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013. - 1 электрон, опт. диск.

62. Осинин, И.П. Способ мультиоперандного алгебраического суммирования ш двоичных чисел на базе операции сжатия разрядных срезов / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013. - 1 электрон, опт. диск.

63. Осинин, И.П. Организация однородной СБИС-структуры для алгебраического умножения чисел на базе операции мультиоперандного суммирования разрядных срезов / И.П. Осинин, B.C. Князьков // Всероссийская научно-техническая конференция «Общество, наука, инновации (НТК-2013)»: сборник материалов. - Киров: ГОУ ВПО «ВятГУ», 2013.-1 электрон, опт. диск.

64. Патент 2491612 Российская Федерация, МПК G06F7/50. Способ организации вычислений суммы п ш-разрядных чисел / И.П. Осинин, В. С. Князьков ; опубл. 27.08.2013г., Бюл. №24.

65. Патент 2486576 Российская Федерация, МПК G06F7/50. Однородная вычислительная среда для конвейерных вычислений суммы ш n-разрядных чисел / И.П. Осинин, В. С.

Князьков ; опубл. 27.06.2013г., Бюл. №18.

66. Патент 2450327 Российская Федерация, МПК G06F7/57. Ячейка однородной вычислительной среды и устройство для сжатия двоичных векторов на базе ячеек однородной вычислительной среды / И.П. Осинин, В. С. Князьков ; опубл. 10.05.2012г., Бюл. №13.

67. Патент 2477513 Российская Федерация, МПК G06F7/72. Ячейка однородной вычислительной среды, однородная вычислительная среда и устройство для конвейерных арифметических вычислений по заданному модулю / И.П. Осинин, В. С. Князьков ; опубл. 10.03.2013г., Бюл. №7.

68. Патент 2475815 Российская Федерация, МПК G06F7/57. Ячейка однородной вычислительной среды, однородная вычислительная среда и устройство для конвейерных вычислений суммы m n-разрядных чисел / И.П. Осинин, В. С. Князьков ; опубл. 20.02.2013г., Бюл. №5.

69. Патент 2485574 Российская Федерация, МПК G06F7/52. Способ организации умножения чисел с плавающей запятой, представленных в системе остаточных классов / И.П. Осинин, В. С. Князьков ; опубл. 20.06.2013г., Бюл. №17.

70. Осинин, И.П. Способ деления целых двоичных чисел без остатка, начиная с младших разрядов / И.П. Осинин, B.C. Князьков // положительное решение о выдаче патента РФ от 25.06.13, заявка №2012132258 от 27.07.12.

71. Свидетельство о государственной регистрации программы для ЭВМ №2011617433. Преобразователь кодов из позиционной системы счисления в систему остаточных классов и обратно / И.П. Осинин, В. С. Князьков ; зарегистрировано в Реестре программ для ЭВМ 23.09.2011г.

72. Свидетельство о государственной регистрации программы для ЭВМ №2012610583. Программа для эмуляции модулярно-систолического процессора с реконфигурируемой микроархитектурой / И.П. Осинин, В. С. Князьков ; зарегистрировано в Реестре программ для ЭВМ 10.01.2012г.

73. Осинин, И.П. Программа для эмуляции модулярно-систолического процессора с реконфигурируемой микроархитектурой / И.П. Осинин, B.C. Князьков // Свидетельство об официальной регистрации программы для ЭВМ: №2012610583 от 10.01.2012г.

74. Парангишвили, И.В. Параллельные вычислительные системы с общим управлением / И.В. Парангишвили - М.: Энергоатомиздат, 1987. - 312 с.

75. Полисский, Ю.Д. Сравнение чисел в системе остаточных классов / Ю.Д. Полисский // Немодулярная арифметика: V научно-техническая конференция. - 2005. - С. 128-138.

76. Самофалов, К.Г. Основы теории многоуровневых конвейерных вычислительных систем / К.Г. Самофалов, Г.М. Луцкий- М: Радио и связь, 1989. - 272 с.

77. Стемпковский, А.Л. Особенности реализации устройств с цифровой обработкой сигналов в интегральном исполнении а применением модулярной арифметики / А.Л. Стемпковский, А.И. Корнилов, М.Ю. Семенов // Информационные технологии. - 2004. - № 2. - С. 2-9.

78. Тербер, К.Дж. Архитектура высокопроизводительных вычислительных систем / К.Дж. Тербер -М.: Наука, 1985.

79. Торгашев, В.А. Система остаточных классов и надежность ЦВМ / В.А. Торгашев -М.: Советское радио, 1973. - 118 с.

80. Федюнин, Р.Н. Высокопроизводительный делитель / Р.Н. Федюнин // X Всероссийская НТК студентов молодых ученых и специалистов. - Рязань: Рязанская Радиотехническая академия. - 2005. - С. 79-80.

81. Федюнин, Р.Н. Оценка пространственно-временной сложности и способы повышения двоичных арифметических вычислений / Р.Н. Федюнин // Научное обозрение. - 2006. -№3 - С. 100-111.

82. Федюнин, Р.Н. Регулярная итеративно-битовая структура с перестраиваемой логикой для массовых арифметико-логических вычислений / Р.Н. Федюнин // Актуальные проблемы науки и образования: Труды международного юбилейного симпозиума. -Пенза: ПензГУ. - 2003. - С.402-406.

83. Федюнин, Р.Н. Способы организации и сложность массовых вычислений в конвейерных вычислительных системах / Р.Н. Федюнин // Научное обозрение. - 2006. - №3 - С. 89100.

84. Федюнин, Р.Н. Устройства конвейерно-параллельной обработки информации / Р.Н. Федюнин // Научное обозрение. - 2005. - №6 - С. 72-80.

85. Федюнин, Р.Н. Устройство массового сложения двоичных чисел / Р.Н. Федюнин // X Всероссийская НТК студентов молодых ученых и специалистов. - Рязань: Рязанская Радиотехническая академия. - 2005. - С. 76-78.

86. Федюнин, Р.Н., Князьков B.C. Арифметическое умножение в регулярных итеративно-битовых структурах с перестраиваемой логикой / Р.Н. Федюнин, B.C. Князьков // Актуальные проблемы современной науки: Труды первого международного форума. -Самара: СамГТУ. - 2005. - С. 130-132.

87. Фет, Я.И. Аппаратная поддержка массовых вычислений / Я.И. Фет // Новосибирский институт математики СО АН СССР. - 1978. - №22. - С. 115-126.

88. Фет, Я.И. Параллельные процессы для управляющих систем / Я.И. Фет - М.: Энергоиздат, 1981. - 160 с.

89. Хэндлер, В. Новая архитектура ЭВМ: как увеличить параллелизм, не увеличивая сложности / В. Хэндлер // Системы параллельной обработки. - 1985. - С.10-44.

90. Червяков, Н.И. Модулярные параллельные вычислительные структуры нейропроцессорных систем / Н.И. Червяков - М.: Физматлит, 2003. - 288 с.

91. Червяков, Н.И. Приближенный метод выполнения немодульных операций в системе остаточных классов / Н.И. Червяков, В.М. Авербух, М.Г. Бабенко // Фундаментальные исследования. - 2012. - №6. - С. 189-193.

92. ALTERA corp.: Reliability Report - URL: http://www.altera.com (дата обращения 14 января 2013г).

93. Banerji, D.K. A high-speed division method in residue arithmetic / D.K. Banerji, T.Y. Cheung, V. Ganesan // Proc. 5-th. Symp. on Computer Arithmetic. - 1981. - P. 158-164.

94. Barzi, F. Error correcting properties of redundant residue number systems / F. Barzi // IEEE Trans. Comput. - 1973. vol. 22. -№ 3. -P.307-315.

95. Bayoumi, M. Implementation of RNS multiplication in VLSI / M. Bayoumi // Proc. 19-th. Asilomar Conf. Circuits. Syst. and Comput. Conf. Washington D.C. New-York. - 1985. - Vol. 4.-P. 1457-1460.

96. Bayoumi, M. VLSI PLA. Structures for residue number systems arithmetic implementation / M. Bayoumi // Proc. IEEE Jnt. Symp. Circuits and Syst. (4-7 May 1987). New-York. - 1987. -Vol. l.-P. 132-135.

97. Bayoumi, M. Models for VLSI implementation of RNS arifmetic modules / M. Bayoumi -Proc. of IEEE 6th Symp. of Сотр. Arifmetic. - 1983. - P. 174-182.

98. Beuchat, J.-L. Modular multiplication for FPGA implementation of the IDEA block cipher / J.-L. Beuchat // Application-Spacific Systems, Architectures and Processors (ASAP 2003): IEEE International Conference, The Hague, Netherlands, 24-26 June, 2003 / EEE Computer Society. - The Hague, 2003. - P. 412-422.

99.

100.

101.

102.

103.

104.

105.

106.

107,

108,

109,

110,

111,

112

113

Blum, L. Complexity and real computation / L. Blum, F. Cucker, M. Shub // New York: Springer-Verlag. - 1998.

Cardarilli, G.C. Power Characterization of Digital Filters Implemented on FPGA / G.C. Cardarilli, A.D. Re, A. Nanarelli, M. Re // International Symposium on Circuits and Systems (ISCAS) : Proc. of 2002 IEEE, Phoenix-Scottsdale, Ar., USA, 26-29 May, 2002 / IEEE Circuits and Systems Society (CASS). - Phoenix, 2002. - Vol. 5. - P.801-804. Chaves, R. Faster modulo 2n+l Multipliers without Booth Recoding / R. Chaves, L. Sousa // INESC-ID Instituto Superior Técnico. - Lisboa, 2005. - Режим доступа : http://www.mesc-id.pt/ficheiros/publicacoes/2859.pdf. - Дата доступа: 25.12.2012.

Chiang, С. Residue arithmetic and VLSI / С. Chiang // IEEE IICD-83; Institute of Electrical and Electronics Conferences on Computer Design. - 1983. - №3. - P.80-83. Cohen, H. Primality testing and Jacobi sums / H. Cohen, W. Lenstra // Math. Conf. - 1984. -Vol. 42 (165).-P. 297-330.

Comba, P. Experiments in fast multiplication of integers / P. Comba // Technical Report G320-2158. IBM: Cambridge Scientific Center. - 1989.

Davida, G. Fast parallel arithmetic via modular representaition / G. Davida, B. Litov // SIAM J. Comput. - 1991. - Vol. 20. - P. 756-765.

Earl, E. Computer Arithmetic / E. Earl, Jr. Swartzlander - IEEE Computer Society Press, 1990.-Vol. 1.

Elkind, B. A sub 10ns Bipolar 64 Bit Integer/Floating Point Processor Implemented on Two Circuits / B. Elkind, J. Lessert, J. Peterson // In IEEE 1987 Bipolar Circuits and Technology Meeting.-1987.-P. 101-104.

Flynn, M.J. Some computer organizations and their effectiveness / M. Flynn // IEEE Trans. -1972. - Vol. 6-21. -P.948-960.

Gosentino, R. Fault tolerance in a systolic residue arithmetic processor array / R. Gosentino // IEEE Trans. Comput. - 1988. - Vol. C-37. -№ 7. -P.886-890.

Gregory, R. Base conversion in the RNS / R. Gregory // BBT. - 1977. - Vol.17. - P. 286-302. Handler, W. Zur geneslogie stuktur und klasssifizieren von rechern arbeitsbetdeiberichte des IMMD / W. Handler - 1976. - № 9. - P. 1-30.

Hennessy, J. Computer Architecture: A Quantitative Approach / J. Hennessy, D. Patterson -San Mateo: Morgan Kaufman Publishers. - 1990.

Huang, K.H Algorithm-based fault-tolerance for matrix operations / K.H Huang, Y.A. Abraham - IEEE Transactions on Computers. - 1984. - P. 518-528.

114. Key, E.I. Digital signal processing with RNS / E.I. Key // IEEE IICD-86; Institute of Electrical and Electronics Conferences on Computer Design. - 1983. -№ 3. - P. 204-207.

115. Krishnan, V. A chip-multiprocessor architecture with multithreading / V. Krishnan, J. Torrellas // IEEE Transaction on Computers. - 1999. - Vol. 48. - №34.

116. Dadda, L. Some Schemes for Parallel Multipliers / L. Dadda // Alta Frequenza. -1965. - P. 349-356.

117. Lenstra, H. W. Computational Methods in Number Theory / H.W. Lenstra, R.J. Tijdeman // Amsterdam: Math. Cent., 1982. - 198 p.

118. Lim, K.P. A Modular Approach to the Computation of Convolution Sum Using Distributed Arithmetic Principles / K.P. Lim, A.B. Premkumar // IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing. Jan. 1999. - Vol. 46. -№1. - P. 9296.

119. MacSorley, L. High-Speed Arithmetic in Binary Computers / L. MacSorley // Proceedings of the IRE. - 1961 - Vol. 49, P. 67-91.

120. Matthew, J. Semiconductor Technology in a High-Performance VAX System / J. Matthew, R. Doucette, J. Hackenberg, D. Leuthold // Digital Technical Journal. - 1990. - P. 43-60.

121. Means, R. Floating-point SIMD Neuralcomputer array processor / R. Means, L. Lisenbee -Paper distributed by HNC Lie. - 1993.

122. Montgomery, P. L. Modular multiplication without trial division / P.L. Montgomery // Math. Conf. - 1985. - Vol. 44 (170). - P. 519-521.

123. Moore, G. Cramming more components onto integrated circuits / G. Moore // Electronics. -1965.-№8.-Vol. 38.

124. O'Keefe, K. A digital signal processor with uses the RNS / K. O'Keefe // Int. Conf. Systems, Networks and Computers, Mexico. - 1971. - Vol. 2. - P. 669-673.

125. Osinin, I.P. Modular systolic VLSI processor with a reconfigurable microarchitecture for massive arithmetic operations / I.P. Osinin, V.S. Knyazkov // Information technologies in science, education and business - CeBIT 2011: Catalog CeBIT 2011 the Ministry of Education and Sience of the Russian Federation. - Hannover. - 2011. - 1 электрон, опт. диск.

126. Osinin, LP. Parallel-bit VLSI processor / I.P. Osinin, V.S. Knyazkov // V Испано-Российский форум «Информационно-коммуникационные технологии»: каталог разработок российских компаний. - Мадрид: МСПИТТ. -2012.-1 электрон, опт. диск.

127. Ozturk, Е. Low-Power Elliptic Curve Cryptography Using Scaled Modular Arithmetic / E. Ozturk, B. Sunar, E. Savas // Cryptographic Hardware in Embedded Systems (CHES) : 6th Intern. Workshop, Cambridge, MA, USA, 11-13 Aug., 2004 / Lecture Notes in Computer science. - Cambridge, 2004. - Vol. 3156. - P. 92-106.

128. Plessmann, К. A parallel highly modular object-oriented computer architecture / K. Plessmann // Десятый юбилейный Международный Симпозиум по проблемам модулярных информационно-вычислительных систем и сетей (13-18 сентября 1993). М. - 1996. - С. 97109.

129. Radhakrishnan, D. A Fast RNS Galois Field Multiplier / D. Radhakrishnan, Y. Yuan // IEEE International Symposium on Circuits and Systems. - 1990. - Vol. 4. - P. 2909-2912.

130. Rivest, R. L. Some options in the design of a residue arithmetic / R.L. Rivest, A. Shamir, L. Adleman // Communications of ACM. - 1978. - Vol. 21 (2). - P. 120126.

131. Salown, S. Binary-to-residue and residue-to-binary converters / S. Salown // In J. Electronic. -1986. - Vol. 61. -P.79-84.

132. Schwarz, E. Revisions to the IEEE 754 Standard for Floating-Point Arithmetic / E. Schwarz // Proceedings of the 16th IEEE Symposium on Computer Arithmetic (ARITH'03) - 2003. - P.45-46.

133. Scott, N. Computer Number Systems & Arithmetic / N. Scott // Prentice-Hall, Inc., Englewood Cliffs, New Jersey, 1985.

134. Shenoy, M. Accurate RNS scaling technique for high-speed signal processor / M. Shenoy // IEEE Trans. Acoust. Signal Processing. - 1988. - Vol. 37. - № 6. - P. 929-937.

135. Sohi, G. Multiscalar Processor / G. Sohi, S. Breach, T. Vijaykumar // Proceeding the 22nd Annual International Symposium on Computer Architecture. - Santa Margherita Ligure -1995.-P. 414-425.

136. Tsend, B. Implementation of DFT structures using RNS / B. Tsend // IEEE Trans. Comput. -1984. - VoI.C-28. - №2. - P. 138-149.

137. Ulman, Z. Sign detection and implicit conversion of number in residue arithmetic / Z. Ulman // IEEE Trans. Comput. - 1983. - Vol. C-32. -№6. - P. 590-595.

138. Walter, C.D. Systolic Modular Multiplier / C.D. Walter // IEEE Trans. Computers. - 1993. -Vol. 42. -№3. - P. 376-378.

139. Weinberger, A. A One-Microsecond Adder Using One-Megacycle Circuitry / A. Weinberger, J. Smith // IRE Transactions on Electronic Computers. - 1956. - №5. - P.65-73.

140. Zimmermann, R. Computer Arithmetic: Principles, Architectures, and VLSI Design / R. Zimmermann // Integrated Systems Laboratory Swiss Federal Institute of Technology (ETH). -Zurich, Switzerland. - 1999.

141. Zimmermann, R. Efficient VLSI Implementation of Modulo 2n±l Addition and Multiplication / R. Zimmermann // Symposium on Computer Arithmetic (ARITH-14) : 14th IEEE Symposium, Adelaide, Australia, 14-16 Apr 1999 / IEEE Computer Society. - Adelaide, 1999. - P. 158-167.