Обеспечение сокращения аппаратурных затрат в схемах логического управления со свойствами самопроверяемости, самотестируемости и отказоустойчивости тема диссертации и автореферата по ВАК РФ 05.13.01, кандидат технических наук Андреева, Валентина Валерьевна

• Андреева, Валентина Валерьевна
• кандидат технических наук
• 2009

Оглавление диссертации кандидат технических наук Андреева, Валентина Валерьевна

Введение.

1. Методы контролепригодного проектирования.

1.1. Модели неисправностей.

1.2. Самопроверяемые схемы.

1.3. Самотестируемые схемы.

1.4. Отказоустойчивые схемы.

1.5. Выводы по главе.

2. Минимизация систем булевых функций, представляющих задание на синтез самопроверяемых дискретных автоматов.

2.1. Реализация системы частичных булевых функций.

2.2. Реализация системы частичных булевых функций, полученной по ЭТО описанию.

2.3. Минимизация частично монотонных реализаций частичных систем булевых функций.

2.4. Минимизация полностью монотонных реализаций частичных систем булевых функций.

2.5. Поиск максимальных расширений интервала частичной булевой функции.

2.5.1. Матрица ортогональности и ее свойства.

2.5.2. Построение всех максимальных расширений интервала частичной булевой функции.

2.5.3. Построение некоторых максимальных расширений интервала частичной булевой функции.

2.5.4. Упрощение матрицы ортогональности.

2.5.5. Экспериментальные результаты.

2.6. Выводы по главе.

3. Построение проверяющего теста, обнаруживающего одиночные неисправности системы безызбыточных дизъюнктивных нормальных форм (БДНФ).

3.1. Модели неиправностей безызбыточной ДНФ и способы обнаружения неисправностей.

3.2. Построение проверяющего теста для одиночных неисправностей БДНФ

3.2.1. Поиск корня логического уравнения D = 0.

3.2.2. Построение всех максимально совместимых подмножеств конъюнкций

3.2.3. Построение проверяющего теста Г для БДНФ.

3.3. Построение проверяющего теста Тдля одиночных неисправностей системы БДНФ.

3.4. Выводы по главе.

4. Архитектура дискретных устройств, устойчивых к кратковременным и перемежающимся неисправностям.

4.1. Схема, устойчивая к неисправностям.

4.2. Исследование схемы на устойчивость к неисправностям.

4.3. Выводы по главе.

Введение диссертации (часть автореферата) на тему «Обеспечение сокращения аппаратурных затрат в схемах логического управления со свойствами самопроверяемости, самотестируемости и отказоустойчивости»

Актуальность проблемы. Тестирование дискретных устройств необходимо как при их эксплуатации, так и на этапе проектирования. Постоянно растущая сложность устройств, уменьшение размеров транзисторов, повышение скорости функционирования требуют все больших затрат на разработку и реализацию методов тестирования. Контролепригодное проектирование дискретных устройств логического управления позволяет снизить эти затраты, так как ориентировано одновременно на обеспечение, функционирования устройства и решение проблемы его тестирования: К контролепригодному проектированию относят построение самотестируемых, самопроверяемых, и отказоустойчивых дискретных устройств. Обеспечение контролепригодных свойств может быть выполнено, в частности, за счет введения избыточности в реализующие устройство логические схемы.

Решение задач, обеспечивающих снижение аппаратурной- избыточности самопроверяемых, самотестируемых и отказоустойчивых логических схем является актуальным.

При проектировании- самотестируемых дискретных устройств обеспечивается существование для,них достаточно короткого проверяющего теста высокого качества, т. е теста, гарантирующего почти полное покрытие неисправностей заданного класса. В таких устройствах предусматривается специальный режим тестирования, при котором проверяющий тест подается на входы устройства с целью проверки корректности его работы. Минимизация проверяющего теста позволяет сократить время тестирования и аппаратурные затраты, необходимые для хранения тестовых наборов проверяющего теста. В работе решается задача построения проверяющего теста высокого качества, а именно, теста, обнаруживающего все кратные константные неисправности на полюсах логических элементов' схемы. При построении теста сокращается его длина.

В самопроверяемых дискретных устройствах отсутствует специальный режим тестирования. Обнаружение неисправностей происходит в процессе функционирования, как правило, в первый момент проявления неисправности заданного класса. Устройство состоит из самопроверяемой схемы и наблюдающим за некоторыми ее полюсами детектором кодов. Детектор выдает информацию об исправности или неисправности самопроверяемой схемы. Самопроверяемость схемы обеспечивается введением в нее аппаратурной избыточности, за счет которой на наблюдаемых детектором полюсах реализуются кодовые слова некоторого кода. В' работе решается проблема снижения аппаратурной избыточности самопроверяемых схем за счет минимизации, системы, частичных булевых функций; представляющей задание на синтез самопроверяемой'схемы. Предложена архитектура отказоустойчивых схем логического управления, способных не только- сохранять правильное функционирование в присутствии» неисправности из рассматриваемого класса, но- и восстанавливаться в условиях кратковременных и, перемежающихся неисправностей. Архитектура основана на использовании1 самопроверяемых схем. С целью снижения аппаратурной* избыточности^ предлагается минимизировать- систему частичных булевых функций разработанным в работе методом. Система представляет задание на синтез самопроверяемой схемы.

Цель работы. Разработка алгоритмов решения задач позволяющих снизить аппаратурную избыточность в схемах логического управления со свойствами самотестируемости, самопроверяемости и отказоустойчивости.

Методы» исследования. В работе используется аппарат дискретной математики, в частности, алгебры логики, теории автоматов и теории графов. Эффективность разработанных методов подтверждается» компьютерными экспериментами.

Научная новизна.

-Вводится понятие интервала системы булевых функций с максимальной характеристикой. Показано, что кратчайшая частично монотонная (монотонная) безызбыточная реализация из таких интервалов получается объединением кратчайших частично монотонных (монотонных) реализаций для элементов системы частичных булевых функций с одной и той же характеристикой.

- Предлагается алгоритм построения проверяющего теста, ориентированный на сокращение длины теста. Тест обнаруживает одиночные неисправности системы безызбыточных дизъюнктивных нормальных форм. Метод основан на выделении максимально совместимых подмножеств конъюнкций, представляющих тестовые наборы, в процессе построения специального дерева разложения. Конъюнкции строятся путем решения соответствующих логически уравнений. Разработана модификация алгоритма А.Д. Закревского, позволяющая представлять корень булевого уравнения конъюнкцией по возможности меньшего ранга.

-Предложена архитектура схем логического управления, устойчивых к одиночным кратковременным и перемежающимся неисправностям, основанная на дублировании самопроверяемого устройства и использовании несамотестируемого детектора кодовых слов одного из самопроверяемых устройств. Неисправность возможна в любой из подсхем, в то время как при троировании подсхема голосования должна быть всегда исправна.

Достоверность полученных результатов. Все научные положения и выводы, содержащиеся в диссертации, доказаны с использованием аппарата дискретной математики. Эффективность предложенных методов подтверждена компьютерными экспериментами.

Практическая значимость работы. -Алгоритм минимизации систем частичных булевых функций в рамках частично монотонных (монотонных) реализаций, основанный на использовании максимальных интервалов с максимальными характеристиками, программно реализован и может быть использован на этапе логического синтеза самопроверяемых схем в существующих САПР с целью сокращения аппаратурных затрат.

-Предлагаемый в работе алгоритм построения проверяющего теста для системы безызбыточных ДНФ программно реализован и может быть использован для тестирования логических схем. Проверяющий тест позволяет обнаруживать все кратные константные неисправности на полюсах логических элементов схемы, построенной по системе безызбыточных ДНФ факторизационным методом синтеза, сохраняющим систему. Обеспечиваемое алгоритмом сокращение длины теста дает возможность сократить время тестирования и память для хранения тестовых наборов при использовании BIST (Build in Self Testing) технологий.

- Применение предложенной архитектуры схемы, устойчивой к одиночным кратковременным и перемежающимся неисправностям, как правило, требует меньших аппаратурных затрат, чем традиционное троирование.

Основные положения, выдвигаемые на защиту: -Алгоритм минимизации частично монотонных (монотонных) реализаций частичных систем булевых функций.

- Алгоритм построения проверяющего теста, обнаруживающий неисправности системы безызбыточных ДНФ и ориентированный на сокращение длины теста.

- Архитектура схемы логического управления, устойчивой к кратковременным и перемежающимся неисправностям.

Реализация полученных результатов. Исследования, результаты которых изложены в диссертации, проводились в рамках следующих проектов.

- «Исследование проблемы синтеза самотестируемых устройств и проблемы повышения качества тестирования», 1999-2000 гг.

- НИР «Разработка математических и программных средств обеспечения надежного и безопасного доступа к электронным ресурсам коллективного пользования», 2006-2007 гг.

Основные результаты диссертации внедрены в учебный процесс ТГУ.

Апробация работы и публикации. Научные результаты, составляющие основу данной работы, обсуждались на заседаниях объединенного семинара кафедры программирования, кафедры защиты информации факультета прикладной математики ТГУ и кафедры информационных технологий в исследовании дискретных структур радиофизического факультета ТГУ. Результаты работы представлялись на следующих научных конференциях:

1. The 8th IEEE International On-Line Testing Workshop (Bendor, France, 2002).

2. The 8-th Biennial Baltic Electronic Conference (Tallinn, Estonia, 2002).

3. 2-ая Сибирская научная школа-семинар с международным участием «Проблемы компьютерной безопасности и криптографии» (Томск, Россия,

2003).

4. The 6th, International Workshop on Boolean Problems (Freiberg, Germany,

2004).

5. 5-ая Всероссийская конференция с международным участием «Новые информационные технологии в исследовании сложных структур» (Томск, Россия, 2004).

6. 4-ая Сибирская научная школа-семинар с международным участием «Компьютерная безопасность и криптография» (Шушенское, Россия, 2006)

7. 6-ая Сибирская научная школа-семинар с международным участием «Компьютерная безопасность и криптография» (Горно-Алтайск, Россия,

2007).

8. 5-ая Международная конференция студентов и молодых ученых «Перспективы развития фундаментальных наук» (Томск, Россия, 2008).

9. The 7-th East-West Design & Test international Symposium (Львов, Украина,

2008).

По результатам выполненных исследований' опубликовано- 14 печатных работ, в том числе одна из перечня изданий, рекомендованных ВАК РФ.

1. А.Ю. Матросова, В.В. Андреева. Минимизация систем булевых функций; представляющих задание на синтез, самопроверяемых дискретных автоматов // Автометрия. - 2008. - Том 44. - №5. - С. 100-111.

2. А.Ю Матросова, BIB. Андреева. Об одной проблеме синтеза самопроверяемых синхронных последовательностных устройств // Сборник научных трудов по материалам 7-й международной конференции «Теория и техника передачи, приема и обработки информации», Харьков, Украина, 2001.-С. 24-29.

3. A. Matrosova, V. Andreeva, Yu. Sedov. Survivable Discrete Circuit Design // Proc. of the 8-th IEEE International On-Line Testing Workshop. - Isle of Bendor, France; July 2002. - P. 44-48.

4. A. Matrosova, V. Andreeva. Survivable Synchronous Sequential Circuit Design // The 8-th Biennial Baltic Electronic Conference. - Tallinn; Estonia; 2002. - P. 133-136.

5. А.Ю. Матросова, C.A. Останин, B.B. Андреева, Ю.В. Седов. Автоматизированный синтез самопроверяемых синхронных последовательностных схем (синхронных автоматов) // Труды 2-ой международной'конференции «Идентификация систем,и задачи управления» Москва, Россия; 29-31 января, 2003. - С. 1756-1767.

6. А.Ю. Матросова, В.В. Андреева. Минимизация, не полностью определенных систем булевых функций, допускающих монотонную или частично монотонную реализацию // Вестник ТГУ. Приложение. — 2003. № 6. - С. 9-12.

7. A. Matrosova, V. Andreeva, О. Goloubeva, К. Nikitin, Yu. Sedov, S. Ostanin. Self-Checking and Fail-Safe Synchronous Sequential Circuit Design // Радиоэлектроника и информатика. - 2003. — №3. — С. 107—112.

8. A. Matrosova, V. Andreeva, S. Ostanin. Easy Testable Combinational Circuit Design // Proc. The 6th International Workshop on Boolean Problems. - Freiberg, Germany, 2004. - P. 237-244.

9. Андреева; ВЯЗ'. Поиск максимальных расширений интервала булева пространства // Вестник ТЕУ. Приложение. - 2004. - №9(1), - С. 3-8.

10. В .В. Андреева, А.Ю. Матросова. Построение минимизированного проверяющего теста, обнаруживающий неисправности безызбыточной: ДНФ // Вестник ТЕУ. Приложение. - 2006; - №18. - С. 34-39.

11. Андреева ВЛЗ. Поиск некоторых, максимальных расширений интервала частичной булевой функции // Вестник ТГУ. Приложение. - 2007. - №23. - G. 12-15.

12. А.Ю. Матросова;. В .В; Андреева, Е. А. Николаева. Синтез» синхронных последовательностных: устройств,, устойчивых к кратковременным? и; перемежающимся неисправностям // Вестник ТГУ. - 2008. - №3(4). - С. 99109;

13. Андреева B-Bi Минимизация? проверяющего теста; обнаруживающего неисправности; системы, безызбыточных ДНФ // Труды 5-ой международной конференции студентов'; и молодых ученых «Перспективы развития фундаментальных наук». - Томск, Россия; 2008. - Изд-во ТПУ. — С. 230-232.

14. A. Matrosova,V. Andreeva, A. Melnikov, Е. Nikolaeva. Multiple; stuck-at fault and path, delay fault; testable circuit // Proceedings 7, East-West Design & Test International Symposium. - Kharkov, Ukraine, 2008, - P. 356-364.

Структурами объем диссертации. Диссертация« состоит из введения, 4-х глав;, заключения^ приложения и списка используемой литературы, включающий 109-наименований; Общий объем-диссертации составляет 128 страниц,текста;.включая« 14 рисунков и 15 таблиц.

Заключение диссертации по теме «Системный анализ, управление и обработка информации (по отраслям)», Андреева, Валентина Валерьевна

4.3. Выводы по главе

Предложена архитектура дискретного устройства устойчивого к кратковременным и перемежающимся неисправностям, основанная на дублировании самопроверяемого устройства и использовании несамотестируемого детектора кодовых слов одного из устройств. Неисправность возможна в любой из подсхем. Предлагаемая схема, как правило, лучше троирования, которое требует отсутствия неисправностей в подсхеме голосования.

Заключение

В диссертационной работе предложены решения некоторых задач контролепригодного проектирования дискретных устройств, их решение позволяет сократить аппаратурные затраты при проектировании самопроверяемых, самотестируемых и отказоустойчивых устройств.

В работе введено понятие интервала системы частичных булевых функций с максимальной характеристикой. Показано, что кратчайшая частично монотонная (монотонная) реализация системы частичных булевых функций из таких интервалов получается объединением кратчайших частично монотонных (монотонных) реализаций для элементов системы частичных булевых функций с одной и той же характеристикой. Разработан алгоритм построения безызбыточной реализации из таких интервалов.

Предложен алгоритм построения проверяющего теста, обнаруживающего одиночные неисправности системы безызбыточных дизъюнктивных нормальных форм. Этот тест является проверяющим для кратных константных неисправностей на полюсах логических элементов схем, построенных по системе безызбыточных ДНФ факторизационными методами синтеза, сохраняющими систему, и используемыми в современных САПР. Алгоритм позволяет существенно сократить длину теста.

Предложена архитектура дискретного устройства, устойчивого к одиночным кратковременным и перемежающимся неисправностям, требующая меньшей аппаратурной избыточности по сравнению с троированием. Неисправности возможны в любой из подсхем, в то время как при троировании подсхема голосования должна быть всегда исправна.

Список литературы диссертационного исследования кандидат технических наук Андреева, Валентина Валерьевна, 2009 год

1. Wei S., Nag P., Blanton R., Gattiker A. and Maly W. To DFT or Not to DFT ? // Proc. 1.EE International Test Conf. - 1997. - P. 557-566.

2. Williams Т., Parker K. Design for Testability A Survey // Proc. of IEEE. -1983. - Vol. 71. - №. 1. - P. 98-112.

3. Robinson G. DFT, Test Lifecycles and the Product Lifecycle // Proc. IEEE International Test Conf. 1999. - P. 705-713.

4. Johnson J. Is DFT Right for You? // Proc. IEEE International Test Conf. -1999. -P. 1090-1097.

5. Уэйкерли Д. Ф. Проектирование цифровых устройств Москва: Постмаркет. -2002. - Том 2. - 528 с.

6. Горяшко А.П. Синтез диагностируемых схем вычислительных устройств -М. Наука. -1987. -288 с.

7. Согомонян Е. С., Слабаков Е. В. Самопроверяемые схемы и системы, защищенные от неисправностей — М.: Радио и связь. -1989. -158 с.

8. Stassinopoulos Е., Raymond J. The space radiation environment for electronics // Proceedings of the IEEE. New York, 1988. - v.16. -№ 11. - P. 1423-1442.

9. Barth J. Applying Computer Simulation Tools to Radiation Effects Problems // Proceedings IEEE Computer Society -1997. P. 1-83.

10. Baumann R. Soft errors in advanced semiconductor devices-part I: the three radiation sources // IEEE Transactions on Device and Materials Reliability. -New York, Mar. 2001. v. 1, №. 1. - P. 17-22.

11. Grout. I. A. Integrated Circuit test engineering: modern techniques -Springer-Yerlag London Limited, 2006. 359 p.

12. Mei K.C.Y. Bridging and Stuck-at Faults // IEEE Trans. Computers. 1974. -vol. C-23.-P. 720-727.

13. Rodriguez-Montanes R., Bruls E. and Figueras J. Bridging Defects Resistance Measurements in a CMOS Process // Proc. IEEE International Test Conf.-1992. P. 892-896,

14. Liou J.J., Krstic A., Jiang Y. M., Cheng K.T. Modeling, Testing, and Analysis for Delay Defects and Noise Effects in Deep Submicron Devices // IEEE Trans. On Computer Aided Design of Integrated Circuits and Systems. — 2003. — vol. 22, №6. -P. 756-769,

15. Stroud C., Emmert J., Bailey J. A New Bridging Fault Model for More Accurate Fault Behavior // Proc. IEEE Automatic Test Conference. -2000. -P. 481-485.

16. Stroud C., Emmert J., Bailey J., Chhor K. and Nickolic D. Bridging Fault Extraction from Physical Design Data for Manufacturing Test Development // Proc. IEEE International Test Conf. -2000. P. 760-769.

17. Sivaraman M. A, Strojwas A. Unified Approach,for. Timing Verification and Delay Fault Testing Boston, Kluwer Academic Publishers. - 1998. - 176 p.

18. Mei K. Bridging and Stuck-At Faults // IEEE Trans, on Computers. -1974. -vol. 23, №7. -P. 720-727.

19. Krstic A., Cheng K. Delay Fault Testing for VLSI Circuits Boston, Kluwer Academic Publishers. -1998. -212 p.

20. Пархоменко Л. П., Согомонян Е. С. Основы технической диагностики -М.: Энергоиздат, 1981. -320 с.

21. Согомонян Е.С. Построение дискретных устройств с диагностикой в процессе функционирования // Автоматика и телемеханика. —№11. — 1971. С.153-160.

22. Аксенова Г.П., Согомонян Е.С. Синтез схем встроенного контроля для автоматов с памятью // Автоматика и телемеханика. —№9. -1971. — С.170-179.

23. Мак G.P., Abraham J. A., Davidson E.S. The Design of PLAs with concurrent error detection // Proc. 12-th Int. Symp. on Fault Tolerant Computing. — 1982. -P. 303-310.

24. Tao D.L., Lala P.K., Hartmann C.R. A concurrent testing strategy for PLAs // Proc. Int. Test Conference. -1986. -P. 705-709.

25. Arevalo Z., Bredson J.G. A method to simplify a Boolean function onto a near minimal sum-of-products for programmable logic arrays // IEEE Trans.Computers. -C-27, 1978.-P. 1028-1039.

26. Mine.H., Koga Y. Basic properties and construction method for fail-safe logic systems // IEEE Trans. Electronic Computers. -1967. -P. 282-289.

27. Nicolaidis M. Fail-safe interfases for VLSI: theoretical foundations and implementations //IEEE Transactions on Computers, -vol. C-47, №1. -1998. -P. 62-77.

28. Goessel M., Sogomonyan E.S. Self-Parity Combinational Circuits for Self-Testing, Concurrent Fault Detection and Parity Scan Design // Proceedings VLSI 93. -P. 103-111.

29. Goessel M., Sogomonyan E.S. Code Disjoint Self-Parity Combinational Circuit for Self-Testing, Concurrent Fault Detection and Parity Scan Design // Proceedings 12th IEEE VLSI Test Symposium. 1994. - P. 151-157.

30. Touba N.A., McCluskey EJ. Logic Synthesis of Multilevel Circuits with Concurrent Error Detection // IEEE Transactions on Computer-Aided design. -1997. vol.16. - №7. - P. 783-789.

31. Murgai R., Brayton R., Sangiovanni-Vincentelli. A. Logic Synthesis for Field Programmable Gate Arrays Kluwer Academic Publishers. —1995. —425 p.

32. Закревский А.Д., Балаклей Л.И., Елисеева H.A. и др. Синтез асинхронных автоматов на ЭВМ- Минск: Наука и техника. —1975. -184 С.

33. Marouf M.A., Friedman A.D. Design of self-checking checkers for Berger codes // Proc. Int. Symposium Fault-Tolerant Computing. -1978. P. 179-184.

34. Piestrark S.J. Design of fast self-checking checkers of a class of Berger codes // IEEE Transactions on Computers. C-36. -1987. -P. 629-634.

35. J. Lo., Thanawastien S. The design of fast totally self checking Berger checkers based on Berger code portioning // Proc. 18-th Int. Symposium Fault-Tolerant Computing. - 1988. - P. 226-231.

36. Abramovici M. A., Breuer M. A., Friedman. A. D. Digital Systems Testing and Testable Design New York: W. H. Freeman and Company. -1990. 653 p.

37. Rao T.R.N., Feng G.L., Kolluru M.S., Lo J.C. Novel totally self-checking Berger code checker design based on generalized Berger code partitioning // IEEE Transactions on Computers. -1993. -P. 1020-1024.

38. Pierce D.A., Lala P.K. Modular implementation of efficient self-checking checkers for Berger code // Jour. Electronic Testing: Theory and Applications. —№ 9, 1996. -P. 279-294.

39. Anderson D. A., Metze G. Design of Totally Self-Checking Check Circuits for m-out-of-n Codes // IEEE Transactions on Computers. vol. C-22. -1973'. -P. 263-269.

40. Khakbas J. Totally Self-Checking Checker for l-out-of-и Code Using Two-Rail Codes // IEEE Transactions on Computers. vol. C-31. -1982. - P. 677-681.

41. Tohma Y. Coding Techniques in Fault-Tolerant, Self-Checking, and Fail-Safe Circuits- Englewood Cliffs, NJ: Prentice-Hall, Chap. 5 in Fault Tolerant Computing, -ed. Pradhan D. K. -1986. -P. 336^15.

42. Paschalis A. M., Metze G. Efficient Modular Design of TSC Checkers for M-out-of-2M Codes // IEEE Transactions on,Computers. vol. 37. - 1988. - P. 301— 309.

43. Sapozhnikov V. V., Sapozhnkov VI. V. Design of Self-Checking Checkers for l-out-of-3 code // Automation and Remote Control. vol. 52, №2. - 1991. - P. 289-296.

44. Сапожников В. В., Сапожников Вл. В. Самопроверяемые дискретные схемы JI: Энергоатомиздат. -1992. - 224 с.

45. Слабаков Е. В. Методы построения одновыходных самопроверяемых схем встроенного контроля для равновесных кодов //Автоматика и телемеханика. №8. -1982. -С. 108-119.

46. Matrosova A., Malgin A., Butorina N. Checker design for arbitrary subset of unordered codewords // Proc. IEEE East-West Design&Test Int. Symp. Ukraine, 2008.-P. 344-349.

47. Matrosova. A., Ostrovsky V., Levin I., Nikitin К. Designing FPGA based Self-Testing Checkers for m-out-n Codes // 9-th IEEE Int. On-Line Symposium. -Grees, 2003.-P. 49-53.

48. Матросова А.Ю., Никитин K.B. Синтез самотестируемого детектора (т,п) кодов на программируемых логических блоках // Вестник ТГУ. Приложение. -2003. -№6. -С.124-136.

49. Matrosova A.Yu., Ostanin S.A. Self-Checking Synchronous Sequential Circuit Design for Unidirectional Error // Compendium of papers. IEEE European Test Workshop. Barselona, Spain. -1998.

50. Matrosova A. Yu., Ostanin S.A. Self-Checking Synchronous FSM NetworkiL •

51. Design // Compendium of papers. 4 IEEE International On-Line Testing Workshop. -Italy ,1998. P. 162-166.

52. Stroud С. Е. A Designer's Guide to Built-in Self-Test Kluwer Academic Publishers. - 2002. - 319 p.

53. Touba N., McCluskey E. Transformed Pseudo-Random Patterns for BIST // Proc. IEEE VLSI Test Symposium. 1995. - P. 410^116.

54. McCluskey E. Verification Testing A Pseudo exhaustive Test Technique // IEEE Transactions on Computers. -1984. - vol. 33, № 6. - P. 541-546:

55. Kim: К., Tront J. On Using Signature Registers as Pseudorandom Pattern Generators in Built-in Self-Test // IEEE Transactions on Computer-Aided Design.- 1988- -vol: 7, №8:-P: 919-928;

56. BushnellM:, Agrawal V. Essentials of Electronic Testing for Digital, Memory and Mixed-Signal VLSI . Circuits — Kluwer Academic: Publishers, Boston.- 2000: 690 p.

57. Barzilai Z., Savir J., Markowsky G., Smith M. VLSI Self-Testing. Based: on Syndrome Techniques // Proc. IEEE International Test Conference. -1981. P. 102-109:

58. Agrawal V. D., Cheng К. Т., Johnson D. D. Designing Circuits with Partial Scan // IEEE Design and Test of Computers. -1988. P. 8-15.

59. Cheng К. Т., Agrawal V. D. A Partial Scan Method' for Sequential Circuits with Feedback // IEEE Transactions on Computers. —1990: — vol. 39; №4. — P. 544-548.

60. Gupta R., Breuer M: A. The BALLAST Methodology for structured Partial Scan,Design // IEEE Transactions on Computers. —1990. — vol. 39,- №4. — P. 538— 544.

61. Lala P. K. Self-checking and fault tolerant digital' design Academic press 2001.-216 p.

62. Barry W. J. Design and Analysis of Fault Tolerant Digital Systems Reading, Massachusetts: Addison-Wesley. - 1988. - 602 p.

63. Koren I:, Krishna C. Fault-Tolerant Systems Morgan Kaufmann Publishers. -2007. -400.p.78: Nelson V.P. Fault-tolerant computing: fundamental concepts // IEEE Computer. 1990. -№ 7. - P. 19-25.

64. Matrosova A. Yu., Levin Г., Ostanin S. A. Self-Checking Synchronous FSM Network Design with Low Overhead // Journal of VLSI Design. Overseas Publishers Assocoation. - vol. 11, № 1. - 2000, - P. 47-58.

65. Матросова А.Ю., Седов Ю.В. О свойствах неисправностей, порожденных многоуровневыми методами синтеза, примененными к частично монотонным системам булевых функций. Вестник ТГУ // Приложение. 2002. - №1(2). - С. 287-292.

66. Яблонский С.В. Введение в дискретную математику Москва: Высшая школа.-2002.-384 с.

67. Закревский А.Д. Алгоритмы синтеза дискретных автоматов Москва: Наука, 1971.-510 с.

68. Fiser P., Hlavicka J. Efficient Minimization Method for Incompletely Defined Boolean Functions // Proc. 4th Int. Workshop on Boolean Problems. Germany, 2000.-P. 91-98.

69. Fiser P., Hlavicka J. Implicant Expansion Method used in the BOOM Minimizer // Proc. IEEE Design and Diagnostics of Electronic Circuits and Systems Workshop. -2001. P. 291-298.

70. URL: http://service.felk.cvut.cz/vlsi/prj/BOOM/

71. Kohavi I., Kohavi Z. Detection of multiple faults in combinational logic networks //IEEE Transactions on Computers. -1975. vol. C-20, №6. — P. 556568.

72. Матросова А.Ю. Построение полного теста для схем, синтезированных методом факторизации / А.Ю. Матросова // Автоматика и вычислительная техника. 1978. - №5. С. 42^6.

73. Закревкий А.Д., Балаклей Л.И., Елисеева Н.А. и др. Синтез асинхронных автоматов на ЭВМ Изд. «Наука и техника». -1975. -184 с.

74. Murgai R., Brayton R., Sangiovani-Vincetelli A. Logic Synthesis for Field Programmable Gate Arrays Kluwer Academic Publisher. - 1995. - 425 p.

75. Матросова А.Ю., Жидкова E.B. Решение логических уравнений и анализ BDD графов // 5-ая Международная конференция «Проектирование дискретных систем». - Минск, Беларусь, 2004. - С. 51-55.

76. Матросова А.Ю., Никитин K.B. Синтез самопроверяемого комбинационного детектора равновесных кодов // Вестник ТГУ. 2000: - № 271.-С. 89-92.

77. Matrosova A., Andreeva V., Sedov Yu. Survivable Discrete Circuit Design // Proc. of the 8-th IEEE International On-Line Testing Workshop. Isle of Bendor, France, July 2002. - P. 44-48.

78. Matrosova A., Andreeva V., Goloubeva О., Nikitin К., Sedov Yu., Ostanin S. Self-Checking and Fail-Safe: Synchronous Sequential: Circuit Design // Радиоэлектроника и информатика. 2003. - №3, - С. 107-112.

79. Matrosova A., Andreeva V., Ostanin S. Easy Testable Combinational Circuit Design // Proc. The 6th International Workshop on Boolean Problems. Freiberg, Germany, 2004. - P. 237-244:

80. Андреева B.B. Поиск максимальных расширений интервала булева пространства // Вестник ТГУ. Приложение. 2004. - №9(1), - С. 3-8.

81. Андреева В.В., Матросова А.Ю. Построение минимизированного проверяющего теста, обнаруживающий неисправности безызбыточной ДНФ' // Вестник ТГУ. Приложение. 2006. - №18. - С. ЗФ-39.

82. Андреева В.В. Поиск некоторых максимальных расширений интервала частичной булевой функции // Вестник ТГУ. Приложение. — 2007. №23. — С. 12-15.

83. Матросова А.Ю., Андреева В.В., Николаева Е.А. Синтез синхронных последовательностных устройств, устойчивых к кратковременным и перемежающимся неисправностям // Вестник ТГУ. — 2008. — №3(4). — С. 99-109.

84. Матросова А.Ю., Андреева В.В: Минимизация систем булевых функций, представляющих задание на синтез самопроверяемых дискретных автоматов // Автометрия. 2008. - Том 44. - №5. - С. 100-111.

85. Matrosova A., Andreeva V., Melnikov A., Nikolaeva Е. Multiple stuck-at fault and path delay fault testable circuit // Proceedings 7, East-West Design & Test International Symposium. Kharkov, Ukraine, 2008, — P. 356-364.