Моделирование цифровых микроконвейерных КМОП схем с использованием диаграмм решений различной размерности тема диссертации и автореферата по ВАК РФ 05.13.12, кандидат наук Петросян, Варужан Сержикович

• Петросян, Варужан Сержикович
• кандидат наук
• 2015

Оглавление диссертации кандидат наук Петросян, Варужан Сержикович

Оглавление

Введение

Глава 1. Цифровые микроконвейерные схемы и диаграммы решений

1.1 Асинхронные схемы

1.2 Методы организации квитирования между ступенями асинхронной структуры

1.3 Моделирование и оптимизация цифровых схем

1.4 Булевы функции и их представления

1.5 Диаграммы решений

1.6 Постановка задачи

1.7 Выводы

Глава 2. Моделирование цифровых схем с использованием диаграмм решений различной размерности

2.1 Вероятностная модель потребляемой мощности

2.2 SP-BDD модель цифровых схем

2.3 Моделирование мощности на основе SP-BDD представления

2.4 Вероятностная модель потребляемой мощности с использованием SP-BDD представления

2.5 SP-TDD модель цифровых КПОМ схем

2.6 Логическое моделирование на основе SP-TDD

2.7 Вероятностная модель потребляемой мощности с использованием SP-TDD представления

2.8 Множественная числовая регрессия. Вычисление количества неопределенных входов для SP-TDD моделирования

2.9 Выводы

Глава 3. Моделирование цифровых схем, спроектированных в базисе стандартных

ячеек

3.1 Описание алгоритма оптимизации

3.2 Постановка задачи

3.3 Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе стандартных ячеек

3.4 Сравнение результатов оптимизации

3.5 Оценка результатов оптимизации на основе БР-ТОЭ

3.6 Выводы

Глава 4. Моделирование цифровых схем, спроектированных в базисе ПЛИС/СБМК

4.1 Постановка задачи

4.2 Структурная оптимизация цифровых микроконвейерных схем, спроектированных в базисе ПЛИС/СБМК

4.3 Сравнение результатов оптимизации

4.4 Оценка результатов оптимизации на основе БР-ТОЭ

4.5 Выводы

Заключение

Список литературы

Введение диссертации (часть автореферата) на тему «Моделирование цифровых микроконвейерных КМОП схем с использованием диаграмм решений различной размерности»

Введение

Актуальность работы.

Одновременно с ростом сложности и степени интеграции современных цифровых устройств возникает все больше проблем при проектировании, моделировании и анализе цифровых схем. Наибольшие трудности возникают при распределении синхросигнала по площади кристалла с современными технологическими нормами. Одной из проблем в этом случае является разница между временем задержки синхросигнала и временем срабатывания логических элементов цифровой части, что влечет за собой необходимость включения в схему дополнительных элементов, обеспечивающих одновременное срабатывание всех триггеров. Площадь дерева синхросигнала с дополнительными элементами в этом случае часто занимает до половины площади всего кристалла. Еще одной проблемой глобальной синхронизации цифровых схем является повышенный уровень шумов, вносимый в глобальные цепи кристалла одновременным срабатыванием всех логических элементов.

Выходом из сложившейся ситуации может быть либо доработка существующих средств автоматизированного проектирования схем с единым деревом синхросигнала, с учетом специфических эффектов, возникающих для микросхем с наноразмерными технологическими нормами и сверхбольшой степенью интеграции, либо переход к альтернативным принципам проектирования цифровым схем без использования глобального дерева синхросигнала, т.е. асинхронных схем.

В асинхронной логике глобальный синхросигнал заменяется некоторой формой квитирования между соседними регистрами. Одним из наиболее часто применяемых протоколов квитирования самосинхронизации цифровой схемы является 2-фазный протокол со связными данными, известный под названием микроконвейер. Настоящая работа посвящена исследованию методов и алгоритмов для моделирования цифровых микроконвейерных КМОП схем. Отличительной особенностью такой архитектуры является возможность

представления почти любой цифровой схемы в виде микроконвейера, как синхронной, так и асинхронной. Инструментами для исследований выбраны диаграммы решений различной размерности.

Современные интегральные схемы требуют очень большой производительности от рабочих станций при работе программ автоматизации электрического моделирования. В основном это связано с тем, что алгоритмы моделирования используют матрицы, размер которых напрямую зависит от числа элементов. В последнее время стали более популярны математические модели, которые для моделирования цифровых схем используют их внутреннее представление. Такими представлениями являются диаграммы решений различной размерности. В работе рассматриваются двоичные и троичные диаграммы решений.

Диаграмма двоичных решений (binary decision diagrams - BDD) - это структура данных для представления Булевых функций. В свою очередь последовательно-параллельные диаграммы двоичных решений (serial parallel-binary decision diagrams- SP-BDD) являются адекватной и канонической моделью цифровых КМОП схем. SP-BDD содержит в себе полную информацию не только о Булевой функции, вычисляемой КМОП вентилем, но также и о его детальной электрической схеме на транзисторном уровне. Кроме логического моделирования, SP-BDD представление цифровой схемы может быть использовано для моделирования и оптимизации цифровой схемы, а также для оценки параметров цифровой схемы

Троичные диаграммы решений (ternary decision diagrams - TDD) являются удобным представлением для неполно определенных Булевых функций, или т.н. Клиниевых функций. В отличие от двоичных диаграмм решений, в TDD есть возможность учета третьего состояния сигнала. В работе в качестве такого состояния рассматривается состояние неопределенности - U (undefined), при этом действительное значение U принадлежит двухэлементному множеству логических значений {0;1}. Троичные диаграммы решений позволяют повысить производительность моделирования параметров цифровой схемы за счет

сокращения количества тествекторов, с условием сохранения из разнообразности. Моделирование с использованием TDD позволяет получать интервальные оценки параметров, а так же проводить вероятностный анализ параметров цифровой схемы. По аналогии с SP-BDD, в работе вводится понятие SP-TDD (последовательно-параллельная диаграмма троичных решений). Таким образом, диаграммы решений, и в частности специальные их виды, являются актуальными и эффективными представлениями для цифровых КМОП схем.

В диссертационной работе предложены методы, алгоритмы и их программные реализации, которые позволяют проводить моделирование и оптимизацию цифровых, в частности, микроконвейерных КМОП схем. Для проверки эффективности предложенных методов и алгоритмов проведен ряд тестов для цифровых КМОП схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК. Полученные результаты и сравнительный анализ с существующими коммерческими программами доказали эффективность и конкурентоспособность предложенных методов и алгоритмов. Разработанные методы и алгоритмы также могут быть использованы в качестве дополнения к существующим маршрутам проектирования для ускорения процесса проектирования цифровых КМОП схем.

Цель диссертационной работы состоит в разработке методов, алгоритмов и программ для моделирования цифровых микроконвейерных КМОП схем.

Для достижения этой цели в работе поставлены и решены следующие задачи:

1.Разработка и программная реализация алгоритма моделирования и вероятностного анализа потребляемой мощности цифровой КМОП схемы с использованием последовательно-параллельных диаграмм двоичных решений.

2.Разработка и программная реализация алгоритма моделирования цифровой КМОП схемы и ее параметров с использованием последовательно-параллельных диаграмм троичных решений.

3.Разработка методов и алгоритмов для оптимизации микроконвейерной архитектуры с использованием последовательно-параллельных диаграмм двоичных решений.

4.Применение разработанных методов для моделирования и оптимизации цифровых микроконвейерных КМОП схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК.

5.Проведение сравнительного анализа с коммерческими программами для подтверждения эффективности предложенных методов.

Научная новизна разработок, представленных в данной диссертационной работе, заключается в следующем:

- Разработан алгоритм и его программная реализация для моделирования цифровой схемы и вероятностного анализа потребляемой мощности, основанный на использовании последовательно-параллельных диаграмм решений, позволяющий повысить точность оценки потребляемой мощности для цифровых микроконвейерных схем.

- Введено понятие последовательно-параллельных диаграмм троичных решений (8Р-ТОО), которые, в отличие от существующих методов, позволяют проводить моделирование цифровой схемы с учетом третьего неопределенного состояния сигнала и повысить производительность моделирования.

- Разработан метод оптимизации цифровых микроконвейерных КМОП схем на основе БР-ВОБ, который, по сравнению с существующими методами, позволяет повысить эффективность оптимизации микроконвейерной архитектуры.

Данные методы и алгоритмы позволяют проводить моделирование и эффективную оптимизацию цифровых, в частности, микроконвейерных схем, а также последующий анализ и вероятностный прогноз потребляемой мощности.

Методика проведения исследований разработанных методов и алгоритмов включает использование аппарата Булевой алгебры, теории графов, в частности диаграмм решений различной размерности (BDD, TDD), их специальных видов, разработанных и лучше всего подходящих для моделирования КМОП схем (SP-BDD, SP-TDD), теории оптимизации на этапе проектирования, компьютерного моделирования.

Реализация.

Предложенные методы и алгоритмы реализованы в виде комплекса программ для моделирования и структурной оптимизации цифровых микроконвейерных схем, спроектированных в базисах стандартных ячеек и ПЛИС/СБМК.

В результате численных экспериментов было доказано, что использование этого комплекса методов и алгоритмов, а также их реализаций в виде программного комплекса, является в современных условиях одним из возможных путей для разработки средств автоматизированного проектирования современных синхронных и самосинхронных СБИС, отвечающих мировым стандартам.

Практическая значимость работы.

Методы и алгоритмы, предложенные в данной работе, а также компьютерные программы, разработанные на их основе, могут быть использованы для эффективного проектирования синхронных и самосинхронных СБИС, реализованных как на основе стандартных ячеек, так и на основе ПЛИС и СБМК.

Результаты работы внедрены в процесс проектирования цифровых схем на предприятиях ЗАО «ПКК Миландр», ОАО «Ангстрем», а также в учебный процесс НИУ «МИЭТ».

Апробация работы.

Результаты диссертационной работы были доложены:

• на 20-ой всероссийской межвузовской научно-технической конференции «Микроэлектроника и информатика — 2013» (Зеленоград, 16-19 апреля 2013г).

• на 2-ой международной научно-практической конференции "Актуальные проблемы современной науки в 21 веке" (Г.Махачкала, 30 августа 2013г).

• на 4-ой международной научно-практической конференции "Научные аспекты инновационных исследований" (Г.Самара, 4-6 декабря 2013г).

• на 22 всероссийской межвузовской научно-технической конференции «Микроэлектроника и информатика — 2015» (Зеленоград, 22-24 апреля 2015г).

Публикации.

Результаты автора по теме диссертации опубликованы в 8 работах, в том числе в четырех журналах, рекомендованных ВАК [106-109].

Структура »1 объем работы.

Диссертация состоит из введения, четырех глав, заключения и списка литературы.

Первая глава является обзорной и в ней проводится анализ методов организации квитирования в асинхронной логике и обосновывается выбор архитектуры микроконвейера как представления для синхронных и самосинхронных схем.

В первой главе также проводится анализ существующих методов и подходов для моделирования и оптимизации цифровых схем, использующих диаграммы решений различной размерности.

Во второй главе рассматриваются диаграммы решений различной размерности и их специальные виды. Предложены алгоритмы и их программные реализации для моделирования цифровых схем. которые могут быть использованы для оценки и вероятностного анализа параметров схемы. Рассмотрено повышение точности оценки потребляемой при переключениях

мощности для цифровых микроконвейерных схем. Введено понятие последовательно-параллельных диаграмм троичных решений, доказано повышение производительности при моделировании с неопределенностью.

Третья глава посвящена моделированию и структурной оптимизации цифровых микроконвейерной схем, спроектированных в базисе стандартных ячеек. Представлен метод оптимизации микроконвейерной архитектуры, проведен ряд экспериментов и сравнительный анализ результатов с результатами программы Design Compiler компании Synopsys, доказана эффективность предложенного метода. Результаты оптимизации рассмотрены с точки зрения потребления мощности с использованием алгоритма SP-TDD моделирования.

В четвертой главе диссертации рассматривается структурная оптимизация цифровых микроконвейерной схем, спроектированных в базисе ПЛИС/СБМК. Эксперименты с применением предложенного в третьей главе метода оптимизации микроконвейера проведены для ряда схем, спроектированных в базисе ПЛИС/СБМК. Полученные результаты сравнены с результатами синтеза программой Xilinx ISE, доказана эффективность предложенного метода. Проведен анализ потребления мощности при переключениях, с использованием алгоритма SP-TDD моделирования.

В заключении перечислены основные результаты диссертационной работы.

Глава 1. Цифровые микроконвейерные схемы и диаграммы решений

Непрекращающийся рост степени интеграции и сложности систем на кристалле приводит все к большим трудностям моделирования, проектирования, анализа и синтеза цифровых схем. В случае современных схем с ультра маленькими проектными нормами, одной из основных становится проблема распределения синхросигнала. При проектировании дерева синхросигнала для современных схем используются различные дополнительные элементы и специальные методы проектирования, обеспечивающие помехоустойчивость и снижение потребляемой мощности. Такие подходы позволяют снижать отрицательные эффекты уменьшения проектных норм, но одновременно приводят к тому, что в современных цифровых СБИС для обеспечения синхронизации служит до 50 процентов площади кристалла. Следует отметить так же проблему повышения уровня шумов во время срабатывания всех логических элементов при глобальной синхронизации, которая особенно актуальна для небольших цифро-аналоговых схем.

Возможным выходом из сложившейся ситуации является либо доработка существующих средств автоматизированного проектирования синхронных схем с учетом специфических эффектов, либо переход к альтернативным принципам проектирования цифровым схем. Таким альтернативным способом является проектирование цифровых схем без использования единого глобального дерева синхросигнала, т.е. асинхронных схем. Схемы такого типа позволяют избежать многих трудностей, но, в свою очередь, приводят к ряду дополнительных сложностей, обусловленных в основном отсутствием средств автоматизированного проектирования.

Таким образом, существует необходимость фундаментального исследования и разработки методов автоматизации проектирования асинхронных схем и систем различных типов и выработка рекомендаций с законченными маршрутами проектирования цифровых схем для СБИС и систем на кристалле различных типов.

1.1 Асинхронные схемы

Существует множество работ, в которых рассматриваются методы для проектирования цифровых асинхронных схем. В них исследуются множество возможных вариантов для построения асинхронных процессоров [1] и асинхронных схем в общем [2].

Основное преимущество проектирования цифровых синхронных схем это простота синтеза и временного анализа. Синтезатор может создавать логические схемы на основе простых алгоритмов, без необходимости устранять возможности проявления рисков сбоя или добавлять дополнительные элементы для обеспечения взаимодействия между частями системы (дополнительные элементы нужны в асинхронных схемах). Проектирование синхронных схем сводится к описанию алгоритма их работы на уровне передачи данных от регистра к регистру.

При использовании синхронного метода организации управления потоками данных система управляется глобальным синхросигналом, и, соответственно, процесс вычисления разделен на дискретные временные отрезки. Такая система должна проектироваться таким образом, чтобы по истечению очередного периода синхросигнала (дискретного отрезка) на выходе комбинационных блоков схемы были достоверные и стабильные данные. К средствам автоматизированного проектирования в этом случае предъявляются требования для обеспечения этого условия, чтобы позволить разработчикам сконцентрироваться на системном уровне. При современном уровне технологических норм возникают дополнительные физические эффекты, учитывать которые в алгоритмах средств автоматизации проектирования становиться все сложнее.

В случае использования единого глобально синхросигнала, период между его тактами не должен быть меньше, чем время работы самой медленной комбинационной части микросхемы, рассчитанное для наихудших условий работы. Пока одна часть микросхемы будет обрабатывать свою порцию данных, остальные комбинационные части будут неактивны. Таким образом,

быстродействие любой синхронной цифровой схемы определяется быстродействием самого медленного комбинационного участка.

Одной из главных особенностей КМОП схем является практически нулевое потребление тока в статическом режиме. КМОП элементы потребляют мощность только в момент переключений. В случае синхронных цифровых схем, глобальных синхросигнал заставляет переключаться все регистры цифровой схемы, независимо обрабатывания данных, что приводит к неэффективной трате мощности.

Альтернативой подходом, позволяющим избежать рассмотренные проблемы, является асинхронная логика. В асинхронной логике глобальный синхросигнал заменяется некоторой формой квитирования между соседними регистрами. На Рис. 1.1а представлен синхронный микроконвейер с едиными синхронизирующим сигналом (elk), а на Рис. 1.16 его асинхронная реализация.

elk

I

С^>Регистр zj^

N !

Комбинационная логика

С^Регистр

Комбинационная логика

г^н

С^/ Регист|С^

а

б

Рис. 1.1 Асинхронное проектирование как альтернативный подход а - синхронный конвейер, б - асинхронный конвейер

При передаче данных между элементами памяти в асинхронных схемах нет необходимости сохранять все данные, т.е. работают в данном случае регистры, на входах которых имеются новые достоверные данные. Эта особенность позволяет существенно сократить потребление мощности асинхронных схем. Быстродействие в асинхронной схеме определяется средним критическим путем всей схемы, а не максимальным, как в случае синхронных схем.

Для реализации связи для регистров реализуются дополнительные схемы управления. Эти схемы могут определять состояние текущей ступени и осуществлять квитирование с соседними ступенями. В этом случае регистр принимает и сохраняет данные от своего предыдущего только в случае, если следующий регистр принял и сохранил данные. Состояние предыдущего и следующего регистра сообщаются при помощи сигналов запроса и подтверждения соответственно (Рис 1.2).

Рис. 1.2 Структура асинхронного конвейера

Преимущества асинхронной логики это независимость от задержек комбинационных частей и отсутствие необходимости построения глобального дерева синхросигнала. Это избавляет асинхронные схемы от многих проблем, связанных с увеличением степени интеграции и позволяет рассматривать асинхронную логику как наиболее вероятный путь дальнейшего развития микроэлектроники.

1.2 Методы организации квитирования между ступенями асинхронной

структуры

Процесс передачи данных можно разделить на ступени, т.е. части схемы, которые ответственны за обработку данных и элементов памяти, которые сохраняют результат обработки. В этом исполнении важно определить момент, в котором на выходе комбинационной схемы содержится правильный результат обработки. В случае синхронной логики используется глобальное дерево синхросигнала. В реализациях асинхронных логик разработаны различные алгоритмы квитирования ступеней, т.е. протокола, позволяющего обменивать информацию этапах обработки данных.

Базовым элементом асинхронной логики является С-элемент. На Рис. 1.3 представлены варианты его реализации на разных уровнях проектирования.

10 11

¡Л

&

&

&

У2

а

а

01

в

Рис. 1.3 Варианты реализации С элемента Мюллера на транзисторном уровне (а), на уровне библиотечных элементов (б), в базисе И - НЕ (в)

С-элемент используется в разнообразных реализациях протоколов квитирования [3] . Таблица истинности С-элемента выглядит следующим образом (Таблица 1.1):

Таблица 1.1

Таблица истинности элемента Мюллера

Вход а Вход Ь Выход

0 0 0

0 1 Хранение

1 0 Храпение

1 1 1

С-элемент Мюллера переключает свой выход в ноль, только в случае если оба его входа нулевые, и в единицу, если оба входа единичные. Соответственно, по выходу элемента можно сделать однозначный вывод о состоянии всех его входов [4]. Эта особенность делает С-элемент очень удобным для использования в асинхронной логике для организации квитирования. С-элемент участвует в т.н. конвейере Мюллера (Рис. 1.4).

Зап

Отв

__; ^ Г

Отв отв

-4 -

Зап Зап

Отв

Оп в

Отв Отв

Заг

Зап

Зап Зап

С[И] ОД С[М]

Рис. 1.4 Конвейер Мюллера

На Рис. 1.4 изображена схема, построенная на С-элементах и инверторах, известная как конвейер Мюллера. Схема отличается относительно простым исполнением и симметричным поведением. В таком или в другом виде элемент Мюллера является основным элементом почти всех асинхронных схем.

Существует несколько основных методов квитирования для асинхронной логики [5]. Наиболее близким к синхронной логике протоколом квитирования является четырехфазный протокол квитирования с объединенными данными. За счет этого данный протокол подходит лучше всего для проектирования схем с использованием стандартных синхронных средств автоматизации проектирования. Схематическое представление такого квитирования представлено на Рис. 1.5.

б

Рис. 1.5 Организация четырехфазного протокола квитирования для асинхронного управления потоком передачи данных (а) и потоком обработки данных (б)

В начальном моменте времени все сигналы запроса и ответа (Зап и Отв) имеют нулевое состояние. На входы всех С-элементов сигнал ответа со следующей ступени приходит после инвертации, входы имеют состояние логических (1,0). Сигнал запроса (Зап) должен приходить после того, как все данные для данной ступени записаны и получили корректные значения. При получении сигнала запроса на С-элемент первой ступени состояние его входов становится логические (1,1), а на выходе устанавливается состояние логического 1, что является сигналом ответа для входной логики для рассматриваемой схемы, сигналом запроса (Зап) для С-элемента следующей ступени и сигналом разрешающим защелке захватить данные. Последующий С-элемент обрабатывает аналогичным образом пришедший запрос, установив свой выход, а значит и сигнал подтверждения, логическим 1. Состояние на входах С-элемента первой ступени становится логическими (0,0) и выход переключается в 0, не давая таким образом захватить данные. Входы С-элемента первой ступени установятся в

исходное состояние логических (1,0) когда произойдет обработка данных на второй ступени, и элемент будет ждать следующую порцию данных. Логика, построенная с использованием данного протокола, не может считаться строго асинхронной.

Если требуется не только передавать данные от регистра к регистру, но и обрабатывать их, в цепи сигналов запроса необходимо вставить буферы, задержки которых больше, чем задержки комбинационных схем (Рис. 46), иначе сигнал запроса может придти раньше данных, и в триггер будут записаны некорректные данные.

Такие схемы слабо зависят от температуры и имеют низкое (по сравнению с синхронной логикой) потребление тока при неполной загрузке. При полной загрузке потраченная мощность сравнима с синхронными схемами. Большее (по сравнению с синхронной логикой) минимальное время передачи данных со ступени на ступень является уже недостатком, так как при нормальной работе время передачи данных от регистра к регистру не может быть меньше, чем две задержки С-элементов. Задержка комбинационной логики может быть намного меньше [6]. С учетом этого, чтобы получить выигрыш в случае асинхронной логики, можно предъявить следящие требования к схеме:

• Комбинационные блоки в схеме для каждой ступени должны иметь разные (желательно большие) задержки. Это необходимо для того, что время работы синхронной схемы равно произведению максимальной задержки на количество ступеней, а асинхронной схемы средней задержки на количество ступеней [7].

• Задержки комбинационных блоков в схеме, должны быть существенно больше времени переключения С-элементов, иначе время работы схемы будет определяться задержкой переключения С-элемента.

Другой реализацией квитирования является двухфазный протокол квитирования с объединенными данными [8]. Понятно, что за счет упрощения протокола, уменьшается время передачи данных между ступенями и требования, приведенные выше, можно ослабить. Данная реализация представлена на Рис. 1.6.

Зап

Отв

Дата

Зап Отв Дата

_Г

ж.

Рис. 1.6 Квитирование в случае двухфазного протокола а - интерфейс квитирования, б - диаграммы работы 4-х фазного протокола квитирования, в - диаграммы работы 2-х фазного протокола квитирования

В этом случае состояние схемы не возвращается в исходное, вместо этого передается следующая порция данных при следующем переключении сигнала запроса (в логические 0 или 1). За счет этого минимальное время передачи данных сокращается до времени задержки одного С—элемента.

Двухфазный протокол квитирования (Рис. 1.7) подходит для схем с повышенными требованиями к быстродействию, но со сравнительной свободой для размеров и потребления мощности.

От8 Отв

Рис. 1.7 Пример 2-фазного квитирования

Реализации 2-фазного протокола квитирования производится с помощью специального регистра-защелки (Рис. 1.8).

1_1

с Р

—£>

¡п

*~Н

ОиХ

-о—1

ахеат

' I

С=0 Р=0

С=1

Р=0

12:

проход г

I—

_I

С=1

р=:

ГЧ>

Рис. 1.8 Принцип работы регистра-защелки для 2-фазного протокола

квитирования

Регистр-защелка это мультиплексор, выход которого заведен на один из информационных входов, а на другой вход приходят данные [9]. В случае асинхронной логики, выходы С-элементов текущей ступени и сигналы запроса следующей ступени являются управляющими сигналами для него.

В настоящее время более перспективными являются варианты реализации схем с двухпроводными данными. В отличие от приведенных выше двухфазного и четырехфазных протоколов с объединенными данными, в протоколах квитирования с двухпроводными данными сигнал запроса замешивается в информационные цепи, и является отдельным для каждого бита передаваемых данных. Принцип работы такого протокола приведен в Рис. 1.9.

Список литературы диссертационного исследования кандидат наук Петросян, Варужан Сержикович, 2015 год

Список литературы

1 Бумагин, А. Обзор современных самосинхронных микропроцессоров / А. Бумагин, А. Гондарь, М. Куляс, А. Руткевич, В. Стешенко, A.M. Тайлеб, Г. Шишкин // Электронные компоненты. - 2009. - №10. - С. 67-69.

2 Соколов, И. А. Самосинхронная схемотехника - перспективный путь реализации аппаратуры / И.А. Соколов, Ю.А. Степченков, B.C. Петрухин, Ю. Г. Дьяченко, В. Н. Захаров // Наукоемкие технологии. - 2007. - Т. 8. -№ 5/6 — С. 6173.

3 Брусенцов, Н.П. Интеллект и диалектическая триада / Н.П. Брусенцов // Искусственный интеллект. - 2002. - № 2. - С.53-57.

4 Sparso, J. Principles of asynchronous circuit design - A systems perspective / J. Sparso, S. Furber. - Boston: Kluwer Academic Publishers, 2001. -337 p.

5 Myers, C.J. Asynchronous Circuit Design / C.J. Myers - New York: John Wiley &. Sons, 2001. -424 p.

6 Hauck, S. Asynchronous design methodologies: An overview / S. Hauck // Proceedings of the IEEE. - 1995. - Vol. 83. - N 1. - p. 69-93.

7 Josephs, M.B. Modeling and design of asynchronous circuits / M.B. Josephs, S.M. Nowick, C.H. Berkel // Proceedings of the IEEE. - 1999. - Vol. 87. - № 2. - p. 234242.

8 Davis, A. An introduction to asynchronous circuit design / A. Davis, S.M. Nowick // The Encyclopedia of Computer Science and Technology. -1998. - Vol. 38. — p. 231287.

9 Brzozowski, J.A. Asynchronous Circuits. / J.A. Brzozowski, C-J.H. Seger - New York: Springer-Verlag, 1994. - 234 p.

10 Martin, A.J. The limitations to delay-ins ens it ivity in asynchronous circuits / A.J. Martin, W.J. Dally // Advanced Research in VLSI: Proceedings of the Sixth MIT Conference. - Cambridge: MIT Press, 1990. -p. 263 - 278.

11 Sutherland, I. Micropipelines / I. Sutherland I I Communications of the ACM. -1989. - Vol. 32. - N 6. p. 720-728.

12 Furber, S.B. AMULET2e: An Asynchronous Embedded Controller/ S.B. Furber, J.D. Garside, P. Riocreux, S. Temple, P. Day, J. Liu, N.C. Paver // Proceedings of the IEEE. - 1999. - Vol. 87. - N 2. - p. 243-256.

13 Garside, J.D. AMULET3i - an asynchronous system-on-chip/ J.D. Garside, W.J. Bainbridge, A. Bardsley, D.A. Edwards, S.B. Furber, J. Liu, D.W. Lloyd, S. Mohammadi, J.S. Pepper, O. Petlin , S. Temple, J.V. Woods // Proc. International Symposium on Advanced Research in Asynchronous Circuits and Systems. - IEEE Computer Society Press. 2000. - p. 162 - 175.

14 Nielsen, L.S. Designing asynchronous circuits for low power: An IFIR filter bank for a digital hearing aid /L.S. Nielsen, J. Spars // Proceedings of the IEEE. - 1999. -Vol. 87.-N2.-p. 268-281.

15 Arjan, B. ARM996HS™ /В. Arjan //ARM. -2004. - Mode of access : http://www.hotchips.org/wp-content/uploads/hc_archives/hcl8/3_Tues/HC18.S6/

HC18.S6Tl.pdf.

16 Астановский, А.Г., Апериодические автоматы / А.Г. Астановский, В.И. Варшавский, В.Б. Мараховский. -М.: Наука, 1976. 424 с.

17 Варшавский, В.И. Автоматное управление асинхронными процессами в ЭВМ и дискретных системах / В.И. Варшавский, М.А. Кишиневский, В.Б. Мараховский. -М.: Наука, 1986. 400 с.

18 Kondratyev, A.Design of Asynchronous Circuits Using Synchronous CAD Tools / A. Kondratyev, K. Lwin // IEEE Design & Test. -2002. -vol. 19 (4). -p. 107-117.

19 Sokolov, D. Clockless circuits and system synthesis / D Sokolov, A Yakovlev // Proceedings of the IEEE. -2005. N 3. - p 298-316.

20 Khomenko, V. Logic synthesis for asynchronous circuits based on Petri net unfoldings and incremental SAT/ V. Khomenko, M. Koutny, A. Yakovlev // Proceedings of 4th International Conferenceon Application of Concurrency to System Design. - p. 16-25.

21 Мараховский, В.Б. Проектирование средств синхронизации блоков глобально асинхронных систем с произвольной локальной синхронизацией / В.Б. Мараховский, В.Ф. Мелехин //Информационно-управляющие системы. -2010. -№ 1. -с. 29-38.

22 Мараховский, В.Б. Проектирование глобально асинхронных систем с произвольной локальной синхронизацией/ В.Б. Мараховский, В.Ф. Мелехин // Информационно-управляющие системы. -2011. -№ 1. -с. 41-49.

23 Stok, L. Architectural Synthesis and Optimization of Digital Systems: PhD thesis/ Leon Stok. -Eindhoven, 1991.-160 p.

24 Iman, S. Logic Extraction and Factorization for Low Power / S.Iman, M.Pedram // DAC-95. -1995. -p.248-253.

25 Tsui, C.Y. Technology Decomposition and Mapping Targeting Low Power Dissipation / C.Y.Tsui, M.Pedram, A.M.Despain // DAC-93. -1993. - p.68-73.

26 Fishburn, J.P. A Depth-Decreasing Heuristic for Combinational Logic; or How to Convert a Ripple-Carry Adder into a Carry-Lookahead Adder or Anything In-Between / J.P.Fishburn // DAC-90. -1990. -p.361-364.

27 Chen, D.S. An Exact Algorithm for Low Power Library-Specific Gate Resizing / D.S. Chen, M. Sarrafzadeh // DAC-96. - 1996. - p. 92-96.

28 Tiwari, V. Technology Mapping for Low Power/ V.Tiwari, P.Ashar, S.Malik // DAC-93. -1993.-p.74-79.

29 Carlson, B.S. Delay Optimization of Digital CMOS VLSI Circuits by Transistor Reordering / B.S.Carlson, S J.Lee // IEEE Trans, on CAD. -1995. -v. 14. -№10. - p. 1183-1192.

30 Gupta, A. Formal Hardware Verification Methods: A Survey/ A. Gupta // Formal Method Syst. Des. -1993. - Vol.1. - p. 151-238.

31 Kuehlmann, A. Equivalence Checking Using Cuts and Heaps / A. Kuehlmann, F. Krohm // DAC-97. -1997. -p. 263-268.

32 McMillan, K.L. Symbolic Model Checking / McMillan K.L. -Boston: Kluwer Academic Publishers, 1993. -194 p.

33 Glebov, A.L. Optimization of CMOS Circuits Based on Parameterized Cells / A.L. Glebov, A.A. Lialinsky, S.G. Rusakov //International Workshop PATMOS-94. -1994. - p. 178-182.

34 Berkelaar, M. Computing the Entire Active Area / Power Consumption versus Delay Trade-off Curve for Gate Sizing with a Piecewise Linear Simulator / M. Berkelaar, P. Buurman, J. Jess // IEEE ICCAD-84. -1984. -p. 474-480.

35 Musoll, E. Optimizing CMOS Circuits for Low Power Using Transistor Reordering / E.Musoll, J.Cortadella // ED&TC-96. -1996. -p. 219-223.

36 Sapatnekar, S.S. An Exact Solution to the Transistor Sizing Problem for CMOS Circuits Using Convex Optimization / S.S. Sapatnekar, V.B. Rao, P.M. Vaidya, S.M. Kang // IEEE Trans. On CAD. - 1993. - Vol.12. - p. 1621-1634.

37 Hoppe, B. Optimization of High-Speed CMOS Logic Circuits with Analytical Models for Signal Delay, Chip Area and Dynamic Power Dissipation / B. Hoppe, G. Neuendorf, D. Schmitt-Landsiedel // IEEE Trans, on CAD. - 1990. - Vol.9. - p. 236246.

38 Borah, M. Transistor Sizing for Minimizing Power Consumption of CMOS Circuits under Delay Constraint / M. Borah, R.M. Owens, M.J. Irwin // International Symposium on Low Power Design. - 1995. - p. 167-172.

39 Yuan, J. Constraint-Based Verification / J. Yuan, C. Pixley, A. Aziz. - New York: Springer, 2006. - 263p.

40 Hsieh, Y.C. LiB: A CMOS Cell Compiler / Y.C. Hsieh, C.Y. Hwang, Y.L. Lin, Y.C. Hsu // IEEE Trans, on CAD. - 1991. - Vol. 10. - p. 994-1005.

41 Baltus, D.G., SOLO: A Generator of Efficient Layout from Optimized MOS Ciruit Schematics / D.G. Baltus, J. Allen // Design Automation Conference DAC-88. -1988. -p. 232-238.

42 Boyer, D.G. Symbolic Layout Compaction Review / D.G. Boyer // Design Automation Conference DAC-88. -1988. - P. 380-383.

43 Berkelaar, M. Gate Sizing in MOS Digital Circuits with Linear Programming / M. Berkelaar, J. Jess // EDAC-90. -1990. - p. 217-221.

44 Глебов, А.Л. SP-BDD модель цифровых КМОП схем и ее приложения в оптимизации и моделировании / А.Л. Глебов // Информационные технологии. -1997. -№10. -с 23-28.

45 Glebov, A.L. Transistor Reordering for Low Power CMOS Gates Using SP-BDD Representation / A.L.Glebov, D.Blaauw, L.G.Jones // International Symposium on Low Power Design. -1995. -p. 161-164.

46 Chandrakasan, I. P. HYPER_LP: A System for power minimization using architectural transformations / I. P. Chandrakasan, M. Potkonjak, J. Rabaey, R.W. Broderson // ICCAD-92. -1992. -p. 300 -303.

47 Borah, M. Optimizing Minimizing power consumption of static CMOS circuits by transistor sizing and input reordering / M. Borah, M.J. Irwin, R.M. Owens // VLSI Design. - 1995.-p. 294-298.

48 Rohfleisch, B. Reducing Power Dissipation after Technology Mapping by Structural Transformations / B. Rohfleisch, A. Kolbl, B. Wurth // DAC-96. - 1996. - p. 789-794.

49 Aziz, A. BDD Variable Ordering for Interacting Finite State Machines / A. Aziz, S. Tasiran, R. Brayton// DAC-94. -1994. -p. 283-288.

50 Carlson, B.S. Performance Enhancement of CMOS VLSI Circuits by Transistor Reordering/B.S. Carlson, C.Y.R. Chen//DAC-93. -1993. -p. 361-366.

51 Глебов, А.Л. Оптимизация низкомощных цифровых КМОП схем / А.Л.Глебов, А.Л.Стемпковский //Автоматизация проектирования. -1997. -№3. -с.11-15.

52 Gavrilov, S. Fast Power Loss Calculation for Digital Static CMOS Circuits / S. Gavrilov, A. Glebov, S.Rusakov, D.Blaauw, L.Jones, G.Vijayan // ED&TC. -1997. -p 411-415.

53 Caisso, J.P. A Recursive Technique for Computing Delays in Series-Parallel MOS Transistor Circuits / J.P.Caisso, E.Cerny, N.S.Rumin // IEEE Trans, on CAD. -1991. -v. 10. - №5. -p. 589-595.

54 Boese, K.D. Best-So-Far vs. Where-You-Are: New Perspectives on Simulated Annealing for CAD / K.D.Boese, A.B.Kahng, C.W.A.Tsao // EDAC-93.-1993. -p.78-83.

55 Sakurai, T. MOSFET Model Parameter Extraction Based on Fast Simulated Diffusion / T.Sakurai, A.R.Newton // Memorandum UCB/ERL M90/20. - Berkeley: Univ. of California. -1990.

56 Dharchoudhury, A. Fast and Accurate Timing Simulation with Regionwise Quadratic Models for MOS / A. Dharchoudhuiy, S. M. Kang, K. H. Kim, S. H. Lee // CAD-94. -1994. -p. 190-193.

57 Caufape, S. Power Optimization of Delay Constrained CMOS Bus Drivers / S.Caufape, J.Figueras //ED&TC-96. 1996. -p. 205-210.

58 Turgis, S. Design and Selection of Buffers for Minimum Power-Delay Product / S.Turgis, N.Azemad, D.Auvergne //ED&TC-96. 1996. -p. 224-228.

59 Hossain, R. Reducing power dissipation in serially connected MOSFET circuits via transistor reordering / R. Hossain, Z. Menghui, A. Albicki // Computer Design: VLSI in Computers and Processors. -1994. -p.614-617.

60 Iman, S. Multi-level network optimization for low power / S. Iman, M. Pedram // ICCAD -94. 1994. -p. 372-377.

61 Bahar, R.I. A Symbolic Method to Reduce Power Consumption of Circuits Containing False Paths / R.I. Bahar, G.D. Hachtel, E. Macii, F. Somenzi // ICCAD-94. - 1994.-p. 368-371.

62 Bahar, R.I. Timing Analysis of Combinational Circuits Using ADD's / R.I. Bahar, H. Cho, G.D. Hachtel, E. Macii, F. Somenzi// ED&TC-94. - 1994. -p. 94-98.

63 Fishburn, J.P. TILOS: A posynomial Programming Approach to Transistor Sizing / J.P. Fishburn, A.E. Dunlop // IEEE ICCAD-85. - 1985. - p. 326-328.

64 Muroga, S. The transduction method - design of logic networks based on permissible functions / S. Muroga, Y. Kambayashi, H. C. Lai, J. N. Culliney //IEEE Transactions on Computers. -1989. -Vol. 38. -p. 1404 -1424.

65 Kleene, S.C. Introduction to Methamatematics / S.C. Kleene. -Amsterdam: North-Holland Publishing Co. 1952. -576 p

66 Perkowski, M.A. Multi-level Logic Synthesis Based on Kronecker Decision Diagrams and Boolean Ternary Decision Diagrams for Incompletely Specified

Functions /М.А. Perkowski, I. Schaefer, A. Sarabi, M. Chrzanowska-Jeske // VLSI Design. -1995. -Vol. 3. -№ 3-4. -p. 301-313.

67 Lee, C.Y. Representation of switching circuits by binary-decision programs / C.Y. Lee // The Bell System Technical Journal. -1959. -Vol. 38. -p. 985-999.

68 Akers, S.B. Binary decision diagrams / S.B. Akers // IEEE Trans, on Computers. 1978. -Vol. -C-27. -p. 509-516.

69 Glebov, A.L. BDD Based Algorithms for Series-Parallel Network Representation and Manipulation / A.L. Glebov // Fourth International Workshop on Design Automation Russian Workshop '94. - 1994. -p. 32-35.

70 Devgan, A. Block-based static timing analysis with uncertainty / A. Devgan, C. Kashyap // ICCAD-2003. -2004. -p. 607-614.

71 Bern, J.Boolean Manipulation with Free BDDs / J. Bern, J. Gergov, C. Meinel, A. Slobodova // EDAC-94. -1994. -p. 200-207.

72 Петросян, B.C. Метод оптимизации комбинационных схем микроконвейерной архитектуры, спроектированной в базисе стандартных ячеек / B.C. Петросян // Микроэлектроника и информатика-2013: сб. тезисов. - Москва, 2013. - с. 103.

73 Гаврилов, С.В. Анализ помехоустойчивости цифровых схем на основе логических импликаций / С.В. Гаврилов, А.Л. Глебов, А.Л. Стемпковский // Известия вузов. Электроника. - 2002. - № 5. - с. 60-67.

74 Гаврилов, С.В. Анализ фатальных помех в цифровых схемах на основе метода резолюций / С.В. Гаврилов, А.Л. Глебов, А.Л. Стемпковский // Известия вузов. Электроника. - 2004. - № 6. - с. 64-72.

75 Coudert, О. Gate Sizing: A General Purpose Optimization Approach / О. Coudert // ED&TC-96. - 1996. - p. 214-218.

76 Devadas, S. A Survey of Optimization Techniques Targeting Low Power VLSI Circuits / S. Devadas, S. Malik // DAC-95. - 1995. - p. 242-247.

77 Boehner, M. LOGEX - An Automatic Logic Extractor from Transistor to Gate Level for CMOS Technology / M. Boehner // DAC-88. -1988. -p. 517-522.

78 Bryant, R.E. Graph-based algorithms for Boolean function manipulation / R.E. Bryant//IEEE Trans, on Computers. -1986. -Vol. 35. -p. 677-691.

79 Roy, К. Circuit activity based logic synthesis for low power reliable operations / K. Roy, S. C. Prasad // IEEE Transactions on VLSI systems. -1993. -Vol. 1. -№ 4. -p. 503 -513.

80 Chandrakasan, A. Low-Power CMOS Digital Design / A. Chandrakasan, S. Sheng, R. Broderson // IEEE Journal of Solid-State Circuits. -1992. -Vol. 27. -№4. -p. 473 -484.

81 Петросян, B.C. Интервальная оценка потребляемой схемой мощности с помощью троичных диаграмм решений / B.C. Петросян // II Международная научно-практическая конференция "Актуальные проблемы современной науки в 21 веке": сб. тезисов. - Махачкала, 2013. - с 26-28.

82 Петросян, B.C. Повышение производительности моделирования мощности цифровой схемы с помощью диаграмм троичных решений / B.C. Петросян // Микроэлектроника и информатика - 2015: сб. тезисов. - Москва, 2015. - с. 97.

83 Xiaoliang, В. Block-based static timing analysis with uncertainty / B.Xiaoliang, C. Visweswariah, P. N. Strenski // DAC-02. - 2002. -Vol.14, -p. 58-63.

84 Malik, S. Logic Verification Using Binary Decision Diagrams in a Logic Synthesis Environment / S. Malik, A.R. Wang, R.K. Brayton, A. Sangiovanni-Vincentelli // ICCAD-88. -1988. - p. 6-9.

85 Marple, D.P. Optimal selection of transistor sizes in digital VLSI circuits / D.P. Marple, A.E. Gamal // Stanford Conf. Advanced Res. VLSI. -1987. -p. 151-172.

86 Hedenstierna, N. CMOS circuit speed and buffer optimization / N. Hedenstierna, K. O. Jeppson // CAD-87. 1987. -vol. 6. -№2. -p. 270 -281.

87 Ширяев, A. H. Вероятность / A. H. Ширяев. - M.: Наука, 1989. - 640 с.

88 Glebov, A. Library-Less Synthesis for Static CMOS Circuits / A. Glebov, S. Gavrilov, D. Blaauw, G. Vijayan, S. Pullela, S. Moore // ICCAD-97. - 1997. -p 658662.

89 Kao, W.H. Algorithms for automatic transistor sizing in CMOS digital circuits / W.H. Kao, N. Fathi, C.H. Lee //DAC-86. -1985. -p. 781 -784.

90 Kim, Y.H. Electrical-Logic Simulation and Its applications / Y.H.Kim, S.H.Hwang, A.R.Newton // CAD-89. -1989. -Vol. 8. - №1. -p. 8-22.

91 Amon, Т. An approach to symbolic timing verification / T. Amon, G. Borriello // DAC-92. -1992. - p. 410-412.

92 Gladstone, B. Accurate timing analysis holds the key to performance in today's system designs/ B. Gladstone // EDAC-93. - 1993. -p. 243-248.

93 Touati, H. Implicit State Enumeration of Finite State Machines using BDD / H. Touati, H. Savoj, B. Lin, R.K. Brayton, A.L. Sangiovanni-Vincentelli // CAD-90. -1990. -p. 130 -133.

94 Berman, C.L. Ordered Binary Decision Diagrams and Circuit Structure / C.L. Berman // IEEE ICCAD-89. -1989. -p. 392-399.

95 Popel, D.V. Visualization and Manipulation of Incomplete and Uncertain Dependencies by Decision Diagrams/ D.V. Popel // Journal of Universal Computer Science.-2005. - Vol.11.-p. 1849-1862.

96 Meinel, C. Algorithms and Data Structures in VLSI Design / C. Meinel, T. Theobald. -Berlin: Springer-Verlag, 1998. -123 p.

97 Jephson, J. S. A three valued computer design verification system / J.S. Jephson, R.P. McQuarrie, R.E. Vogelsberg // IBM Syst. J. -1969. -Vol. 8. -p. 178 -188.

98 Jennings, G. Symbolic Incompletely Specified Functions for Correct Evaluation in the Presence of Indeterminate Input Values/ G. Jennings // Proc. of 28th Annual Hawaii Int. Conf. on System Sciences. - 1995. - p. 23-31.

99 Gavrilov, S. BDD-based circuit level structural optimization for digital CMOS/ A. Glebov, S. Gavrilov // 1-st Intern. Workshop "Muli-Architecture Low Power Design". - 1999. -p.45.

100 Cong, J. Simultaneous Depth and Area Minimization in LUT-Based FPGA Mapping / J.Cong, Y.Hwang // International Symposium on Field Programmable Gate Arrays. -1995. -p. 68-74.

101 Кононов, H.A. Структурная оптимизация и обфускация цифровых схем в базисе ПЛИС / СБМК: дисс. канд. тех. наук: 05.13.12 / Кононов Николай Александрович.-М.,-2011.-с. 107.

102 Chen, К. С. DAG-Map: Graph-based FPGA Technology Mapping for Delay Optimization / К. C. Chen, J. Cong, Y. Ding, A. B. Kahng, P. Trajmar // IEEE Design and Test of Computers. -1992. -p. 7-20.

103 Cong, J. An Optimal Technology Mapping Algorithm for Delay Optimization in Lookup-Table Based FPGA Designs / J. Cong, Y. Ding // IEEE Trans, on Computer-Aided Design. -1994. -Vol. 13. -p. 1-12.

104 Cong, J. On Area/Depth Tradeoff in LUT-Based FPGA Technology Mapping / J. Cong, Y. Ding // IEEE Trans, on VLSI Systems. -1994. -Vol.2, -p. 137-148.

105 Петросян, B.C. Метод оптимизации микроконвейерной архитектуры, спроектированной в базисе ПЛИС / СБМК / В.С Петросян, А.А. Манукян // Научные аспекты инновационных исследований Том 1: сб. тезисов — Самара, 2013. - с. 26-29.

106 Кононов, А.Н. Оптимизация микроконвейерной архитектуры, спроектированной в базисе ПЛИС/СБМК / А.Н. Кононов, А.А. Миндеева, B.C. Петросян, А.А. Манукян // Фундаментальные исследования. - 2013. -№4 (часть 5)-с 1065-1068.

107 Кононов, А.Н. Структурная оптимизация схем микроконвейерной архитектуры, спроектированной в базисе стандартных ячеек/ А.Н. Кононов, А.А Миндеева, B.C. Петросян // Известия высших учебных заведений. Электроника. -2013-№5(103)-с 41-45.

108 Глебов, А.Л. Моделирования цифровых КМОП схем с использованием диаграмм троичных решений /А.Л. Глебов, А.А. Миндеева, B.C. Петросян, А.М Геворгян // Современные проблемы науки и образования. -2013 -№4. -Режим доступа: http://www.science-education.ru/l 10-9967.

109 Петросян, B.C. Моделирование мощности цифровой КМОП схемы с помощью диаграмм решений / B.C. Петросян, А.Л. Глебов, A.M. Геворгян // Интернет-журнал «Науковедение». - 2015. -№2 (7). - Режим доступа: http://naukovedenie.ru/PDF/76TVN215.pdf.

"УТВ F. P Ж Д Л 1С)"

Рек гор } 1ИУ «МИЭТ»

* 'у /у S ' S

\ ' V.х чл.-корр. РАН Ю.А.Чаплыгин

*4 , : 2015 г.

АКТ ВНЕДРЕНИЯ рез\ льтаюв диссертационной рабсил Нсмросяпа B.C. нл соискание ученой степени кандидат технических наук

Тема диссертации: " Моделирование цифровых .\шкрокон ие й ер и ых КМОП схем с использованием ;нкн рамм решений различной размерности "

Настоящий aici \;ioct сверяет. чю в I кщиопальном исследовательском университете «МИ")Г» внедрены научные и практические рез} лыаш диссертационной работы Петросяиа B.C., в юм числе комплекс программ, предназначенный для моделирования цифровых КМОП схем.

Указанный про] рлммнын комплекс используется в Ш1У «МИ')1» и показал свою )ффек1Ивнос1ь:

- при проведении научных исследований;

- при проведении учебного процесса на кафедре ПКИМС.

Зав. Кафедрой ПК! 1МС\ д.т.п.

В.А.Беспалов

/ ч г

U У Г В F Р Ж Д А 10»

Директор пен гра проектирования ПС 'ЗАО «ПК К Миландр» Како>лин М И.

ч26» мая 2015 г

АКТ ВНЬДРППШ

реп дыагов диссеркшионпой рабсмы 1 leí росяна В С. иа соискание > ченон степени кандидата технических на} к

Тема диссершции. " Моделирование цифровых .микрокопвейерных КМОИ схем с испо [ьзованием шагра.мм решений различной размерное г и м

Наеюящии ак! \достоверяе1, чю на предприяши ЗАО «1IKK Миллндр» внедрены научные и пракшческие резч.тышы лксериишонной работы Не ¡росяна B.C., a i ом чис ie коми (екс про! pa мм, предназначенный для моделирования цифровых микроконвеиерпых КМОП схем, оценки потребтяемой схемой мощноеíи и верояшосшого анализа, реализованно!о на применении специальных диа! рамм решений различной размерности.

Предложенные в paooie методы и алгоршмы использую i ся в качестве до по i нения к существ} ютим маршрутам проектирования для ускорения процесса проектирования цифровых КМ011 схем.

Эффективное ib предпоженныч в диссертационной paooie MCi од о в и алгоритмов моделирования цифровых схем па основе диа! рамм решений подтверждена практическим опытом ироек i ирования pea ¡ьныч микросхем

Начальник oí дела разраСнлки цифровых ИС 3 \С 'хр»

11 h милнн С С

•• У I 15 1- РЖ л Л КГ

Замес 1 итель главно! о коне ф\ к юра 0~АТЬу\шсфем>> Л.1

2015 !.

> —-"г -^Г""^ А Л > Ка ров

АКТ ВНЕДРЕНИЯ

ре алы л (он дисеер)анионной рлбоI -л I [еI росяна В С*, на соискание \ченой сюпснн кандидат 1 ехническич на\к

1 емл дпссерпщшг.

«МоДСЛИрОВаНИС цифровых МИКрОКОИВсЛсрНЫХ 1\МО! 1 схем с испо п.кжлиием дшврамм решении различной размерноеш »

Пасюишнй л к! \ доеижсряс!. ч т на предпринши ()Л() " \ш с! ремь внедрены пл\ чныо и практические релч л г а ? ы Л! 1 ср! лцио1 пюй рабо1ы 11с! росяна В,С .. в I ом числе алт орт мы лля моделирования цифровых, схем с исиоль юванием лиа! рамм I ро! I ч н ы \ решении. РафлГнманнмс в диссеришионпой рабо I с ЛЛ1 ори I МЫ ИСИОЛЬ 54 Ю1СЯ В КЛЧСС I ВС ДО НОЛ НС! 111 Й К С\ ) ЦОС [ В\ ЮПИ! М м лри! р\ 1 лм проектирования цифровых схем для оценки пофебляемой мощное! и при переключениях и вероятное тою

ЛНЛЛИ Ш.

1 ¡ракшчески\! опьиом проектирования цифровых схем по п вер/кдена »ффекч ивнос г ь моделирования с > че гом I ре! ьего -

I и. О!1 рс 1С кчпкч о сое 1 оч и и я си; нала.

I !лч о 1,1С. Iл