Модель, алгоритмы и реализация арифметического устройства на формальных нейронах тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Хла Вин

• Хла Вин
• кандидат наук
• 2014

Оглавление диссертации кандидат наук Хла Вин

СОДЕРЖАНИЕ

ВВЕДЕНИЕ

ГЛАВА 1. Анализ основных алгоритмов и структур блоков

выполнения арифметических операций

ГЛАВА 2. Математическая модель устройства с последовательным переносом, выполняющего арифметические операции в прямых кодах

2.1. Способ представления и кодировка чисел при

выполнении арифметических операций

2.2. Блок ввода и шифрации чисел

2.3. Блок результата

2.4. Искусственный нейрон

2.5. Модуль ускоренного умножения

2.6 Математическая модель сумматора-вычитателя чисел

с фиксированной точкой

2.7 Выводы по главе

ГЛАВА 3. Архитектура, алгоритм управления и моделирование работы

специализированного сумматора-вычитателя на нейронах

3.1 Параллельный сумматор-вычитатель на нейронах

со сквозным переносом

3.2. Работа параллельного сумматора-вычитателя на нейронах

со сквозным переносом

3.3. Блок-схема алгоритма управления параллельного сумматора-вычитателя на нейронах со сквозным переносом

3.4. Результаты моделирования работы параллельного сумматора-вычитателя на нейронах со сквозным переносом

3.5. Выводы по главе

ГЛАВА 4. Структурные схемы блоков параллельного

сумматора-вычитателя

4.1. Описание параллельного сумматора-вычитателя на нейронах

со сквозным переносом

4.2. Оценка быстродействия разработанного устройства и

альтернативных схемотехнических решений сумматоров

4. З.Выводы по главе

5. ЗАКЛЮЧЕНИЕ

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

ПРИЛОЖЕНИЕ 1 Описание программы моделирования работы

сумматора-вычитателя на нейронах

ПРИЛОЖЕНИЕ 2 Программа моделирования работы сумматора-

вычитателя на нейронах

Введение диссертации (часть автореферата) на тему «Модель, алгоритмы и реализация арифметического устройства на формальных нейронах»

ВВЕДЕНИЕ

Актуальность рабты. Очевидно, что компьютерные технологии сделали гигантский шаг вперед от момента своего рождения до настоящего времени. ЭВМ стали намного более производительными, компактными, надежными и доступными, благодаря чему стало возможным их внедрение практически во все области человеческой деятельности. Однако основным вектором перспективных исследований и разработок элементов и устройств вычислительной техники и систем управления остается повышение их быстродействия при выполнении арифметических операций, что определяет один из основных аспектов актуальности темы диссертации.

Основная решаемая задача диссертационного исследования заключается в минимизации затрат времени при выполнении операций сложения-вычитания при приемлемых аппаратных затратах и других метрических показателей и разработке структурно-функциональной организации устройства сложения-вычитания.

В связи с развитием вычислительной техники задача повышения быстродействия доминирующей базовой операции сложения (вычитания) путем создания специализированных вычислительных устройств, является актуальной. Основными критериями, варьируемыми при выборе той или иной схемы, являются: сложность реализации комбинационных схем модулей; быстродействие специализированных арифметических устройств; аппаратные затраты по реализации спецпроцессоров; потребляемая мощность вычислительных устройств.

Для решения этой задачи диссертационного исследования имеются необходимые предпосылки и основания. Проблеме создания высокоскоростных арифметических устройств и их алгоритмическому обеспечению посвятили свои работы Каляев A.B., Бандман O.A., Бойков В.Д., Ачасова С.Н., Смолов В.Б., Kung N.T., Book R.V и т.д. Опыт международного компьютерного сообщества показал, что традиционные

средства выполнения арифметических операций имеют потенциал повышения уровня эффективности в условиях возросших требований к скорости обработки данных.

В теоретическую часть диссертации включены: анализ современного состояния исследований и разработок быстродействующих арифметических устройств, разработка математических аспектов выполнения операций, создание имитационной модели процессов обработки чисел в формате с фиксированной запятой и быстродействующего устройства сложения-вычитания, а также алгоритм его работы.

Практическая часть работы содержит схемные реализации компонентов устройства сложения-вычитания, программные средства имитационного моделирования и результаты экспериментальных исследований.

Работа выполнена в рамках НИР по гранту Президента РФ МД-2218.2011.8 «Теоретические основы и принципы построения параллельных логических мультиконтроллеров с распределенным аппаратным межмодульным взаимоконтролем коммуникационной среды», выполняемых в ЮЗГУ.

Целью работы является повышение скорости выполнения операций сложения-вычитания в прямых кодах путем создания структурно-функциональной организации вычислительного устройства на основе формальных нейронов и алгоритма его работы.

В соответствии с этой целью ставятся следующие частные задачи:

1. Проведение анализа существующих методов повышения быстродействия выполнения арифметических операций над двоичными числами и способов их реализации на аппаратном уровне. Обоснование основных направлений исследований.

2. Разработка математической модели арифметического вычислителя на формальных нейронах.

3. Создание алгоритма работы арифметического вычислителя на элементах нейронной логики.

4. Разработка структурных и функциональных схем устройства и блоков арифметического вычислителя на формальных нейронах.

5. Разработка функциональной схемы определения межразрядного сквозного переноса на мажоритарных элементах; функциональной схемы одноразрядного сумматора-вычитателя на пороговых элементах и их экспериментальное исследование.

Объектом исследования являются арифметические устройства компьютеров и вычислительных систем.

Предмет исследования - математические основы, структурно-функциональная организация и алгоритмы функционирования арифметических устройств.

Методы исследования. Для решения поставленных задач в работе использовалась теория проектирования устройств ЭВМ, теория нейронных сетей, методы математического моделирования, теория алгоритмов.

Результаты, выносимую на защиту, и их научная новизна:

1. Математическая модель арифметического вычислителя на нейронах, отличающаяся применением мажоритарных, пороговых и нейронных элементов в блоках устройства, которые работают в полную нагрузку и полном объеме, и обеспечивающая работу специализированного арифметического устройства с максимальным быстродействием.

2. Модификация алгоритмов сложения чисел в прямых кодах, отличающаяся применением межразрядных сквозных переносов - заёмов при суммировании и вычитании двоичных чисел, и позволяющая повысить быстродействие выполнения арифметических операций.

3. Структурно-функциональная организация арифметического устройства, отличающаяся применением сети формальных нейронов в устройстве сумматора-вычитателя для реализации ускоренного сквозного переноса; схемотехнические решения блоков устройства, каждое из которых

обеспечивает уменьшения времени задержки выполнения арифметических операций. Разработанное устройство защищено патентом РФ. (Пат. 2523942 Российская Федерация, МПК G 06 F 7/506, G 06 N 7/00.)

4. Синтезированые быстродействующие схемы всех компонентов устройства суммирования-вычитания, одноразрядного сумматора-вычитателя на пороговых элементах со скоростной схемой реализации сквозного межразрядного переноса-заёма и результаты сопоставительного анализа и имитационного моделирования.

Достоверность результатов диссертационной работы обеспечивается корректным и обоснованным применением положений и методов модификации алгоритма соложения чисел в прямых кодах; теорий: графов, проектирования цифровых устройств, а также подтверждается результатами программного моделирования с использованием зарегистрированных в установленном порядке программных средств и экспертизой Роспатента.

Практическая ценность диссертационной работы состоит в следующем:

1. Разработано специализированное быстродействующее вычислительное арифметическое устройство, которое может быть применено для вычисления суммы и разности двоичных чисел в прямых кодах, а также в качестве сопроцессора в составе супер-ЭВМ, пригодное для постановки НИОКР.

2. Специальное арифметическое устройство можно использовать в распределенных системах, как специальный модуль в вычислительной открытой развиваемой асинхронной модульной системе "ВОРAMC", МАРС.

3. Созданная имитационная модель позволяет оценить быстродействие алгоритма сложения чисел в прямых кодах, быстродействие вычислительного арифметического модуля, определение и применении межразрядного сквозного переноса-заёма при вычислении суммы и разности двоичных чисел.

Результаты диссертационной работы найдут применение в создании высокопроизводительных арифметических процессоров, системах цифровой обработки сигналов в реальном времени, системах управления и т.д.

Соответствие паспорту специальности. Тематика проведенных научных исследований соответствует следующим областям специальности 05.13.05 - Элементы и устройства вычислительной техники и систем управления:

П.2. Теоретический анализ и экспериментальное исследование функционирования элементов и устройств вычислительной техники и систем управления в нормальных и специальных условиях с целью улучшения технико-экономических и эксплуатационных характеристик.

П.З.Разработка принципиально новых методов анализа и синтеза элементов и устройств вычислительной техники и систем управления с целью улучшения их технических характеристик.

Апробация работы. Результаты работы докладывались на XI международной научно-технической конференции «Оптико-электронные приборы и устройства в системах распознавания образов, обработки изображений и символьной информации», РАСПОЗНАВАНИЕ - 2013, Курск, Российская Федерация, 17-20 сентября 2013 года; I всероссийской научно-практической конференции «Инфокоммуникации и информационная безопасность: состояние, проблемы и пути решения», Курск, Российская Федерация, 24-26 апреля 2014 года в ФГБОУ ВПО «Юго-Западный государственный университет».

Результаты работы внедрены в автоматизированной системе управления производством ОАО «Геомаш», а так же в учебный процесс 2, 3 и 4 - ых курсов по дисциплинам «Организация ЭВМ и систем», «Аппаратные средства защищенных вычислительных систем», «Вычислительные системы, сети и телекоммуникации» и «Архитектура ЭВМ и систем» кафедр «Защита информации и системы связи» и «Информационные системы и технологии» Юго-Западного государственного университета.

Публикации. Результаты, полученные в диссертационной работе, нашли отражения в 7 печатных работах, входящих в перечень ВАК, и одном патенте на изобретение.

Личный вклад в работы, написанные в соавторстве состоят в следующем: в работе [1] составил рисунок структурной схемы умножителя, описал работу блоков схемы, написал введение и заключение статьи, в работе [2] написал введение, составил рисунок и описал работу структурной схемы устройства, в работе [3] выполнил описание алгоритма работы ускоренного умножителя, сформировал рисунок алгоритма и написал введение и заключение, в работе [4] разработал и выполнил описание блок-схемы алгоритма работы устройства, описал работу цифрового устройства, в работе [5] написаны разделы функционирования работы блоков устройства, в работе [6] составил структурную схему устройства выполнения логических операций, написал заключение статьи, в работе [7] произвел патентный поиск на заданную тему, разработал блок-схему алгоритма работы устройства и описал ее работу, составил структурные схемы блоков автомата и описал работу блоков, написал заключение заявки на изобретения.

Структура и объём работы. Диссертационная работа состоит из введения, четырех глав, заключения, списка использованных источников и двух приложений, изложена на 107 страницах, содержит 20 рисунков и 5 таблицы и 84 наименований библиографии.

ГЛАВА 1. АНАЛИЗ ОСНОВНЫХ АЛГОРИТМОВ И СТРУКТУР БЛОКОВ ВЫПОЛНЕНИЯ АРИФМЕТИЧЕСКИХ ОПЕРАЦИЙ

В связи с непрекращающимся развитием вычислительной техники задача оптимизации вычислительных блоков, в том числе выполняющих основные арифметические операции (сложение, вычитание, умножение и деление), является актуальной. Существует довольно большое количество проведенных исследований по данному вопросу. Разработчик вычислительной системы, в зависимости от поставленных перед ним целей, может выбрать существующую структуру. Основными критериями, варьируемыми при выборе той или иной схемы, может стать сложность реализации, быстродействие, аппаратные затраты, потребляемая мощность. Ниже рассмотрены основные алгоритмы и структуры блоков выполнения арифметических операций.

Для начала рассмотрим существующие решения, касающиеся блоков сложения. В наиболее простом случае параллельный сумматор представляет собой п одноразрядных сумматоров, последовательно соединенных цепями переноса от младших разрядов к старшим. Очевидно, что быстродействие такой схемы относительно невелика, т.к. формирование сигнала суммы и переноса в ¡-м разряде возможно только после поступления сигнала переноса с (1-1)-го разряда. Следовательно, чем меньше время распространения сигнала по цепи переноса, тем выше быстродействие сумматора. Поэтому особое внимание при построении параллельного сумматора уделяется цепи организации переноса [1].

Сумматор с пропуском переноса [2] - это, по существу, результат повышения скорости распространения переноса в обычном сумматоре с последовательным переносом, но при этом не вычисляются значения переноса в тех разрядах, через которые сигнал переноса проходит не меняясь. Предположим, необходимо сложить два числа, представленные следующими двоичными шаблонами: А12А11А10А9О1ОЮ1А2А1А0 и

В12ВПВЮВ9Ю1ОЮВ2В1В0. Любой перенос, возникающий при сложении битов 0-2, не меняя значения, пройдет через биты 3-8 и примет участие в сложении битов 9-12. Таким образом, перенос в восьмой разряд равен переносу в третий разряд, и, следовательно, этапы вычисления переноса в разрядах с 3-7 можно пропустить.

Сумматоры с одновременным переносом вычисляют биты переноса до начала суммирования, что позволяет снизить время получения результата. Такое снижение достигается за счет того, что сигнал в цепи переноса проходит всего через два логических уровня. Такой способ построения цепей переноса характеризуется быстрым ростом количества элементов с увеличением разрядности слагаемых. Поэтому часто прибегают к варианту с разбитием разрядов сумматора на группы по т разрядов в каждой. Такие сумматоры называются сумматорами с групповым (частично-групповым) переносом. При этом между группами могут использоваться последовательный, либо параллельный перенос.

Манчестерский сумматор является наиболее популярной схемой динамического сумматора с одновременным переносом. Обладает быстрой, простой и систематичной структурой, подходящей для реализации в больших интегральных схемах (БИС). Рекурсивный характер вычисления переноса в манчестерском сумматоре позволяет разрабатывать элементы с множеством выходов, которые демонстрируют лучшее быстродействие и занимают меньшую площадь, чем при использовании аналогичных элементов с одним входом. Рекурсивный характер связей заключается в том, что логика вычисления каждого значения переноса содержит логику, используемую для генерации предыдущих переносов. Манчестерский сумматор генерирует промежуточные значения переносов, используя отводы тех элементов, которые вычисляют старший бит переноса. Не все серии логических элементов имеют внутренние узлы, однако, комплементарная структура металл-оксид-полупроводник (КМОП) - имеет и является основным примером серий, используемых при построении манчестерского сумматора.

Основным минусом данного сумматора является то, что время распространения переноса с ростом разрядности увеличивается намного быстрее, чем у других схем с одновременным переносом. В связи с этим разрядность манчестерского сумматора редко превышает 4 бита.

Концепция сумматора Когга-Стоуна была описана в работе [3]. Количество логических уровней данного сумматора составляет 0(log2(n)). Схема является прототипом для построения быстродействующих сумматоров в промышленности. Улучшения оригинальной реализации включают увеличение основания и степени разреженности сумматора. Основание сумматора устанавливает, сколько результатов вычислений с предыдущего уровня используется при вычислении на следующем уровне. Первоначальная реализация имеет основание 2, хотя, возможно создать сумматор с основанием 4 и выше. Это увеличит потребляемую мощность и задержку сигнала на каждом уровне, но общее количество уровней сократится. Разреженность сумматора определяет, сколько битов переноса генерируется деревом переноса. Сумматор, который генерирует каждый бит переноса, имеет разреженность 1, каждый второй - разреженность 2, каждый четвертый - 4. Полученные переносы затем используются как входные переносы для сумматоров с последовательным переносом или некоторых других сумматоров меньшей разрядности, которые получают окончательный результат. Увеличение разреженности приводит к сокращению общего числа вычислений и может снизить количество связей.

Другая схема сумматора с одновременным переносом - сумматор Брента-Кунга - была предложена в 1982 г. [4]. Схема требует меньшее количество аппаратных ресурсов, чем предыдущая, однако, имеет больший коэффициент ветвления и, как следствие, более низкую производительность.

Сумматор с переключением переноса состоит из нескольких блоков, которые, в свою очередь, состоят из мультиплексора и двух сумматоров с последовательным переносом [1]. На одном сумматоре получается результат, исходя из предположения, что перенос равен нулю, а на другом, если перенос

равен единице. После того, как правильный перенос становится известен, при помощи мультиплексора выбирается правильный результат.

Особое внимание уделяется реализации арифметических блоков в программируемой логической интегральной схеме (ПЛИС), т.к. быстродействие мультимедиа устройств и устройств цифровой обработки сигналов на их основе во многом зависит от эффективности реализаций арифметических ядер. Быстродействующие цепи переноса, встроенные в архитектуру производителем, являются отличительной чертой современных программируемых логических интегральных схем. Они подключаются к соседним логическим ячейкам, что позволяет значительно уменьшить задержку сигнала. Кроме этого, производители применяют различные приемы с целью увеличения быстродействия цепей переноса. Однако реализуемый стандартными арифметическими блоками последовательный перенос по своей природе обладает относительно большой задержкой передачи сигнала. Применение быстродействующих схем переноса позволит значительно увеличить производительность. Работа [5] отмечает особенности реализации на ПЛИС схем с переключением переноса, классической схемы с одновременным переносом, сумматора Брента-Кунга и дает оценку увеличения производительности при их использования в 3.8 раз.

В работе [6] предложена архитектура быстродействующего сумматора для архитектуры Уп1ех-5. Основная идея заключается в разбиении п-разрядного сумматора на два сумматора по п/2 разрядов. Вместо того, чтобы дожидаться переноса из сумматора, вычисляющего младшие разряды, сумматор для вычисления старших разрядов использует начальный перенос из специальной схемы. Быстрое распространение сигнала в цепи переноса достигается путем оптимального использования перепрограммируемых ячеек с шестью входами в связке с соответствующими мультиплексорами, доступными в чипах Уп1ех-5. Автор отмечает, что 64-битный сумматор, построенный по предложенной схеме, будет от 11% до 35% быстрее

сумматоров, имеющихся по умолчанию в составе программируемой логической интегральной схеме.

В статье [7] подчеркивается, что интегральные схемы с низким энергопотреблением являются перспективной областью разработок в связи с огромным спросом на портативные устройства. Неудивительно, что в последнее время в научной литературе появился ряд статей, в которых описывается инновационные схемы с низким потреблением энергии, реализующие основные логические функции. Автор также отмечает, что при проектировании данных схем инженеры полагались, в основном, на свою интуицию и опыт, не используя при этом формальных процедур проектирования. Стремясь исправить этот недостаток в своей работе, автор предлагает логический элемент, реализующий функцию суммирования по модулю 2, формальный метод расчета и полный сумматор на основе данного элемента.

При разработке вычислительных устройств и программ для ЭВМ умножение встречается также часто, как и операция сложения. Однако время выполнения умножения превышает время сложения. Поэтому быстродействие арифметическо-логического устройства (АЛУ) в основном определяется скоростью выполнения операции умножения, а во время проектирования особое внимание уделяют ускорению этой операции.

Дерево Уоллеса-эффективная аппаратная реализация цифровой схемы умножения двух чисел, разработанная австралийским ученым Крисом Уоллесом в 1964 г. [8]. Получение результата происходит в 3 этапа. Первый этап заключается в нахождении произведений каждого бита со всеми остальными. Результаты имеют различные веса в зависимости от позиции умножаемых бит (точнее, вес равен 2п+т, где тип- позиции разрядов). На втором этапе частичные произведения проходят через несколько уровней сумматоров, благодаря чему число частичных произведений сокращается до двух. Сокращение происходит следующим образом. Сигналы одного веса разбиваются по тройкам и подаются на полные сумматоры. Сигнал суммы

имеет такой же вес, что и слагаемые сигналы. Когда остается только пара сигналов одного веса, их подключают к полусумматору. Когда невозможно найти пару сигналу, то его подключают к следующему уровню. На третьем этапе находится окончательный результат подачи оставшихся частичных произведений на полно-разрядный сумматор. Преимущество дерева Уоллеса заключается в том, что количество логических уровней на втором этапе составляет 0(log(n)), а задержка сигнала на каждом уровне равна O(l). Глубина логических вентилей на третьем этапе составляет 0(log(n)). В итоге общая задержка умножения равна 0(log(n)), т.е. ненамного медленнее сложения (однако при этом требуется значительно больше аппаратных затрат).

Умножитель Дадда - аппаратный умножитель, предложенный Луиджи Даддом в 1965 г. [9]. Схема схожа со схемой умножителя Уоллеса, однако, имеет немного большее быстродействие (для всех размеров операндов) и требует несколько больше аппаратных затрат (для всех размеров операндов, кроме самых маленьких). Подробное сравнение этих умножителей приведено в работе [10].

В статье [11] представлена одна из возможных схем построения матричного умножителя. В алгоритме Бо-Вули частичные произведения приводятся к такому виду, который обеспечивает максимальную регулярность массива, что делает его удобным для реализации ,на микросхемах. В процессе умножения частичные произведения, которые имеют знак "минус", перемещаются к последней ступени суммирования. Вычитание частичных произведений заменяется прибавлением их инвертированных значений. Можно считать недостатком схемы то, что в последней строчке матрицы требуется дополнительный сумматор, из-за чего регулярность схемы нарушается.

Одним из классических вариантов ускорения умножения является алгоритм Бута. Алгоритм предназначен для умножения двух двоичных чисел в дополнительном коде. Был предложен Эндрю Дональдом Бутом в 1951 г.

[12] во время проведения исследований в области кристаллографии в колледже имени Дж. Бирбека в Блумсбери (Лондон). Бут использовал для вычислений настольные калькуляторы, которые выполняли операцию сдвига быстрее сложения, и создал алгоритм для увеличения их производительности.

В работе [13] предложен высокопроизводительный алгоритм умножения двух битовых массивов. Задача умножения параллельных массивов здесь сводится к вопросу сложения двух массивов, где каждый бит частичного произведения является результатом применения функции логического «И» к биту множимого и множителя и все частичные произведения при этом положительные.

Что касается ускорения операции деления, то существует не слишком много вариантов для её осуществления. В ряде случаев эффекта можно достичь применением алгоритмов, сокращающих число итераций в процедуре деления. Также ускорение деления может быть достигнуто путем более совершенной аппаратной реализации операции. При сочетании обоих этих подходов обычно достигаются наилучшие результаты. Ниже рассмотрены самые распространенные в настоящее время методы ускорения деления.

Алгоритм деления SRT был назван так в честь его создателей (Sweeney, Robertson, Tocher), которые разработали его [14, 15, 16] независимо друг от друга приблизительно в одно и тоже время. Он представляет собой модификацию деления без восстановления остатка, где на каждой итерации помимо сдвига частичного остатка выполняется также вычитание либо прибавление делителя. В алгоритме SRT частичный остаток также сдвигается на каждой итерации, однако сложение или вычитание, в зависимости от получающегося частичного остатка, на отдельных итерациях может не выполняться, что положительно влияет на быстродействие устройства деления. Алгоритм ориентирован на выполнение операций над мантиссами чисел с плавающей запятой; опирается на тот факт, что мантиссы в таких

числах нормализованы. Был впервые реализован в 91-ой модели электронных вычислительных машин IBM 360. Активно применяется в настоящее время в блоках обработки чисел с плавающей запятой в микропроцессорах фирмы Intel.

Высоким быстродействием, благодаря отсутствию цепей распространения переноса, которые являются наиболее значительным фактором, ограничивающим скорость выполнения арифметических операций, обладают алгоритмы сложения, умножения и деления чисел в системе остаточных классов (СОК). СОК была открыта в третьем веке китайским ученым Сунь Цзы. В пятидесятых годах двадцатого века СОК была вновь открыта учеными, для использования в области быстрых арифметических и отказоустойчивых вычислений. Три свойства СОК делают ее хорошо подходящей для данных целей. Во-первых, это отсутствие схем распространения переноса в сложении и умножении, ограничивающих, как уже было сказано ранее, быстродействие. Во-вторых, ошибка в каком-либо разряде не влияет на другие разряды. В-третьих, ошибочные разряды могут быть отброшены без значительных последствий, кроме уменьшения динамического диапазона. Новый интерес был непродолжительным. Это объясняется тем, что, реализация деления, извлечения квадратного корня и сравнения в СОК является сложной, как и преобразование из представления СОК в традиционное представление. Несмотря на это, в последние годы возникла новая волна интереса. Возникла главным образом потому, что огромная доля вычислений сегодня имеет место во встроенных процессорах, например, в мобильных устройствах, для которых важно быстродействие и низкое потребление энергии. Также, из-за большой сложности компьютерных чипов полное тестирование становится невозможным. Поэтому использование отказоустойчивых вычислений является все более важным. В любом случае, алгоритмы СОК чрезвычайно хороши для многих областей, таких как цифровая обработка сигналов, телекоммуникации, компьютерная безопасность, обработка изображений и речи, в которых

Список литературы диссертационного исследования кандидат наук Хла Вин, 2014 год

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Самофалов, К. Г. Цифровые электронные вычислительные машины / В.И Корнейчук., В.П Тарасенко // Теория и проектирование. - Киев: Вища. Школа, 1982.-454 с.

2. Omondi, A. Residue Number System / A. Omondi, В. Premkumar // London: Imperial College Press, 2007. - 296 p.

3. Kogge, P. M. A Parallel Algorithm for the Efficient Solution of a General Class of Recurrence Equations / P.M. Kogge, H. S. Stone // IEEE Transactions on Computers. - Washington, DC, USA, 1973. - Vol.C-22. - №8. - P. 783-791.

4. Brent, R. P. A Regular Layout for Parallel Adders / R. P. Brent, H. T. Kung // IEEE Transactions on Computers. - Washington, DC, USA, 1982. - Vol.C-31. -№3. - P. 260-264.

5. Hauck, S. High Performance Carry Chains for FPGAs / S. Hauck, M. M. Hosier, T.W. Fry // IEEE Transactions on Very Large Scale Integration (VLSI) System. - Washington, DC, USA, 2000. - Vol.8. - №2. - P. 138-147.

6. Zicari, P. A fast carry chain adder for Virtex-5 FPGAs / P. Zicari, S. Perri // MELECON 2010-2010 15th IEEE Mediterranean Electrotechnical Conference. -Washington, DC, USA, 2010. - P. 304-308

7. Radhakrishnan, D. Low-voltage low-power CMOS full adder / D. Radhakrishnan // Circuits, Devices and Systems, IEE Proceedings. - Washington, DC, USA, 2001. - Vol.41. - № 1. - P. 19-24.

8. Wallace, C. S. A suggestion for a fast multiplier / C. S. Wallace // IEEE Transactions on Electronic Computer. - Washington, DC, USA, 1964. - Vol.EC-13. -№1. - P. 14-17.

9. Dadda, L. Some schemes for parallel multipliers / L. Dadda // Alta Frequenza. - Grenoble, 1965. - P. 349-356.

10. Townsend, W.J. A Comparison of Dadda and Wallace Multiplier Delays / W.J. Townsend, E.E. Swartzlander, J.A. Abraham // SPIE Advanced Signal Processing Algorithms, Architectures, and Implementations XIII. Austin, 2003.

11. Arvind, V.K. A multiple processor data flow machine that supports generalized procedures / V.K. Arvind // ISCA '81 Proceedings of the 8th annual symposium on Computer Architecture. - California, 1965. - P. 291-302.

12. Booth, A.D. A signed binary multiplication technique / A.D. Booth // The Quarterly Journal of Mechanics and Applied Mathematics. - 1950. - Vol.4. -№2. - P. 236-240.

13. Baugh, C.R. A Two's Complement Parallel Array Multiplication Algorithm / C.R. Baugh, B.A. Wooley // IEEE Transactions on computer. -Washington, DC, USA, 1973. - Vol.C-22. - №12. - P. 1045-1047.

14. Calder, B. Fast & Accurate Instruction Fetch and Branch Prediction / B. Calder, D. Grunwald // Proceedings the 21st Annual International Symposium on computer Architecture. - Washington, DC, USA, 1994. - P. 2-11.

15. Kai Hwang. Advanced Computer Architecture: Parallelism, Scalability, Programmablility / Kai Hwang. - New York: McGraw-Hill Higher Education, 1993.

16. Lovett, T. Implementation and Performance of a CC-NUMA System / T. Lovett, R. Clapp // Proceedings of the 23th Annual International Symposium on Computer Architecture. - Philadelphia, 1996.

17. Banerji, A. Novel Implementation Method for Addition and Subtraction in Residue Number Systems / Banerji. K. Dilip // IEEE Transactions on computer. - Washington, DC, USA, 1974. - Vol.C-23. - №1. - P. 106-109.

18. Bayoumi, M.A. AVLS ¡implementation of residue adders / M.A. Bayoumi, G. Jullien, W.C Miller // IEEE Transactions on Circuits and Systems. -Washington, DC, USA, 1987. - Vol.34. - №3. - P. 284-288.

19. Alia, G. A VLSI modulo m multiplier / G. Alia, E. Martinelli // IEEE Transactions on Computers. - Washington, DC, USA, 1992. - Vol.40. - №7. - P. 873-878.

20. Efstathiou, C. Area-time efficient modulo 2n-l adder design / C. Efstathiou, D. Nikolos, J. Kalamatianos // IEEE Transactions on Circuits and

Systems II: Analog and Digital Signal Processing. - Washington, DC, USA, 1994.

- Vol.41. - №7. - P. 463-467.

21. Dugdale, M. VLSI implementation of residue adders based on binary adders / M. Dugdale // IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing. - Washington, DC, USA, 1992. - Vol.39. - №5. - P. 325-329.

22. Paliouras, V. A Low-Complexity RNS Multiplier / V. Paliouras, K Karagianni, T. Stouraitis // IEEE Workshop on Signal Processing Systems. -Washington, DC, USA, 2000. - P. 487-496.

23. Hiasat, A.A. High-speed and reduced-area modular adder structures for RNS / A.A. Hiasat // IEEE Transactions on computer. - Washington, DC, USA, 2002. - Vol.51. - № 1. - P. 84-89.

24. Skavantzos, A. New multipliers modulo 2N-1 / A. Skavantzos, P.B. Rao // IEEE Transactions on Computers. - Washington, DC, USA, 1992. - Vol.41. -№8.-P. 957-961.

25. Hiasat, A.A. New efficient structure for a modular multiplier for RNS / A.A. Hiasat // IEEE Transactions on computer. - Washington, DC, USA, 2000. -Vol.49.-№2.-P. 170-174.

26. Radhakrishnan, D. Novel approaches to the design of VLSI RNS multipliers / D. Radhakrishnan, Y. Yuan // IEEE Transactions on Circuits and Systems II: Analog and Digital Signal Processing. - Washington, DC, USA, 1992.

- Vol.39. -№i._ P. 52- 57.

27. Zimmermann, R. Efficient VLSI implementation of modulo 2N±1 addition and multiplication / R. Zimmermann // 14th IEEE Symposium on Computer Arithmetic. - Washington, DC, USA, 1999. - P. 158-167.

28. Hitz, M.A. Integer division in residue number systems / M.A. Hitz, E. Kaltofen // IEEE Transactions on computer. - Washington, DC, USA, 1995. -Vol.44. - №8. - P. 983-989.

29. Chiang, J.-S. A general division algorithm for residue number systems / J.-S. Chiang, Mi Lu // 14th IEEE Symposium on Computer Arithmetic. -Washington, DC, USA, 1991. - P. 76-83.

30. Hiasat, A.A. A high-speed division algorithm for residue number system / A.A. Hiasat, H.S. Abdel-Aty-Zohdy// ISCAS '95, IEEE International Symposium on Circuits and Systems. - Washington, DC, USA, 1995. - Vol.3. - P. 1996-1999.

31. Hiasat, A.A. Design and implementation of an RNS division algorithm / A.A. Hiasat, H.S. Abdel-Aty-Zohdy // 13th IEEE Symposium on Computer Arithmetic. - Washington, DC, USA, 1997. - P. 240-249.

32. Gamberger, D. New approach to integer division in residue number systems / D. Gamberger // 10th IEEE Symposium on Computer Arithmetic. -Washington, DC, USA, 1991. - P. 84-91.

33. Ulman, Z.D. Fast division in residue arithmetic, Communications / Z.D. Ulman, M. Czyzak, J.M. Zurada // IEEE Pacific Rim Conference on Communications, Computer and Signal Processing. - Washington, DC, USA, 1991. - Vol.2.-P. 696-699.

34. Гук, M. Ю. Аппаратные средства IBM PC / M. Ю. Гук // Энциклопедия. - 2-е изд. - СПб.: Питер, 2004. - 923 с.

35. Акулов, О. А. Информатика: учебник для вузов / О.А. Акулов, Н.В. Медведев. - М.: Изд- во «Омега -Л», 2009. - 574 с.

36. Хла Вин. Вычислители арифметических операций на нейронах / Хла Вин, Б. П. Добрица, С.С. Шевелев // Известия Юго-Западного государственного университета. - 2012. - №4 (43), - Ч. 2. - С. 11-16.

37. Самофалов, К.Г. Прикладная теория цифровых автоматов / К.Г. Самофалов, A.M. Романкевич, В.Н. Валуйский, [и др.]. — Киев.: Вища школа, 1987. — 375 с.

38. Яшкардин, В.Л. IEEE 754 - стандарт двоичной арифметики с плавающей точкой [Электронный ресурс] / В.Л. Яшкардин // SoftElectro. -2009. - Режим доступа: http://www.webcitation.org/66HxLoJLV .

39. Таненбаум, Э. Архитектура компьютера / Э. Таненбаум. - 4-е изд. -СПб.: Питер, 2005. - 699 с.

40. Waser, S. Introduction to Arithmetic for Digital Systems Designers / S. Waser, M.J. Flynn / Harcourt Brace College. - University of Michigan, 1982.

41. Чернодуб, A. H. Обзор методов нейроуправления / A. H. Чернодуб, Д. А. Дзюба // Проблемы программирования. - 2011. - № 2. - С. 79-94.

42. Калацкая, JI. В. Организация и обучение искусственных нейронных сетей: Экспериментальное учебное пособие. / JI. В. Калацкая, В. А. Новиков, В. С. Садов. - Минск: Изд-во БГУ, 2003. - 72 с.

43. Соловьев, В.В. Проектирование цифровых систем на основе программируемых логических интегральных схем / В.В. Соловьев. - М.: Горячая линия - Телеком, 2007. - 636 с.

44. Шевелев, С.С. Сумматор-вычитатель старшими разрядами вперед на нейронах / С.С. Шевелев // Известия Тульского государственного университета. - 2013. - № 4. - С. 155-162.

45. Солонина, А.И. Алгоритмы и процессоры цифровой обработки сигналов / А.И. Солонина, Д.А. Улахович, Д.А. Яковлев. - СПб.: БХВ-Петербург, 2001. - 464 с.

46. Пат. 2322688 Российская Федерация, МПК G 06 F 7/52. Ускоренный умножитель на нейронах / Шевелев С.С., Кобелев Н.С., Лопин В.Н., Кобелев В.Н., Шевелева Е.С., Фетисова Е.В. / заявитель и патентообладатель Курск. Курский государственный технический университет - № 2006110815/09; заявл. 03.04.2006; опубл. 20.04.2008, Бюл. № 11-21 с.

47. Пат. 2246752 Российская Федерация, МПК G 06 F 7/50. Параллельный сумматор-вычитатель на нейронах / Шевелев С.С. / заявитель и патентообладатель . Курск. Курский государственный технический университет - № 2003124022/09; заявл. 30.07.2003; опубл. 20.02.2005, Бюл. № 5- 15 с.

48. Пат. 2523942 Российская Федерация, МПК G 06 F 7/506, G 06 N 7/00. Параллельный сумматор-вычитатель на нейронах со сквозным переносом / Шевелев С.С., Солодовников Ф.М., Шикунов Д.А., Шикунова Е.С., Хла Вин / заявитель и патентообладатель Курск. Юго-Западный государственный университет - № 2012141444/08; заявл. 27.09.2012; опубл. 27.07.2014, Бюл. № 21 - 21 с.

49. Пат. 2205444 Российская Федерация, МПК G 06 F 7/50. Сумматор-вычитатель старшими разрядами вперед на нейронах / Шевелев С.С. / заявитель и патентообладатель Курск. Курский государственный технический университет - № 2002105816/09; заявл. 04.03.2002; опубл. 27.05.2003, Бюл. № 15 - 10 с.

50. Пат. 2292580 Российская Федерация, МПК G 06 F 7/57, G 06 F 7/483. Арифметический вычислитель / Шевелев С.С. / заявитель и патентообладатель Курск. Курский государственный технический университет -№2004136510/09; заявл. 14.12.2004; опубл. 27.01.2007, Бюл. №3-72 с.

51. Пат. 2316047 Российская Федерация, МПК G 06 F 15/76. Арифметико-символьный процессор / Шевелев С.С. / заявитель и патентообладатель Курск. Курский государственный технический университет -№2005140453/09; заявл. 23.12.2005; опубл. 27.01.2008, Бюл. № 3 - 200 с.

52. Пат. 4918636 США, МКИ G06 F 7/02. Схема сравнения набора двоичных чисел. Circuit for comparing a plurality of binary inputs / Iwata Jun, Nishikawa Takeshi, Nakamura Toshihiko / NEC Corp. - №289268; 3аявл.23.12.88; Опубл. 17.4.90; Приор.24.12.87, N 62-325201 (Япония); НКИ 364/715.06.

53. Пат. 2249845 Российская Федерация, МПК G 06 F 7/52. Умножитель на нейронах / Шевелев С.С., Стариков Р.В. / заявитель и патентообладатель Курск. Курский государственный технический

университет -№2003127815/09; заявл. 15.09.2003; опубл. 10.04.2005, Бюл. № 10-15 с.

54. Пат. 2249846 Российская Федерация, МПК G 06 F 7/52. Делитель на нейронах / Шевелев С.С., Тарасов A.B. / заявитель и патентообладатель Курск. Курский государственный технический университет - № 2003129961/09; заявл. 08.10.2003; опубл. 10.04.2005, Бюл. №10-20 с.

55. Пат. 2453910 Российская Федерация, МПК G 06 F 15/76. Вычислительная открытая развиваемая асинхронная модульная система ВОР AMC / Шевелев С.С. / заявитель и патентообладатель Курск. Юго-Западный государственный университет - № 2009113184/08; заявл. 08.04.2009; опубл. 20.06.2012, Бюл. № 17 - 81 с.

56. Хорошевский, В.Г. Архитектура вычислительных систем: учебное пособие для вузов / В.Г. Хорошевский. - М: Изд-во МГТУ им. Н.Э.Баумана, 2005.-512с.

57. Комарцова, Л.Г. Нейрокомпьютеры / Л.Г. Комарцова, A.B. Максимов. - М.: Изд-во МГТУ им. Н.Э.Баумана, 2005. - 399 с.

58. Галушкин, А.И. Теория нейронных сетей: учебное пособие для вузов / А.И. Галушкин. - М.: ИПРЖР, 2000. Кн. 1. - 416 с.

59. Злобин, В. К. Нейросети и нейрокомпьютеры / В. К. Злобин, В. Н. Ручкин. - СПб.: БХВ-Петербург, 2011. - 256 с.

60. Галушкин, А.И. Нейрокомпьютеры и их применение: учебное пособие для вузов / А.И Галушкина. - М.: ИПРЖР, 2000. Кн. 3. - 528 с.

61. Крутчинский, С.Г. Цифровые устройства комбинационного типа: учебное пособие по курсу "Микропроцессорная техника в системах управления" / С.Г. Крутчинский, B.C. Григорьев. - Таганрог: Изд-во ТТИ ЮФУ, 2008. - 88с.

62. Угрюмов, Е.П. Цифровая схемотехника: учебное пособие / Е.П. Угрюмов. - СПб.: БХВ-Петербург, 2007. - 800с.

63. Кнут, Д.Э. Искусство программирования / Д.Э. Кнут. - М.: Издательский дом « Вильяме », 2003. - 832 с.

64. Немудров, В. Системы на кристалле. Проектирование и развитие / В. Немудров, Г. Мартин. - М.: Техносфера, 2004. - 216 с.

65. Бройдо, B.JT. Вычислительные системы, сети, коммуникации: учебник для вузов / B.JI. Бройдо. - СПб.: Питер, 2005. - 224 с.

66. Павлов, В.П. Организация ЭВМ и систем / В.П. Павлов. - Самара: СГАУ, 2000. - 182 с.

67. Дмитриенко, В. Д. Основы теории нейронных сетей / В.Д. Дмитриенко, Н.И. Корсунов. - Белгород : БИИММАП, 2001. - 159 с.

68. Андрейчиков, A.B. Интеллектуальные информационные системы: учебник. / A.B. Андрейчиков, О.Н. Андрейчикова. - М.: Финансы и статистика, 2006. - 424 с.

69. Уоссермен, Ф. Нейрокомпьютерная техника. Теория и практика / Ф. Уоссермен. - М.: 2006. - 184 с.

70. Хомоненко, А. Д. Основы современных компьютерных технологий: учебное пособие / под ред. проф. А. Д. Хомоненко. - СПб.: КОРОНА принт, 2004.-448 с.

71. Романова Ю.Д. Информатика и информационные технологии : учебное пособие / Под ред. Ю. Д. Романовой. - 5-е изд., испр. и доп. - М.: Эксмо, 2011.-704 с.

72. Китаев, Ю. В. Основы цифровой техники: учебное пособие / Ю. В. Китаев. - СПб: СПбГУ ИТМО, 2007. - 87 с.

73. Нарышкин, А.К. Цифровые устройства и микропроцессоры: учебное пособие / А.К. Нарышкин. - М.: ACADEMA, 2006. - 320 с.

74. Кучумов А. И. Электроника и схемотехника: Учебное пособие/ А. И. Кучумов. - М.: Гелиос АРВ. 2004.- 336 с.

75. Андреев, A.B. Основы информатики и вычислительной техники: учебное пособие / A.B. Андреев, Б.И. Беккерман, В.И. Гриднев. - Ростов-на-Дону: Феникс, 2002. - 256 с.

76. Семенов, М.И. Архитектура компьютерных систем и сетей: учебное пособие / М.И. Семенов, И.Т. Трубилин, В.И. Лойко, Т.П. Барановская. - М.:

Финансы и статистика, 2004. - 256 с.

77. Пятибратов, А.П. Вычислительные системы, сети и телекоммуникации: учебник. / А.П. Пятибратов, Л.П. Гудыно, A.A. Кириченко. - М.: Финансы и статистика, 2005. - 736 с.

78. Жмакин, А.П. Архитектура ЭВМ. (+CD) / А.П. Жмакин. - СПб.: БХВ-Петербург, 2008. - 320 с.

79. Пухальский, Г.И. Проектирование микропроцессорных систем: учебное пособие для вузов. / Г.И. Пухальский. - СПб.: Политехника, 2001. -544 с.

80. Культин, Н. Delphi в задачах и примерах. (+CD) / Н. Культин, -СПб.: БХВ -Петербург, 2007. - 288 с.

81. Хомоненко, А.Д. Delphi 7 / А.Д. Хомоненко. - СПб.: БХВ-Петербург, 2006. - 1216 с.

82. Андреева, Е. В. Системы счисления и компьютерная арифметика: учебное пособие / Е.В. Андреева. - М.: Бином. Лаборатория знаний, 2004. -254 с.

83. Партыка, Т. Л. Вычислительная техника. Терминология: справочное пособие / Т. Л. Партыка, И.И. Попов. - М.: Изд-во стандартов, 2006. - 168 с.

84. Схемотехника электронных систем. Цифровые устройства/ В.И. Бойко, А.Н. Гуржий, В.Я. Жуйков, A.A. Зори, В.М. Спивак, В.В. Багрий,-СПб.: БХВ-Петербург, 2004. -512с.