Методы разработки архитектуры и ускоренного моделирования полностью программируемых низкоплотностных декодеров с использованием массивно-параллельных вычислений тема диссертации и автореферата по ВАК РФ 05.12.04, кандидат наук Башкиров, Алексей Викторович

• Башкиров, Алексей Викторович
• кандидат наук
• 2018

Оглавление диссертации кандидат наук Башкиров, Алексей Викторович

ВВЕДЕНИЕ..................................................... 6

1. ПУТИ ПОВЫШЕНИЯ ПОМЕХОУСТОЙЧИВОСТИ СОВРЕМЕННЫХ

РАДИОТЕХНИЧЕСКИХ СИСТЕМ ПЕРЕДАЧИ ДАННЫХ И ОСОБЕННОСТИ РЕАЛИЗАЦИИ LDPC-ДЕКОДЕРОВ НА ПЛИС........................................................ 26

1.1 Обзор и анализ современных помехоустойчивых кодов..... 26

1.2 Преимущества и недостатки низкоплотностных корректирующих

кодов....................................................... 35

1.2.1 Алгоритмы декодирования кодов с малой плотностью проверок

на четность с инвертированием бита и распросранения доверия..................................................... 40

1.2.2 Алгоритм распространения доверия.................. 45

1.3 Обзор современных LDPC-декодеров, реализуемых на ПЛИС, их

анализ и особенности построения оптимальной архитектуры..... 54

1.3.1 Параметры и характеристики LDPC-декодеров, реализованных на

основе ПЛИС................................................. 54

1.3.2 Применение ПЛИС для архитектурной реализации LDPC-

декодеров................................................... 59

1.3.3 Сравнение существующих ПЛИС от Altera и Xilinx для

реализации полностью программируемых LDPC-декодеров......... 61

1.3.4 Перспективы развития в области проектирования LDPC-

декодеров на базе ПЛИС в ближайшее десятилетие.............. 75

1.4 Цели и задачи исследования............................ 76

2. МАТЕМАТИЧЕСКОЕ ОБЕСПЕЧЕНИЕ МОДЕЛИРОВАНИЯ LDPC-

ДЕКОДЕРОВ РАДИОТЕХНИЧЕСКИХ СИСТЕМ В ГЕТЕРОГЕННЫХ ВЫЧИСЛИТЕЛЬНЫХ СРЕДАХ....................................... 80

2.1 Моделирование источников сообщений.................... 80

2.2 Моделирование источника помех......................... 81

3

2.3 Моделирование процесса коррекции ошибок, возникающих при

передаче информации.............................................. 96

2.3.1 Оценка параметров, характеризующих качество системы

помехоустойчивого кодирования.................................... 96

2.3.2 Способы обеспечения статистической устойчивости оценок

моделируемых параметров......................................... 100

2.4 Теория графов и их раскраска, для управления памятью в полностью

программируемой архитектуре LDPC-декодера....................... 103

2.4.1 Принимаемые определения и обозначения из теории графов ... 103

2.4.2 Раскраска графа....................................... 105

2.4.3 Декодирование в нецикличном графе..................... 106

2.4.4 Работа алгоритма декодирования распространения доверия (ВР) и

его модификация................................................. 110

2.5 Основные выводы главы..................................... 112

3. РЕАЛИЗАЦИЯ МОДЕЛЕЙ ПОМЕХОУСТОЙЧИВЫХ РАДИОТЕХНИЧЕСКИХ СИСТЕМ ПЕРЕДАЧИ ДАННЫХ, РЕАЛИЗОВАННЫХ В ГЕТЕРОГЕННЫХ ВЫЧИСЛИТЕЛЬНЫХ СИСТЕМАХ С LDPC-KOДИРОВАНИЕМ.................................... 114

3.1 Выбор и обоснование аппаратной платформы и среды разработки 114

3.2 Особенности и методы обеспечения производительности вычислений

в гетерогенных системах......................................... 121

3.2.1 Проблемы передачи данных на уровне хост - вычислитель.... 121

3.2.2 Проблемы случайного доступа к памяти и высокой латентности

глобальной памяти............................................... 131

3.3 Модель параллелизма, применяемая при декодировании........ 134

3.4 Способ повышения скорости расчетов, выполняемых при

моделировании корректирующего низкоплотностного кодирования в однопроцессорных гетерогенных системах.......................... 141

3.5 Основные выводы главы..................................... 147

4

4. ПРОБЛЕМЫ ПРОЕКТИРОВАНИЯ ПОЛНОСТЬЮ

ПРОГРАММИРУЕМЫХ ПАРАЛЛЕЛЬНЫХ LDPC-ДЕКОДЕРОВ НА ПЛИС.......................................................... 149

4.1 Вычисления, производимые в узлах декодера............... 149

4.1.1 Работа функционального блока проверки при аппроксимации

алгоритма Min-Sum............................................. 151

4.1.2 Применение квантования для снижения сложности

декодирования................................................. 153

4.1.3 Применение квантования в функциональном блоке расчета

переменной и в проверочном блоке.............................. 156

4.2 Требования к памяти LDPC-декодера, реализованного на ПЛИС. 160

4.2.1 Управляющая память для матрицы проверки на четность. 160

4.2.2 Организация памяти для хранения данных.............. 161

4.2.3 Реализация гибкого обращения к памяти............... 162

4.3 Сравнение сложности реализации различных перестановочных сетей

для организации памяти в архитектуре полностью параллельного LDPC-декодера, реализованного на ПЛИС.............................. 164

4.4 Реализация полностью программируемого LDPC-декодера на ПЛИС 165

4.4.1 Аппаратная архитектура реализации полностью

программируемого LDPC-декодера на ПЛИС........................ 165

4.4.2 Алгоритм планирования и переадресации............... 167

4.4.3 Реализация LDPC-декодера, реализованного на

ПЛИС.......................................................... 168

4.4.4 Проверка производительности исправления ошибок...... 170

4.5 Основные выводы главы................................... 172

5. РАЗРАБОТКА АРХИТЕКТУРЫ ПРОГРАММИРУЕМОГО,

ПОЛНОСТЬЮ И ЧАСТИЧНО ПАРАЛЛЕЛЬНОГО LDPC-ДЕКОДЕРА С ОПТИМАЛЬНЫМ РАСПРЕДЕЛЕНИЕМ ПАМЯТИ............................. 174

5.1 Обзор общепринятой архитектуры LDPC-декодера............ 174

5.2 Организация процедуры исправления ошибок модифицированного

5

многопорогового декодера........................................ 179

5.3 Сравнение и обобщение архитектур декодеров................ 182

5.3.1 Сравнение программируемых и фиксированных декодеров... 182

5.3.2 Сравнение сложности управления различными архитектурами

декодеров....................................................... 185

5.3.3 Итоговое сравнение архитектур декодеров............... 185

5.4 Обобщение программируемого подхода........................ 189

5.5 Основные выводы главы..................................... 189

6. ПРАКТИЧЕСКОЕ ПРИМЕНЕНИЕ И ВНЕДРЕНИЕ ПРЕДЛОЖЕННЫХ МЕТОДОВ И СРЕДСТВ МОДЕЛИРОВАНИЯ LDPC-КОДЕКОВ С ИСПОЛЬЗОВАНИЕМ МАССИВНО-ПАРАЛЛЕЛЬНЫХ ВЫЧИСЛЕНИЙ... 191

6.1 Архитектура разработанного программного обеспечения....... 191

6.1.1 Создание и поддержка библиотек моделирования.......... 191

6.1.2 Разработка тестовой моделирующей оболочки (ТМО)....... 195

6.2 Результаты моделирования помехоустойчивых радиотехнических

систем с LDPC-кодеком в гетерогенных системах................... 202

6.3 Результаты повышения производительности вычислений в

гетерогенных системах различной конфигурации.................... 205

6.4 Результаты, полученные при решении производственных задач. 211

6.5 Основные выводы главы..................................... 216

ЗАКЛЮЧЕНИЕ...................................................... 218

СПИСОК СОКРАЩЕНИЙ И УСЛОВНЫХ ОБОЗНАЧЕНИЙ........................ 221

СПИСОК ЛИТЕРАТУРЫ............................................... 223

ПРИЛОЖЕНИЕ А. Пояснение функционирования разработанной архитектуры программируемого LDPC-декодера, реализованного на ПЛИС 252 ПРИЛОЖЕНИЕ Б. Акты внедрения результатов диссертации............ 260

6

Введение диссертации (часть автореферата) на тему «Методы разработки архитектуры и ускоренного моделирования полностью программируемых низкоплотностных декодеров с использованием массивно-параллельных вычислений»

ВВЕДЕНИЕ

Актуальность темы исследования. В настоящее время наблюдается бурный рост и развитие систем передачи данных с лавинообразным увеличением объема передаваемой и принимаемой информации. Развитие спутникового вещания и телефонии, наземного телевизионного и мобильного вещания, кабельных, локальных и городских сетей (LAN/MAN) и др. невозможно без развития средств помехоустойчивого кодирования как на уровне алгоритмизации, так и на аппаратном уровне. Скорость и объем передачи данных через вышеуказанные радиоэлектронные сети растет почти по экспоненциальной зависимости, как и зашумленность частотного диапазона, что приводит к новым, все более жестким требованиям к надежности передачи данных. Одним из главных методов защиты передаваемой информации от искажения и потерь является помехоустойчивое кодирование. Кодеры и декодеры - это, бесспорно, наиважнейшая часть архитектуры построения любых линий цифровой передачи данных с особыми требованиями к надежности исправления ошибок.

При проектировании радиотехнической системы, надежно защищенной от помех, перед разработчиками стоит проблема выбора помехоустойчивого корректирующего кодека, при этом необходимо учитывать множество ограничений на системном и аппаратном уровне и требований стандартов передачи данных. Поиск оптимального варианта требует многократного и ресурсоемкого моделирования кодеков с помощью высокопроизводительных ЭВМ. Применение кодеков, построенных на известных, зачастую устаревших алгоритмах, не может обеспечить требуемой надежности передачи возрастающего потока данных и требований к сокращению временных и аппаратных затрат моделирования при разработке современных радиотехнических систем. Вышеизложенная проблема порождается большой вычислительной сложностью надежных современных алгоритмов, способных обеспечивать требуемую вероятность ошибки при декодировании огромных потоков информации. Процесс верификации работы кодеков стандартными средствами, входящими в состав

7

современных программных комплексов, занимает значительную часть процесса проектирования и не всегда обеспечивает нахождение всех ошибок RTL-модели будущего устройства, в нашем случае декодера, что требует поиска усовершенствований.

Декодеры для корректирующих кодов с малой плотностью проверок на четность (LDPC) стали в последнее десятилетие популярными в системах связи, благодаря их высокой производительности и возможности параллельной аппаратной реализации. Программируемые логические интегральные схемы (ПЛИС) идеально подходят для мелкосерийного выпуска LDPC-декодеров благодаря возможности их перепрограммирования. Это делает применение ПЛИС экономически более эффективным, чем применение специализированных интегральных схем. В последние годы опубликовано большое число научных работ, посвященных этой проблематике, которые существенно различаются с точки зрения выбора способа реализации архитектуры декодера и критериев оценки производительности, что затрудняет их сравнение, анализ и оценку пригодности для внедрения в той или иной системе связи. Поэтому необходимо провести всесторонний анализ существующей предметной области с выработкой рекомендаций, методов и средств по улучшению качества моделирования и проектирования архитектуры и аппаратной реализации LDPC-декодеров на базе ПЛИС [24, 26, 31].

В свете всего вышесказанного, проблема разработки новых методов и средств, обеспечивающих повышение качества моделирования

помехоустойчивых кодеков и реализации их на ПЛИС, с возможностью обеспечения декодирования произвольного LDPC-кода, является актуальной.

Мировая практика построения таких систем подразумевает распараллеливание процедур вычислений, а, следовательно, требует применения гетерогенных вычислений с задействованием графических процессоров (ГП). В стандартных же средствах моделирования ГП или GPU (Graphics Processing Unit) для исследования современных низкоплотностных кодеков не задействуется, а загружается исключительно ЦП (центральный процессор) или (CPU - Central

8

Processing Unit). Высокая производительность ГП по сравнению с ЦП при решении этой задачи достигается за счет использования массивно-параллельной архитектуры ГП. Такой подход позволяет при разработке и моделировании помехоустойчивых радиотехнических систем существенно сократить временные затраты на моделирование при сохранении его точности (т.е. при заданной вероятности ошибки, полноты верификации и др.).

При оценке степени научной разработанности темы следует иметь в виду, что методика помехоустойчивого кодирования, в том числе с использованеим низкоплотностных кодов, является глубоко проработанной не только зарубежными, но и отечественными учеными и специалистами и, в частности, детально представлена в работах Овечкина Г.В., Золотарёва В.В., Зяблова В.В., Р. Морелоса-Сарагосы, Д. Маккея. Работы ученых: Борисова Ю.П., Комашницкого В.И., Голяницкого И.А., Хорафас Д.Н. посвящены вопросам математического моделирования структурных частей радиотехнических средств, а труды Быкова В.В., Васильева К.К., Поляка Ю.Г. и Нила Р. посвящены практическому имитационному моделированию на ЭВМ.

Однако, следует отметить лишь поверхностное упоминание о применении метода распараллеливания при решении задач моделирования LDPC-кодеков в части работ зарубежных авторов, а именно Chang C., Cavallaro J.R., Wang G., Falcao G., Wu Q., Kang S. Причем в этих известных исследованиях делается акцент на моделировании в гетерогенных системах уже давно известных помехоустойчивых кодов, применительно к устаревшим стандартам передачи данных. Вопросы моделирования кодеков, взаимосвязи модели с особенностью реализации ее в гетерогенной системе в литературе практически не рассматриваются или рассматриваются поверхностно, а приводимых данных недостаточно для их применения в решении конкретных практических задач. Не существует также общей практики создания на ПЛИС гибкой (перепрограммируемой) архитектуры LDPC-декодера, способного декодировать произвольный низкоплотностный код, а проверка приведенных в работах зарубежных авторов результатов моделирования LDPC-кодеков в гетерогенных

9

системах крайне затруднительна в связи с высокими аппаратными требованиями и применением программно-аппаратной архитектуры CUDA (Compute Unified Device Architecture) (Kang S., Cheng S., Falcao G., Wang G.). В связи с изложенным выше, степень проработанности данной научно-практической области следует признать явно недостаточной.

Работа была выполнена в рамках одного из основных научных направлений ФГБОУ ВО «Воронежский государственный технический университет» «Перспективные радиоэлектронные и лазерные устройства и системы передачи, приема, обработки и защиты информации» и ГБ НИР 2013.17 «Исследование и разработка методов оптимального проектирования устройств и комплексов радиоэлектронных средств».

Цель и задачи исследования. Целью диссертационного исследования являлась разработка методов, алгоритмов и средств ускоренного проектирования различных низкоплотностных декодеров, применяемых в радиотехнических средствах, работающих во всевозможных стандартах связи.

Для достижения поставленной цели, решались следующие задачи:

1. Анализ известных методов эмпирического исследования параметров и характеристик LDPC-кодов и поиск возможных путей оптимизации работы известных алгоритмов низкоплотностного кодирования и декодирования с точки зрения их моделирования в массивно-параллельных гетерогенных вычислительных системах;

2. Анализ современных LDPC-декодеров, реализуемых на основе ПЛИС, пригодных для работы во всех современных и вновь разрабатываемых стандартах связи, и особенностей построения оптимальной архитектуры таких декодеров. Разработка рекомендаций для разработчиков по использованию архитектуры ПЛИС для построения программируемых декодеров;

3. Формирование математических моделей, позволяющих реализовывать алгоритмы декодирования LDPC-кодов при моделировании декодеров в гетерогенных массивно-параллельных вычислительных системах;

10

4. Разработка новой методики моделирования помех, соответствующей реальным воздействиям источников искажений на передаваемую информацию, пригодной для использования на уровне отдельных процессорных элементов ГП и отвечающей требованиям к организации массивно-параллельных вычислений;

5. Разработка методики моделирования низкоплотностных кодеков, ориентированной на массивно-параллельные вычисления, учитывающей особенности выбранной аппаратной платформы реализации и позволяющей обеспечить более высокую производительность вычислений в сравнении с известными;

6. Реализация моделей и алгоритмов функционирования полностью программируемого параллельного LDPC-декодера на ПЛИС;

7. Выбор перестановочной сети, позволяющей организовать оптимальное обращение к памяти, используемой для хранения матрицы проверки на четность, данных работы декодера, внешней памяти. Сравнение сложности реализации различных перестановочных сетей при построении архитектуры гибкого LDPC-декодера на ПЛИС;

8. Численная оценка аппаратной сложности реализации архитектуры LDPC-декодера с точки зрения общего количества базовых логических элементов, блоков памяти и количества цифровых сигнальных процессоров DSP48;

9. Оценка временного выигрыша, получаемого от предложенного в работе метода массивно-параллельных вычислений по сравнению с общепринятым подходом при помощи имитационного моделирования с использованием разработанных программных средств;

10. Разработка архитектуры полностью программируемого декодера для однофазной передачи сообщений и многоуровневого декодирования, позволяющего декодировать произвольные LDPC-коды с использованием оптимального алгоритма управления декодером и его памятью.

Научная новизна результатов исследования. В работе были получены следующие теоретические и практические результаты, которые характеризуются научной новизной:

11

1. Архитектура декодера, реализованного по алгоритму распространения доверия, оптимизированная для моделирования в массивно-параллельных вычислителях с использованием графического процессора, позволяющая повысить производительность расчетов за счет применения схем параллельных вычислений.

2. Методика генерирования помех, реализованная на системном уровне графического процессора, применяемая для исследования параметров и характеристик низкоплотностных кодеков с применением массивнопараллельных вычислений, позволяющая инициализировать потоковые генераторы псевдослучайных чисел (ГПСЧ) при снижении числа итеративных обращений к внешнему регистру состояний, что обеспечивает более высокую производительность.

3. Методика моделирования LDPC-декодера в гетерогенной

(однопроцессорной) системе, позволяющая предварительно оценить производительность вычислений на центральном и графическом процессорах и увеличить производительность расчетов, благодаря перераспределению потоков вычислений и отведению их части с графического на центральный процессор.

4. Архитектура полностью программируемого LDPC-декодера со специализированной возможностью реализации на ПЛИС, отличающаяся уменьшением сложности обращения к памяти, в сравнении с другими известными архитектурами, что достигается за счет применения двухпортовой памяти вместо однопортовой и применения перестановочной сети Бенеша, не используемой в известных из открытых источников программируемых декодерах.

5. Полностью программируемая параллельная архитектура LDPC-декодера с уменьшением сложности реализации, что достигнуто за счет уменьшения количества требуемых блоков памяти (^ вместо Зр) сокращения числа перестановочных связей с четырех до двух, и отказа от использования в схеме мультиплексоров.

6. Полностью программируемая архитектура декодера, способная декодировать произвольные LDPC-коды, отличающаяся высокой пропускной

12

способностью, не имеющая проблем доступа к памяти, а также поддерживающая произвольный набор LDPC-кодов со структурированной или случайной матрицей проверки на четность.

Теоретическая значимость работы заключается в постановке проблемы моделирования низкоплотностных кодеков, применяемых в современных помехоустойчивых радиотехнических системах связи, при разработке моделей и алгоритмов, позволяющих реализовывать алгоритмы декодирования низкоплотностных кодов в гетерогенных массивно-параллельных вычислительных системах, при реализации на ПЛИС программируемого параллельного LDPC-декодера, способного декодировать произвольный низкоплотностный код. Теоретическая значимость исследования подтверждается применением полученных результатов при выполнении научноисследовательских работ, в рамках ГБ НИР 2013.17 «Исследование и разработка методов оптимального проектирования устройств и комплексов радиоэлектронных средств». Полученные теоретические сведения используются в процессе преподавания дисциплин, читаемых в ФГБОУ ВО «Воронежский государственный технический университет» для бакалавров направлений 11.03.03 «Конструирование и технология электронных средств» (профиль «Проектирование и технология радиоэлектронных средств»), 12.03.01

«Приборостроение» (профиль «Приборостроение») и 11.04.03 «Конструирование и технология электронных средств» (магистерская программа «Автоматизированное проектирование и технология радиоэлектронных средств специального назначения»).

Практическая значимость полученных в диссертационном исследовании результатов состоит в разработанных методиках и архитектурных решениях, которые позволили значительно сократить время на моделирование низкоплотностных декодеров, а также получить универсальные архитектуры программируемых LDPC-декодеров, оптимально подходящие для реализации на ПЛИС.

13

Предложенные технические решения использованы в ряде проектных и производственных задач, а также в работах по определению направлений и путей совершенствования радиоприемных и радиопередающих средств, при обосновании тактико-технических требований к радиоэлектронным изделиям на ведущих предприятиях радиотехнического комплекса Воронежской области и г. Москвы, а именно: АО «Концерн «Созвездие» (г. Воронеж), ОАО

«Электросигнал» (г. Воронеж), АО «НВП «ПРОТЕК» (г. Воронеж), АО «ИРКОС» (г. Москва), АО «Воронежское центральное конструкторское бюро «Полюс» (г. Воронеж). На полученный в работе способ организации массивно-параллельных вычислений при моделировании помехоустойчивых низкоплотностных кодеков в радиотехнических системах получен патент на изобретение № RU 2604985, зарегистрированный Федеральной службой по интеллектуальной собственности

20.12.2016.

Методология и методы исследования. Исследования основаны на применении методов теории систем передачи информации, элементов теории обработки и моделирования цифрового сигнала, теории вероятностей и математической статистики, методов массивно-параллельных вычислений на ЭВМ, теории арифметики чисел с плавающей точкой, элементов теории верификации и программирования на языке С++.

Положения, выносимые на защиту:

1. Архитектура декодера низкоплотностного кода (ҖУ,Х),

функционирующего по алгоритму распространения доверия, которая реализуется с применением массивно-параллельных вычислений на графическом процессоре по модифицированной схеме, отличием которой является применение дополнительных процессорных элементов (Л^*У). Проведенные эмпирические изыскания показали получение выигрыша в производительности вычислений в среднем в 1,87 раза, в сравнении с традиционной архитектурой для кодов (96,3,6)...(9972,3,6).

2. Методика моделирования помех, реализованная на уровне отдельных элементов графического процессора, которая ограничивает коммуникационные

14

взаимодействия уровней центральный процессор - графический процессор и позволяет повысить производительность вычислений за счет сокращения обращений к внешнему регистру состояний генератора помех. Проводимые в ходе диссертационной работы эмпирические исследования показали выигрыш производительности на 27% в сравнении со стандартной организацией вычислений.

3. Разработанная методика ускоренных вычислений, производимых на графическом процессоре при моделировании низкоплотностных кодеков, позволяющая минимизировать влияние на них низкой пропускной способности интегрированной в ГП памяти, отличающаяся минимизацией обращений в момент вычисления к этим областям памяти и использованием процедур кэширования. Прирост производительности, оцененный эмпирическим путем, для кодов 90<N<10000 составил 11%.

4. Модификация общепринятой модели гетерогенных вычислений, проводимых при моделировании низкоплотностных кодеков, обеспечивающая повышение производительности расчетов за счет распараллеливания и отведения потока вычислений на центральный процессор, который в общепринятой системе не задействуется. Такой подход показал выигрыш в 41% для длин кода 90<N<273 и 21% для 273<N<3000.

5. Получаемые эмпирическим путем результаты моделирования низкоплотностных кодеков полностью соответствуют известным, приведенным, в частности, в работах Р. Морелос-Сарагоса. При этом получен выигрыш в производительности предложенных гетерогенных вычислений в сравнении с общепринятыми при моделировании кодов (96,3,6)...(9972,3,6) в среднем в 1,1-5,3 раза для декодера, работающего по алгоритму с инвертированием бита, и в 6,4 раза - для декодера, работающего по алгоритму распространения доверия.

6. Разработанная упрощенная архитектура LDPC-декодера, реализуемого на ПЛИС, с уменьшением сложности обращений к памяти, что достигнуто благодаря применению перестановочной сети Бенеша и двухпортовой памяти. Упрощение архитектуры и ее эффективность была подтверждена сравнением

15

разработанной архитектуры с известными по всем значимым параметрам и проведением моделирования для набора LDPC-кодов разной длины.

7. Синтезированная архитектура LDPC-декодера, способная работать с произвольным низкоплотностным кодом, что подтверждается имитационным моделированием набора структурированных и неструктурированных кодов с измерением скорости возникновения битовых ошибок при их декодировании.

Степень достоверности и апробация результатов. Достоверность результатов подтверждается применением общепринятых стандартных методик и известных моделей для исследования показателей декодеров, работающих с LDPC-кодами, известных методов проверки статистической достоверности получаемых в процессе исследований результатов, сопоставлением полученных результатов эмпирических исследований с известными данными отечественных и зарубежных авторов. Основные положения и результаты диссертационной работы докладывались и обсуждались на следующих конференциях, совещаниях и семинарах: на Всероссийской научно-технической конференции «Современные проблемы радиоэлектроники» (Красноярск, 2006, 2010-2016); на Международном симпозиуме «Надежность и качество» (Пенза, 2011-2017); XVIII Международной научно-технической конференции «Радиолокация, навигация, связь - RLNC 2012» (Воронеж); Международной научно-практической конференции «Охрана, безопасность, связь - 2013» (Воронеж, 2013); 18-й Международной научнотехнической конференции «Проблемы передачи и обработки информации в сетях и системах телекоммуникации» (Рязань, 2015); Международной конференции Российской научной школы и Форума «Системные проблемы надежности, качества, компьютерного моделирования, информационных и электронных технологий в инновационных проектах (Инноватика)» (Сочи, 2005, 2006-2014); Международной конференции «International Conference on Recent Advances in Engineering, Technology and Applied Sciences» (USA, Detroit 2017).

По результатам работы получен патент на изобретение № RU 2604985, зарегистрированный Федеральной службой по интеллектуальной собственности

20.12.2016, и зарегистрировано программное средство в государственном

16

информационном фонде неопубликованных документов ФГАНУ «ЦИТиС» №50201450816 от 04.12.2014.

Публикации. По теме диссертационного исследования опубликовано в общей сложности 75 печатных работ, в том числе 37 - в изданиях, рекомендованных ВАК РФ, 2 статьи в журналах, входящих в SCOPUS, в 2014 и в 2016 годах опубликованы 2 монографии.

Структура и объем работы. Диссертационная работа состоит из введения, шести глав, заключения, списка литературы, включающего 254 наименования. Основная часть работы изложена на 259 страницах, содержит 75 рисунков и 13 таблиц.

В первой главе диссертационного исследования проведен анализ положений теории кодирования в целом и преимуществ низкоплотностных кодеков в частности. Рассмотрено место низкоплотностного помехоустойчивого кодирования в радиотехнических комплексах передачи информации, проведена классификация помехоустойчивых кодов с рассмотрением их свойств, применимости, преимуществ и недостатков, а также перспектив развития в дальнейшем в разных стандартах радиосвязи.

Благодаря своей энергоэффективности низкоплотностные коды нашли в современной аппаратуре очень широкое применение. В первой главе приведен список международных технических стандартов в области радиотехники и электроники, которые рекомендуют применение именно низкоплотностных кодов.

Далее подробно рассматриваются алгоритмы декодирования низкоплотностных кодов с малой плотностью проверок на четность, нашедшие наибольшее распространение в современных стандартах радиосвязи, подходящие для программной реализации и эмпирического моделирования, а именно:

- алгоритм BF (Bit Flip) с инвертированием бита (с жесткими решениями);

- логарифмическая версия алгоритма BP (logBP);

- алгоритм BP (Belief Propagation) распространения доверия (с мягкими решениями).

17

Эмпирически оценена эффективность применения данных алгоритмов для декодирования низкоплотностных кодов разной длины.

Сделан вывод о целесообразности применения массивно-параллельных вычислений с использованием ГП графического ускорителя при декодировании на основе проведенного анализа алгоритмов декодирования, используемых в низкоплотностных кодеках. При этом, кроме центрального процессора, задействуется и графический процессор, в качестве дополнительной вычислительной мощности, что дает основание считать такую вычислительную систему - гетерогенной, дающей значительный рост производительности вычислений, зависящий от длины кода N и вида низкоплотностного алгоритма.

Применительно к оптимизации системы организации помехоустойчивого кодирования на начальном этапе проектирования радиоэлектронного комплекса рассматривается проблема моделирования LDPC-кодеков. Анализ показывает, что универсальные математические средства (такие как пакет MATLAB) малопригодны для решения подобных задач по целому ряду причин. Они:

1) недостаточно оптимизированы для решения специфических задач и существенно уступают пользовательской реализации в производительности;

2) невозможно или крайне затруднительно прямое использование фрагментов кода программ моделирования или всего кода в целом (программноаппаратная архитектура CUDA не поддерживает рекурсии и имеет ряд других ограничений);

3) весьма дороги, что существенно затрудняет их практическое использование для решения представленных в диссертации проблем.

Показана перспективность применения массивно-параллельных гетерогенных вычислительных систем для решения проблем моделирования низкоплотностных кодеков.

Проведен обзор современных LDPC-декодеров, реализуемых на основе ПЛИС с рассмотрением их параметров и характеристик. Анализ ПЛИС, производимых ведущими производителями (компаниями Xilinx и Altera), показал ряд их сходств и различий. Предложен метод примерной оценки структуры

18

ПЛИС, основанный на анализе фундаментальных строительных блоков, а именно 4LUT и FF. Предложена схема проектирования декодеров, созданная с учетом анализа большого числа характеристик и параметров LDPC-декодеров, реализуемых на ПЛИС, с практическими рекомендациями для разработчиков на каждом этапе проектирования.

Во второй главе рассматриваются способы и методы оценки основных параметров, которые характеризуют качество систем кодирования. Адекватная аналитическая оценка таких параметров на практике является затруднительной, поэтому в процессе организации имитационного моделирования был предложен набор математических моделей, который включает в себя имитационную модель декодера и источника помех. Такой набор моделей позволил оптимизировать систему помехоустойчивого кодирования на этапе начального проектирования системы передачи информации.

Для оценки показателей кодеков предложено использовать метод нулевых векторов, что позволяет не учитывать модель источника сигнала и модель кодера, благодаря линейности низкоплотностных кодов.

Создана модель генератора псевдослучайных чисел, от которого напрямую зависит адекватность полученных результатов моделирования и их соответствие реальным условиям передачи информации. Разработана модель двоичного симметричного канала (ДСК) с применением генератора псевдослучайных чисел (ГПСЧ) и действием в канале аддитивного белого гауссовского шума (АБГШ), для повышения точности и производительности моделирования при проектировании декодеров. Так, предложенный в работе генератор псевдослучайных чисел имеет период 2 , а применяемый на практике для среды проектирования Visual C++ генератор rand имеет период 232. Проведенные эмпирические сравнения этих генераторов показали лучшие результаты моделирования. С использованием преобразования Бокса-Мюллера были получены результаты, более близкие к результатам, отраженным в работах Р. Морелос-Сарагоса.

Список литературы диссертационного исследования кандидат наук Башкиров, Алексей Викторович, 2018 год

СПИСОК ЛИТЕРАТУРЫ

1. Бараш Л.Ю. Генерация случайных чисел и параллельных потоков случайных чисел для расчетов Монте-Карло. / Л.Ю. Бараш, Л.Н. Щур // Моделирование и анализ информационных систем. 19. 2012. С.145-162.

2. Бараш Л.Ю. О генерации параллельных потоков псевдослучайных чисел. / Л.Ю. Бараш, Л.Н. Щур // Программная инженерия. 1. 2013. С.24-32.

3. Баркалов К. А. Методы параллельных вычислений. Н. Новгород: Изд-во Нижегородского госуниверситета им. Н.И. Лобачевского, 2011. 124 с.

4. Башкиров А.В. Проектирование структуры ячейки памяти оперативного запоминающего устройства статического типа на 256К слов. /

А.В. Башкиров, А.В. Муратов, А.А. Пирогов // Системные проблемы надежности, качества, информационных и электронных технологий: материалы Междунар. конф. и Рос. науч. школы. -М.: Радио и связь. - 2006. - Ч 4. Т.1. - С.12-14.

5. Башкиров А.В. Модели использования функциональных виртуальных прототипов / А.В. Башкиров, В.Г. Небогин // Системные проблемы надежности, качества, информационных и электронных технологий: материалы междунар. конф. и Российской науч. школы. -М.: Радио и связь. - 2006. - Ч.4. Т.1. - С.38-42.

6. Башкиров А.В. Новый подход к функциональной верификации / А.В. Башкиров, И.А. Суворин // Системные проблемы надежности, качества, информационных и электронных технологий: материалы междунар. конф. и Российской науч. школы. -М.: Радио и связь. - 2006. - Ч.4. Т.1. - С.45-50.

7. Башкиров А.В. Разработка новой концепции общего языка описания аппаратуры при схемотехническом проектировании / А.В. Башкиров // Системные проблемы надежности, качества, информационных и электронных технологий: материалы междунар. конф. и Российской науч. школы. -М.: Радио и связь. - 2006. - Ч.4. Т.1. - С.104-109.

224

8. Башкиров А.В. Проектирование структуры быстродейтсвующих сумматоров / А.В. Анохин, А.В. Башкиров // Современные проблемы радиоэлектроники: сб. науч. тр. - М.: Радио и связь. - 2006. - С.490-493.

9. Башкиров А.В. Новая концепция языка описания аппаратуры VHDL при проектировании систем на кристалле / А.В. Башкиров, А.В. Муратов,

В. А. Муратов // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика-2007): материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2007. -

Ч.2. Т.3. - С.11-15.

10. Башкиров А.В. Основные типы аналогово-цифровых преобразователей, принципы их работы, преимущества и недостатки / А.В. Башкиров, Б.Л. Гусев, В.С. Тарасов // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика-2007): материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2007. -

Ч.2. Т.3. - С.41-50.

11. Башкиров А.В. Новые критерии достижения высокой степени покрытия верификационным кодом при проектировании систем на кристалле / Н.В. Астахов, А.В. Башкиров // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика-2007): материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2007. -

Ч.2. Т.3. - С.136-141.

12. Башкиров А.В. Повышение быстродействия алгоритмов функционального тестирования систем на кристалле / А.В. Башкиров, М.А. Ромащенко // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика-2007): материалы междунар. конф. и

225

Российской науч. школы. -М.: Энергоатомиздат. - 2007. - Ч.2. Т.3. - С.147150.

13. Башкиров А.В. Анализ современных САПР тестирования интегральных схем / А.В. Башкиров, А.В. Муратов, К.Н. Сотникова // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах (Инноватика-2007): материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2007. - Ч.2. Т.3. - С.455463.

14. Башкиров А.В. Иерархия моделей БИС на этапе функциональнологического проектирования / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов // Современные проблемы радиоэлектроники: труды всероссийской науч.-техн. конф. — Красноярск ИПК СФУ. — 2008. — С.18-21.

15. Башкиров А.В. Проблема схемотехнического моделирования и верификации ИМС / А.В. Анохин, А.В. Башкиров, В.В. Сумин // Современные проблемы радиоэлектроники: труды всероссийской науч.-техн. конф.— Красноярск ИПК СФУ. — 2008. — С.435-438.

16. Башкиров А.В. Перспективные алгоритмы цифровой обработки

сигналов (ЦОС) / А.В. Башкиров, А.Д. Власов, Д.Г. Доматырко // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.:

Энергоатомиздат. - 2008. - Ч.4. - С.98-102.

17. Башкиров А.В. Вычислительные заготовки при разработке СБИС /

А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов, В. А. Муратов // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.:

Энергоатомиздат. - 2008. - Ч.4. - С.308-313.

226

18. Башкиров А.В. Основные направления повышения эффективности обработки цифровых сигналов при помощи быстрых алгоритмов / А.В. Анохин, А.В. Башкиров, Ю.В. Дьячков, О.Н. Чирков // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2008. - Ч.4. -

С.313-315.

19. Башкиров А.В. Тенденции развития цифровой техники в условиях применения программируемой логики / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2009. - Ч.4. - С.146-153.

20. Башкиров А.В. Особенности проектирования ПЛИС с микромощным потреблением / Н.В. Астахов, А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2009. - Ч.4. - С.153-159.

21. Башкиров А.В. Новые подходы к процессу описания структуры проекта в САПР WEBPACK ISE / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков, М.Ю. Чепелев // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2009. - Ч.4. - С.159-166.

22. Башкиров А.В. Синтез цифровых устройств на базе плис Xilinx / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах:

227

материалы междунар. конф. и Российской науч. школы. -М.:

Энергоатомиздат. - 2009. - Ч.4. - С.166-172.

23. Башкиров А.В. Специфика разработки ПЛИС с микромощным

потреблением / А.В. Башкиров, С.Ю. Белецкая, Ю.В. Дьячков // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.:

Энергоатомиздат. - 2009. - Ч.4. - С.172-177.

24. Башкиров А.В. Программируемые пользователем вентильные матрицы и программируемые логические блоки / А.В. Башкиров, Д.Г. Доматырко // Системные проблемы надёжности, качества, математического моделирования, информационных и электронных технологий в инновационных проектах: материалы междунар. конф. и Российской науч. школы. -М.: Энергоатомиздат. - 2009. - Ч.4. - С.215-222.

25. Башкиров А.В. 4G: Помехоустойчивое кодирование / А.В.

Башкиров, Ю.В. Дьячков, И.В. Остроумов, М.А. Ромащенко // Проблемы обеспечения надежности и качества приборов, устройств и систем: межвуз. сб. науч. тр. -Воронеж: ВГТУ. - 2010. - С.14-17.

26. Башкиров А.В. Оптимизация аппаратных ресурсов ПЛИС при реализации турбо-декодера c повышенной помехозащищенностью кодирование / А.В. Башкиров, Ю.В. Дьячков, Б.Л. Гусев // Проблемы обеспечения надежности и качества приборов, устройств и систем: межвуз. сб. науч. тр. -Воронеж: ВГТУ. - 2010. - С.17-21.

27. Башкиров А.В. Принципы построения ТУРБО КОДОВ / А.В. Башкиров, И.В. Остроумов, И.В. Свиридова // Пензенский государственный университет // Труды международного симпозиума Надежность и качество. — 2012. — Т. 1. — С.362-363.

28. Башкиров А.В. Разработка модифицированного алгоритма Витерби для реализации на ПЛИС / А.В. Башкиров, А.В. Муратов // Сборник трудов

228

XVIII международной научно-технической конференции «Радиолокация, навигация, связь - RLNC 2012». - 2012. - С.427-436.

29. Башкиров А.В. Преимущество параллельных алгоритмов цифровой обработки сигналов над последовательными алгоритмами при реализации на ПЛИС / А.В. Башкиров, А.В. Муратов // Вестник Воронежского государственного технического университета. — 2012. — Т.8, №1. — С.8992.

30. Башкиров А.В. Основы помехоустойчивого кодирования, основные преимущества и недостатки алгоритмов декодирования / А.В. Башкиров, И.В. Остроумов, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2012. — Т.8, №2. — С.20-22.

31. Башкиров А.В. Проблема высокоэффективного помехоустойчивого кодирования цифровых сигналов при реализации на ПЛИС / А.В. Башкиров, А.В. Муратов // Радиотехника. — 2012. — № 2. — С.28-30.

32. Башкиров А.В . Анализ энергоэффектиности алгоритмов помехоустойчивого декодирования / А.В. Башкиров, А.В. Муратов // Радиотехника. — 2012. — № 8. — С.67-70.

33. Башкиров А.В. Обзор методов турбо-кодирования в контексте сложности их аппаратной реализации. / А.В. Башкиров, Ю.С. Науменко // Радиотехника.— 2012. — № 8. — С.70-74.

34. Башкиров А.В. Принцип ASSERT для решения задач поиска ошибок RTL кода при проектировании ПЛИС / А.В. Башкиров // Радиотехника. — 2012. — № 8. — С.74-76.

35. Башкиров А.В. Обзор основных технологий, реализующих эффективные методы помехоустойчивого кодирования, нечувствительных к задержке сигнала. / А.В. Башкиров, А.М. Белицкий, А.И. Климов, А.В. Муратов, Ю.С. Науменко // Радиотехника. — 2013. — № 12. — С.30-33.

36. Башкиров А.В. Использование LDPC-кодов / А.В. Башкиров, Л.Н. Коротков, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2013. — Т.9, №6-3. — С.41-44.

229

37. Башкиров А.В. Обзор основных технологий, реализующих эффективные методы помехоустойчивого кодирования, чувствительных к задержке сигнала. / А.В. Башкиров, Ю.С. Науменко // Радиотехника. — 2013.

— № 3. — С.089-092.

38. Башкиров А.В. Перспективы моделирования параметров алгоритмов помехоустойчивого кодирования с высокой степенью параллелизма при помощи аппаратной платформы на базе GPU. / А.В. Башкиров, А.И. Климов, А.В. Муратов, Ю.С. Науменко, В.С. Цымбалюк // Радиотехника. — 2013. — № 12. — С.26-29.

39. Башкиров А.В. Турбокодирование как основа в системах передачи данных / А.В. Башкиров, П.В. Иевлев, И.В. Остроумов, А.В. Ситников // Вестник Воронежского государственного технического университета. — 2013. — Т.9, №6-3. — С.7-9.

40. Башкиров А.В. Современные методы декодирования недвоичных кодов с малой плотностью проверок на четность: краткий обзор и сравнение. / А.В. Башкиров, Ю. С. Науменко // Современные проблемы радиоэлектроники: труды всероссийской науч.-техн. конф. — Красноярск. — 2013. — С.414-416.

41. Башкиров А.В. Стандарты применения кодов с малой плотностью проверок на четность / А.В. Башкиров, Ю.С. Науменко // Современные проблемы радиоэлектроники: труды всероссийской науч.-техн. конф. Красноярск. — 2013. — С.420-421.

42. Башкиров А.В. Недвоичные низкоплотностные коды: алгоритмы декодирования и их вычислительная сложность. / А.В. Башкиров, А.И. Климов, Ю.С. Науменко // Пензенский государственный университет // Труды международного симпозиума Надежность и качество. — 2013. — Т. 2.

— № 1-1. — С.19.

43. Башкиров А.В. Применение методов разнесения для повышения помехоустойчивости при помощи техники пространственно-временного кодирования / А.В. Башкиров, В.М. Питолин, И.В. Свиридова // Вестник

230

Воронежского государственного технического университета. — 2014. — Т.10, №6. — С.71-73.

44. Башкиров А.В. Каскадное кодирование как основа спутниковой и сотовой связи / С.А. Акулинин, А.В. Башкиров, А.В. Муратов, И.В. Остроумов, И.В. Свиридова // Радиотехника. — 2014. — № 3. — С.4-6.

45. Башкиров А.В. Влияние характеристик используемых в моделировании генераторов шума на качество оценки параметров помехоустойчивых кодеков. / А.В. Башкиров, А.И. Климов, Л.Н. Коротков, Ю.С. Науменко // Радиотехника. — 2014. — № 3. — С.14-18.

46. Башкиров А.В. Реализация декодирования по алгоритму Витерби на массивно-параллельных вычислительных устройствах / А.В. Башкиров, О.Е. Соболев, Ю.С. Сухоруков, Ю.С. Науменко // Радиотехника. — 2014. — № 11.

— С.20-24.

47. Башкиров А.В. Возможности недвоичного применения блочных и сверточных кодов с исправлением ошибок. / А.В. Башкиров, Л.Н. Коротков, Ю.С. Науменко // Радиотехника. — 2014. — № 3. — С.59-61.

48. Башкиров А.В. Построение алгоритмов верификации функциональных моделей декодеров. / А.В. Башкиров, А.В. Муратов, А.В. Ситников, Ю.С. Науменко // Радиотехника. — 2014. — № 3. — С.72-76.

49. Башкиров А.В. Архитектурные особенности графических процессоров семейства Radeon и их применение в сфере ресурсоемкого моделирования помехоустойчивых кодеков. / А.В. Башкиров, А.М. Белицкий, А.И. Климов, А.С. Самодуров, В.М. Питолин, Ю.С. Науменко // Радиотехника. — 2014. — № 11. — С.15-18.

50. Башкиров А.В. Использование LDPC-кодов, применение, преимущества и перспективы развития / С. А. Акулинин, А.В. Башкиров, А.В. Муратов, И.В. Остроумов, И.В. Свиридова // Радиотехника. — 2014. — № 3.

— С.77-79.

51. Башкиров А.В. Перспективы использования OFDM-модуляции в многосегментной PLC-сети. Стандарты PLC-технологий / А.В. Башкиров,

231

Ю.Е. Калинин, А.В. Муратов, И.В. Остроумов, И.В. Свиридова // Радиотехника. — 2014. — № 6. — С.70-73.

52. Башкиров А. В. Анализ дефектов и тепловых характеристик декодеров на базе ПЛИС при их проектировании и производстве / А.В. Башкиров, Н.Н. Толстых // Радиотехника. — 2014. — № 6. — С.74-77.

53. Башкиров А.В. Методы повышения эффективности цифровой передачи данных за счет применения декодеров на базе модифицированного алгоритма Витерби [Текст] : монография / Н.В. Астахов, А.В. Башкиров, А.В. Муратов - Воронеж : ФГБОУ ВПО "Воронежский государственный технический университет", 2014. - 108 с.

54. Башкиров А.В. Исследование влияния характеристик цифровых генераторов шума на результаты оценки параметров помехоустойчивых кодеков. / А.В. Башкиров, Ю.С. Науменко // Охрана, безопасность, связь — 2013: материалы Междунар. научн.-практ. конференции.— Ч.1.— Воронеж: Воронежский институт Министерства внутренних дел России. — 2014. — С.49-51.

55. Башкиров А.В. Эффективное многопороговое декодирование недвоичных кодов с предварительной оценкой ошибочности проверок / А.В. Башкиров, А.В. Муратов, И.В. Свиридова // Вестник Воронежского государственного технического университета. — 2015. — Т.11, №3. — С.99101.

56. Башкиров А.В. Оптимизация аппаратной архитектуры LDPC-декодера, применяемого в стандарте радиосвязи IEEE 802.11N / А.В. Башкиров, А.В. Ситников, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2015. — Т.11, №6. — С.9799.

57. Башкиров А.В. Реализация LDPC-декодера на массивнопараллельных вычислительных устройствах / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2015. — Т.11, №6. — С.89-91.

232

58. Башкиров А.В. Широкополосная PLC-технология / А.В. Башкиров, А.В. Муратов, И.В. Свиридова // Пензенский государственный университет // Труды международного симпозиума Надежность и качество. — 2015. — Т. 2.

— С.148-149.

59. Башкиров А.В. Краткий анализ корректирующей способности кодов Боуза-Чоудхури-Хоквингема / А.В. Башкиров, Ю.В. Дьячков, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций Материалы 18-й Международной научно-технической конференции. - М.: «Горячая линия-Телеком». — 2015.

— С. 42-44.

60. Башкиров А.В. Реализация итеративного алгоритма декодирования для LDPC кодов в MATLAB / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций Материалы 18-й Международной научнотехнической конференции. - М.: «Горячая линия-Телеком». — 2015. — С. 32-34.

61. Башкиров А.В. Модель масштабирования LDPC-декодера низкой мощности с использованием алгоритмического синтеза высокого уровня / А.В. Башкиров, Л.Н. Коротков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т.12, №1. — С.6569.

62. Башкиров А.В. Алгоритм быстрого декодирования LDPC-кода в GF(Q) / С.А. Акулинин, А.В. Башкиров, М.А. Евсеев, А.В. Муратов, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С.26-31.

63. Башкиров А.В. Низкоплотностные коды малой мощности декодирования / А.В. Башкиров, С.А. Ермаков, А.В. Муратов, А.В. Ситников, М.В. Хорошайлова // Радиотехника. — 2016. — № 5. — С.32-37.

64. Башкиров А.В. Алгоритмы низкой сложности декодирования и архитектура для недвоичных низкоплотностных кодов / А.В. Башкиров, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С.10-14.

233

65. Башкиров А.В. Конфигурируемая архитектура декодера для QC-LDPC кода / А.В. Башкиров, А.Ю. Савинков, М.В. Хорошайлова // Радиотехника. — 2016. — № 6. — С.6-9.

66. Башкиров А.В. Параллельное недвоичное LDPC-декодирование на графическом процессоре / А.В. Башкиров, Ю.В. Дьячков, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т.12, №4. — С.38-43.

67. Башкиров А.В. Полностью параллельный недвоичный LDPC-декодер с динамическим изменением частоты стробирования / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т.12, №4. — С.4853.

68. Башкиров А.В. Использование стохастического вычисления для реализации недвоичного LDPC-декодера на ПЛИС / А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т.12, №5. — С.70-73.

69. Башкиров А.В. Реализация LDPC-декодера низкой сложности с использованием алгоритма MIN-SUM / А.В. Башкиров, В.И. Борисов, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2016. — Т.12, №5. — С.82-86.

70. Башкиров А.В. Методы и средства моделирования и верификации декодеров, построенных на базе модифицированного алгоритма Витерби [Текст] : монография / А.В. Башкиров, В.И. Борисов, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова - Воронеж : ФГБОУ ВО "Воронежский государственный технический университет", 2017. - 160 с. ISBN 978-5-77310469-8.

71. Башкиров А. В. Архитектура и реализация на ПЛИС регулярных (2, DC) NB-LDPC-декодеров / А.В. Башкиров, А.В. Муратов, М.В. Хорошайлова // Радиотехника. — 2017. — № 6. — С.179-183.

234

72. Башкиров А.В. Верификация LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.С. Костюков, М.В. Хорошайлова, О.Н. Чирков // Вестник Воронежского государственного технического университета. — 2017. — Т.13, №1. — С.74-77.

73. Башкиров А.В. Использование вынужденной конвергенции для снижения сложности LDPC-декодирования / А.В. Башкиров, М.В. Хорошайлова // Вестник Воронежского государственного технического университета. — 2017. — Т.13, №1. — С.69-73.

74. Башкиров А.В. Реализация на ПЛИС схемы квантования сообщения для NB-LDPC-декодера / Н.В. Астахов, А.В. Башкиров, С.Ю. Белецкая, М.В. Хорошайлова // Радиотехника. — 2017. — № 6. — С.184-189.

75. Башкиров А.В. Анализ структуры, декодирования и оптимизации гибридных недвоичных LDPC-кодов / Н.В. Астахов, А.В. Башкиров, А.В. Муратов, В.М. Питолин, М.В. Хорошайлова // Пензенский государственный университет // Труды международного симпозиума Надежность и качество. — 2017. — Т. 1. — С.355-359.

76. Башкиров А.В. Модель недвоичного LDPC-декодера низкой сложности реализации на основе расширенного алгоритма Min-Sum / А.В. Башкиров // International Conference on Recent Advances in Engineering, Technology and Applied Sciences, USA, Detroit, - 2017. - С. 293-305. (Материалы международной конференции)

77. Блейхут Р. Теория и практика кодов, контролирующих ошибки. Перевод с англ.: И.И. Грушко, В.М. Блиновский. Под редакцией: К.Ш. Зигангирова - М.: Мир, 1986. - 576 с.

78. Блейхут Р. Быстрые алгоритмы цифровой обработки сигналов: Пер. с англ. -М.: Мир, 1989. - 448 с., ил.

79. Боресков А.В. Основы работы с технологией CUDA. / А.В. Боресков, А. А. Харламов // - М.: ДМК Пресс, 2010. - 232 с.: ил.

80. Быков, В.В. Цифровое моделирование в статистической радиотехнике /В. В. Быков. - М. : Сов. Радио, 1971. - 328 с.

235

81. Варгаузин В.А. Вблизи границы Шеннона // ТелеМультиМедиа. — 2005. — №3. — С.3-10.

82. Васильев К.К. Теория электрической связи: учебное пособие / под общ. ред. К.К. Васильева. / К.К. Васильев, В.А. Глушков, А.В. Дормидонтов, А.Г. Нестеренко// - Ульяновск: УлГТУ, 2008. - 452 с.

83. Васильев К.К. Математическое моделирование систем связи : учебное пособие / К.К. Васильев, М.Н. Служивый // - 2-изд., перераб. и доп. -Ульяновск : УлГТУ, 2010. - 170 с.

84. Вентцель Е.С. Теория вероятностей: учебник для втузов/ Е.С. Вентцель. 8-е изд., перераб. и доп. - М. : Физматлит, 1999. - 576 с.

85. Вишневский В.М. Энциклопедия WiMAX. Путь к 4G. / В.М. Вишневский, С.Л. Портной, И.В. Шнхнович // Москва: Техносфера, 2009. -472 с.

86. Воробьев К. А. Методы построения и декодирования недвоичных низкоплотностных кодов // Теория и практика системного анализа. — 2010. — Т. II. — С.96-102.

87. Гаранин М.В. Системы и сети передачи информации: Учебное пособие для вузов / М.В. Гаранин, В.И. Журавлев, С.В. Кунегин. -М.: Радио и связь, 2001. - 336 с: ил.

88. Дьяконов В. П. MATLAB6.5 SP1/7.0 + Simulink5/6. Основы применения / В. П. Дьяконов. -М.: Солон-Пресс, 2005. - 800 с.

89. Жмуров А.А. Эффективные генераторы псевдослучайных чисел при молекулярном моделировании на видеокартах / А.А. Жмуров, В.А. Варсегов, С.В. Трифонов, Я.А. Холодов, А.С. Холодов // Компьютерные исследования и моделирование. - 2011. - Т. 3. - № 3. - С.287-308.

90. Золотарев В.В. Обзор исследований и разработок методов

помехоустойчивого кодирования (по состоянию на 2005 год). / В.В. Золотарев, Г.В. Овечкин // URL:

http://www.mtdbest.ru/articles/obzor_po_kodir2.pdf.

236

91. Золотарев В.В. Помехоустойчивое кодирование. Методы и алгоритмы: Справочник / Под. ред. чл.-кор. РАН Ю. Б. Зубарева. / В.В. Золотарев, Г.В. Овечкин // - М.:Горячая линия-Телеком, 2004. - 126 с: ил.

92. Золотарев В.В. Сложность реализации эффективных методов декодирования помехоустойчивых кодов / В.В. Золотарев, Г.В. Овечкин // // Проблемы передачи и обработки информации в сетях и системах телекоммуникаций: Тез. докл. 12-й Междунар. науч.-техн. конф. - Рязань: РГРТА. — 2004. - С.12-14

93. Иванов И.В. Теория информационных процессов систем: учебное пособие / И.В. Иванов. - Белгород: Изд-во БГТУ, 2007. - 156 с.

94. Кларк Дж. мл., Кейн Дж. Кодирование с исправлением ошибок в системах цифровой связи / Пер. с англ. под ред. Б.С. Цыбакова. - М.: Радио и связь, 1987. - 392с.

95. Комашинский В.И. Системы подвижной радиосвязи с пакетной передачей информации. Основы моделирования / В.И. Комашинский, А.В. Максимов. -М.: Горячая линия -Телеком, 2007. -176 с.

96. Кукунин Д.С. Построение каскадных кодов на основе Боуза-

Чоудхури-Хоквингема и Рида-Соломона. / Д.С. Кукунин, М.С.

Новодворский, В.М. Охорзин // СПб, ГУТ им. проф. М.А. Бонч-Бруевича, 2004. - 58 с.

97. Матвеев Б.В. Основы корректирующего кодирования: теория и лабораторный практикум: учеб. пособие для вузов / Б.В. Матвеев. Воронеж: ФГБОУ ВПО «Воронежский государственный технический университет»,

2012. — 216 с.

98. Месси Дж. Пороговое декодирование / Пер. с англ. Ю.Л. Сагаловича под ред. Э.Л. Блоха-М.: Мир, 1966. - 208 с.

99. Морелос-Сарагосса Р. Искусство помехоустойчивого кодирования. Методы, алгоритмы, применение. / Р.Морелос-Сарагосса. - М.:Техносфера, 2005 - 320 с. Коды программ доступны на сайте http://the-art-of-ecc.com.

237

100. Никитин Г.И. Основы кодирования сообщений в системах связи: Методические указания к выполнению лабораторных работ N 1-4. - СПб.: ГУАП, 2004. - 136 с.

101. Никитин Г.И. Помехоустойчивые циклические коды: Учебное пособие. - СПб.: ГУАП, 2003. - 33 с.

102. Никитин Г.И. Сверточные коды: Учеб. пособие/ СПбГУАП. СПб, 2001. - 80 с: ил.

103. Сагалович Ю.Л. Введение в алгебраические коды: Учебное пособие. - М.: МФТИ, 2007. - 260 с.

104. Савинков А.Ю. Автоматизация проектирования систем цифровой обработки сигнала на основе интегрированной среды имитационного моделирования и оптимизации : Дис. д-ра техн. наук : 05.13.12 Воронеж, 2006 270 с. РГБ ОД, 71:06-5/444.

105. Сизиков В.С. Устойчивые методы обработки результатов измерений: учебное пособие / В.С. Сизиков. -СПб. : СпецЛит, 1999. - 240 с.

106. Тихонов В.И. Статистический анализ и синтез радиотехнических устройств и систем. / В.И. Тихонов, В.Н. Харисов // М.: Радио и связь, 1991. -608 с.

107. Уэйкерли Д. Проектирование цифровых устройств Том I. - М.: Постмаркет. 2002. - 1088 с., ил.

108. Шнайер, Б., Прикладная криптография. 2-е издание. Протоколы, алгоритмы и исходные тексты на языке С - "Триумф", 2002. - 816 с.

109. Andrews K., Dolinar S., Thorpe J. Encoders for Block-Circulant LDPC Codes., ISIT (Adelaide, Australia), Sept 4-9, 2005.

110. Angarita F., Valls J., Almenar V., Torres V. “Reduced-complexity min-sum algorithm for decoding LDPC codes with low error-floor,” IEEE Trans. Circuits Syst. I, Reg. Pap., vol. 61, no. 7, pp. 2150-2158, Jul. 2014.

111. Barnault L., Declercq D. “Fast Decoding Algorithm for LDPC over GF(2q),” The Proc. 2003 Inform. Theory Workshop, Paris, France, pp. 70-73, Mar. 2003.

238

112. Bauke H., Mertens S. Random Numbers for Large Scale Distributed Monte Carlo Simulations. Physical Review E, vol. 75, nr. 6, article 066701 (2007)

113. Bauke H. Tina's Random Number Generator Library. Version 4.17. August 5, 2014. URL http://numbercrunch.de/trng/.

114. Baschkirov A.V. Influence of Noise Generator Characteristics on the Adequacy of Modelling Noise-Eliminating Codecs with Low Density of Parity Check / A.V. Baschkirov, V.I. Borisov, K.N. Lapshina, A.V. Muratov, V.M. Pitolin // International Journal of Applied Engineering Research. - 2016. - Т. 11. № 18. - С. 9622-9629. (SCOPUS).

115. Baschkirov A.V. Solving a problem of resource-intensive modeling of decoders on massively parallel computing devices based on Viterbi algorithm / A.V. Baschkirov, V.I. Borisov, K.N. Lapshina, O.Y. Makarov, A.V. Muratov // Journal of Theoretical and Applied Information Technology. - 2016. - Т. 94. № 2. -С. 353-365. (SCOPUS).

116. Berrou С., Glavieux A., Thitimajshima P., «Near Shannon Limit ErrorCorrecting Coding and Decoding Turbo-Codes» Proc 1993 IEEE Int Conf Comm (ICC'93), pp 1064-1070, Geneve, Switzerland, May 1993.

117. Beuschel C., Pfleiderer H. "FPGA implementation of a flexible decoder for long LDPC codes,” in 2008 Int. Conf. F. Program. Log. Appl. Heidelberg, Germany: IEEE, Sep. 2008, pp. 185-190.

118. Beuschel C., Pfleiderer H.-J. Fully programmable decoder architecture for structured and unstructured LDPC codes. In Wireless VITAE'09, Aalborg, Dennmark, pages 747-751, 2009.

119. Beuschel C., Pfleiderer H.-J. Fully programmable layered LDPC decoder architecture. In European Signal Processing Conference, EUSIPCO, Glasgow, Scotland, pages 1156-1160, 2009.

120. Bhagawat P., Uppal M., Choi G. "FPGA based implementation of decoder for array low-density parity-check codes,” in IEEE Proc. Int. Conf. Acoust. Speech Signal Process. Philadelphia, PA, USA: IEEE, Mar. 2005, pp. 2932.

239

121. Blad A., Gustafsson O. "FPGA implementation of rate-compatible QC-LDPC code decoder," in Eur. Conf. Circ. Theory Des. Linkoping, Sweden: IEEE, Aug. 2011,pp. 777-780.

122. Blue Rum Consulting Limited, "802.1 ln/802.1 lac LDPC decoder,"

2013. [Online]. Available: http://www.bhierum.co.uk/consulting/

datasheets/BRC008 LdpcDecRtlDs.pdf.

123. Bradley T., Toit J., Giles M., Tong R., Woodhams P. Parallelisation techniques for random number generators. GPU Computing Gems, Volume 1, Morgan Kaufmann, 2010.

124. Cai Y., Jeon S., Mai K., Kumar В. V. К. V. "Highly parallel FPGA emulation for LDPC error floor characterization in perpendicular magnetic recording channel," IEEE Trans. Magn., vol. 45, no. 10, pp. 3761-3764, 2009.

125. Cao Z., Kang J., Fan P. "An FPGA implementation of a structured irregular LDPC decoder," in IEEE Int. Symp. Microw. Antenna Propag. EMC Technol. Wirel. Commun., vol. 1. Beijing, China: IEEE, Aug. 2005, pp. 1050-1053.

126. CCSDS, "CCSDS 131.0-B-2 Recommendation for Space Data System Standards; TM Synchronization and Channel Coding," 2011.

127. Sha J., Gao M., Zhang Z., Li L., Wang Z. "An FPGA implementation of array LDPC decoder," in IEEE Asia Рас. Conf. Circuits Sy st. Singapore: IEEE, Dec. 2006, pp. 1675-1678.

128. Chandrasetty V. A., Aziz S. M. "An area efficient LDPC decoder using a reduced complexity min-sum algorithm," Integr. VLSI J., vol. 45, no. 2, pp. 141-148, Mar. 2012.

129. Chandrasetty V. A., Aziz S. M. "A highly flexible LDPC decoder using hierarchical quasi-cyclic matrix with layered permutation," J. Networks, vol. 7, no. 3, pp. 441-450, Mar. 2012.

130. Chandrasetty V. A., Aziz S. M. "A multi-level hierarchical quasicyclic matrix for implementation of flexible partially-parallel LDPC decoders," in IEEE Int. Conf. Multimed. Expo. Barcelona, Spain: IEEE, Jul. 2011, pp. 1-7.

240

131. Chang C., Chang Y., Huang M., Huang В. Accelerating Regular LDPC Code Decoders on GPUs. IEEE Journal of Selected Topics in Applied Earth Observations and Remote Sensing, vol. 4, no. 3, September, 2011.

132. Charot F., Wolinski C., Fau N., Hamon F. "A new powerful scalable generic multi-standard LDPC decoder architecture," in Int. Symp. Field-Programmable Cust. Comput. Mach. Palo Alto, CA, USA: IEEE, Apr. 2008, pp. 314-315.

133. Chen N., Dai Y., Yan Z. "Partly parallel overlapped sum-product decoder architectures for quasi-cyclic LDPC codes," in IEEE Work. Signal Process. Syst. Banff, AB, Canada: IEEE, Oct. 2006, pp. 220-225.

134. Chen J., Dholakia A., Eleftheriou E., Fossorier M., Xiao-Yu H. Reducedcomplexity decoding of LDPC codes. IEEE Transactions on Communications, 53 (8): 1288-99, 2005.

135. Chen Y., Hocevar D. E. "A FPGA and ASIC implementation of rate 1/2, 8088-b irregular low density parity check decoder," in IEEE Glob. Telecommun. Conf. San Francisco, CA, USA: IEEE, Dec. 2003, pp. 113-117.

136. Chen X., Huang Q., Lin S., Akella V. "FPGA based low-complexity high-throughput tri-mode decoder for quasi-cyclic LDPC codes," in Annu. Allert. Conf. Commun. Control Comput. Monticello, IL, USA: IEEE, Sep. 2009, pp. 600-606.

137. Chen X., Kang J., Lin S., Akella V. "Memory system optimization for FPGA-based implementation of quasi-cyclic LDPC codes decoders," IEEE Trans. Circuits Syst. I, Reg. Pap., vol. 58, no. 1, pp. 98-111, 2011.

138. Chien Y.-H., Ku M.-K. "A high throughput H-QC LDPC decoder," in IEEE Int. Symp. Circuits Syst. New Orleans, LA, USA: IEEE, May 2007, pp. 1649-1652.

139. Creonic GmbH, "IEEE 802.1 lad WiGig LDPC decoder product brief,"

2014. [Online]. Available: http://www.creonic.com/images/product briefs/PB Creonic IEEE 802 1 lad WiGig LDPC Decoder IP.pdf.

241

140. Cui Z., Wang Z. “A 170 Mbps (8176, 7156) quasi-cyclic LDPC decoder implementation with FPGA,” in IEEE Int. Symp. Circuits Syst., no. x. Kos, Greece: IEEE, May 2006, pp. 5095-5098.

141. Dai Y., Yan Z., Chen N. “Optimal overlapped message passing decoding of quasi-cyclic LDPC codes,” IEEE Trans. Very Large Scale Integr. Syst., vol. 16, no. 5, pp. 565-578, 2008.

142. Darabiha A., Carusone A. C., Kschischang F. R. “A bit-serial approximate min-sum LDPC decoder and FPGA implementation,” in IEEE Int. Symp. Circuits Syst. Kos, Greece: IEEE, May 2006, pp. 1-4.

143. Declercq D., Fossorier M., “Decoding Algorithms for Nonbinary LDPC Codes over GF(q),” IEEE Trans. on Commun., vol. 55(4), pp. 633-643, April 2007.

144. Declercq D., Fossorier M., Poulliat C. "Design of regular (2,dc)-LDPC codes over GF(q) using their binary images", in IEEE Trans. Commun., vol. 56(10), pp. 1626 - 1635, October 2008.

145. Declercq D. Regular ultra-sparse graphs and related non-binary LDPC codes. URL: http://perso-etis.ensea.fr/~declercq/graphs.php.

146. Demangel F., Fau N., Drabik N., Charot F., Wolinski C. “A generic architecture of CCSDS low density parity check decoder for near-earth applications,” in Proc. Conf. Des. Autom. Test Eur. Nice, France: European Design and Automation Association, Apr. 2009, pp. 1242-1245.

147. Dielissen J., Hekstra A., Berg V. Low cost LDPC decoder for DVB-S2. In Design, Automation and Test in Europe, DATE, 2006.

148. Ding H., Yang S., Luo W., Dong M. “Design and implementation for high speed LDPC decoder with layered decoding,” in WRI Int. Conf. Commun. Mob. Comput. Yunnan: IEEE, Jan. 2009, pp. 156-160.

149. Elias P., «Error-Free Coding, «IRE Trans, vol PGIT-4, pp 29-37, 1954

150. ETSI TS 102 831 V1.2.1 (2012-08) Digital Video Broadcasting (DVB-

T2); RTS/JTC-DVB-316 URL:

242

http://www.etsi.org/deliver/etsi ts/102800 102899/102831/01.02.01 60/ts 10283 lv010201D.pdf.

151. ETSIEN 302 307-2 VI.1.1 (2014-10) Digital Video Broadcasting

(DVB-S2); DEN/JTC-DVB-341-2 URL:

http://www.etsi.org/deliver/etsi_en/302300_302399/30230702/01.01.01_20/en_3Q 230702v010101a.pdf.

152. ETSI, "ETSI EN 302 307 vl.3.1 Digital Video Broadcasting (DVB);

Second generation," 2013. [Online]. Available:

https ://www. dvb. org/standards/dvb-s2.

153. European Telecommunications Standards Institute (ETSI). Digital Video Broadcasting (DVB). Second generation framing structure, channel coding and modulation systems for broadcasting, interactive services, news gathering and other broadband satellite applications, EN 302 307 VI. 1.1.

154. Falcao G., Sousa L., Silva V. How GPUs can outperform ASICs for fast LDPC decoding. ACM, p. 10, 2009.

155. Falcao G., Sousa L., Silva V. Massively LDPC decoding on multicore architectures. IEEE Trans. Parallel Distrib. Syst., vol. 22, no. 2, pp. 309-322, Feb. 2011.

156. Fomey G. D., Richardson T. J., Urbanke R. "On the design of low-density parity-check codes within 0.0045 dB of the Shannon limit," IEEE Commun. Lett., vol. 5, no. 2, pp. 58-60, 2001.

157. Fossorier M.P.C., Mihaljevic M., Imai H. 1999. Reduced complexity iterative decoding of low-density parity check codes based on belief propagation. IEEE Trans. Commun. 47, 5, 673—680.

158. ----. "FPGA implementation of high performance LDPC decoder

using modified 2-bit min-sum algorithm," in Int. Conf. Comput. Res. Dev. Kuala Lumpur, Malaysia: IEEE, May 2010, pp. 881-885.

159. Gallager R.G. "Low Density Parity Check Codes". - Cambridge:M.I.T. Press, 1963. - P. 90.

243

160. Gallager R. G., «Low-Density Parity-Check Codes, «IRE Trans Info Theory, vol 8, no 1, pp 21-28, Jan 1962

161. Giles, M. Approximating the erfinv function. In: Hwu W.W. GPU Computing Gems. Volume 2, Burlington: Morgan Kaufman. , pp 109-116, 2011.

162. Gomes M., Falc'ao G., Silva V., Ferreira V., Sengo A., Falc'ao M. "Flexible parallel architecture for DVB-S2 LDPC decoders," in IEEE Glob. Telecommun. Conf. Washington, DC, USA: IEEE, Nov. 2007, pp. 3265-3269.

163. Gradshteyn I, Ryzhik I. Table of integrals, series and products. US: Academic Press Inc.; 1966.

164. Guilloud F. Architecture g'en'erique de d'ecodeur de codes LDPC. PhD thesis, Ecole nationale sup'erieure des t el ecommunications, Paris, France, 2004.

165. Guilloud F., Boutillon E., Tousch J., Danger J.L. "Generic description and synthesis of LDPC decoder", IEEE Transactions On Communications, IEEE Transactions on Communications, Vol. 55, n°ll, pp 2084 - 2091, nov. 2007.

166. Hanzo L., Liew T. H., Yeap B. L. Turbo Coding, Turbo Equalisation and Space-Time Coding for Transmission over Wireless Channels. Department of Electronics and Computer Science, University of Southampton, UK. -2002. - 764 c.

167. Hartsfield N., Ringel G. Pearls in Graph Theory. Dover Publications,

2003.

168. He Z., Roy S., Fortier P. "FPGA implementation of LDPC decoders based on joint row-column decoding algorithm," in IEEE Int. Symp. Circuits Syst. New Orleans, LA, USA: IEEE, May 2007, pp. 1653-1656.

169. Hosseini S. M. E., Chan K. S., Goh W. L. "A reconfigurable FPGA implementation of an LDPC decoder for unstructured codes," in Int. Conf. Signals Circuits Syst. Nabeul, Tunisia: IEEE, Nov. 2008, pp. 1-6.

170. -----, "IEEE 802.16e (WiMAX) LDPC decoder IP core," 2009.

[Online]. Available: http://unicore.co.ua/uDloads/File/ldpc dec brief pdf.

244

171. ----, "IEEE 802.16-2004 Standard for Local and Metropolitan Area

Networks - Part 16: Air Interface for Fixed Broadband Wireless Access Systems,"

2004.

172. IEEE, "IEEE 802.1 ln-2009 Standard for Information technology -Local and metropolitan area networks - Specific requirements - Part 11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY)," 2009.

173. IEEE 802.3: ETHERNET

http://standards.ieee.Org/about/get/802/802.3.html

174. IEEE 802.11: Wireless LANs. URL:

http://standards.ieee.org/about/get/802/8Q2.ll.html.

175. IEEE 802.1 In. Wireless LAN Medium Access Control and Physical Layer Specifications: Enhancements for Higher Throughput, 2006.

176. IEEE 802.15: WIRELESS PERSONAL AREA NETWORKS (PANs) http: // standards. ieee. org/about/get/802/802.15 .html

177. IEEE 802.16: BROADBAND WIRELESS METROPOLITAN AREA NETWORKS (MANs) http://standards.ieee.oru/about/uet/802/802.16.html.

178. IEEE 802.16e Air Interface for Fixed andMobile BroadbandWireless Access Systems, www.ieee802.org/16/, 2005.

179. IEEE 802.22: WIRELESS REGIONAL AREA NETWORKS http://standards.ieee.org/about/get/802/802.22.html.

180. IPrium Ltd., "1.6 LDPC encoder/decoder IP core short description," 2013. [Online]. Available: https://www.iprium.com/bins/pdf7iprium ug i6 ldpc codec.pdf.

181. Johnson S.J., Weller S.R. "A family of irregular LDPC codes with low encoding complexity", IEEE Commun. Lett., vol. 7, no. 2, pp.79 -81 2003

182. Kang S., Moon J. Parallel LDPC Decoder Implementation on GPU based on Unbalanced Memory Coalescing, in Proceedings of the IEEE International Conference on Communications (ICC), 2012.

245

183. Karkooti M., Cavallaro J. R. "Semi-parallel reconfigurable architectures for real-time LDPC decoding," in Proc. Int. Conf. Inform. Technol. Coding Comput. Las Vegas, NV, USA: IEEE, Apr. 2004, pp. 579-585.

184. Karkooti M., Radosavljevic P., Cavallaro J. R. "Configurable LDPC decoder architectures for regular and irregular codes," J. Signal Process. Syst., vol. 53, no. 1-2, pp. 73-88, May 2008.

185. Khati S. S., Bisht P., Pujari S. C. "Improved decoder design for LDPC codes based on selective node processing," in World Congr. Inform. Commun. Technol. IEEE, Oct. 2012, pp. 413-418.

186. Kobayashi K. Shibuya T. "Generalization of Lu's linear time encoding algorithm for LDPC codes", Information Theory and its Applications (ISITA), 2012 International Symposium on, On page(s): 16 - 20, Volume: Issue: , 28-31 Oct. 2012

187. Khronos OpenCL Working Group. "The OpenCL Specification". Version: 2.0. Document Revision: 19. 11/14/2013. - 283 p.

188. Kuon I., Tessier R., Rose J. "FPGA architecture: survey and challenges," Found. Trends Electron. Des. Autom., vol. 2, no. 2, pp. 135-253, 2007.

189. LDPC Decoder Applications URL: http://www.ldpc-

decoder.com/en/ldpc-decoder-applications.

190. Li H., Park Y. S., Zhang Z. "Reconfigurable architecture and automated design flow for rapid FPGA-based LDPC code emulation," in Proc. ACM/SIGDA Int. Symp. F. Program. Gate Arrays. Monterey, CA, USA: ACM, Feb. 2012, pp. 167-170.

191. Logic Fruit Technologies, "LDPC decoder IP specification," 2010. [Online]. Available: http://www.logic-fruit.com/resource/ LDPCDecoderIP.pdf/.

192. MacKay D., Davey M., Lafferty J. Alist format. http://www.inference.phv.cam.ac.uk/mackav/codes/alist.html

193. MacKay D. Encyclopedia of Sparse Graph Codes: Database, under construction, containing performance results for many sparse graph codes; also

246

includes some parity check matrices.

http://www.inference.phy.cam.ac.uk/mackay/codes/data.html

194. MacKay, D. J. C., and M. C. Davey. 2000. "Evaluation of Gallager Codes for Short BlockLength and High Rate Applications.” In Codes, Systems and Graphical Models, edited by B. Marcus and J. Rosenthal, Volume 123 of IMA Volumes in Mathematics and its Applications, 113-130. New York: Springer.

195. MacKay D. J. C., Neal R. M. (1995) ''Good codes based on very sparse matrices'', in C. Boyd (editor) Cryptography and Coding: 5th IAM Conference, Lecture Notes in Computer Science No. 1025, pp. 100-111.

196. Malema G., Liebelt M. Programmable low-density parity-check decoder. In International Symposium on Intelligent Signal Processing And Communication Systems (ISPACS), pages 801-804, 2004.

197. Manssen M., Weigel M., Hartmann A. Random number generators for massively parallel simulations on GPU. Eur. Phys. J. Special Topics, Vol. 210 (2012), pp. 53-53.

198. Massey J. L., Threshold Decoding, MIT Press, 1963.

199. Naderi A., Mannor S., Sawan M., Gross W. J. "Delayed Stochastic Decoding of LDPC Codes,” IEEE Trans. Signal Process., vol. 59, no. 11, pp. 5617-5626, Nov. 2011.

200. Neal R.M. Faster encoding for low-density parity check codes using sparse matrix methods'', IMA workshop on Codes, Systems and Graphical Models, Minneapolis, 1999

201. Neal R.M. Monte Carlo Decoding of LDPC Codes. University of

Toronto http://www.cs.utoronto.ca/radford URL:

http://www.cs.toronto.edu/~radford/ftp/mcdecode-talk.pdf

202. Nvidia CUDA C Programming Guide. Design Guide. PG-02829-001_v6.5 ] www.nvidia.com. August 2014. 241 p.

203. Oksman V., Galli S. "G.hn: The new ITU-T home networking standard,” IEEE Commun. Mag., vol. 47, no. 10, pp. 138-145, Oct. 2009.

247

204. Pearl, J. 1988. Probabilistic Reasoning in Intelligent Systems : Networks of Plausible Inference. San Mateo: CA : Morgan Kaufmann.

205. Pei Y., Yin L., Lu J. “Design of irregular LDPC codec on a single chip FPGA,” in IEEE Proc. Circuits Syst. Symp. Emerg. Technol., vol. 1. Shanghai, China: IEEE, May 2004, pp. 221-224.

206. Perez J.M., Andrews K. Low-Density Parity-Check Code Deign Techniques to Simplify Encoding. IPN Progress Report 42-171, Nov. 2007.

207. Rauscher J. VHDL-Implementierung eines Decodieralgorithmus fur Low-Density Parity-Check Codes. Master's thesis, Ulm University, Institute of Microelectronics, 2002.

208. Reimers U. DVB-T2 has arrived. IEEE Consumer Electronics Society Newletter, Summer:6, 2008.

209. Richardson T. Methods and apparatus for decoding LDPC codes. U.S. Patent 6 633 856 B2, Oct. 14 2003.

210. Richardson T.J., Urbanke R.L. Efficient encoding of low-density parity-check codes. IEEE Transactions on Information Theory 47(2): 638-656 (2001).

211. Sarkis G., Hemati S., Mannor S., Gross W. J. “Stochastic Decoding of LDPC Codes over GF(q),” IEEE Trans. Commun., vol. 61, no. 3, 2013.

212. Saunders P., Fagan A. “A high speed, low memory FPGA based LDPC decoder architecture for quasi-cyclic LDPC codes,” in Int. Conf. F. Program. Log. Appl. Madrid, Spain: IEEE, Aug. 2006, pp. 1-6.

213. Schlecker W., Beuschel C., Pfleiderer H.-J. Quantisation noise in fixed-point multiplications. Electrical Engineering (Archiv fur Elektrotechnik), 89 (4):339-342, 2007.

214. Schwederski T., Jurczyk M. Verbindungsnetze, Strukturen und Eigenschaften. B.G. Teubner Stuttgart, 1996.

215. Seghers J. On the Free Distance of TURBO Codes and Related Product Codes // Final Report, Diploma Project SS 1995, Number 6613, (Swiss Federal Institute of Technology Zurich, Switzerland). -1995. - August.

248

216. Shams В. «Les codes LDPC non-binaire du nouvelle generation», Digital Solutions for Innovative IPs Team - STMicroelectronics Crolles. pp 52-53, 08-12-2010.

217. Shibuya T. "Block-triangularization of parity check matrices for efficient encoding of linear codes", Information Theory Proceedings (ISIT), 2011 IEEE International Symposium on, On page(s): 533 - 537.

218. Shimizu K., Ishikawa T., Togawa N., Ikenaga T., Goto S. "Partiallyparallel LDPC decoder based on high-efficiency message-passing algorithm," in IEEE Proc. Int. Conf. Comput. Des. San Jose, CA, USA: IEEE Comput. Soc, Oct. 2005, pp. 503-510.

219. Softjin Technologies, "LDPC decoder for DVB-S2." [Online]. Available: http://www.softjin.com/IP Datasheet PDF version/LDPC Decoder datasheet pdf.

220. Song J., Yang Z., Yang L., Gong K., Pan C., Wang J., Wu Y. Technical review on Chinese digital terrestrial television broadcasting standard and measurements on some working modes. IEEE Transactions on Broadcasting, 53 (l):l-7,2007.

221. Spagnol C., Marnane W., Popovici E. "Reduced complexity, FPGA implementation of quasi-cyclic LDPC decoder," in Proc. Eur. Conf. Circ. Theory Des., vol. 1. Cork, Ireland: IEEE, Aug. 2005, pp. 289-292.

222. Strecok A.J. On the calculation of the inverse of the error function. Mathematics of Computation, 22(101): 144-158, 1968.

223. Sun Y., Zhang Y., Hu J., Zhang Z. "FPGA implementation of nonbinary quasi-cyclic LDPC decoder based on EMS algorithm," in Int. Conf. Commun. Circuits Syst. Milpitas, CA, USA: IEEE, Jul. 2009, pp. 1061-1065.

224. Sundararajan G., Winstead C., Boutillon E. "Noisy Gradient Descent Bit-Flip Decoding for LDPC Codes," IEEE Trans. Commun., vol. 62, no. 10, pp. 3385-3400,2014.

225. Taiwan Semiconductor Manufacturing Company, www.tsmc.com.

249

226. Tanner R.M., Michael R., Sridhara D., Fuja T. A Class of Group-Structured LDPC Codes. 2001.

227. Tarable A., Benedetto S., Montorsi G. Mapping interleaving laws to parallel turbo and LDPC decoder architectures. IEEE Transactions on Information Theory, 50 (9):2002-2009, 2004.

228. Tehrani S. S., Mannor S., Gross W. J. "An area-efficient FPGA based architecture for fully-parallel stochastic LDPC decoding," in IEEE Work. Signal Process. Sy st. Shanghai, China: IEEE, Oct. 2007, pp.255-260.

229. Tehrani S. S., Mannor S., Gross W. J. "Fully parallel stochastic LDPC decoders," IEEE Trans. Signal Process., vol. 56, no. 11, pp. 5692-5703, 2008.

230. Thomas D.B. The MWC64X random number generator. http://www.doc.ic.ac.uk/-dtl0/research/mgs-gpu-mwc64x.html, 2011. URL http://cas.ee.ic.ac.uk/people/dtl0/research/rngs-gpu-mwc64x.html.

231. Thorpe J. Low-density parity-check (LDPC) codes constructed from protographs. IPN Progress Reports 42-154, 2003.

232. Thul M., Gilbert F., Wehn N. Concurrent interleaving architectures for highthroughput channel coding. In IEEE International Conference on Acoustics, Speech, and Signal Processing (ICASSP), volume 2, pages 613-616, 2003.

233. Tong S., Wang P., Wang D., Wang X. Box-minus operation and application in sum-product algorithm. Electronics Letters, 41 (4): 197-198, 2005.

234. TrellisWare Technologies, "Flexible low-density parity-check (FLDPC)," 2014. [Online]. Available: http://www.trellisware.com/ products/fec-products/f-ldpc/.

235. Turbo Concept, "ITU G.hn LDPC decoder." [Online]. Available: http://www.turboconcept.com/prod tc4400php.

236. Ueng Y.-L., Yang C.-J., Wu Z.-C., Wu C.-E., Wang Y.-L. VLSI decoding architecture with improved convergence speed and reduced decoding latency for irregular LDPC codes in WiMAX. In IEEE International Symposium on Circuits and Systems (ISCAS), pages 520-523, 2008.

250

237. Unicore Systems Ltd, "CCSDS C2 LDPC encoder/decoder IP cores," 2011. [Online]. Available: http://unicore.co.ua/uploads/File/CCSDS XX user manual(netlist).pdf.

238. Urard P., Paumier L., Heinrich V., Raina N., Chawla N. A 360mW 105Mb/s DVB-S2 compliant codec based on 64800b LDPC and BCH codes enabling satellitetransmission portable devices. In Digest of Technical Papers -IEEE International Solid-State Circuits Conference 51, art. no. 4523181, pp. 310-311+305,2008.

239. Wang S., Cheng S., Wu Q. "A Parallel Decoding Algorithm of LDPC Codes Using CUD A," Asilomar Conference on Signals, Systems, and Computers, pp. 171-175, Pacific Grove, CA, October 2008.

240. Wang K., Liu N., Sun B., Sun H. "A configurable FPGA implementation of PEG-based PS-LDPC decoder," in Int. Conf. Pervasive Comput. Signal Process. Appl. Harbin, China: IEEE, Sep. 2010, pp. 670-674.

241. Wang G., Wu M., Sun Y., Cavallaro J.R. GPU Accelerated Scalable Parallel Decoding of LDPC Codes. 45th Asilomar Conference on Signals, Systems, and Computers, 2011.

242. Wang G., Wu M., Sun Y., Cavallaro, J.R.: A massively parallel implementation of QC-LDPC decoder on GPU. ;Symposium on Application Specific Processors - SASP(2011) 82-85.

243. Xilinx, www.xilinx.com.

244. Xilinx Virtex4 FPGA user guide v2.5. www.xilinx.com/support/documentation/user guidesZug070.pdf, June 2008.

245. Xiong L., Tan Z., Yao D. "The moderate-throughput and memoryefficient LDPC decoder," in 2006 8th Int. Conf. Signal Process. Beijing, China: IEEE, Nov. 2006, pp. 1-4.

246. Yang L., Liu H., Shi C. J. R. "Code construction and FPGA implementation of a low-error-floor multi-rate low-density parity-check code decoder," IEEE Trans. Circuits Syst. I, Reg. Pap., vol. 53, no. 4, pp. 892-904, 2006.

251

247. Yeo E., Pakzad P., Nikolic B., Anantharam V. “High throughput low-density parity-check decoder architectures,” in IEEE Glob. Telecommun. Conf., no. 3. San Antonio, TX, USA: IEEE, Nov. 2001, pp. 3019-3024.

248. Yokokawa T., Nakane M., Kan M. A low complexity and programmable encoder architecture of the LDPC codes for DVB-S2. In Turbo Coding, 2006.

249. Zarubica R., Wilson S. G., Hall E. “Multi-Gbps FPGA-based low density parity check (LDPC) decoder design,” in IEEE Glob. Telecommun. Conf., no. 1. Washington, DC, USA: IEEE, Nov. 2007, pp. 548-552.

250. Zhang Z., Dolecek L., Nikolic B., Anantharam V., Wainwright M. “Investigation of error floors of structured low- density parity-check codes by hardware emulation,” in IEEE Glob. Telecommun. Conf., no. 2. San Francisco, CA, USA: IEEE, Nov. 2006, pp. 1-6.

251. Zhang T., Parhi K. VLSI implementation-oriented (3,k)-regular low-density parity-check codes. In IEEE Workshop on Signal Processing Systems (SIPS), pages 25-36, 2001.

252. Zhang T, Parhi K. Joint (3;k)-regular LDPC code and decoder/encoder design. IEEE Transactions on Signal Processing, 2004, 52(4): 1065-1079.

253. Zhang T., Parhi K. K. “A 54 Mbps (3,6)-regular FPGA LDPC decoder,” in IEEE Work. Signal Process. Syst. San Diego, CA, USA: IEEE, Oct. 2002,pp.127-132.

254. Zhang Y., Ryan W. E. Structured IRA codes: Performance analysis and construction. IEEE Transactions on Communications, 55(5):837-844, 2007.

252

Приложение А (обязательное). Пояснение функционирования разработанной архитектуры программируемого LDPC-декодера, реализованного на ПЛИС

Модифицированный блок функционального узла декодера, реализованного на ПЛИС

Реализация для функционального блока последовательной переменной, который используется для программируемого LDPC-декодера, показана на рисунке А.1. a). По сравнению с широко известной схемой, порядок обновления данных немного модифицирован:

"

=0 ybr 0 (-1 уЬг -1.

(?,M" )

(Z м-1) + ^(fi

(А.1)

= <

е ^)iD^)

S"

Для инициализации оба мультиплексора на рисунке А.1 а) выбирают нулевое входное значение. Во время следующих обновлений левый мультиплексор выбирает ноль, тогда как правый мультиплексор выбирает предыдущее значение частичной общей суммы ,M"-1). Для последнего обновления каждого узла к переменной добавляется внутреннее, рассчитанное значение, и оба мультиплексора переключаются на правый входной порт. Упрощенный блок функционального узла, который требует только одного сумматора и не имеет мультиплексоров, показан на рисунке А.1 б) и используется для программируемой многоуровневой архитектуры декодирования низкоплотностных кодов, описанных в главе 5.

Модифицированный CFU блок декодера, реализованного на ПЛИС

На рисунке А.2 показана RTL-модель модифицированной CFU с использованием приближения с минимальной суммой. Преимущества данной модели заключаются в более низком потреблении площади ПЛИС.

253

(t-i)

A

у

a)

6)

Рисунок A.l. - RTL модель последовательного VFU с частичным обновлением общей суммы: a) VFU для программируемой архитектуры декодера (рисунок 5.7 г)); б) VFU для программируемой архитектуры многоуровневого декодера (рисунок 5.7 г))

Рисунок А.2 - Модифицированная RTL-модель последовательного CFU с использованием min-sum аппроксимации

254

Предложенный в работе CFU требует промежуточного хранения всех значений входного сигнала в сдвиговом регистре, в то время как сам CFU хранит только знаки входных значений. При min-sum аппроксимации абсолютные значения всех выходов идентичны и равны min1, за исключением одного выхода, которому присваивается второй минимум -min2. Для определения этого выходного значения все входные значения нумеруются с помощью управляющего сигнала Индекс

наименьшего входного значения хранится в регистре R7. Контрольный сигнал index_out присваивает индексы выходных значений. Значение min1 поступает на вывод, только когда индекс выходного значения равен значению min2, хранящемуся в регистре R7.

Сдвиговый регистр переменной длины

Сдвиговый регистр переменной длины необходим для осуществления последовательной проверки переменных и функциональных узлов. Сдвиговый регистр может быть реализован по-разному, в зависимости от особенностей топологии применяемой ПЛИС. Например, у ПЛИС Xilinx Virtex4 [244] существуют специальные блоки SRL16, которые могут использоваться в качестве сдвиговых регистров переменной длины. Длина сдвигового регистра SRL16, как показано на рисунке А.3 a), определяется четырьмя входными битами и может варьироваться от 1 до 16. Выделенные мультиплексоры могут быть построены путем объединения до четырех блоков SRL16 в две секции, в один конфигурируемый логический блок (CLB) на ПЛИС с 64-разрядным сдвиговым регистром. 32-разрядный сдвиговый регистр может быть реализован с использованием только одной секции, если его построить на блоках SRL16, тогда как в общей сложности требуется 16 секций, если не использовать блоки SRL16.

255

Рисунок А.З - RTL-модель сдвигового регистра переменной длины для: а) технологии ПЛИС компании XILINX и б) технологии ASIC

Пример конфигурации программируемой архитектуры декодера.

Рассмотрим пример архитектуры полностью программируемого LDPC-декодера с оптимальной перестановочной сетью и реализацией хранения сумм четных и нечетных итераций декодирования, согласно полученным данным в главе 5.

Конфигурация перестановочных сетей.

Конфигурация Ср (А)

Требуемое число тактовых циклов для чтения всех входных значений за одну половинную итерацию в параллельной архитектуре декодера (А) для перестановочной сети (необходимое для реализации перестановочной

сети лу для программируемой однофазной архитектуры декодера с лавинным распространением данных, реализуется следующим образом. В начале определяются векторы .sy, которые состоят из копий значений сумм /?, которые параллельно считываются из подмножества 1А Поступающие значения сумм отсортированы таким образом, что элемента .sy(/L Затем определяется вектор /ц, который состоит из строк индексов по модулю /? матрицы проверки четности, соответствующих суммарных значений в ,sy.

256

Индекс строки по модулю р хранится в элементе A^/). В конце, используя вектор как перестановочный, соответствующая обратная перестановка определяет конфигурацию Ср(%). Результирующая конфигурация настройки перестановочной сети для примера, описанного выше, будет выглядеть следующим образом:

Л0 =( ,^0,0 ^4,0 ^1,0 ) A = С;'(0) = (0 21) 0(0) = (0 21)

Л1 = ( ^0,1 ^2,0 ^,0 ) 4= Q-'(1) = (2 01) 0(1) = (12 0)

Л2 =( ,,0 ^44 ^14 ) ^2 = 0*1(2) = (012) 0(2) = (012)

Л3 =( , ^6,0 2,2 ) A3 = Q1(3) = (012) 0(3) = (012)

Л4 =( .^2,2 ^4,2 ^4 = СД4) = (2 01) 0(4) = (12 0)

Л5 =( ^'3,2 ^4,2 A5 = Qi(5) = (012) 0(5) = (012)

Л6 =( Д,2 Җ24 ^,4 ) A6 = ОДО = (0 21) 0(6) = (0 21)

(А.2)

Конфигурация

Требуемое число тактовых циклов для чтения всех входных значений за одну половинную итерацию в частично параллельной архитектуре декодера (L), для перестановочной сети С^О) (необходимое для реализации перестановочной сети для программируемой однофазной архитектуры декодера с лавинным распространением данных, реализуется следующим образом. В начале определяются векторы л'^, которые состоят из копий значений сумм р, которые параллельно считываются из подмножества РО. Они сортируются таким образом, что значения сумм р для л^(/) и л'^(/) имеют одинаковый первый индекс. Затем, интерпретируя вектор w'^ как перестановку, соответствующая обратная перестановка определяет конфигурацию С^О). Результирующая конфигурация настройки перестановочной сети для примера, разработанного и описанного в главе 5,

показана ниже.

257

^0 =( 7 0,1 S4,. Җ,, ) ^0 = c;1(0) = (012) 02(0) = (012)

у =( S 0,2 S,,, S,,,) = 0^(1) = (12 0) 02(1) = (2 01)

= ( 7,2 S1,2) = 0^(2) = (012) 02(2) = (012)

у =( 7 S6J ) ^3 = 0^(3) = (210) 02(3) = (210)

^4 =( 7 2,0 S0,0 S1,0) »?4 = 0^(4) = (10 2) 02(4) = (10 2)

^5 = ( .^3,0 S4,0 S,,' ) ^5 = 0-1(5) = (210) 02(5) = (210)

^6 =( 7 7,0 S 6,0 S,,0) ^6 = 0^(6) = (210) 0^(6) = (210)

(А.3)

Суммирование содержимого памяти во время итераций декодирования.

Рассмотрим детально запись сумм в блоки памяти SM34 и SWg для полностью параллельной архитектуры декодера с лавинным распространением данных. Таблица А.1 иллюстрирует содержимое памяти при нечетных итерациях, а таблица А.2 иллюстрирует содержимое памяти при четных итерациях. Каждый столбец в таблице А.1 представляет одну ячейку памяти, с увеличением времени обращения с каждой строкой, сверху вниз. Строка «Старт итер. 1» показывает инициализацию блоков памяти со значениями sum. В следующей строке «Чтение К'о», считываются три значения сумм из блоков памяти (по одному значению из каждого блока), и строка «Запись К'о» иллюстрирует перестановочную операцию записи этих трех значений суммы в три блока памяти. Следующая строка «memory» показывает содержимое памяти после первого цикла доступа к ней. Описанная процедура повторяется для всех вычислений до конца первой итерации в строке «Конец итер. 1», вычисленные суммы хранятся в тех же блоках памяти, что и в строке «пуск итер. 1», но по разным адресам.

Таблица А.2 иллюстрирует доступ к памяти для второй итерации, которая выполняется в обратном порядке. В конце второй итерации вычисленные значения хранятся в тех же блоках памяти, что и в начале первой итерации.

258

Таблица А.1.