Методы повышения быстродействия устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE тема диссертации и автореферата по ВАК РФ 05.13.13, кандидат технических наук Грушин, Анатолий Иванович

• Грушин, Анатолий Иванович
• кандидат технических наук
• 2000

Оглавление диссертации кандидат технических наук Грушин, Анатолий Иванович

Список рисунков.

Введение.

Глава 1. Влияние стандарта ANSI/IEEE Standard No.754 на проектирование арифметических устройств с плавающей запятой.

1.1. Предпосылки введения стандарта.

1.2. Характеристики стандарта.

1.2.1. Основные положения стандарта.

1.2.2. Полезные свойства стандарта.

1.2.3. Недостатки стандарта.

1.2.4. Архитектурные особенности реализации стандарта

1.3. Трудные для реализации требования стандарта.

1.3.1. Форматы.

1.3.1.1. Особенности реализации нескольких форматов данных.

1.3.1.2. Особенности реализации операций с двоичным порядком данных.

1.3.2. Округление.

1.3.3. Денормализованные числа.

1.3.3.1. Необходимость введения денормализованных чисел.

1.3.3.2. Особенности аппаратной поддержки денормализованных чисел.

1.3.4. Специальные значения - бесконечность, NaN'bi, нули со знаком.

1.4. Особенности реализации стандарта в архитектуре VLIW.

1.5. Выводы.

Глава 2. Структура быстродействующего устройства сложения чисел с плавающей запятой.

2.1. Введение.

2.2. Усовершенствованный алгоритм сложения чисел с плавающей запятой.

2.3. Устройства сложения, разделенные на части с большой и малой разностью порядков.

2.3.1. Устройство сложения, предложенное Beaumont

Smith в University of Adelaide.

2.3.2. Устройство сложения, разработанное Seidel в University of Saarland.

2.3.3. Устройство сложения с изменяемым временем выполнения команды.

2.4. Устройство сложения с делением на округляющую и нормализующую части.

2.5. Выводы.

Глава 3. Предсказание кода сдвига для нормализации результата.

3.1. Введение.

3.2. Обзор алгоритмов предсказания количества старших незначащих цифр.

3.2.1. Схема LZA IBM RS/6000.

3.2.2. Схема предсказания количества старших незначащих цифр, анализирующая три разряда.

3.2.3. Алгоритмы предсказания количества старших незначащих цифр, использующие формулу равенства суммы константе.

3.2.3.1 Алгоритм предсказания старших незначащих цифр с помощью формулы предсказания

А+В=К.

3.2.3.2. Схема предсказания старших незначащих нулей фирмы Mitsubishi.

3.2.4. Алгоритм предсказания старших незначащих цифр, учитывающий некоммутутивность слагаемых.

3.3. Алгоритм точного предсказания кода сдвига для нормализации с учетом ограничения величины сдвига.

3.3.1. Вычисление точного сдвига.

3.3.2. Учет ограничения величины сдвига.

3.3.3. Пример реализации.

3.4. Выводы.

Глава 4. Округление в быстродействующем устройстве сложения чисел с плавающей запятой.

4.1 Методы округления.

4.1.1. Специальный сумматор.

4.1.2. Формирование нескольких сумм.

4.1.2.1. Эффективное сложение.

4.1.2.2. Эффективное вычитание.

4.1.2.3. Округление к + или - бесконечности.

4.1.3. Округление на входе устройства.

4.1.4. Совмещение суммирования мантисс с округлением

4.2. Усовершенствованный сумматор с округлением.

4.3. Выводы.

Введение диссертации (часть автореферата) на тему «Методы повышения быстродействия устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE»

Актуальность работы

Наблюдаемый за последние годы бурный прогресс в технологии снял многие ограничения при построении высокопроизводительных процессоров и позволил разработчикам внедрять самые сложные и затратные алгоритмы для достижения предельных показателей быстр о действия.

Это в полной мере относится и к построению устройств, реализующих арифметику с плавающей запятой.

Несмотря на то, что основные алгоритмы выполнения операций арифметики с плавающей запятой известны уже давно, жесткие ограничения, связанные с необходимостью работы на высокой частоте, и стремление сократить количество тактов, необходимых для выполнения операций, побуждает разработчиков искать новые алгоритмические, схемотехнические и другие решения, направленные на достижение этих целей.

Этому также способствует появление новых, широко распространяющихся приложений, требующих для своей реализации все более мощных вычислений с плавающей запятой. Типичным примером этого является трехмерная графика.

Все это привело к тому, что за последние годы появились много исследований, направленных на достижение как высокого быстродействия, так и расширения функциональных возможностей арифметических устройств с плавающей запятой.

Введение стандарта ANSI/IEEE Standard №754 [1] на двоичную арифметику с плавающей запятой с одной стороны наложило сильные ограничения на аппаратуру, но с другой стороны дало мощный импульс развитию новых алгоритмов. Стандарт относится к вычислительной системе, то есть некой комбинации аппаратуры и программных средств, и он не требует выполнения всех его требований только в аппаратуре. Однако, исследования показывают, что реализация некоторых положений стандарта программным образом значительно снижает производительность вычислительной системы.

Особенности реализации стандарта будут рассмотрены на примере операции сложения. Хотя многие решения, обсуждаемые в данной работе, такие, как механизмы округления, предсказания кода сдвига для нормализации, работы со специальными значениями, применимы и в других устройствах, например, в широко распространенных в настоящее время устройствах умножения со сложением MAF (multiply-add-fused).

Наиболее часто встречающейся операцией с числами с плавающей запятой является сложение. Вместе с вычитанием они составляют более половины всех операций с плавающей запятой типичных научных вычислений. Концептуально она является самой простой, но проектирование устройств сложения чисел с плавающей запятой сложнее, чем большинства других арифметических устройств из-за большого числа последовательных зависимых операций, требуемых для одного сложения и дополнительных схем для обработки особых случаев, таких как арифметика с бесконечностями, нули, NaN'bi, как того требует стандарт IEEE 754. Кроме сложения и вычитания разных форматов, в устройстве сложения, как правило, выполняется еще большое количество команд, алгоритмы которых не сильно отличаются от алгоритма сложения, но, тем не менее, заметно усложняют проектирование устройства. В их число входят команды сравнения, преобразования типов и форматов, команды аппаратной поддержки алгоритмов повышенной точности.

Устройство сложения чисел с плавающей запятой во многом определяет производительность микропроцессора, поэтому важно уменьшать время выполнения команды.

Цель исследования

Целью диссертационной работы являлось создание методов повышения быстродействия устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE Standard №754.

В работе рассматриваются следующие методы повышения быстродействия:

• алгоритмические (создание более быстрых алгоритмов работы узлов устройства);

• структурные (изменение номенклатуры узлов и связей между ними);

• логические (эквивалентные логические преобразования с целью уменьшения количества логических уровней на критическом пути).

В соответствии с этим были определены следующие задачи:

• анализ требований стандарта IEEE 754 к арифметической системе с точки зрения их быстрой аппаратной реализации в устройстве сложения чисел с плавающей запятой;

• анализ и выбор методов ускорения устройства сложения чисел с плавающей запятой;

• усовершенствование структуры устройства сложения с целью достижения параметров предельного быстродействия;

• разработка алгоритмов работы узлов устройства, позволяющих реализовать в аппаратуре все требования стандарта без замедления работы устройства.

Научная новизна работы

Научная новизна работы заключается:

• в разработке алгоритмов, обеспечивающих полную аппаратную реализацию стандарта;

• в создании структуры устройства сложения чисел с плавающей запятой с предельными характеристиками быстродействия;

• в разработке схемы точного предсказания кода сдвига для нормализатора результата с учетом ограничения величины сдвига;

• в разработке метода округление одновременно с суммированием мантисс.

Новизна полученных результатов подтверждена патентами США [2], [3].

Результаты работы, выносимые на защиту

В данной работе рассматриваются и решаются проблемы увеличения быстродействия устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE Standard 754. В качестве инструмента исследования использовались модели устройства и отдельных его узлов, написанные на языке описания аппаратуры Verilog, система автоматического синтеза, оптимизации и физического проектирования Compass, система физического проектирования и оптимизации Avant!.

На защиту выносятся следующие основные результаты, полученные автором в процессе проведения исследований:

• методы построения устройства сложения чисел с плавающей запятой с полной аппаратной реализацией требований стандарта;

• структура устройства сложения чисел с плавающей запятой, достигающего предельных характеристик по быстродействию и удовлетворяющего стандарту;

• схема точного предсказания кода сдвига для нормализатора результата с учетом ограничения величины сдвига, позволяющая реализовать в аппаратуре режим постепенного отрицательного переполнения;

• метод округления результата устройства сложения чисел с плавающей запятой одновременно со сложением мантисс.

Практическая ценность

Разработанные автором схемы и алгоритмы нашли применение:

• в проекте Narch\

• в ОКР "Разработка архитектуры и топологии МПК типа супер-SPARC, технологического процесса производства, изготовления опытной партии МПК и модуля процессора на его основе"

Шифр - "Багет-супер - СЦ");

• в ОКР "Высокопроизводительный многопроцессорный вычислительный комплекс (MBК) "Эльбрус-ЗМ" в исполнении рабочей станции".

Апробация

Результаты исследования апробировались:

• на Юбилейной научной конференции МФТИ, Долгопрудный, 1996 г.,

• на Научной конференции РАН, посвященной 70-летию со дня рождения академика В.А.Мельникова, Москва, 1999 г.,

• на Международной научно-технической конференции "Системные проблемы качества, математического моделирования и информационных технологий", Москва-Сочи, 1999 г.,

• на Научной конференции МФТИ, Долгопрудный, 1999 г.,

• на семинарах НИИ ВТ и МЦСТ.

Публикации

Материалы диссертации достаточно полно изложены в следующих работах, опубликованных соискателем:

1. Точное предсказание кода сдвига для нормализации. Научная конференция РАН, посвященная 70-летню со дня рождения академика В.А.Мельникова: сборник докладов, Москва, 1999 г., с. 85-88.

2. Метод точного предсказания кода сдвига для нормализации, Компьютерная хроника, № 7, 1999 г., с. 65-77.

3. Особенности проектирования высокопроизводительных арифметических устройств, удовлетворяющих стандарту ANSI/IEEE Standard № 754, Высокопроизводительные вычислительные системы и микропроцессоры, сборник научных трудов Института высокопроизводительных вычислительных систем РАН, Москва, 1999 г, стр.51-64.

4. Некоторые аспекты повышения скорости и точности вычислений. Тезисы докладов Международной научно-технической конференции "Системные проблемы качества, математического моделирования и информационных технологий", 1999 г., Москва-Сочи.

5. Быстродействующее устройство сложения чисел с плавающей запятой, удовлетворяющее стандарту ANSI/IEEE Standard 754. Тезисы докладов научной конференции МФТИ, Долгопрудный, 1999 г.

6. Computer methods and apparatus for eliminating leading nonsignificant digits in floating point computations, U.S. patent 5732007, 3/1998.

7. Floating point addition methods and apparatus, U.S. patent 5808926, 9/1998.

Структура и объем работы

Работа состоит из введения, четырех глав, заключения и списка литературы.

В первой главе рассматриваются предпосылки введения стандарта ANSI/IEEE Standard No.754 на двоичную арифметику с плавающей запятой.

Анализируются его требования и их влияние на проектирование высокопроизводительных арифметических устройств с плавающей запятой.

Исследуется влияние программной реализации некоторых положений стандарта на производительность микропроцессора. Обосновывается необходимость полной аппаратной реализации стандарта.

Определяются направления исследований, которые наиболее перспективны с точки зрения возможности сокращения длительности операции сложения. Ими являются: адаптация структуры устройства к требованиям стандарта, разработка алгоритмов предсказания кода сдвига для нормализации результата с помощью анализа слагаемых, разработка алгоритмов ускорения округления.

Вторая глава посвящена исследованию структуры быстродействующего устройства сложения чисел с плавающей запятой.

В ней рассматривается традиционная структура, усовершенствованная структура с делением на две части по принципу большой и малой разности порядков, которая используется в большинстве современных высокопроизводительных микропроцессоров. Анализируется несколько вариантов такой структуры.

Предлагается устройство, позволяющее полностью реализовать стандарт в аппаратуре и получить наибольшее быстродействие. Для случая, когда порядки операндов отличаются не больше, чем на 1, приводятся формулы для определения по двум младшим разрядам порядков величины сдвига и выбора мантиссы для сдвига.

Предложенное устройство состоит из двух частей, в каждой из которых производится сложение.

Первая часть используется в трех случаях:

1. когда в устройстве выполняется эффективное сложение (эффективное сложение - это сложение операндов одинакового знака или вычитание операндов разных знаков);

2. когда выполняется эффективное вычитание (сложение операндов разных знаков или вычитание операндов одинакового знака), величина разности порядков D = 1 и не требуется нормализация;

3. когда выполняется эффективное вычитание и D > 1.

В первой части устройства обрабатываются все ситуации, в которых может потребоваться округление.

В остальных случаях (эффективное вычитание и D = 0, или D = 1 и есть нормализация) работает вторая часть устройства. В этой части обрабатываются все ситуации, в которых может потребоваться большая нормализация влево (сдвиг больше 1).

В третьей главе рассматриваются методы предсказания кода сдвига для нормализации результата.

Предлагается классификация существующих схем LZA (leading-zero anticipation): алгоритмы, анализирующие все разряды, начиная со старшего, до разряда, которым заканчивается группа, относительно которой делается предсказание; алгоритмы, которые анализируют небольшое количество разрядов, предшествующих разряду, относительно которого делается предсказание; алгоритмы, использующие формулу определения равенства суммы двух слагаемых некоей константе; использование некоммутативности слагаемых.

Проводится сравнительный анализ разных алгоритмов. Объясняется необходимость аппаратно учитывать ограничение величины кода сдвига.

Предлагается новый алгоритм, разработанный автором. Он точно предсказывает код сдвига с учетом ограничения его величины, налагаемого стандартом. Предложенный алгоритм позволяет реализовать в аппаратуре те требования стандарта, которые раньше не выполнялись, что уменьшало точность вычислений.

В четвертой главе исследуется проблема округления результата в устройствах сложения с плавающей запятой. Объясняются сложности, возникающие при аппаратной реализации округления.

Предлагается следующая классификация существующих методов округления: использование специального сумматора, формирование нескольких сумм, округление на входе устройства, совмещение суммирования мантисс с округлением. Анализируются особенности каждого метода.

Описывается предложенная автором схема, которая сочетает высокое быстродействие, малый объем оборудования и широкую область применения.

В заключении формулируются основные результаты работы, полученные автором на основе исследований, проведенных в диссертации. Делается основной вывод по результатам диссертационной работы.

Заключение диссертации по теме «Телекоммуникационные системы и компьютерные сети», Грушин, Анатолий Иванович

4.3. Выводы

В таблице 4.7 приведены характеристики рассмотренных методов округления.

При составлении таблицы считалось:

• быстродействующий условный сумматор содержит 1800- 2000 вентилей ( вентиль = gate - это схема 2И-НЕ);

• если специальный сумматор используется после нормализатора, то он вырождается в инкрементор, то есть сумматор, прибавляющий 1;

• если специальный сумматор используется до нормализатора, то он должен складывать с округляемым результатом трехразрядный код, так как в этом случае единица округления прибавляется к одному из трех разрядов;

• при формировании нескольких сумм требуется один или два полноразрядных сумматора, схема преобразования в двухрядный код и коммутатор с двух или трех направлений;

• округление на входе устройства умножения требует формирования еще одного кратного в дереве сумматоров, которое может вызвать появление лишнего уровня компрессоров.;

• оценка производится на качественном уровне, так как более точная оценка зависит от большого количества технологических факторов и конкретных требований к устройству сложения чисел с плавающей запятой.

ЗАКЛЮЧЕНИЕ

Основной результат диссертационной работы заключается в создании структурных, алгоритмических и логических методов повышения быстродействия устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE Standard №754.

Предложенные автором решения позволяют:

• реализовать устройство сложения с предельными характеристиками по быстродействию, которое полностью удовлетворяет стандарту;

• в схеме предсказания величины кода сдвига для нормализации результата избавиться от этапа коррекции, необходимого всем существующим алгоритмам;

• свести дополнительные затраты времени, связанные с реализацией четырех режимов округления результата сложения чисел с плавающей запятой, к задержке одного логического уровня.

В основе этого лежат разработанные в диссертации положения:

• Для архитектуры УЫ\¥ необходима полная аппаратная поддержка всех требований стандарта.

• Наиболее перспективными с точки зрения возможности сокращения длительности операции сложения являются исследования в следующих направлениях:

1) адаптация структуры устройства к требованиям стандарта,

2) разработка алгоритмов предсказания кода сдвига для нормализации результата с помощью анализа слагаемых,

3) разработка алгоритмов ускорения округления.

• Предложенное автором устройство сложения, разделенное на округляющую и нормализующую части, позволяет удовлетворить всем требованиям стандарта без увеличения времени выполнения операции.

• Схема точного предсказания, предложенная автором, позволяет учесть ограничение на величину кода сдвига.

• Округление, совмещенное с суммированием мантисс, - это наиболее быстрый и экономный метод.

В процессе исследований были получены следующие результаты:

• разработан алгоритм выполнения операции сложения, позволяющий совмещать полную аппаратную поддержку стандарта с высоким быстродействием;

• создана схема точного предсказания кода сдвига для нормализатора результата с учетом ограничения величины сдвига, впервые позволяющая реализовать в аппаратуре режим постепенного отрицательного переполнения;

• разработан метод округления результата, совмещающий сложение мантисс с округлением;

• разработана и практически реализована структура быстродействующего устройства сложения чисел с плавающей запятой, удовлетворяющего стандарту ANSI/IEEE Standard №754.

Основной вывод по результатам работы

На основе полученных результатов диссертации впервые реализовано устройство сложения чисел с плавающей запятой с полной аппаратной поддержкой всех требований стандарта ANSI/IEEE Standard №754 без замедления работы устройства. Изготовлена опытная партия микропроцессорных кристаллов, которые успешно функционируют в составе рабочей станции.

Список литературы диссертационного исследования кандидат технических наук Грушин, Анатолий Иванович, 2000 год

1. 1.EE Standard for Binary Floating-Point Arithmetic, ANSI/IEEE Standard No. 754, American National Standards Institute, Washington, DC, 1985.

2. Anatoly I.Grushin, Elina S. Vlasenko, Computer methods and apparatus for eliminating leading non-significant digits in floating point computations, U.S. patent 5732007, 3/1998.

3. Valery Y. Gorshtein, Anatoly I. Grushin, Sergey R. Shevtsov, Floating point addition methods and apparatus, U.S. patent 5808926, 9/1998.

4. E.Schwarz, R. Smith, C. Krygowski, The S/390 G5 Floating Point Unit Supporting Hex and Binary Architectures, Proceedings of the 14th IEEE Symposium on Computer Arithmetic, Adelaide, Australia, April 14-16, 1999.

5. J. Hennessy, D. Patterson, Computer Architecture: A Quantative Approach, Morgan Kaufmann Publishers, San Mateo, California, 1990.

6. W.Kahan, Lectures Notes on the Status of IEEE Standard 754 for Binary Floating-Point Arithmetic,http://http.cs.berkelev.edu/~wkahan/ieee754status/ieee754.ps.

7. C.Severance, An Interview with the Old Man of Floating-Point, http://wwwxs.berkeley.edu/~wkahan/ieee754status/754story.html.

8. C.Severance, IEEE 754: An Interview with William Kahan, Computer, vol 31, N3, March 1998.

9. J.Coonen, An Implementation Guide to a Proposed Standard for Floating-Point Arithmetic, Computer, vol 13, N 1, pp 68-79, January, 1980.

10. D. Priest, Differences Among IEEE 754 Implementations, http://www.validgh.com/goldberg/addendum.html.

11. R.K.Montoye, E.Hokenek, and S.L.Runyon,Design of the IBM RISC System/6000 floating-point execution unit, IBM J.Res.Develop., vol. 34, pp. 59-70, January 1990.

12. E.Hokenek, R.K.Montoye, and P.W.Cook, Second-Generation RISC Floating Point with Multiply-Add Fused, IEEE J. of Solid-State Circuits, vol. 25, no. 5, pp. 1207-1212, October 1990.

13. IBM RISC System/6000 Technology, 1990.

14. M.Cornea-Hasegan, B.Norin, IA-64 Floating-Point Operations and the IEEE Standard for binary Floating-Point Arithmetic, Intel Technology Journal, Q4, 1999.

15. W.Kahan,The Baleful Effect of Computer Benchmarks upon Applied Mathematics, Physics and Chemistry, http://http.cs.berkeley.edu/~wkahan/ieee754status/baleful.ps, 1995.

16. D. Greenley et al, UltraSparc: The Next Generation Superscalar 64-bit SPARC, Digest of papers, COMPCON 95, pp442-451, March 1995.

17. Горштейн В.Я., Грушин А.И., Шевцов С.P., Сумматор порядков чисел, Авторское свидетельство СССР N 1837281, 1989.

18. Горштейн В.Я., Грушин А.И., Устройство для нормализации и округления вещественных чисел, патент РФ N 2018921, 1992.

19. J.Darcy, D.Gay, FLECKmarks: Measuring Floating Point Performance using a Full IEEE Compliant Arithmetic Benchmark, http://www.cs.berkeley.edu/~darcy/Research/fleckmrk.ps.gz

20. Goldberg David, What Every Computer Scientist Should Know About Floating Point Arithmetic, ACM Computing Surveys, pp.5-48, vol 23, No 1, March 1991.

21. S.Waser, M.Flynn, Introduction to Arithmetic for Digital Systems Designers, Holt, Rinehart, and Winston, 1982.

22. Quach Nhon, Flynn Michael, An Improved Algorithm for High-Speed Floating-Point Addition, Tech. Rep. CSL-TR-90-442, Stanford University, August 1990.

23. N.Quach, M.J.Flynn, Leading One Prediction Implementation, Generalization, and Application, Tech. Rep. CSL-TR-91-463, Stanford University, March 1991.

24. Quach Nhon, Takagi Naofumi, Flynn Michael, On Fast IEEE Rounding, Tech. Rep. CSL-TR-91-459, Stanford University, January 1991.

25. Flynn Michael, De Micheli Giovanni, Pease Fabian, Wooley Bruce, Subnanosecond Arithmetic, Tech. Rep. CSL-TR-93-572, Stanford University, May 1993.

26. Wolrich Gilbert, Fischer Timothy, Kowaleski John, Rounding adder for floating-point processor, U.S. patent 5694350, 12/1997.

27. Wolrich Gilbert, Fischer Timothy, Kowaleski John, Floating point unit data path alignment, U.S. patent 5627773, 5/1997.

28. M.Golden, S.Hesley, et al, A Seventh-Generation x86 Microprocessor, IEEE Journal of Solid-State Circuits, vol. 34, No.ll, November 1999, pp. 1466-1477.

29. Hon Sit, David Gabli, Alfred Chan, Circuit for adding/subtracting two floating point operands, U.S. patent 5027308, 6/1991.

30. A.Beaumont-Smith, N. Burgess, S. Lefrere, C.C. Lim, Reduced Latency IEEE Floating-Point Standard Adder Architectures, Proceedings of the 14th IEEE Symposium on Computer Arithmetic, Adelaide, Australia, April 14-16, 1999.

31. Stuart F. Oberman, Hesham Al-Twaijry, and Michael J. Flynn, The SNAP Project: Design of Floating Point Arithmetic Units, in Proceedings of the 13th IEEE Symposium on Computer Arithmetic, July 1997.

32. S.Oberman, M.Flynn, A Variable Latency Pipelined Floating-Point Adder, Proc. Euro-Par'96, Springer LNCS vol. 1124, pp. 183-192, August 1996.

33. Peter-M. Seidel, Guy Even, How many logic levels does floating-point addition require?, International Conference on Computer Design (ICCD'98), Austin, Texas.

34. A.Nielsen, G.Even, D.Matula, and C.Lyu, Pipelined Packet-Forwarding Floating Point: II.An Adder, in Proceedings of the 13th IEEE Symposium on Computer Arithmetic, July 1997.

35. A.Nielsen, D.Matula, C.Lyu, and G.Even, An IEEE Compliant FloatingPoint Adder that Conforms with the Pipelined Packet-Forwarding Paradigm, IEEE Transactions on Computers, vol. 49, No. 1, January 2000.

36. Bruguera Javier, Lang Tomas, Leading-One Prediction with Concurrent Position Correction, IEEE Transactions on Computers, vol. 48, No. 10, October 1999.

37. Bruguera Javier, Lang Tomas, Leading-One Prediction Scheme for Latency Improvement in Single Datapath Floating-Point Adders, Proceedings of the International Conference on Computer Design (ICCD'98), pp.298-305, 1998.

38. G.Even, S.M. Mueller, and P.-M. Seidel, A Dual mode IEEE multiplier, Proc. 2nd IEEE International Conference on Innovative Systems in Silicon (ISIS'97), pp.282-289, 1997.

39. D.J. Sweeny, An analysis of floating-point addition, IBM Syst.J., vol. 4, no. 1, pp. 31-42, 1965.

40. Горштейн В.Я., Грушин А.И., Шевцов C.P., Быстродействующее устройство сложения чисел с плавающей запятой, удовлетворяющее стандарту ANSI/IEEE Standard 754. Тезисы докладов научной конференции МФТИ, Долгопрудный, 1999 г.

41. E.Hokenek and R.K.Montoye, Leading-Zero Anticipator (LZA) in the IBM RISC System/6000 floating-point execution unit, IBM J. Res. Develop., vol. 34, pp. 71-77, January 1990.

42. Hokenek Erdem, Montoye Robert, Leading 0/1 anticipator (LZA), U.S. patent 4926369, 5/1990.

43. Britton Sharon, Allmon Randy, Samudrala Sridhar, Leading one/zero bit detector for floating-point operation, U.S. patent 5317527, 5/1994.

44. Cheryl S. Brashears, James S. Blomgren, Earl T. Cohen, Inexact leading-one/leading-zero prediction integrated with a floating-point adder, U.S. patent 5633819, 5/1997.

45. Hong Lau, Apparatus and method to determine a most significant bit, U.S. patent 7/1999.

46. Miller Robert, Beraha Rudolfo, Leading bit anticipator, U.S. patent 5798952, 8/1998.

47. Edmondson John, et al., Internal Organization of the Alpha 21164, a 300-MHz 64-bit Quad-issue CMOS RISC Microprocessor, Digital Technical Journal, Vol. 7, No. 1, 1995.

48. Suzuki Hiroaki, Morinaka Hiroyuki, Makino Hiroshi, Nakase Yasunobu, Mashiko Koichiro, Sumi Tadashi, Leading-Zero Anticipatory Logic for High-Speed Floating Point Addition, IEEE Journal of Solid-State Circuits, vol. 31, No. 8, August 1996.

49. Miyoshi Akira, Takashi Taniguchi, Leading one anticipator and floating point addition/subtraction apparatus employing same, U.S. patent 5282156, 1/1994.

50. Inoue Genechiro, Leading one anticipator and floating point addition/subtraction apparatus, U.S. patent 5343413, 8/1994.

51. Bruguera Javier, Lang Tomas, Leading-one prediction with concurrent position correction for floating point addition, report HPCG-97-012, Dept. of Electronic and Computer Engineering, University of Santiago de Compostela, November 1997.

52. Bruguera Javier, Lang Tomas, Leading-one prediction scheme for latency improvement in single datapath floating-point adders, report HPCG-98-002, Dept. of Electronic and Computer Engineering, University of Santiago de Compostela, March 1998.

53. Bruguera Javier, Lang Tomas, Leading-one prediction with concurrent position correction, report HPCG-98-007, Dept. of Electronic and Computer Engineering, University of Santiago de Compostela, June 1998.

54. W.Lynch, G.Lauterbach, J.Petolino, and D.Poole, Low-Latency Cache Indexing: XOR and SAM Caches, SUN Microsystems Laboratories, Tech. Notes, SMLI93-0350, 1994.

55. Грушин А.И., Власенко Э.С. Метод точного предсказания кода сдвига для нормализации, Компьютерная хроника, N 7, июль 1999, стр. 65-75.

56. Yeager Kenneth, The Mips R10000 Superscalar Microprocessor, IEEE Micro, vol. 16, No. 2, April 1996.

57. M. J. Flynn, К. Nowka, G. Bewick, E. Schwarz, and N. Quach, The SNAP Project: Towards Sub-Nanosecond Arithmetic, in Proceedings of the 12th EEEE Symposium on Computer Arithmetic, July 1995.

58. Hesham Al-Twaijry, Stuart Oberman, Steve Fu, Michael Flynn, The SNAP Project: Building Validated Floating Point

59. Units, Journal of Universal Computer Science, vol. 4, No. 2, 1998.

60. Tack Han, Shi Lee, Woo Park, Rounding-off method and apparatus of floating point arithmetic apparatus for addition/subtraction, U.S. patent 10/1996.

61. D.Matula, A.Nielsen, Pipelined Packet-Forwarding Floating Point: I.Foundation and a Rounder, in Proceedings of the 13th IEEE Symposium on Computer Arithmetic, July 1997.

62. Heikes Craig, Miller Robert, System and method for reducing latency in a floatingpoint processor, U.S. patent 5317527, 2/1995.

63. Грушин А.И., Власенко Э.С., Точное предсказание кода сдвига для нормализации. Научная конференция РАН, посвященная 70-летию со дня рождения академика ВА.Мелъникова: сборник докладов, Москва, 1999 г., с. 85-88.