Методы и инструментальные средства анализа влияния одиночных сбоев в кэш-памяти на работу специализированных процессоров тема диссертации и автореферата по ВАК РФ 05.13.05, кандидат наук Мамутова, Ольга Вячеславовна

• Мамутова, Ольга Вячеславовна
• кандидат наук
• 2016

Оглавление диссертации кандидат наук Мамутова, Ольга Вячеславовна

СОДЕРЖАНИЕ

Содержание

Введение

1 Анализ проблемы одиночных сбоев в кэш-памяти процессора

1.1 Возникновение одиночных сбоев в памяти

1.1.1 Ионизирующее излучение космического пространства

1.1.2 Радиационные эффекты в полупроводниковых приборах

1.1.3 Последствия недеструктивных одиночных эффектов в памяти

1.1.4 Свойства потока одиночных сбоев в памяти

1.2 Борьба с последствиями одиночных сбоев в кэш-памяти

1.2.1 Организация кэш-памяти

1.2.2 Методы борьбы с одиночными сбоями в кэш-памяти

1.2.3 Концепция многоуровневого реагирования на поток ошибок

1.3 Оценка последствий одиночных сбоев в кэш-памяти

1.3.1 Маршрут проектирования системы на кристалле

1.3.2 Мероприятия по повышению надежности в ходе проектирования

1.3.3 Показатель уязвимости как критерий оценки надежности кэш-памяти

1.3.4 Влияние параметров кэш-памяти на работу вычислительной системы в присутствии одиночных сбоев

1.4 Методы оценки показателя уязвимости к одиночным сбоям в кэш-памяти

1.4.1 Аналитические подходы

1.4.2 Имитационное моделирование на ранних этапах проектирования

1.4.3 Методы внесения неисправностей

Выводы по главе

2 Аналитическая модель уязвимости процессора к одиночным сбоям в кэш-памяти

2.1 Анализ работы процессора в присутствии ошибок в кэш-памяти

2.1.1 Реакция системы на ошибки в слове массива строк

2.1.2 Реакция системы на ошибки в записи таблицы тэгов

2.1.3 Характеристики и компоненты модели

2.2 Аналитическое представление компонентов модели

2.2.1 Накопление ошибок

2.2.2 Быстродействие кэш-памяти

2.2.3 Поведение программы

2.2.4 Относительное расположение ошибок в записи таблицы тэгов

2.2.5 Реакция системы на ошибки в таблице тэгов

2.2.6 Реакция системы на ошибки в массиве строк

2.2.7 Алгоритм настройки аналитической модели

Выводы по главе

3 Анализ уязвимости процессора к одиночным сбоям в кэш-памяти

3.1 Интеграция компонентов аналитической модели для кэш-памяти с маскированием одной ошибки и обнаружением до двух ошибок

3.1.1 Показатель уязвимости к одиночным сбоям в слове строки

3.1.2 Показатель уязвимости к одиночным сбоям в тэге

3.2 Результаты аналитической оценки

3.2.1 Вероятности реакций при обращении к тэгу с ошибками

3.2.2 Оценка уязвимости к одиночным сбоям в тэге

3.2.3 Оценка уязвимости к одиночным сбоям в слове строки

3.2.4 Масштабирование оценки показателя уязвимости

3.3 Имитационное моделирование

3.4 Совокупная оценка уязвимости и производительности

3.4.1 Экспериментальное окружение

3.4.2 Параметры временного анализа

3.4.3 Результаты временного анализа

3.4.4 Результаты совокупной оценки

Выводы по главе

4 Метод и инструментальные средства внесения неисправностей на базе ПЛИС

4.1 Агенты внесения неисправностей

4.1.1 Саботажник для модуля памяти

4.1.2 Алгоритм оснащения

4.1.3 Автоматизация оснащения

4.2 Экспериментальное исследование

4.2.1 Метод внесения неисправностей

4.2.2 Программная часть реализации метода

4.2.3 Аппаратная часть реализации метода

4.2.4 Множество FARM

4.2.5 Сравнение с аналитической оценкой

Выводы по главе

Заключение

Список сокращений

Список основных условных обозначений

Словарь терминов

Список использованных источников

Приложение 1. Особенности работы с кэш-памятью некоторых синтезируемых

процессоров

Приложение 2. Схема работы кэш-памяти процессора

Приложение 3. Результаты оценки вероятностей исходов при обращении к записи

таблицы тэгов с ошибками

Приложение 4. Результаты аналитической оценки показателя уязвимости к одиночным

сбоям в записи таблицы тэгов для кэш-памяти со сквозной записью

Приложение 5. Результаты аналитической оценки показателя уязвимости к одиночным

сбоям в записи таблицы тэгов для кэш-памяти с обратной записью

Приложение 6. оценкА масштабируемости показателя уязвимости

Приложение 7. Пример построения имитационной модели в среде Möbius для оценки

уязвимости процессора к одиночным сбоям в кэш-памяти

Приложение 8. Результаты оценки быстродействия кэш-памяти с помехоустойчивым

кодированием

Приложение 9. Пример использования предложенных моделей и инструментальных

средств при проектировании специализированного вычислителя малого спутника

Приложение 10. Акты о внедрении

Введение диссертации (часть автореферата) на тему «Методы и инструментальные средства анализа влияния одиночных сбоев в кэш-памяти на работу специализированных процессоров»

ВВЕДЕНИЕ

Современные цифровые сверхбольшие интегральные схемы (СБИС) с КМОП структурами повсеместно применяются в бортовых вычислительных системах авиакосмической техники. Срок активного существования космического аппарата с такой элементной базой определяется в первую очередь радиационными отказами и сбоями: ионизирующее излучение верхних слоев атмосферы и космического пространства вызывает сбои и отказы элементов СБИС, подвергая риску функционирование бортовых приборов. При этом с совершенствованием технологий изготовления: уменьшением проектной нормы, увеличением степени интеграции и снижением напряжения питания, -увеличивается вероятность сбоев и отказов, которым подвержены элементы памяти при прохождении заряженных частиц через кристалл СБИС.

Известно, что среди эффектов воздействия ионизирующего излучения основными являются локальные радиационные эффекты типа одиночный сбой [18]. Проблеме вызываемых одиночными сбоями перемежающихся ошибок начали уделять внимание уже в 1970-х годах [35, 104]. При возникновении одиночных сбоев инвертируются значения отдельных битов информации в запоминающих элементах. Ошибки, вызванные одиночными сбоями, исчезают после операции записи в память. Однако за время присутствия ошибки в памяти информация с ошибкой может быть считана, что определяет уязвимость вычислительной системы к одиночным сбоям.

Для борьбы с одиночными сбоями и их последствиями применяют известный комплекс способов повышения надежности. Однако сложность вычислительных систем и высокая цена ошибки делают вопросы проектирования вычислительных систем для работы в условиях одиночных сбоев предметом исследований и в настоящее время [48, 61].

Типичная современная СБИС реализует функции системы на кристалле (СнК), включая в себя одно или несколько процессорных ядер и массивы статической памяти. Иерархическую подсистему внутрикристальной памяти

могут составлять основная оперативная память процессоров, кэш-память, блокнотная память, регистровые файлы, буферная память и очереди приемопередатчиков [74]. При этом массивы кэш-памяти могут занимать до 80% площади кристалла и предназначены для хранения часто востребованных процессором данных. Поэтому для кэш-памяти проблема одиночных сбоев особенно актуальна, поскольку вероятность распространения появившейся в кэшпамяти ошибки в соседние узлы вычислительной системы крайне высока.

Время жизни ошибки в кэш-памяти процессора сопоставимо с временем исполнения задач, поэтому оценку последствий сбоев в кэш-памяти необходимо проводить с учетом характера вычислительной нагрузки. При этом большинство существующих методов анализа основано на использовании симуляторов архитектуры процессора или симуляторов устройства на уровне RTL-описания, не позволяющих проводить эксперименты необходимой длительности. Поэтому для современных СнК, цикл проектирования которых постоянно сокращается, требуются более быстрые средства анализа.

Объектом исследования в работе является внутрикристальная кэш-память процессора, применяемого в условиях воздействия ионизирующего излучения космического пространства. Рассматриваются следующие свойства кэш-памяти в составе СнК:

1. Иерархическая организация, включающая несколько уровней кэш-памяти процессора;

2. Вычислительная нагрузка, определяемая исполняемой процессором программой;

3. Самовосстановление, когда ошибка, вызванная одиночным сбоем в элементе памяти, может быть исправлена записью нового значения в ходе исполнения программы процессора;

4. Возникновение информационного отказа, когда чтение значения с ошибкой из кэш-памяти приводит к распространению этой ошибки и переходу системы или ее элементов в неалгоритмическое состояние;

5. Требование к проектируемой СнК, ограничивающее вероятность возникновения информационного отказа вследствие одиночного сбоя в кэшпамяти.

Целью диссертационного исследования является улучшение качества вычислительных систем в исполнении СнК, используемых в условиях приводящего к одиночным сбоям ионизирующего излучения космического пространства. Для создания необходимых для этого методов и инструментальных средств анализа поставлены следующие задачи исследования:

1. Анализ требований к методике проектирования кэш-памяти процессора, направленной на улучшение радиационной стойкости СнК.

2. Разработка комплекса аналитических моделей для быстрой оценки влияния одиночных сбоев в кэш-памяти на работу процессора, предназначенных для ранних этапов проектирования.

3. Анализ влияния одиночных сбоев в массиве строк и таблице тэгов кэшпамяти на работу процессора.

4. Разработка методов и инструментальных средств внесения неисправностей типа «сбой» в кэш-память процессора в СнК для этапа прототипирования на базе программируемых логических интегральных схем (ПЛИС).

5. Анализ характеристик функционирования типового RISC процессора при исполнении тестовых программ в присутствии ошибок в кэш-памяти.

6. Разработка рекомендаций по практическому применению результатов исследования.

Методы исследования. В работе использован комплексный метод исследований, включающий теоретический анализ и проверку полученных результатов в лабораторных условиях. Для теоретических исследований использованы методы системного анализа, теории вероятностей, комбинаторики, теории надежности и теории планирования эксперимента. Для построения моделей уязвимости процессора к одиночным сбоям в кэш-памяти использованы среды Mathematica и Möbius. Физический макет вычислительной системы,

позволяющий вносить неисправности в кэш-память процессора, разработан с использованием сред Quartus II и Nios II SBT. Для оценки быстродействия СнК на базе ПЛИС использован временной анализатор TimeQuest. Оценка характеристик ионизирующего излучения выполнена в среде моделирования Crème.

Научные положения, выносимые на защиту:

1. Метод аналитической оценки влияния одиночных сбоев в кэш-памяти на работу процессора, позволяющий проводить быстрый сравнительный анализ возможных вариантов организации кэш-памяти на ранних этапах проектирования СнК. Аналитические модели влияния одиночных сбоев в кэш-памяти с типовыми параметрами на работу процессора.

2. Результаты теоретических исследований влияния одиночных сбоев в кэшпамяти на работу процессора, полученные на основе разработанных аналитических моделей и позволяющие выполнять обоснованный выбор параметров кэш-памяти процессора на ранних этапах проектирования.

3. Метод внесения неисправностей типа «одиночный сбой» в кэш-память на физической модели СнК на базе ПЛИС, обеспечивающий на этапе прототипирования проверку проектных решений и подтверждение характеристик процессора с кэш-памятью.

4. Рекомендации по использованию предложенных методов и инструментальных средств анализа влияния одиночных сбоев в кэш-памяти на работу процессоров при проектировании кэш-памяти специализированных процессоров в СнК с целью улучшения качества проектных решений.

Научная новизна:

1. Разработаны новые настраиваемые аналитические модели, позволяющие оценивать уязвимость вычислительной системы к одиночным сбоям в кэш-памяти с учетом характера вычислительной нагрузки, организации кэш-памяти, реализуемой для борьбы с ошибками избыточности и потока одиночных сбоев.

2. Разработана новая имитационная модель кэш-памяти, обеспечивающая проверку корректности аналитических моделей.

3. Установлены ранее неизвестные зависимости показателя уязвимости вычислительной системы к одиночным сбоям в кэш-памяти от характеристик вычислительной нагрузки, параметров кэш-памяти, характеристик реализуемой для борьбы с последствиями ошибок избыточности и интенсивности потока одиночных сбоев.

4. Предложен новый метод внесения неисправностей в массивы кэш-памяти физической модели СнК на базе ПЛИС, реализующий автономную эмуляцию сбоев с помощью сети агентов внесения неисправностей под управлением тестируемого процессора. Метод включает в себя инструментальные средства оснащения, сбора и анализа результатов.

5. Сформулированы рекомендации по применению предложенных моделей и методов оценки показателя уязвимости вычислительной системы к одиночным сбоям в кэш-памяти при проектировании СнК.

Достоверность научных положений обеспечена обоснованностью использованных теоретических подходов, допущений и ограничений, корректностью постановки задач, применением известных математических методов и подтверждается согласованием результатов теоретических исследований с исследованием на физической модели, а также подтверждается практическим применением результатов исследования.

Практическая ценность результатов. Разработанные в работе методы и инструментальные средства анализа позволяют на этапе системного проектирования СнК оценивать вероятность информационного отказа процессора из-за одиночных сбоев в кэш-памяти и на этапе прототипирования обеспечивают проверку реализации избыточности для борьбы с их последствиями. Результаты исследования использованы в ООО «ЭсДиСи» при разработке модулей и архитектур бортовых сетей малых спутников, что подтверждается актом о внедрении. Результаты исследования использованы в НИОКР «Развитие центра трансфера технологий FPGA и ASIC Санкт-Петербургского государственного политехнического университета для решения задач Межвузовской лаборатории проектирования мультипроцессорных систем» и «Исследование

фундаментальных свойств асинхронных многопроцессорных вычислительных структур в базисе перепрограммируемых логических кластеров». Отдельные результаты исследования использованы в учебном процессе в Санкт-Петербургском политехническом университете Петра Великого при подготовке бакалавров и магистров по направлениям 09.03.01 и 09.04.01 «Информатика и вычислительная техника», что подтверждается актом о внедрении.

Область применения результатов. Полученные результаты могут быть использованы при проектировании вычислителей для бортовых приборов современных космических аппаратов с применением коммерческой и радиационно-стойкой элементной базы.

Апробация результатов. Результаты работы доложены на шестнадцати конференциях: конференции «Будущее Российской космонавтики в инновационных разработках молодых специалистов» (г. Королёв, 2009 г.), межрегиональных конференциях «Региональная информатика» (СПб, 2009-2010 гг.), XIII-XVI всероссийских конференциях "Фундаментальные исследования и инновации в национальных исследовательских университетах" (СПб, 2009-2012 гг.), международной научно-практической конференции «XXXIX Неделя науки СПбГПУ» (СПб, 2010 г.), XVI международной научно-практической конференции «Системный анализ в проектировании и управлении» (СПб, 2012 г.), международном семинаре «Verification of Embedded Systems» (СПб, 2013 г.), XX-XXI международных научно-методических конференциях «Высокие интеллектуальные технологии и инновации в национальных исследовательских университетах» (СПб, 2013-2014 гг.), международной конференции «Circuits, Systems and Signal Processing» (СПб, 2014 г.), международной конференции «1st Symposium on Space Educational Activities» (г. Падуя, 2015 г.), международной конференции «17th Conference of Open Innovations Association (FRUCT)» (г. Ярославль, 2015 г.), VII всероссийской научно-технической конференции «Проблемы разработки перспективных микро- и наноэлектронных систем» (г. Зеленоград, 2016 г.).

Публикации. По материалам диссертационного исследования опубликовано двадцать три печатные работы, в том числе шесть - в изданиях, включенных в перечень рецензируемых научных изданий ВАК.

Личный вклад автора. Все научно-технические результаты, выносимые на защиту, получены автором самостоятельно. Постановка задачи выполнена совместно с научным руководителем к.т.н., доц. каф. КСПТ Филипповым А.С. Автоматизация оснащения СнК средствами внесения неисправностей в память выполнялась совместно с асп. каф. КСПТ Ненашевым О.В.

Структура и объем работы. Диссертация состоит из введения, четырех глав, заключения, библиографии, включающей 150 наименований, и десяти приложений. Работа изложена на 165 страницах, содержит 116 страниц основного текста, включая 24 рисунка и 16 таблиц.

В первой главе выполнен анализ проблемы возникновения одиночных сбоев в кэш-памяти процессора и их влияния на работу процессоров, описаны методы и средства, применяемые для решения этой проблемы на разных этапах проектирования СнК. Во второй главе решается задача создания аналитической модели уязвимости процессора к одиночным сбоям в кэш-памяти. В третьей главе представлены результаты анализа уязвимости процессора к ошибкам в кэшпамяти, дополненные оценкой эффективности способов введения избыточности в кэш-память. В четвертой главе представлена новая методика проведения экспериментов по внесению неисправностей во внутрикристальную кэш-память процессора на базе ПЛИС. В заключении описаны рекомендации по использованию предложенных в работе методов и инструментальных средств при проектировании кэш-памяти процессора в специализированной СнК и сформулированы основные результаты работы.

1 АНАЛИЗ ПРОБЛЕМЫ ОДИНОЧНЫХ СБОЕВ В КЭШ-ПАМЯТИ

ПРОЦЕССОРА

Надежность - это свойство объекта сохранять во времени в установленных пределах способность к выполнению требуемых функций в заданных режимах и условиях применения, технического обслуживания, хранения и транспортирования (ГОСТ Р 53480-2009, [71]). Понятие надежности для электронных и программируемых систем включает в себя такие характеристики системы, как безотказность, готовность, долговечность, ремонтопригодность, сохраняемость и безопасность (ГОСТ Р МЭК 61208 2007).

Проектирование надежной системы ведется в контексте возможности возникновения определенных неисправностей (сбоев и отказов) и начинается с анализа факторов риска, определяющих потенциальную угрозу функционированию системы: физические неисправности отдельных элементов системы, воздействие внешних факторов и ошибки проектирования.

Реакция систем на возникающие неисправности подчиняется общей схеме, показанной на рисунке 1 [94]. При рассмотрении аппаратных систем в эту схему включают эффекты самовосстановления, вызванные избыточным покрытием средств повышения надежности или непреднамеренной избыточностью в самой системе [72].

Обращение операционного узла к слову с ошибкой

Неисправность

Ошибка

Реакция системы на ошибку

Самовосстановление

Обнаружение Маскирование Исправление

Невозможность

обнаружения, исправления или маскирования

Функционирование без неисправности

Отказ

Рисунок 1. Жизненный цикл неисправности в системе

Неисправности приводят к ошибкам. Будем называть ошибкой неалгоритмическое изменение внутреннего состояния одного из узлов системы. В течение некоторого времени ошибка может оставаться незамеченной, не влияя на функционирование системы. За счет процессов самовосстановления возможно полное восстановление состояния узла. Дополнительно, если реализованы механизмы слежения за изменением состояния узла, возможно обнаружение ошибки с последующим исправлением, когда ошибка удаляется из системы, или маскированием, когда удаляется только эффект от ошибки. Когда механизмы слежения не реализованы или реализованы без расчета на возникшую ошибку, происходит распространение ошибки - информационный отказ, когда не алгоритмически меняется состояние соседних узлов, т.е. изменяется функционирование системы при полном или частичном нарушении ее работоспособного состояния. Борьба с последствиями информационного отказа может выполняться по аналогичной схеме на следующем уровне иерархии системы.

В итоге разработчик должен ответить на следующие вопросы: «почему» -как предсказать и предотвратить возникновение неисправности, «куда» - какие узлы требуют добавления средств борьбы с последствиями неисправности, «что» - какие средства обнаружения, маскирования и исправления требуется добавить в систему, «как» - какие инструментальные средства использовать для этого в ходе синтеза и анализа [28, 29, 72]. Этим вопросам, в контексте проблемы одиночных сбоев в кэш-памяти, посвящены разделы этой главы.

1.1 Возникновение одиночных сбоев в памяти

Данный раздел посвящен рассмотрению причин возникновения одиночных сбоев и методов предсказания интенсивности потока ошибок, применяемых как для элементов внутрикристальной памяти в общем, так и для кэш-памяти.

1.1.1 Ионизирующее излучение космического пространства

Космические лучи и естественные радиационные пояса Земли (ЕРПЗ) представляют собой поток заряженных ядерных частиц и формируют ионизирующее излучение естественного происхождения, воздействующее на космический аппарат. По ГОСТ РВ 20.57.415-98 эти воздействия обозначаются как факторы группы 7.К.

Воздействие такого излучения характеризуется спектрально-энергетическим распределением, зависящим от параметров орбиты и длительности миссии. Для описания потоков частиц, наблюдаемых на околоземных орбитах, используются расчетно-эмпирические модели радиационного окружения [20, 133]: для электронов и протонов естественных радиационных поясов Земли; для частиц солнечных космических лучей (СКЛ); а также для протонов и тяжелых ионов галактических космических лучей (ГКЛ).

Точность расчетных значений параметров потоков частиц, получаемых с помощью существующих моделей, составляет ±50% и больше для ЕРПЗ, ±25% для ГКЛ и ±100% для СКЛ [7]. Важным допущением, принятым во всех моделях, является изотропность потоков частиц, падающих на рассматриваемый объект.

1.1.2 Радиационные эффекты в полупроводниковых приборах

Выделяют дозовые и одиночные эффекты воздействия ионизирующего излучения на полупроводниковые приборы [9, 15, 99, 103]. Дозовые эффекты возникают вследствие высокой и низкой мощности дозы излучения и проявляются в постепенной деградации характеристик прибора. Одиночные эффекты появляются под воздействием высокоэнергетичных протонов и ионов (тяжелых заряженных частиц - ТЗЧ) космического пространства и нейтронов в

верхних слоях атмосферы, и проявляются как недеструктивные сбои и катастрофические отказы [17] (см. рисунок 2).

Для современных СБИС с высокой степенью интеграции среди локальных радиационных эффектов наиболее критичны кратковременные одиночные импульсы в проводниках схемы, одиночные сбои в триггерах и ячейках памяти и тиристорные эффекты [18].

Рисунок 2. Таксономия радиационных эффектов для полупроводниковых СБИС

Одиночные эффекты носят случайный характер и вызываются кратковременными ионизационными токами вследствие накопления заряда со значением больше порогового (критического) в чувствительной области кристалла. Такой заряд может быть получен от проходящей через кристалл отдельной ядерной частицы с высокой энергией - протона или ТЗЧ, или от продуктов ядерной реакции, вызванной попавшим в кристалл нейтроном [17].

Энергия протонов традиционно измеряется в кэВ и МэВ. Для

характеристики ТЗЧ используют величину линейной потери энергии (ЛПЭ),

2 1

измеряемой в МэВ-см -мг" . Вероятность возникновения одиночного эффекта в зависимости от энергии частицы определяется параметрами рассматриваемого чувствительного узла (топологией и технологией изготовления) и режимом работы устройства. Такая зависимость называется сечением одиночного эффекта

и хорошо описывается распределением Вейбулла-Гнеденко [103] в виде формул (1) для ТЗЧ и (2) для протонов:

возникновения сбоя [МэВ], sa - безразмерный параметр формы распределения,

Для определения сечения одиночных эффектов на этапе разработки технологии изготовления кристалла используют методы статистического компьютерного моделирования [125, 132, 142]. Далее в ходе квалификационных испытаний на радиационную стойкость выполняют уточнение оценки: для контроля технологического процесса и подтверждения расчетных значений. На этом этапе используют расчетно-экспериментальные методы, включающие ускоренные испытания на моделирующих и имитационных установках [147]. Информацию о результатах радиационных исследований объединяют в отраслевых базах данных, таких как http://kosrad.ru (Роскосмос), http://escies.org (ESA) и http://radhome.gsfc.nasa.gov (NASA).

Для функционально-сложных СБИС, в том числе типа СнК, радиационные испытания требуют создания индивидуальных методик [145] - для проведения унифицированного этапа и системно-ориентированного этапа. Стоимость и длительность разработки методики и проведения самих испытаний высоки. При этом для сложных систем стоит проблема интерпретации результатов испытаний с целью получения достоверных оценок, требующая непосредственного участия разработчика системы и в разработке методики, и в ходе самих испытаний.

По стойкости к ионизирующему излучению выделяют радиационно-толерантные и радиационно-стойкие микросхемы [19]. Крупными

(1)

где а - функция сечения сбоев одиночного эффекта [см2], - сечение

2 2 1 насыщения [см ], L - ЛПЭ иона [МэВ-см -мг" ], Ер - энергия протона [МэВ],

2 1

L0 - пороговая ЛПЭ возникновения сбоя [МэВ-см -мг ], Ер0 - пороговая энергия

2 1

wCT - параметр масштаба распределения [МэВ-см -мг ] или [МэВ].

отечественными производителями радиационно-стойких микросхем являются «НИИМЭ и Микрон», «Ангстрем», «НИИСИ РАН». Также часто в авиакосмическом приборостроении используют коммерческие микросхемы, чьи характеристики по радиационной стойкости оказываются сравнимы со специализированными микросхемами.

В итоге интенсивность потока одиночных эффектов в отдельной микросхеме определяется на основе ряда моделей:

1. спектрально-энергетическое распределение частиц ГКЛ, СКЛ и ЕРПЗ на орбите космического аппарата определяется расчетно-эмпирическими моделями радиационного окружения;

2. функция прохождения частиц ионизирующего излучения сквозь экранирующий материал определяется расчетными моделями [18];

3. сечение сбоев одиночного эффекта определяется радиационными испытаниями или расчетными моделями.

1.1.3 Последствия недеструктивных одиночных эффектов в памяти

Рассмотрение проблемы возникновения сбоев в памяти и использования средств для их предотвращения и борьбы с последствиями выделяют как отдельный вопрос при проектировании СнК [51].

Одиночный сбой возникает в запоминающем элементе - триггере или ячейке памяти, и приводит к хранению значения с ошибкой до момента следующей записи новых данных в этот элемент. Таким образом, появляясь в элементе памяти, одиночный сбой неизбежно приводит к появлению перемежающейся ошибки. Модель одиночного сбоя - это инверсия значения хранимого запоминающим элементом бита информации.

Плотно упакованные на кристалле ячейки памяти более подвержены одиночным сбоям, чем отдельные триггеры, реализующие свою функциональность на большем числе транзисторов. Кроме того, если степень интеграции СБИС высока, например при технологии менее 100 нм, один одиночный эффект может поразить несколько смежных ячеек памяти [6, 56, 127].

Для борьбы с такими многократными сбоями используют метод чередования, когда логически смежные биты памяти располагаются в физически не смежных ячейках, так что кластер многократного сбоя распределяется в виде нескольких одиночных сбоев в разных словах массива памяти [30]. Выбор оптимальной схемы чередования позволяет рассматривать многократный сбой как несколько одиночных сбоев, расположенных в памяти независимо друг от друга [110].

Одиночные импульсы появляются в цепях комбинационных схем и имеют небольшую длительность. Критично появление таких импульсов для асинхронных схем. Для синхронных же схем такой импульс может распространиться по цепям схемы и зафиксироваться (записаться) в виде ошибки в запоминающем элементе только в случае совпадения с фронтом тактового сигнала. Вероятность такого события тем больше, чем выше тактовая частота и длительность распространения импульса. Для внешнего наблюдателя возникающая в результате ошибка в значении запоминающего элемента неотличима от одиночного сбоя.

В зависимости от реализованных схем управления одиночный импульс может привести к многократным ошибкам в случае фиксации ложного управляющего сигнала сразу несколькими ячейками памяти. Также, например, в цикле записи при попадании частицы в схемы дешифрации блока памяти возможна кратковременная ошибочная выборка, что может привести к записи той же входной информации, но по другому адресу.

1.1.4 Свойства потока одиночных сбоев в памяти

Для описания процесса возникновения одиночных сбоев редко используют нормальное распределение (при больших величинах вероятности сбоя), и чаще -экспоненциальное (при небольших), когда поток сбоев рассматривается как простейший с интенсивностью X и для определения времени между сбоями используют показательное распределение [117, 125].

Существующие модели позволяют получить расчетное значение ожидаемой интенсивности возникновения сбоев на основе известных параметров орбиты космического аппарата, характеристик сечения сбоев и параметров геометрии уязвимого узла [20]. Среди этих моделей можно отметить:

• CRÈME (https://creme.isde.vanderbilt.edu/CREME-MC),

• OMERE (http://www.trad.fr/OMERE-Software.html),

• SPENVIS (https://www.spenvis.oma.be),

• COSRAD (http://smdc.sinp.msu.ru/index.py?nav=model-cosrad),

• ПО НИИЯФ МГУ (http://nuclphys.sinp.msu.ru/crd/crd4.htm).

Список литературы диссертационного исследования кандидат наук Мамутова, Ольга Вячеславовна, 2016 год

СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ

1. Бекич З. Разработка имитационной модели мультипроцессорной системы с локальной кэш-

памятью и анализ основных результатов моделирования: дис. ... канд. техн. наук. [Место защиты: Московский ордена Ленина, ордена октябрьской революции и ордена трудового красного знамени государственный университет им. М.В. Ломоносова]. - Москва, 1984. 174 с.

2. Глухих М.И. Разработка методов синтеза информационно-управляющих систем

специального назначения со структурным резервированием: дис. ... канд. техн. наук. [Место защиты: СПбГПУ]. - Санкт-Петербург, 2006. 186 с.

3. Организация и проектирование высоконадежных вычислительных систем / Глухих М.И. [и

др.] // Научно-технические ведомости СПбГПУ. 2011. - Т. 1. - № 6(138) - С. 54-61.

4. Даниленко И.Н. Функционально-структурные вероятностные модели в задачах анализа

надёжности микропроцессорных систем: автореф. дис. ... канд. техн. наук. [Место защиты: Томский политехнический университет]. - Томск, 2002. 19 с.

5. Даниленко И.Н. Функционально-структурные модели в имитационно-статистическом

моделировании надёжности отказоустойчивых микропроцессорных систем // Информационные технологии моделирования и управления: Междунар. сб. науч. тр. / под ред. О.Я. Кравец. - 2004. - Т. 15. - С. 24-34.

6. Статистический подход к описанию множественных сбоев в цифровых схемах памяти

высокой степени интеграции / Зебрев Г.И. [и др.] // Проблемы разработки перспективных микро- и наноэлектронных систем. Москва, 2014. - Т. III. - С. 167-170.

7. Кузнецов Н.В. Глава 3.9. Радиационные условия на орбитах космических аппаратов //

Модель космоса. - 2007. - Т. 1. - С. 627-641.

8. Лыпарь Ю.И. Критерий структурной стабильности и синтез аналоговых систем высокого

качества // Сборник научных трудов XX Международной научно-практической конференции Системный анализ в проектировании и управлении. Санкт-Петербург, 2016. - С. 212-221.

9. Максименко С.Л., Мелехин В.Ф., Филиппов А.С. Анализ проблемы построения радиационно-

стойких информационно-управляющих систем // Информационно-управляющие системы. 2012. - Т. 57. - № 2- С. 18-25.

10. Мамутова О.В. Аналитические модели надёжности кэш-памяти // Информационные

технологии и вычислительные системы. 2015. - № 4- С. 13-21.

11. Мамутова О.В. Оценка надежности при одиночных сбоях в кэш-памяти в маршруте

проектирования системы на кристалле // Проблемы разработки перспективных микро- и наноэлектронных систем. 2016. - № 3- С. 101-106.

12. Мамутова О.В., Ненашев О.В., Филиппов А.С. Автоматизация низкоуровневого оснащения

системы на кристалле средствами эмуляции внесения сбоев в память // Известия высших учебных заведений. Электроника. 2015. - Т. 20. - № 1- С. 50-57.

13. Мамутова О.В., Филиппов А.С. Разработка модели иерархической оперативной памяти

вычислительной системы // Научно-технические ведомости СПбГПУ. 2011. - Т. 128. - № 4- С. 75-81.

14. Проектирование СБИС типа "Система на кристалле". Маршрут проектирования. Синтез

схемы. Часть 1 / Стешенко В. [и др.] // Электронные компоненты. 2009. - № 1- С. 14-21.

15. Таперо К., Улимов В., Членов А. Радиационные эффекты в кремниевых интегральных

схемах космического применения. М.: Бином. Лаборатория знаний, 2012. 304 с.

16. Черкесов Г.Н. Надёжность аппаратно-программных комплексов. Учебное пособие. СПб:

Питер, 2005. 479 с.

17. Чумаков А.И. Глава 1.19 Радиационные эффекты в интегральных схемах от отдельных

ядерных частиц // Модель космоса. - 2007. - Т. 2. - С. 494-518.

18. Прогнозирование локальных радиационных эффектов в ИС при воздействии факторов

космического пространства / Чумаков А.И. [и др.] // Микроэлектроника. 2010. - Т. 39. - № 2- С. 85-90.

19. Юдинцев В. Радиационно-стойкие интегральные схемы. Надёжность в космосе и на земле //

Электроника: Наука, Технология, Бизнес. 2007. - № 5- С. 72-77.

20. Adams, Jr. J.H. CREME96 and Related Error Rate Prediction Methods // Extreme Environment

Electronics. - 2012. - Pp. 107-122.

21. Ahmed R.E., Frazier R.C., Marinos P.N. Cache-aided rollback error recovery (CARER) algorithm

for shared-memory multiprocessor systems // Digest of Papers 20th International Symposium Fault-Tolerant Computing (FTCS-20). 1990. - Pp. 82-88.

22. Ali M. Emulated fault injection for built-in self-test of field programmable gate arrays using

boundary scan: thesis for the university honors scholar. [Defence site: Auburn University Honors College]. - Auburn, USA, 2007. 70 p.

23. A methodology for the design and deployment of reliable systems on heterogeneous platforms /

Andrade H.A. [et al.] // International Conference on Reconfigurable Computing and FPGAs (ReConFig). 2012. - Pp. 1-7.

24. Antoni L., Leveugle R., Feher B. Using run-time reconfiguration for fault injection applications //

IEEE Transactions on Instrumentation and Measurement. 2003. - Vol. 52. - No. 5- Pp. 14681473.

25. Fault injection and dependability evaluation of fault-tolerant systems / Arlat J. [et al.] // IEEE

Transactions on Computers. 1993. - Vol. 42. - No. 8- Pp. 913-923.

26. Reliability Tradeoffs in Design of Cache Memories / Asadi H. [et al.] // 1st Workshop on

Architectural Reliability (WAR-1). 2005. - Pp. 1-8.

27. Vulnerability Analysis of L2 Cache Elements to Single Event Upsets / Asadi H. [et al.] //

Proceedings of Design, Automation and Test in Europe Conference (DATE '06). 2006. - Vol. 1. - Pp. 1-6.

28. Avizienis A. Dependable computing depends on structured fault tolerance // Proceedings of Sixth

International Symposium on Software Reliability Engineering. 1995. - Pp. 158-168.

29. Basic concepts and taxonomy of dependable and secure computing / Avizienis A. [et al.] // IEEE

Transactions on Dependable and Secure Computing. 2004. - Vol. 1. - No. 1- Pp. 11-33.

30. Baeg S., Wen S., Wong R. SRAM Interleaving Distance Selection With a Soft Error Failure Model

// IEEE Transactions on Nuclear Science. 2009. - Vol. 56. - No. 4- Pp. 2111-2118.

31. Baumann R.C. Radiation-induced soft errors in advanced semiconductor technologies // IEEE

Transactions on Device and Materials Reliability. 2005. - Vol. 5. - No. 3- Pp. 305-316.

32. A Framework for Reliability Assessment and Enhancement in Multi-Processor Systems-On-Chip /

Beltrame G. [et al.] // 22nd IEEE International Symposium on Defect and Fault-Tolerance in VLSI Systems DFT '07. 2007. - Pp. 132-142.

33. Benso A., DiCarlo S. The Art of Fault Injection // Journal of Control Engineering and Applied

Informatics. 2011. - Vol. 13. - No. 4- Pp. 9-18.

34. New techniques for speeding-up fault-injection campaigns / Berrojo L. [et al.] // Proceedings of

Design, Automation and Test in Europe Conference and Exhibition. 2002. - Pp. 847-852.

35. Binder D., Smith E.C., Holman A.B. Satellite Anomalies from Galactic Cosmic Rays // IEEE

Transactions on Nuclear Science. 1975. - Vol. 22. - No. 6- Pp. 2675-2680.

36. Bowen N.S., Pradhan D.K. The effect of memory-management policies on system reliability //

IEEE Transactions on Reliability. 1993. - Vol. 42. - No. 3- Pp. 375-383.

37. Bowen N.S., Pradhan D.K. The effect of program behavior on fault observability // IEEE

Transactions on Computers. 1996. - Vol. 45. - No. 8- Pp. 868-880.

38. Cache Size Selection for Performance, Energy and Reliability of Time-constrained Systems / Cai

Y. [et al.] // Proceedings of the 2006 Asia and South Pacific Design Automation Conference. Piscataway, NJ, USA, 2006. - Pp. 923-928.

39. Calderón H., Elena C., Vassiliadis S. Soft Core Processors and Embedded Processing: a survey and

analysis // Proceedings of ProRISC 2005, 16th Annual Workshop on Circuits, Systems and Signal Processing. Veldhoven, Netherlands, 2005. - Pp. 483-488.

40. Bit flip injection in processor-based architectures: a case study / Cardarilli G.C. [et al.] //

Proceedings of the Eighth IEEE International On-Line Testing Workshop. 2002. - Pp. 117-127.

41. Chen C.-H., Somani A.K. Fault-containment in cache memories for TMR redundant processor

systems // IEEE Transactions on Computers. 1999. - Vol. 48. - No. 4- Pp. 386-397.

42. Chen C.L., Hsiao M.Y. Error-Correcting Codes for Semiconductor Memory Applications: A State-

of-the-Art Review // IBM Journal of Research and Development. 1984. - Vol. 28. - No. 2- Pp. 124-134.

43. Exploiting circuit emulation for fast hardness evaluation / Civera P. [et al.] // IEEE Transactions on

Nuclear Science. 2001. - Vol. 48. - No. 6- Pp. 2210-2216.

44. Mobius 2.3: An extensible tool for dependability, security, and performance evaluation of large

and complex system models / Courtney T. [et al.] // IEEE/IFIP International Conference on Dependable Systems Networks (DSN '09). 2009. - Pp. 353-358.

45. Czeck E.W., Siewiorek D.P. Effects of transient gate-level faults on program behavior // Digest of

Papers of 20th International Symposium on Fault-Tolerant Computing (FTCS-20). 1990. - Pp. 236-243.

46. Derhacobian N., Vardanian V.A., Zorian Y. Embedded memory reliability: the SER challenge //

Records of the 2004 International Workshop on Memory Technology, Design and Testing. 2004. - Pp. 104-110.

47. Embedded processor based fault injection and SEU emulation for FPGAs / Dutton B.F. [et al.] //

Proc. Embedded Systems and Applications. 2009. - Pp. 183-189.

48. Edmonds D.L., Barnes C.E., Scheick L.Z. An introduction to space radiation effects on

microelectronics. Pasadena, USA: NASA, Jet propulsion laboratory, California institute of technology, 2000.

49. Ejlali A., Miremadi S.G. FPGA-based fault injection into switch-level models // Microprocessors

and Microsystems. 2004. - Vol. 28. - No. 5-6- Pp. 317-327.

50. Elkind S.A., Siewiorek D.P. Reliability and Performance of Error-Correcting Memory and Register

Arrays // IEEE Transactions on Computers. 1980. - Vol. C-29. - No. 10- Pp. 920-927.

51. Faubladier F., Rambaud D. Safety implications of the use of system-on-chip (SoC) on commercial

of-the shelf (COTS) devices in airborne critical applications. EASA.2008/1, Technical report. Cologne, Germany: EASA, 2008.

52. Impact of data cache memory on the single event upset-induced error rate of microprocessors /

Faure F. [et al.] // IEEE Transactions on Nuclear Science. 2003. - Vol. 50. - No. 6- Pp. 21012106.

53. Fricker C., Robert P. An Analytical cache model. Research Report. RR-1496. France: INRIA

Rocquencourt, 1991.

54. Radiation Testing Update, SEU Mitigation, and Availability Analysis of the Virtex FPGA for

Space Reconfigurable Computing / Fuller E. [et al.] // Proc. 3rd Conf. On Military & Aerospace Programmable Logic. Columbia, MD, 2000.

55. In-depth analysis of digital circuits against soft errors for selective hardening / Garcia-Valderas M.

[et al.] // Proc. 15th IEEE International On-Line Testing Symposium IOLTS. 2009. - Pp. 144149.

56. Transient fault models and AVF estimation revisited / George N.J. [et al.] // IEEE/IFIP

International Conference on Dependable Systems and Networks (DSN). 2010. - Pp. 477-486.

57. Balancing Performance and Reliability in the Memory Hierarchy / G.H. Asadi [et al.] // Proc. IEEE

International Symposium on Performance Analysis of Systems and Software. 2005. - Pp. 269279.

58. Automatic saboteur placement for emulation-based multi-bit fault injection / Grinschgl J. [et al.] //

6th International Workshop on Reconfigurable Communication-centric Systems-on-Chip (ReCoSoC). 2011. - Pp. 1-8.

59. Haghdoost A., Asadi H., Baniasadi A. System-Level Vulnerability Estimation for Data Caches //

IEEE 16th Pacific Rim International Symposium on Dependable Computing (PRDC). 2010. -Pp.157-164.

60. Hamming R.W. Error Detecting and Error Correcting Codes // Bell System Technical Journal.

1950. - Vol. 29. - No. 2- Pp. 147-160.

61. Harboe-Sorensen R. 40 Years of Radiation Single Event Effects at the European Space Agency,

ESTEC // IEEE Transactions on Nuclear Science. 2013. - Vol. 60. - No. 3- Pp. 1816-1823.

62. On the Nature of Cache Miss Behavior: Is It 2? / Hartstein A. [et al.] // Journal of Instruction-Level

Parallelism. 2008. - Vol. 10. - Pp. 1-22.

63. Heidergott W.F. System level single event upset mitigation strategies // Radiation Effects And Soft

Errors In Integrated Circuits And Electronic Devices. - 2004. - Vol. 34. - Pp. 57-68.

64. Hennessy J.L., Patterson D.A. Computer architecture: a quantitative approach. // The Morgan

Kaufmann Series in Computer Architecture and Design. Waltham, USA: Morgan Kaufmann Publishers, 2011. 5. 856 p.

65. An analytical model for designing memory hierarchies / Jacob B.L. [et al.] // IEEE Transactions on

Computers. 1996. - Vol. 45. - No. 10- Pp. 1180-1194.

66. Fault injection into VHDL models: the MEFISTO tool / Jenn E. [et al.] // Digest of Papers of

Twenty-Fourth International Symposium on Fault-Tolerant Computing FTCS-24. 1994. - Pp. 66-75.

67. Kadayif I., Kandemir M. Modeling and Improving Data Cache Reliability // Proceedings of the

ACM SIGMETRICS International Conference on Measurement and Modeling of Computer Systems. New York, NY, USA, 2007. - Pp. 12.

68. System-level design: orthogonalization of concerns and platform-based design / Keutzer K. [et al.]

// IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems. 2000. -Vol. 19. - No. 12- Pp. 1523-1543.

69. Multi-bit Error Tolerant Caches Using Two-Dimensional Error Coding / Kim J. [et al.] //

Proceedings of the 40th Annual IEEE/ACM International Symposium on Microarchitecture. Washington, DC, USA, 2007. - Pp. 197-209.

70. Kooli M., Di Natale G. A survey on simulation-based fault injection tools for complex systems //

9th IEEE International Conference On Design Technology of Integrated Systems In Nanoscale Era (DTIS). 2014. - Pp. 1-6.

71. Laprie J.-C. Dependable computing and fault tolerance: concepts and terminology // Twenty-Fifth

International Symposium on Fault-Tolerant Computing, Highlights from Twenty-Five Years. 1995. - Pp. 2-11.

72. Laprie J.-C. Dependability of computer systems: concepts, limits, improvements // Proceedings of

Sixth International Symposium on Software Reliability Engineering. 1995. - Pp. 2-11.

73. Mitigating Soft Error Failures for Multimedia Applications by Selective Data Protection / Lee K.

[et al.] // Proceedings of the International Conference on Compilers, Architecture and Synthesis for Embedded Systems. New York, NY, USA, 2006. - Pp. 411-420.

74. Lee K.-B., Chang T.-S. SoC Memory System Design // Essential Issues in SOC Design. / edt. Y-

L.S. Lin. - 2006. - Pp. 73-118.

75. Lee S., Baeg S., Reviriego P. Memory reliability model for accumulated and clustered soft errors //

IEEE International Integrated Reliability Workshop Final Report (IRW). 2010. - Pp. 114-117.

76. Memory Reliability Analysis for Multiple Block Effect of Soft Errors / Lee S. [et al.] // IEEE

Transactions on Nuclear Science. 2013. - Vol. 60. - No. 2- Pp. 1384-1389.

77. Online Estimation of Architectural Vulnerability Factor for Soft Errors / Li X. [et al.] // Proc. 35th

International Symposium on Computer Architecture ISCA '08. 2008. - Pp. 341-352.

78. Online hardening of programs against SEUs and SETs / Lisboa C.A.L. [et al.] // 21st IEEE

International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT '06). 2006. -Pp. 280-290.

79. Lo J.-C. Fault-tolerant content addressable memory // Proceedings of IEEE International

Conference on Computer Design: VLSI in Computers and Processors (ICCD '93). 1993. - Pp. 193-196.

80. Lo J.-C. A fault-tolerant associative approach to on-line memory repair // Proceedings of The IEEE

International Workshop on Defect and Fault Tolerance in VLSI Systems. 1994. - Pp. 168-176.

81. Autonomous Fault Emulation: A New FPGA-Based Acceleration System for Hardness Evaluation

/ Lopez-Ongil C. [et al.] // IEEE Transactions on Nuclear Science. 2007. - Vol. 54. - No. 1- Pp. 252-261.

82. IBM POWER6 reliability / Mack M.J. [et al.] // IBM Journal of Research and Development. 2007.

- Vol. 51. - No. 6- Pp. 763-774.

83. Maistri P., Leveugle R. Towards automated fault pruning with Petri Nets // Proc. of 15th IEEE

International On-Line Testing Symposium IOLTS. 2009. - Pp. 41-46.

84. Platform-based embedded solution for small satellite's onboard computing / Mamoutova O. [et al.]

// Proc. 17TH Conference of Open Innovations Association (FRUCT). Yaroslavl, 2015. - Pp. 116-121.

85. Mamoutova O.V. Processor-Driven Emulated Upset-Like Fault Injection for Memory Validation //

Университетский научный журнал = Humanities& Science University Journal. 2013. - No. 5-Pp.185-194.

86. Mamoutova O.V., Antonov A.A. On design for reliability of electronics in nanosatellite //

Proceedings of 1st Symposium on Space Educational Activities. Padova, 2015.

87. Mamoutova O.V., Nenashev O.V., Filippov A.S. In-circuit Emulation of Memory Fault Injection //

Proceedings of the International Conference on Circuits, Systems and Signal Processing (CSSP '14). Saint-Petersburg, 2014. - Vol. 39. - Pp. 105-107.

88. Manoochehri M., Annavaram M., Dubois M. CPPC: Correctable Parity Protected Cache //

Proceedings of the 38th Annual International Symposium on Computer Architecture. New York, NY, USA, 2011. - Pp. 223-234.

89. Design Methodology for Embedded Systems with Built-in Self-Recovery / Maximenko S.L. [et al.]

// Университетский научный журнал = Humanities & Science University Journal. 2014. - No. 8- Pp. 144-153.

90. Meyer J.F., Wei L. Influence of workload on error recovery in random access memories // IEEE

Transactions on Computers. 1988. - Vol. 37. - No. 4- Pp. 500-507.

91. Meyer J.F., Wei L. Analysis of workload influence on dependability // Digest of Papers of

Eighteenth International Symposium on Fault-Tolerant Computing FTCS-18. 1988. - Pp. 84-89.

92. Miremadi S.G., Zarandi H.R. Reliability of protecting techniques used in fault-tolerant cache

memories // Canadian Conference on Electrical and Computer Engineering. 2005. - Pp. 820823.

93. Mukherjee S. Architecture Design for Soft Errors. Morgan Kaufmann, 2011. 361 p.

94. Cache scrubbing in microprocessors: myth or necessity? / Mukherjee S.S. [et al.] // Proceedings of

10th IEEE Pacific Rim International Symposium on Dependable Computing. 2004. - Pp. 37-42.

95. Mukherjee S.S., Emer J., Reinhardt S.K. The soft error problem: an architectural perspective //

11th International Symposium on High-Performance Computer Architecture (HPCA-11). 2005.

- Pp. 243-247.

96. A systematic methodology to compute the architectural vulnerability factors for a high

performance microprocessor / Mukherjee S.S. [et al.] // International Symposium on Microarchitecture. 2003. - Pp. 29-42.

97. Muralimanohar N., Balasubramonian R., Jouppi N.P. CACTI 6.0: A Tool to Model Large Caches

// Proc. International Symposium on Microarchitecture. Chicago, 2007. - Pp. 24.

98. A Multiple Bit Upset Tolerant SRAM Memory / Neuberger G. [et al.] // ACM Trans. Des. Autom.

Electron. Syst. 2003. - Vol. 8. - No. 4- Pp. 577-590.

99. Nicolaidis M. Soft errors in modern electronic systems. // Frontiers in electronic testing. New

York: Springer, 2011. 368 p.

100. Nicolaidis M., Velazco R. Architecture for robust and complex integrated systems. TIMA, 2012.

101. Nicolescu B., Velazco R. Detecting soft errors by a purely software approach: method, tools and

experimental results // Design, Automation and Test in Europe Conference and Exhibition. 2003.

- Pp. 57-62 suppl.

102. A Comparative Study of Simulation Program for Cache Memory Performance Assessment / Novac O. [et al.] // Journal of Computer Science and Control Systems. 2009. - Vol. 2. - No. 2-Pp. 39-42.

103. Petersen E. Single Event Effects in Aerospace. Wiley-IEEE Press, 2011. 448 p.

104. Pickel J.C., Blandford J.T. Cosmic Ray Induced in MOS Memory Cells // IEEE Transactions on Nuclear Science. 1978. - Vol. 25. - No. 6- Pp. 1166-1171.

105. A new approach to accelerate SEU sensitivity evaluation in circuits with embedded memories / Portela-Garcia M. [et al.] // Proc. SPIE 7363 VLSI Circuits and Systems IV. 2009. - Pp. 73630X-73630X-9.

106. Microprocessor Software-Based Self-Testing / Psarakis M. [et al.] // IEEE Design Test of Computers. 2010. - Vol. 27. - No. 3- Pp. 4-19.

107. Rebaudengo M., Reorda M.S., Violante M. An accurate analysis of the effects of soft errors in the

instruction and data caches of a pipelined microprocessor // Design, Automation and Test in Europe Conference and Exhibition. 2003. - Pp. 602-607.

108. Reed I.S., Solomon G. Polynomial Codes Over Certain Finite Fields // Journal of the Society for

Industrial and Applied Mathematics. 1960. - Vol. 8. - No. 2- Pp. 300-304.

109. Reorda M.S., Sterpone L., Violante M. Chapter 6. Advanced Technologies for Transient Faults Detection and Compensation // Design and Test Technology for Dependable Systems-on-chip. / edt. R.A. Ubar, H. Vierhaus, J. Raik. - 2010.

110. Protection of Memories Suffering MCUs Through the Selection of the Optimal Interleaving Distance / Reviriego P. [et al.] // IEEE Transactions on Nuclear Science. 2010. - Vol. 57. - No. 4- Pp. 2124-2128.

111. Reviriego P., Maestro J.A., Cervantes C. Reliability Analysis of Memories Suffering Multiple Bit

Upsets // IEEE Transactions on Device and Materials Reliability. 2007. - Vol. 7. - No. 4- Pp. 592-601.

112. New Methodology for Simulation of Soft Errors in Digital Processors / Rezgui S. [et al.] // Journal of Spacecraft and Rockets. 2002. - Vol. 39. - No. 4- Pp. 495-500.

113. Rivers J.A., Kudva P. Reliability Challenges and System Performance at the Architecture Level //

IEEE Design Test of Computers. 2009. - Vol. 26. - No. 6- Pp. 62-73.

114. Sadler N.N., Sorin D.J. Choosing an Error Protection Scheme for a Microprocessor's L1 Data Cache // International Conference on Computer Design (ICCD). 2006. - Pp. 499-505.

115. Saleh A.M., Serrano J.J., Patel J.H. Reliability of scrubbing recovery-techniques for memory systems // IEEE Transactions on Reliability. 1990. - Vol. 39. - No. 1- Pp. 114-122.

116. Schiano L., Ottavi M., Lombardi F. Markov models of fault-tolerant memory systems under SEU // Records of the International Workshop on Memory Technology, Design and Testing. 2004. -Pp. 38-43.

117. Sharma A.K. Semiconductor memories: technology, testing and reliability. Hoboken, New Jersey: John Wiley & Sons, 1997. 462 p.

118. Shirvani P.P., Saxena N.R., McCluskey E.J. Software-implemented EDAC protection against SEUs // IEEE Transactions on Reliability. 2000. - Vol. 49. - No. 3- Pp. 273-284.

119. Somani A.K., Trivedi K.S. A cache error propagation model // Proceedings of Pacific Rim International Symposium on Fault-Tolerant Systems. 1997. - Pp. 15-21.

120. Fault-tolerant systems design - estimating cache contents and usage / Some R.R. [et al.] // IEEE Aerospace Conference Proceedings. 2002. - Vol. 5. - Pp. 2149-2157.

121. Sorin D.J. Fault Tolerant Computer Architecture // Synthesis Lectures on Computer Architecture. 2009. - Vol. 4. - No. 1- Pp. 1-104.

122. SafetyNet: improving the availability of shared memory multiprocessors with global checkpoint/recovery / Sorin D.J. [et al.] // Proceedings of 29th Annual International Symposium on Computer Architecture. 2002. - Pp. 123-134.

123. Spica M., Mak T.M. Do we need anything more than single bit error correction (ECC)? // Records

of the International Workshop on Memory Technology, Design and Testing. 2004. - Pp. 111116.

124. Reducing Data Cache Susceptibility to Soft Errors / Sridharan V. [et al.] // IEEE Transactions on

Dependable and Secure Computing. 2006. - Vol. 3. - No. 4- Pp. 353-364.

125. Srinivasan G.R. Modeling the cosmic-ray-induced soft-error rate in integrated circuits: An overview // IBM Journal of Research and Development. 1996. - Vol. 40. - No. 1- Pp. 77-89.

126. Suh J. Models for soft errors in low-level caches: PhD thesis. [Defence site: University of Southern California]. - USA, 2012. 170 p.

127. Soft Error Benchmarking of L2 Caches with PARMA / Suh J. [et al.] // SIGMETRICS Perform. Eval. Rev. 2011. - Vol. 39. - No. 1- Pp. 85-96.

128. Thiebaut D. On the fractal dimension of computer programs and its application to the prediction of the cache miss ratio // IEEE Transactions on Computers. 1989. - Vol. 38. - No. 7- Pp. 10121026.

129. Vaidya N.F. Comparison of duplex and triplex memory reliability // IEEE Transactions on Computers. 1996. - Vol. 45. - No. 4- Pp. 503-507.

130. Velazco R., Rezgui S., Ecoffet R. Predicting error rate for microprocessor-based digital architectures through C.E.U. (Code Emulating Upsets) injection // IEEE Transactions on Nuclear Science. 2000. - Vol. 47. - No. 6- Pp. 2405-2411.

131. Wang S., Hu J., Ziavras S.G. On the Characterization and Optimization of On-Chip Cache Reliability against Soft Errors // IEEE Transactions on Computers. 2009. - Vol. 58. - No. 9- Pp. 1171-1184.

132. Monte Carlo Simulation of Single Event Effects / Weller R.A. [et al.] // IEEE Trans. Nucl. Sci. 2010. - Vol. 57. - No. 4- Pp. 1726-1746.

133. Xapsos M.A., O'Neill P.M., O'Brien TP. Near-Earth Space Radiation Models // IEEE Transactions on Nuclear Science. 2013. - Vol. 60. - No. 3- Pp. 1691-1705.

134. Yan J., Zhang W. Evaluating Instruction Cache Vulnerability to Transient Errors // Proceedings of the 2006 Workshop on Memory Performance: Dealing with Applications, Systems and Architectures. New York, NY, USA, 2006. - Pp. 21-28.

135. Yoon D.H., Erez M. Memory Mapped ECC: Low-cost Error Protection for Last Level Caches // Proceedings of the 36th Annual International Symposium on Computer Architecture. New York, NY, USA, 2009. - Pp. 116-127.

136. Yoon D.H., Erez M. Flexible Cache Error Protection Using an ECC FIFO // Proceedings of the Conference on High Performance Computing Networking, Storage and Analysis. New York, NY, USA, 2009. - Pp. 49:1-49:12.

137. Zhang W. Enhancing Data Cache Reliability by the Addition of a Small Fully-associative Replication Cache // Proceedings of the 18th Annual International Conference on Supercomputing. New York, NY, USA, 2004. - Pp. 12-19.

138. Zhang W. Computing cache vulnerability to transient errors and its implication // 20th IEEE International Symposium on Defect and Fault Tolerance in VLSI Systems (DFT). 2005. - Pp. 427-435.

139. Zhang W. Computing and Minimizing Cache Vulnerability to Transient Errors // IEEE Design Test of Computers. 2009. - Vol. 26. - No. 2- Pp. 44-51.

140. ICR: in-cache replication for enhancing data cache reliability / Zhang W. [et al.] // Proceedings of

International Conference on Dependable Systems and Networks. 2003. - Pp. 291-300.

141. Ziade H., Ayoubi R., Velazco R. A Survey on Fault Injection Techniques // The International Arab Journal of Information Technology. 2004. - Vol. 1. - No. 2- Pp. 171-186.

142. Accelerated testing for cosmic soft-error rate / Ziegler J.F. [et al.] // IBM Journal of Research and

Development. 1996. - Vol. 40. - No. 1- Pp. 51-72.

143. Single Event Effect Criticality Analysis. 431-NaN-273. Greenbelt, Maryland, USA: Goddard Space Flight Center, 1996.

144. Fault injection techniques and tools for embedded systems reliability evaluation. // Frontiers in electronic testing./ edt. A. Benso, P. Prinetto. Boston: Kluwer Academic Publishers, 2003. 241 p.

145. JESD89A. Measurement and Reporting of Alpha Particle and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices. Arlington, VA, USA: Jedec solid state technology association, 2006. 84 p.

146. Design and test technology for dependable systems-on-chip. / edt. R. Ubar, J. Raik, H.T. Vierhaus. Hershey, PA: IGI Global, 2011. 578 p.

147. Роль и место имитационных испытаний в системе обеспечения стойкости аппаратуры вооружения и военной техники к действию ионизирующих излучений [Электронный ресурс] // Анисимов А.В. [и др.]. URL:

http://www.spels.ru/index.php?option=com_docman&task=doc_download&gid=47&Itemid=28 (дата обращения: 19.09.2016).

148. Bennett J., Cook S. Softcores for FPGA: The Free and Open Source Alternatives [Электронный

ресурс] // Embecosm : сайт компании. URL: http://www.embecosm.com/articles/ear15/nmi-fpga-article-24-oct-13.pdf (дата обращения: 21.01.2016).

149. Kenney J. Using a processor-driven test bench for functional verification of embedded SoCs [Электронный ресурс] // All configurable systems development articles. URL: http://www.embedded.com/design/configurable-systems/4006718/Using-a-processor-driven-test-bench-for-functional-verification-of-embedded-SoCs (дата обращения: 19.09.2016).

150. Parkinson S. Safety in SoCs: Accelerating the Road to ISO 26262 Certification for the ARC EM Processor [Электронный ресурс] // Synopsis. URL: https://www.synopsys.com/dw/doc.php/wp/safety_in_socs_wp.pdf (дата обращения: 23.03.2016).

ПРИЛОЖЕНИЕ 1. ОСОБЕННОСТИ РАБОТЫ С КЭШ-ПАМЯТЬЮ НЕКОТОРЫХ

СИНТЕЗИРУЕМЫХ ПРОЦЕССОРОВ

Название ядра Производитель Тип процессора Кэш-память команд первого уровня Кэш-память данных первого уровня

MicroBlaze Xilinx 32-разрядный RISC Опциональная. Прямого отображения. Физическая адресация. Размер от 64 Б до 64 КБ. Размер строк 4 или 8 слов. Настраиваемый кэшируемый диапазон памяти размером 2N . Размерность данных 32 бита или целая строка (128 или 256 бит) - определяет разрядность передаваемых за один такт данных. Опциональный кэш-жертва (victim cache) (2, 4 или 8 строк). При отключении кэш-память сохраняет свое содержимое. Опциональный бит паритета, при обнаружении ошибки инвалидируется строка.

Опциональные потоковые буферы для спекулятивной предвыборки команд (объемом до 2 строк). Опциональная команда WIC для инвалидации строк. Сквозная или обратная запись. Промах при сквозной записи не загружает строку в кэш-память. При обратной записи кэш-промах всегда вызывает загрузку новой строки и при необходимости запись во внешнюю память измененных данных из кэш-памяти (пакетная запись для всей строки или запись по одному слову). Опциональная команда WDC для инвалидации или сброса строк. Кэш-жертва - только при обратной записи. Паритет - только при сквозной записи.

SecretBlaze University of Montpellier, открытое 32-разрядный RISC (MicroBlaze) Опциональная. Прямого отображения. Размер физической памяти, размер кэшируемой памяти и размер блока кэш-памяти конфигурируются. Задержка при попадании (hit latency) составляет один цикл. Поддержка пакетной передачи (burst mode). Сквозная или обратная запись.

Nios II Altera 32-разрядный RISC Опциональная. Прямого отображения. Размер от 512 байт до 64 Кбайт. Таблица тэгов хранит физический или виртуальный адрес (virtually-indexed, physically-tagged). Вместо кэш-памяти можно использовать быструю внутреннюю тесно-связанную память (Tightly-Coupled Memory) (одну или несколько), подключаемые в адресное пространство команд или данных. Строка читается из памяти целиком, за один такт.

Nios II/s Строка 32 байта (8 слов). Не реализована

Название ядра Производитель Тип процессора Кэш-память команд первого уровня Кэш-память данных первого уровня

Nios II/f Ранняя загрузка критического слова (Critical word first). Строка 4, 16 или 32 байт. Обратная запись. Стратегия обновления write-allocate (при записи кэш-промах выделяет строку для этого адреса) Для обхода кэш-памяти: специальные команды чтения/записи (load/store) или 31 бит адреса. Команды для очистки строк кэш (flush, init). Возможность пакетной передачи (на случай динамической внешней памяти).

MP32 System Level Solutions 32-разрядный MIPS32 Release2 Прямого отображения. Размер 4, 8, 16, 32 или 64 КБ. 32-байтные строки. Виртуально индексируемая и физически тегируемая (Virtually-indexed, physically-tagged).

Ранняя загрузка критического слова. Без ранней загрузки критического слова. Обратная запись.

LatticeMico32 Lattice 32-разрядный RISC Wishbone Опциональная. 1 канал (кэш прямого отображения) или 2 канала. Стратегия выбора канала (way) - round-robin. Размер от 1 до 32 КБ. Число множеств 128, 256, 512, 1024. Строки 4, 8 или 16 Б. Возможность определения диапазона кэшируемой памяти. Стратегия обновления только при промахе по чтению (read-miss only). Команды инвалидации кэш. Инициализация происходит автоматически с помощью встроенной логики. Сквозная запись. Также для подключения к процессору доступны внутрикристальные блоки inline memory.

Xtensa Tensilica 32-разрядный Опциональная. Размер от 1 до 128 КБ (1, 2 или 4 канала) или от 1,5 до 96 КБ (3 канала). Размер строки 16, 32, 64, 128 или 256 Б. Разрядность данных чтения/записи: 32, 64, 128, 256 или 512. Сквозная или обратная запись для указанных страниц виртуальной памяти. Обход (bypass) кэш-памяти для указанных страниц виртуальной памяти. Стратегия обновления write-allocate при обратной записи. Блокировка строк для множественно-ассоциативной кэш-памяти. Опциональная защита битом паритета или исправляющим кодом (SEC-DED). Массив тэгов имеет один бит паритета или 7-битный исправляющий код для каждого тэга. Виртуально индексируемая и физически тегируемая (Virtually-indexed, physically-tagged). Буфер для записи. Набор команд для доступа к таблице тэгов и данным. Возможно подключение внутрикристальных RAM или ROM в адресном пространстве памяти команд или данных. Возможно спекулятивное исполнение. Опциональная предвыборка (на 8 строк) требует наличия кэш-памяти данных, всегда применяется к кэш-памяти данных и применяется к кэш-памяти команд, если она имеет тот же размер строки и ширину данных, что и кэш-память данных.

LtJ IO

Название ядра Производитель Тип процессора Кэш-память команд первого уровня Кэш-память данных первого уровня

Бит паритета добавляется к 32-битным словам, исправляющий код защищает 32-битные слова 7-битным кодом. При обращении к слову с байтом, содержащим ошибку, формируется исключение, обрабатываемое аппаратно, так что процессор получает верное значение, однако ошибочное значение в кэш-памяти должно быть исправлено процессором. При просеивании, чтобы инициировать перезагрузку строки, программа должна инвалидировать строку кэш-памяти. Бит паритета - один на байт, исправляющий код защищает каждый байт 5-битным кодом. Если при чтении неисправляемая ошибка обнаружена в данных, формируется исключение. При любом обращении обнаружение неисправляемой ошибки в таблице тэгов формирует исключение. Если при обращении обнаружена исправляемая ошибка, либо формируется исключение, либо ошибка исправляется аппаратно и команда исполняется повторно. Если и тэг, и данные содержат ошибку, команда будет повторена дважды. В самой памяти ошибочное значение не исправляется, исправляется только значение, передаваемое процессору.

PowerPC 460-S IBM 32-разрядное, RISC IP ядро 32-bit Book-E Enhanced PowerPC 64-х канальная множественная ассоциативность, 8/16 множеств. Циклическая стратегия замещения (round-robin). Любое количество каналов может быть заблокировано, но хотя бы один должен оставаться незаблокированным. Часть каналов может быть зарезервирована для использования «преходящими» данными (transient). Размер 16 КБ/16 КБ или 32 КБ/32 КБ. Строки 32 Б. Доступ за один цикл. Настраиваемая кэшируемость страниц памяти. Обратная или сквозная запись. Стратегия размещения: сквозная запись при промахе или размещение. Расширенные очереди записи/чтения и буферы на несколько строк для заполнения/сброса. Ранняя загрузка критического слова. Защита таблицы тэгов и данных битом паритета. При обнаружении ошибки генерируется прерывание, требующее программной обработки. Используется чередование для битов слов в строке данных. Команды управления для программного управления когерентностью и команды прямого доступа к содержимому кэш-памяти для отладки. Возможность выбора наличия кэш-памяти второго уровня.

Физически индексируемая и виртуально тегируемая (Virtually tagged, real-indexed). Спекулятивная предвыборка до 3 дополнительных строк с каждым промахом. Строка и тэг защищены 10 битами паритета -два бита для тэга и по одному биту на каждый байт в строке данных. Физически индексируемая и тегируемая (Physically tagged, physically indexed). Команды для управления кэш-памятью: предвыборки, сброса, инвалидации, обнуления строк, или для разовой инвалидации всей кэш-памяти. Нет блокировки (nonblocking) до четырех промахов записи. Строка состоит из поля тэга, 256 бит данных, 4 битов признака изменения (dirty), 4 битов с пользовательскими атрибутами и 39 битов четности.

LtJ LtJ

Название ядра Производитель Тип процессора Кэш-память команд первого уровня Кэш-память данных первого уровня

LEON3 Gaisler Research, открытое 32-разрядный SPARCV8e Число каналов от 1 до 4. Размер множества от 1 до 256 КБ. Строки по 16 или 32 Б. Стратегии замещения в множественно-ассоциативной конфигурации: последний использованный (LRU), последний замещенный (LRR) или псевдослучайная. Блокировка строк при множественной ассоциативности. Кэшируемость определяется для областей памяти по 256 МБ. Команда FLUSH для сброса содержимого кэш-памяти. Команды диагностического чтения/записи данных и тэгов. Заморозка кэш-памяти при обработке асинхронного прерывания - кэш-память работает, но не загружает данные при промахах при чтении (для предсказуемости в системах реального времени). Таблица тэгов хранит физический или виртуальный адрес (во втором случае промах или попадание при сквозной записи требует дополнительных тактов и операций). При включении питания кэш-память не включена. Для обеспечения доступа к памяти с нулевой задержкой и без обратной записи к контроллерам кэш-памяти команд или данных может быть добавлена локальная блокнотная память: от 1 до 256 КБ могут быть назначены любому региону адресного пространства размером 16 МБ.

Опциональная пакетная выборка (burst fetching). Слежение за шиной (bus snooping). Сквозная запись. Буфер записи на два слова.

LEON3-FT Gaisler Research Каждое слово в таблице тэгов или в массиве слов защищено 4 проверочными битами. Ошибка при обращении вызовет сброс строки и повторное исполнение команды. После каждой ошибки инкрементируется счетчик (до 3), который может быть сброшен только программным чтением. Биты четности записываются одновременно с соответствующим тэгом или словом, и проверяются при каждом обращении. Если во время обращения обнаружена ошибка четности, то формируется кэш-промах и неиспорченные данные считываются из внешней памяти. Поскольку проверка четности осуществляется параллельно с проверкой тэга, дополнительных временных затрат не требуется. Для борьбы с множественными сбоями в смежных ячейках процессор конфигурируется на использование двух битов четности для таблицы тэгов или массива слов: один для нечетных и один для четных битов.

OpenSPARC T2 Sun Microsystems открытое 64-разрядный UltraSPARC SPARC V9 Прямого отображения или множественно-ассоциативная. Возможно увеличение размера кэш в два раза и увеличение в два раза числа каналов (вручную). Физически индексируемая и тегируемая. Восемь процессорных ядер, каждое аппаратно поддерживает 4 потока (threads). Все ядра подключены к одному общему кэш второго уровня, данные которого защищены исправляющим кодом SEC-DED, а тэги - битом четности с аппаратным восстановлением.

Размер 16 КБ. Строка 32 Б. До 8 каналов. Случайная стратегия замещения. 22 цикла при кэш-промахе. Команды очистки и инвалидации. Размер 8 КБ. Строка 16 Б. До 4 каналов. Стратегия замещения LRU. Сквозная запись. 23 цикла при кэш-промахе.

LtJ

Название ядра Производитель Тип процессора Кэш-память команд первого уровня Кэш-память данных первого уровня

OpenRISC 1200 OpenCores.org, открытое 32/64-разрядный RISC Wishbone Прямого отображения или множественно-ассоциативная. Алгоритм замены - последний использованный. Функция блокировки каналов (way locking). Строка 16 или 32 Б. Физическая адресация. Ранняя загрузка критического слова. При включении питания кэш-память отключена. Команды для отключения кэш-памяти, а также для инвалидации, сброса или принудительной обратной записи строк.

Размер от 512 байт до 32 КБ. Один такт для выборки команды. Размер от 4КБ до 32 КБ. Сквозная или обратная запись. При кэш-промахе осуществляются 16-байтные пакетные обмены. Чтение - два такта, запись - один такт. Бит 31 адреса используется для запрета использования кэш.

Plasma OpenCores.org, открытое 32-разрядный RISC (MIPS I) Опциональная. Размер по 4КБ.

LtJ

ПРИЛОЖЕНИЕ 2. СХЕМА РАБОТЫ КЭШ-ПАМЯТИ

ПРОЦЕССОРА

Основная память

Адрес в основной памяти — 32 разряда

Тэг Адрес в наборе Адрес

(номер строки) в строке

Чтение и запись при кэш-промахе

Адрес

Поиск совпадения адреса

Слово

Таблица тэгов

ПРИЛОЖЕНИЕ 3. РЕЗУЛЬТАТЫ ОЦЕНКИ ВЕРОЯТНОСТЕЙ ИСХОДОВ ПРИ ОБРАЩЕНИИ К ЗАПИСИ ТАБЛИЦЫ ТЭГОВ С

ОШИБКАМИ

Оценки вероятностей исходов, возможных при обращении к слову с ошибками, в зависимости от стратегии записи кэш-памяти, степени ассоциативности кэш-памяти и числа ошибок получены с помощью аналитических выражений из разделов 2.2.4 и 2.2.5. Результаты представлены в виде снимков с экрана с результатами, полученными в программе МаШетайса.

Таблица П3.1

Значения параметров модели

Размер строки кэшпамяти, block, байт Размер адресного пространства, memsize, байт Параметры функции pmiss, а и р соответственно Вероятность записи, pwrite

16 232 0,5 2 0,3

Обозначения:

dirtyбш=1 - стратегия обратной записи, dirty6wr =0 - стратегия сквозной записи, a - степень ассоциативности, err - число ошибок в записи.

Вероятности событий при кэш-попадании и кэш-промахе в соответствии с деревом событий в таблице 6:

___dirtyбит =1, а=\, в/7-1___

ppseulchit* 0. 0. 0, 0. 0. 0. 0.

ppseuiciriss* 0.96153S 0.95ЭЗЗЗ 0.954545 0.95 0.944444 0.9375 0.923571

pirultihit* 0. 0. 0. 0. 0. 0. 0.

ether 0.03S4615 0.0416667 0.0454545 0.05 0.0555556 0.0fi25 0.0714286

ppseudohit 5.50197 x 10~8 2.1855 x 10~7 8.66977 x 10~7 3.43323 x 10~6 0.0000135634 0.0000534058 0.000209263

pmultihit 0. 0. 0. 0. 0. 0. 0.

regular miss 1. 1. 0.999999 0.999997 0.999986 0.999947 0.999791

dirtyбит =1, a=1, err=2

ppseudohit* 0. 0. 0. 0. 0. 0. 0.

ppseudomiss* 1. 1. 1. 1. 1. 1. 1.

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.50197 x 10~8 2.1855 x 10~7 8.66977 x 10~7 3.43323 x 10~6 0.0000135634 0.0000534058 0.000209263

pmultihit 0. 0. 0. 0. 0. 0. 0.

regular miss 1. 1. 0.999999 0.999997 0.999986 0.999947 0.999791

__dirty6ux =1, a=1, err=3

ppseudohit* 0. 0. 0. 0. 0. 0. 0. ppseudomiss* 1. 1. 1. 1. 1. 1. 1. pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.27272 x 10~8 2.08616 x 10~7 8.23628 x 10~7 3.24249 x 10~6 0.0000127157 0.0000495911 0.000191825

pmultihit 0. 0. 0. 0. 0. 0. 0.

regular miss 1. 1. 0.999999 0.999997 0.999987 0.99995 0.999808

dirty6hx =1, a=2, err=1

ppseudohit* 2.65727 x 10-8 1 .05286 x 10-7 4.16444 x 10-7 1.64352 x 10-6 6.46702 x 10-6 0.0000253433 0.0000987413

ppseudomiss* 0.962963 0.96 0.956521 0.952379 0.947362 0.941151 0.933235

pmultihit* 1.02203 x 10~9 4.3869 x 10~9 1 .89293 x 10~8 8.2176 x 10~8 3.59279 x 10~7 1.58396 x10~6 7.05295 x10~6

other 0.037037 0 .04 0 .0434782 0.047619 0.0526312 0.0588219 0.0666596

ppseudohit 5.51895 x 10~8 2.19345 x 10~7 8.70746 x 10~7 3.45139 x 10~6 0.0000136526 0.0000538538 0.000211577

pmultihit 2.75947 x 10~8 1.09673 x 10~7 4.35373 x 10~7 1.72569 x 10~6 6.82625 x 10~6 0.0000269265 0.000105783

regular miss 1. 1. 0.999999 0.999995 0.99998 0.999919 0.999683

dirty6hx =1, a=2, err=2

ppseudohit* 2.75947 x 10-8 1.09673 x 10-7 4.35373 x 10-7 1.7257 x 10-6 6.8263 x 10-6 0.0000269273 0.000105794

ppseudomiss* 1. 1. 1. 0.999998 0.999993 0.999973 0.999894

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.51895 x 10~8 2.19345 x 10~7 8.70746 x 10~7 3.45139 x 10~6 0.0000136526 0.0000538538 0.000211577

pmultihit 2.75947 x 10~8 1.09673 x 10~7 4.35373 x 10~7 1.72569 x 10~6 6.82625 x 10~6 0.0000269265 0.000105783

regular miss 1. 1. 0.999999 0.999995 0.99998 0.999919 0.999683

dirty6hx =1, a=2, err=3

ppseudohit* 2.6491 x 10-8 1.04904 x 10-7 4.14641 x 10-7 1.63487 x 10-6 6.42475 x 10-6 0.0000251321 0.0000976563

ppseudomiss* 1. 1. 1. 0.999998 0.999994 0. 999975 0.999902

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.29819 x 10~8 2.09808 x 10~7 8.29282 x 10~7 3.26974 x 10~6 0.0000128495 0.0000502636 0.000195303

pmultihit 2.6491 x 10~8 1.04904 x 10~7 4.14641x10~7 1.63487 x 10~6 6.42471x10~6 0.0000251315 0.0000976467

regular miss 1. 1. 0.999999 0.999995 0.999981 0.999925 0.999707

dirty6hx =1, a=4, err=1

ppseudohit* 4.00279 x 10~8 1.58711 x 10~7 6.28332 x 10~7 2.4827 x 10~6 9.78466x10~6 0.000038429 0.000150196

ppseudomiss* 0.964286 0.961538 0.958333 0.954543 0.94999 0.944406 0.93735

pmultihit* 1.48251 x 10~9 6.34842 x 10~9 2.73188 x 10~8 1.18224 x 10~7 5.14982 x 10~7 2.26053 x 10~6 0.000010013

other 0. 0357143 0.0384615 0.0416666 0.0454544 0.0499995 0.0555533 0.06249

ppseudohit 5.53472 x 10~8 2.20079 x 10~7 8.74201 x 10~7 3.4679 x 10~6 0.0000137328 0.0000542524 0.000213606

pmultihit 4.15104 x 10~8 1.65059 x 10~7 6.55651 x 10~7 2.60092 x 10~6 0.0000102996 0.0000406884 0.000160192

regular miss 1. 1. 0.999998 0.999994 0.999976 0.999905 0.999626

dirty6hx =1, a=4, err=2

ppseudohit* 4.15104 x 10~8 1.65059 x 10~7 6.55651 x 10~7 2.60093 x 10~6 0.0000102996 0.0000406896 0.000160209

ppseudomiss* 1. 1. 0.999999 0.999997 0.99999 0.999959 0.99984

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.53472 x 10~8 2.20079 x 10~7 8.74201 x 10~7 3.4679 x 10~6 0.0000137328 0.0000542524 0.000213606

pmultihit 4.15104 x 10-8 1.65059 x 10-7 6.55651 x 10-7 2.60092 x 10-6 0.0000102996 0.0000406884 0.000160192

regular miss 1. 1. 0.999998 0.999994 0.999976 0.999905 0.999626

ppseudohit* 3.99138 x 10~8 1.58182 x 10~7 6.25849 x 10~7 2.47088 x 10~6 9.72745 x 10~6 0.0000381465 0.000148766

ppseudomiss* 1. 1. 0.999999 0.999998 0.99999 0.999962 0.999851

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.32184 x 10~8 2.10909 x 10~7 8.34465 x 10~7 3.29451 x 10~6 0.0000129699 0.0000508617 0.00019835

pmultihit 3.99138 x 10~8 1.58182 x 10~7 6.25848 x 10~7 2.47088 x 10~6 9.72738 x 10~6 0.0000381455 0.000148751

regular miss 1. 1. 0.999999 0.999994 0.999977 0.999911 0.999653

dirtyбит =0, a=1, err=1

ppseudohit* 0. 0. 0. 0. 0. 0. 0.

ppseudomiss* 1. 1. 1. 1. 1. 1. 1.

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.72205 x 10~8 2.28053 x 10~7 9.08261 x 10~7 3.61392 x 10~6 0.0000143612 0.0000569661 0.000225361

pmultihit 0. 0. 0. 0. 0. 0 . 0.

regular miss 1. 1. 0.999999 0.999996 0.999986 0.999943 0.999775

dirtyC)m =0, a=1, err=2

ppseudohit* 0. 0. 0. 0. 0. 0. 0.

ppseudomiss* 1. 1. 1. 1. 1. 1. 1.

pmultihit* 0. 0. 0. 0. 0. 0. 0.

other 0. 0. 0. 0. 0. 0. 0.

ppseudohit 5.48363 x 10~8 2.17687 x 10~7 8.62848 x 10~7 3.41315 x10~6 0.0000134636 0.0000528971 0.000206581

pmultihit 0. 0. 0. 0. 0. 0 . 0.

regular miss 1. 1. 0.999999 0.999997 0.999987 0.999947 0.999793